KR960006109B1 - 폴리실리콘 스트링어 베이스 접촉부를 지니는 쌍극 트랜지스터 - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims description 34
- 229920005591 polysilicon Polymers 0.000 title claims description 33
- 229910021332 silicide Inorganic materials 0.000 claims description 123
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 115
- 238000002955 isolation Methods 0.000 claims description 62
- 238000000034 method Methods 0.000 claims description 56
- 239000012535 impurity Substances 0.000 claims description 49
- 125000006850 spacer group Chemical group 0.000 claims description 43
- 238000005530 etching Methods 0.000 claims description 42
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 238000009792 diffusion process Methods 0.000 claims description 29
- 230000008569 process Effects 0.000 claims description 28
- 238000004519 manufacturing process Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 18
- 239000011810 insulating material Substances 0.000 claims description 16
- 238000000926 separation method Methods 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 238000001459 lithography Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 230000008018 melting Effects 0.000 claims description 4
- 238000002844 melting Methods 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 8
- BWGNESOTFCXPMA-UHFFFAOYSA-N Dihydrogen disulfide Chemical compound SS BWGNESOTFCXPMA-UHFFFAOYSA-N 0.000 claims 3
- -1 disulfide compound Chemical class 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 claims 1
- 230000000873 masking effect Effects 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- 238000010438 heat treatment Methods 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 9
- XUIMIQQOPSSXEZ-NJFSPNSNSA-N silicon-30 atom Chemical compound [30Si] XUIMIQQOPSSXEZ-NJFSPNSNSA-N 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000002161 passivation Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 239000007943 implant Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 125000001449 isopropyl group Chemical group [H]C([H])([H])C([H])(*)C([H])([H])[H] 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 241000511074 Schefflera actinophylla Species 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Description
제1도는 제2도의 절단선 1-1' 을 따라서 분리영역(isolation island)을 관통해서 취해진 트랜지스터 구조의 단면도.
제2도는 완성된 트랜지스터 구조의 평면도.
제3도는 공유 에미터를 지니는 본 발명의 두 트랜지스터의 평면도.
제4A도 내지 제4E도는 여러 단계의 공정에서 제2도의 절단선 4-4'를 따라서 에미터 접촉 패드를 관통하여 취해진 본 발명의 트랜지스터의 단면도.
제5A도 내지 제5E도는 여러 단계의 공정에서 제2도의 절단선 5-5'를 따라서 분리영역을 관통하여 취해진 트랜지스터의 단면도.
제6A도 내지 제6E도는 제2도의 절단선 6-6'을 따라서 베이스 접촉패드를 따라 취해진 트랜지스터의 단면도.
제7A도 내지 제7E도는 에미터 접촉 스트라이프, 베이스 접촉 패드 및 에미터 접촉 패드의 긴폭을 관통하는 제2도의 절단선 7-7'를 따라서 취해진 본 발명의 트랜지스터의 단면도.
제8도는 에미터 접촉 스트라이프가 형성된 후의 구조의 평면도.
제9도는 절연 스페이서(spacer)가 형성된 후의 구조의 평면도.
제10도는 베이스 접촉 스트링어가 형성된 후의 구조의 평면도.
제11도는 이중확산(drive-in) 단계전의 베이스-에미터 구조의 도핑(doping) 형상.
제12도는 이중확산 단계후의 도핑 형상.
제13도는 통상적인 베이스-에미터 구조의 단면도.
제14도는 통상적인 칫수로 예시하며 특정한 성능 관련 특성을 제공하는 본 발명의 베이스-에미터 접촉구조의 평면도.
본 발명은 쌍극 트랜지스터 제조 분야, 특히 폴리실리콘 스트링어 베이스 접촉부를 사용하는 극도로 작은 칫수의 쌍극 트랜지스터에 관한 것이다.
쌍극 트랜지스터의 주파수 응답 및 스위칭 속도는 트랜지스터 구조로부터 기인되는 기생(寄生) 용량에 관계된다. 쌍극 트랜지스터에는 에미터-베이스 접합과 관련된 접합 용량과 베이스-콜렉터 접합과 관련된 다른 하나의 접합 용량이 있다. 또한, 트랜지스터의 작동에 영향을 주는 콜렉터-기판 용량과 같은 다른 접합 용량도 있다. 정합 용량은 접합 면적에 정비례한다.그러므로, 접합 면적이 작으면 작을수록 용량은 작아지게 된다. 또한, 쌍극 트랜지스터에는 두 성분들로 만들어진 베이스 저항이 있다. 제1의 성분은 외인성(extrinsic) 베이스 저항이라 불리며 베이스 접촉부 중심으로부터 에미터 영역 연부로의 베이스 영역 관통 경로의 저항이다. 베이스 저항의 제2성분은 에미터 연부로부터 에미터 중심으로의 베이스 영역을 통한 경로, 즉, 에미터 영역 바로 아래의 베이스 영역 부분에서 저항이 있다.
베이스 영역의 크기가 감소될 수 있고 에미터의 폭이 감소될 수 있으며 트랜지스터의 성능을 개선시키는데 유용한 효과가 발생한다는 것은 오래전부터 공지되어 왔다. 이들 효과중의 하나는 에미터-베이스 및 베이스-콜렉터의 접합부들의 크기가 감소하게 된다. 이는 이들 접합부에 영향을 주는 기생 용량을 감소시킨다. 또한, 베이스 영역의 크기가 감소되면 베이스 저항의 외인성 부분은 더 짧은 경로(path) 길이 때문에 감소된다. 또한, 에미터의 크기가 감소될 수 있다면 에미터 연부로부터 에미터 중심으로의 베이스 영역을 관통하는 더 짧은 경로 길이 때문에 베이스 저항의 진성(intrinsic) 부분은 감소된다. 감소된 경로 길이가 전체 저항을 감소시키기 때문에, 베이스와 에미터의 크기에 있어서의 칫수 변화는 더 낮은 기생 용량 및 더 낮은 기생 저항치를 초래시킨다. 그 결과는 더 높은 고주파 차단 및 더 낮은 스위칭 속도가 된다.
그러므로, 크기가 감소된 베이스 및 에미터 영역들을 지니는 쌍극 트랜지스터에 대한 요구가 생겼다.
본 발명은 감소된 크기의 베이스 영역과 감소된 에미터 영역폭을 지님으로써 매우 높은 성능을 초래하는 쌍극 트랜지스터에 대한 요구를 충족시킨다. 본 발명의 하나의 중요한 특징은 기판내의 에미터 영역위에 규화물(silicide)이 덮힌 폴리실리콘 에미터 접촉 스트라이프 및 규화물 스트링어 베이스 접촉부를 지니는 쌍극 트랜지스터이다. 규화물 베이스 접촉 스트링어들은 에미터 접촉 스트라이프의 측부상에 기판의 표면에 수직으로 형성되지만 이방성으로 에칭된 스트링어 형상의 이산화 규화물 스페이서에 의해 절연된다. 규화물 베이스 접촉 스트링어들은 규화물 베이스 분리영역 주계 외부의 접촉 패드상에 배치되는 베이스 접촉 윈도우(window) 또는 포스트형 비아(post type via)에 도달되고 스트링어 베이스 접촉부들이 접촉할 수 있는 상부 금속층에 도달된다. 베이스 접촉 패드는 규화물이며 베이스 영역의 분리영역 외부에 배치된다. 규화물 스트링어 베이스 접촉부들은 베이스 접촉 패드의 규화물의 연장부를 형성한다.
규화물층은 에미터 스트라이프를 한정하는 폴리실리콘의 에칭전에 다이(die)의 전체 표면에 덮는 폴리실리콘의 전체층을 덮는 고융점 금속층을 부착함으로써 폴리실리콘 스트라이프 상부에 형성된다. 다이는 그후에 공지된 방법으로 열펄스(pulse) 처리되며, 이로써, 고융점 금속이 폴리실리콘과 접촉하는 모든 곳에서 규화물에 형성하게 된다.
에미터 접촉부는 포토리도그라피(photolithography)로 성취가능한 최소 거리(D)와 같은 폭을 지니는 폴리실리콘 스트라이프이다. 몇몇 실시예에서, 에미터 접촉 스타리프는 최소 거리(D)보다 더 좁으며, 폭(D)을 지니는 마스크를 사용하여 폴리실리콘 스트라이프를 오버 에칭(overetching)함으로써 형성된다. 폴리실리콘 에미터 스트라이프를 덮는 규화물은 에미터 스트라이프를 형성하는 폴리실리콘 에칭전에 형성되기 때문에 자체 정렬된다. 에미터 스트라이프는 베이스 접촉 분리영역의 주계 외부에 배치된 에미터 접촉 패드에 도달된다. 베이스 및 에미터 접촉 패드들은 모두, 모든 측부상에 D와 같은 칫수를 지니는 접촉 윈도우 또는 포스트형 비아와 윈도우 또는 비아 주계의 모든 측부상의 정렬 여부에 의해 소비된 면적을 더한것을 그들의 주계내에 수용할만큼 충분히 큰 칫수를 지닌다. 그러한 정렬 "큐션(cushion)"면적은 제조중의 정렬오차로부터의 수득률의 손실을 방지하기 위하여 필수적이다. 또다른 실시예에서, 에미터 스트라이프의 폴리실리콘은 회로내의 다른 노드(node)와 접촉하도록 회로내의 다른 한 장소로 연장될 수 있거나, 또는 폴리실리콘 에미터 스트라이프가 발생되는 본래의 트랜지스터와 에미터를 공유하는 다른 트랜지스터의 에미터를 형성하도록 다른 한 분리영역을 거쳐 연장될 수 있다. 그와 같은 것이 베이스 접촉 패드의 규화물로 수행될수 있다. 그러므로 이들 두층은 제1금속 또는 폴리실리콘 상호 접속층 아래에 "자유로운"상호 접속층을 제공한다.
에미터 접촉 스트라이프는 실리콘 이산화물로 만들어진 절연 견부 또는 스페이서에 의하여 규화물 베이스접촉 스트링어로 부터 분리된다. 다른 실시예에서, 트랜지스터의 전기적 기능 및 구조적 일체성에 전기적 열적으로 적합한 다른 절연재료가 사용될 수 있다. 이 절연 견부는 이를 형성하는데 사용되는 공정때문에 매우 좁다. 이 절연 견부를 만드는데 사용된 공정은 조성층이 요구되는 견부두께를 지니도록 열로 성장된 얇은 산화물층상에 CVD 산화물을 부착(deposite)시키는 것을 포함한다. 이 산화물층은 전체 웨이퍼 영역을 덮는다. 산화물층이 평평한 표면상에 있는 너비 2 길이 4의 널빤지 조각에 눈이 내리면 내린눈의 블랭킷(blanket)이 융기하는 것처럼 에미터 스트라이프의 위치에서 융기하기 때문에, 이방성 에칭 단계는 산화물 견부를 형성하는데 유리하게 사용될 수 있다. 이방성 에칭은 수평 표면, 즉, 기판의 표면과 평행한 표면들상의 모든 산화물을 제거하도록 충분히 길게 연속되어, 단지 수직 표면, 즉 기판 표면에 수직인 표면에 인접한 산화물만 남긴다. 이는 에미터 스트라이프 연부를 따라서 산화물 스트링어의 형성을 야기시키는데, 이산화물 스트링어는 기판의 표면과 수직인 폴리에미터 스트라이프의 표면을 완전히 절연한다.이 산화물 스트링어는 덮힌 연부의 상호 교차부 및 "상부" 표면, 즉, 기판의 표면에 평행한 표면에서 폴리 에미터 스트라이프의 연부들과 자체 정렬된다. 이 절연 재료 스트링어는 에미터 스트라이프를 베이스 접촉 스트링어와 분리시키는 절연 스페이서 또는 견부이다. 이 절연 견부는 본래의 산화물층의 부착 깊이의 폭을 가진다.
규화물 베이스 접촉 스프링어는 절연 견부와 같은 방법으로 형성된다. 에미터 폴리실리콘 스트라이프가 부착되고 에칭된 후에, 그리고, 산화물 절연 견부가 형성된 후에 규화물층이 전체 웨이퍼 표면상에 종래의 방법으로 형성된다. 이 규화물은 베이스 접촉부를 형성하도록 적절한 극성으로 도핑된다. 규화물은 모든 에미터 스트라이프 및 산화물 견부 지점에서 융기부를 지니며 전체 웨이퍼를 덮는 블랭킷을 형성한다. 이방성 플라즈마 에칭은 기판의 표면에 평행한 표면에 덮혀 있는 모든 규화물을 제거하는데 사용되며, 이로써 기판의 표면에 수직인 표면상에 형성된 규화물 스트링어를 남긴다. 이는 산화물 견부에 인접하고 산화물 견부에 의해 에미터 접촉 스트라이프로부터 절연된 베이스 영역의 분리영역상에 규화물 베이스 접촉부를 형성한다.
본 발명의 쌍극 트랜지스터 구조를 제조하는 공정은 트랜지스터가 형성된 기판내의 모든 지점에 우선적으로 분리영역을 만드는 것을 포함한다. 실제로, 하나의 분리영역은 각각의 베이스-에미터 영역용으로 형성돼야 한다. 또다른 하나의 분리영역은 콜렉터 접촉부용으로 형성된다. 이들 분리영역을 형성하는 어떤 방법도 사용될 수 있으나 페어차일드 이소플랜너티엠(Fairchild IsoplanerTM)방법이 바람직하다. 분리영역의 표면은 "버드 헤드(bird's heads)"를 제거하는 공지된 방법을 사용하여 편평하게 되는것이 바람직스럽다. 바람직하게, P-기판내의 N+매립층은 NPN형 트랜지스터가 형성될 모든 분리영역 지점에 형성된다. P-형 에피택션 실리콘은 베이스 영역으로 작용하도록 이러한 매립층위에 형성된다.
이어서, 폴리실리콘층이 전체 웨이퍼 표면위에 부착된다. 그후에 규화물층이 전체 폴리실리콘층 위에 형성되며 이 규화물은 N 및 P형 불순물로 각기 N+ 및 P- 농도로 도핑된다. 규화물 형성에 있어서, 화학적 증착에 의해 전체 규화물(이후에는 CVD 산화물이라 함) 표면위에 부착된다. 결합된 세개의 층들은 에미터 접촉 스트라이프 및 에미터 접촉 패드를 한정하도록 공지된 방법으로 에칭된다.
몇몇 실시예에서, 에미터 접촉 폴리(ploy)는 포트레지스터(photoresist) 질화물이 폴리의 연부위에 걸치도록 오버 에칭(overetching) 된다. 바람직하게 포토레지스트는 에미터 접촉 스트라이프의 폭이 포트리도그라피로 성취가능한 최소 거리(D)가 되도록 현상된다. 오버 에칭된 실시예에서, 에미터 접촉 스트라이프는 포토리도그라피로 성취가능한 최소 거리(D)의 절반만큼 좁을 수 있다.
이어서, 포토레지스트가 용해되고 열 산화물층이 폴리실리콘 에미터 스트라이프의 상부를 제외한 측부 및 P-에피의 상부 표면의 노출된 부분을 포함하는 모든 노출 표면을 덮기 위하여 성장된다.
절연 견부를 형성하도록, CVD 산화물층이 전체 웨이퍼 위에 부착된다. CVD 산화물은 이미 형성된 열산화물의 두께보다 작게 형성되는 산화물 견부용으로 바람직한 근사한 두께로 부착된다. 그후에, 이방성 에칭 단계가 상술된 바와같이 에미터 접촉 스트라이프를 완전히 에워싸는 산화물 견부를 형성하도록 수행된다.
베이스 접촉 스트링어와 베이스 접촉 패드가 그 다음에 형성된다. 이 공정의 제1단계는 규화물의 블랭킷층을 형성하고 그것을 NPN 트랜지스터용으로 P+도핑하는 것이다. 이어서, 에칭 마스크는 에미터 접촉패드로 부터 맞은편 단부에서 에미터 접촉 스트라이프 단부를 덮는 도핑된 규화물 부분위에 형성된다. 최종적으로, 이방성 에칭은 규화물 베이스 접촉 스트링어를 형성하도록 수행된다.
베이스 접촉 스트링어를 형성한 후에, 베이스 영역용 분리영역 외부에 배치된 에미터 접촉 패드를 에워싸는 스트링어 부분을 제거하는 것이 바람직한데, 이는 에미터 접촉 폴리가 상호 접속 라인으로서 다른 노드로 연장되는 것을 허용하기 때문이다. 이를 수행하도록, 에미터 스트링어 제거 에칭 마스크는 포토레지스터를 부착, 노출, 현상함으로써 형성되기 때문에, 에미터 스트링어 제거 에칭 마스크는 베이스 영역의 분리영역 및 베이스 접촉 패드가 형성될 에미터 접촉 스트라이프의 단부, 에미터 접촉 패드 및 그에 연결되는 에미터 접촉 스트라이프의 일부분과는 다른 에미터 접촉 폴리 스트라이프의 모든 부분을 덮는다. 그후에, 노출되지 않은 CVD 산화물 또는 다른 절연재료를 제외한 모든 노출된 규화물을 에칭하도록 선택적 에칭이 수행되며, 이로서, 에미터 접촉 패드의 주계 둘레로부터 베이스 접촉 스트링어를 제거한다.
이어서, 에미터 스트링어 제거 에칭 마스크가 제거된다. 이는 베이스 접촉 스트링어 및 폴리실리콘 에미터 스트랑프 및 노출된 에미터 접촉 패드를 남긴다.
이어서, 기판에 에미터 접촉부, 에미터 영역 및 베이스 접촉 영역을 형성하도록 규화물로 부터 기판으로 불순물을 확산시키는 열 이중확산 단계가 수행된다.
전체 구조는 약 800 내지 1000℃로 약 30분 동안 가열된다. 이는 에미터 접촉 스트라이프를 덮고 있는 규화물내의 N 및 P형 불순물이 에미터 접촉 스트라이프 폴리실리콘내로 그리고 그것을 통과하여 외부 확사하게 한다. P형 불순물은 N형 불순물을 추월하며 베이스 영역을 형성하도록 에미터 접촉 스트라이프를 통하여 기판내에 확산한다. N형 불순물은 에미터 영역을 형성하도록 에미터 접촉 스트라이프내로 그리고 그것을 통과하여 기판내로 확산한다. 규화물 베이스 접촉스트링어내의 P형 불순물들은 하부 기판내로 확산하며 P+농도의 베이스 접촉 영역을 형성하는데, 이 영역은 금방 형성된 P농도 베이스 영역과 결합한다.
이는 에미터로의 접촉부의 형성 및 외부 영역으로부터의 베이스 접촉 패드의 형성을 제외하고는 완전히 트랜지스터 구조를 이루게 한다.
바람직하게는, 트랜지스터로의 접촉부들은 포스트형 비아, 상부 실리콘 이산화물 또는 다른 접합한 절연재료의 층을 통해 만들어진다. 그러나, 다른 실시예에 있어서, 상부 비활성화층내의 형성된 표준 접촉 윈도우도 사용될 수 있다. 바람직한 실시예에서, 포스트형 비아는 전체 구조에 두꺼운 포토레지스트층을 부착함으로써 형성된다. 그후에, 포토레지스트는 포스트형 비아가 형성될 영역을 제외하고는 모든곳이 방사선에 노출된다. 하나의 비아는 에미터 접촉 패드상에 배치되며 다른 하나의 비아는 베이스 스트링어 접촉부상에 배치된다. 노출되지 않은 포토레지스트는 각각의 포스트의 지점에서 두꺼운 포토레지스트 패턴내에 홀(hole)을 남기도록 침액된다. 그후에, 포스트의 금속은 웨이퍼 전체 표면위에 블랭킷으로 부착된다. 이 금속은 하방으로 포토레지스트의 구멍내로 들어가며, 또한, 포토레지스트의 상부 표면을 덮는다. 그러나, 포토레지스트의 두께때문에, 구멍 연부에서의 스탭 커버리지(step coverage)는 불완전하게 된다.
그후에, 포토레지스트가 제거되는데, 이는 바람직한 지점에 포스트를 배치시키게 한다. 포토레지스트내의 홀의 연부에서의 스탭 거버리지가 매우 불량하기 때문에, 포토레지스트의 제거는 또한 홀내의 포스트의 금속에 영향을 주지않고 포토레지스트의 상부에 있는 모든 금속을 제거하게 한다. 이 기술은 리프트-오프(lift-off) 기술이라 불린다. 그러나, 포스트를 형성하는 다른 기술들이 공지되어 있으며, 이들 기술들중 어느 하나가 본 발명을 실시하기 위하여 이용될 것이다.
포스트를 형성한 후에, 절연 재료의 비활성화층이 형성된다. 이는, 두꺼운 CVD 산화물층을 포스트보다 더 높은 높이로 부착함으로써 수행된다. 그 후에, 이 산화물은 포스트의 상부가 노출될때까지 에치 백(etch back)된다. 이는 평평한 표면 바로 위에 노출된 포스트의 팁(tip)을 지니는 평평해진 산화물층을 형성한다. 그후에, 금속 도체층이, 포스트의 상부와 접촉시키고 이로써 트랜지스터와 접촉시키도록 통상적인 수단에 의해 형성될 수 있다. 그후에, 다른 하나의 절연층이 회로를 비활성화시키도록 전체 구조 위에 형성될수 있다.
제1도에는 본 발명의 트랜지스터용 베이스와 에미터 접촉 구조의 분리영역을 관통하는 단면도가 도시되어 있다. 제1도의 단면도는 제2도의 절단선 1-1'을 따라 취해져 있다. 제2도는 분리영역의 주계 외부위치에서의 베이스와 에미터용 접촉 패드의 위치를 도시하는 본 발명의 트랜지스터용 베이스 및 에미터 구조의 평면도이다. 제1도의 단면도는 본 발명의 트랜지스터 기판내의 베이스 및 에미터의 영역과 베이스 및 에미터 접촉 구조만을 도시하고 있다. 콜렉터 구조는 어떤 통상적인 구조일 수 있으며 본 기술분야의 숙련자들은 이들의 통상적인 콜렉터 및 콜렉터 접촉 구조가 어떻게 본 발명의 베이스 및 에미터 구조에 연결될수 있는가를 인식할 것이다.
본 발명은 NPN형 트랜지스터에 관해 기술될 것이지만, 본 기술분야의 숙련자들은 PNP형 트랜지스터를 만들기 위하여 도핑에서 행해져야 하는 변화를 알수 있을 것이다. 제1도에서 결정축을 따라 성장된 실리콘(30)(이후에는 에피로 기술함)인 N형 분리영역은 도면번호(32,34)로 도시된, 분리영역을 한정하는 연부를 갖는 산화물층(29)에 의해 한정된다. 매립층(36)은 에피층(30) 아래에 도시되어 있다. 매립층의 존재는 직렬 콜렉터 저항을 낮추기 때문에 바람직하다. 그러나, 그것은 트랜지스터를 작동 불가능하게 하지않고 생략될 수 있으며, 본 발명의 트랜지스터를 제조하기 위한 본 발명의 바람직한 방법을 나타내는 차후 도면에는 도시되지 않을 것이다.
N+도핑된 폴리실리콘(이후에는 폴리)에미터 접촉부(38)는 에피층(30)의 정상부에 형성된다. 이 폴리 에미터 접촉부는 제2도에 도시된 형상을 지니며 Y축의 음양 방향으로 분리영역상에 및 산화층(29)으로부터(제1도 및 2도에 도시된 좌표계에 따라서 ; 원점은 임의로 선택되며 도면마다 다를 수 있다) 분리영역 주계 외측에 배치된 에미터 접촉 패드(31) 및 베이스 접촉 패드(33)로 연자오딜 수 있다. 이 폴리층(38)의 목적은 에피층(30)내의 에미터 영역(29)과 접촉시킬 도체를 제공하는 것이다. 이 에미터 영역은 트랜지스터 동작이 일어날 수 있도록 베이스 영역(41)에 주입되는 전류 캐리어 소스로서 작용한다. 에미터 영역(39)과 베이스 영역(41)이 형성되는 방법이 이하 더욱 자세하게 기술될 것이다. 바람직한 실시예에 있어서, N+로 도핑된 에피의 에미터 영역은 기판 표면(43) 아래로 약 500Å 확장된다.
바람직한 실시예에 있어서, X방향으로의 폴리 에미터 접촉부(38)의 폭은 트랜지스터를 제조하기 위하여 사용된 방법을 사용하여 이룰 수 있는 최소의 성취 가능한 칫수(D)이다. 1986년의 광학 포토리도그라피에서, 많은 제조 설비에 있어서 D는 약 1 미크론이다. 방사 소스로서 X레이를 사용함으로써 또는, 직접서입(direct write)형 전자 비임 시스템의 사용을 통하여 포토리도그래피를 보다 더 개선하는 경우 1미크론보다 작은 D들이 가능하거나 가능해지게 된다. 또한, 제어된 오버 에칭 프로세스의 사용을 통하여 D는 약 0.6미크론까지 감소될 수 있다.
베이스-에미터 접합 면적을 최소화하기 위하여 D를 가능한한 적게하는 것이 바람직하다. D를 작게 유지함으로써 베이스-에미터 접합부의 면적을 최소화하는 것은 베이스-에미터 접합부의 기생 용량을 최소화한다. 이는 디바이스의 스위칭 속도를 감소시키고 트랜지스터의 고주파 차단을 증가시킴으로써 밀러(Miller)효과 입력 용량을 낮춰 디바이스의 성능을 개선시킨다.
폴리 에미터 접촉부(38)는 3000Å 두께가 바람직하지만 이 칫수는 본 발명에 필수적인 것은 아니다. 폴리에미터 스트라이프(38)는 그 상부 표면이 자체 정렬된 규화물층(40)으로 완전히 덮힌다. 이 규화물층(40)은 X축과 Y축을 따라서 폴리 에미터 접촉 스트라이프(38)의 연부와 자체 정렬된다 즉, 폴리 접촉 스트라이프(38)는 Z축과 평행하고 X축과 Y축을 따라 폴리 접촉 스트라이프(38)의 확장을 한정하는 연부를 지닌다.규화물(40)의 연부들은 폴리 접촉 스트라이프(38)의 연부들에 의해 한정된 평면과 일치하는 Y-Z 평면에 평행한 평면들을 한정한다. 규화물층(40)은 시트(sheet) 저항을 낮추며, 그것의 존재는 바람직하지만 필수적이진 않다.
절연 재료층(42)은 규화물층(40)과 폴리 에미터 접촉 스트라이프(38)의 정상부에 형성된다. 이 절연 재료는 폴리(38)의 연부들 및 규화물(40)의 연부들과 자체 정렬된다. 절연 재료층(42)의 구조의 설명과 관계하여 사용된 자체 정렬된다라는 용어는 규화물층(40)의 설명과 관계하여 사용하기 위하여 상술된 용어의 의미와 같다. 절연층(42) 및 규화물층(40)과 폴리(38)의 연부들에 의해 한정되는 평면들이 일치되는 방법은 제1도에 도시된 구조가 형성되는 바람직한 방법의 후술되는 설명으로 명백해질 것이다. 바람직한 실시예에 있어서, 절연층(42)에는 화학적 증착(chemical vapor deposition) 또는 저압 화학적 증착에 의해 형성된 실리콘 이산화물(이하 CVD 산화물이라 한다)이 포함된다. 바람직한 실시예에 있어서, 절연층(42)은 약5000Å 두께이다. 절연층(42)의 목적은, 베이스 접촉 패드가 베이스 및 에미터 접촉부를 함께 단락시키지 않고 차후에 에미터 접촉부의 한 단부상에 형성될 수 있도록 에미터 접촉부(38) 및 그것을 덮은 규화물층(40)(사용된 경우에)의 상부를 절연하는 것이다.
폴리 에미터 접촉부(38) 및 규화물층(40)(이층(40)이 사용되는 실시예에서)의 연부들은 후술될 베이스 접촉 스트링어들 또는 다른 구조로의 단략을 방지하도록 절연되어야 한다. 이 기능을 수행하기 위하여, 절연 스페이서(44)는 폴리 에미터(38), 규화물층(40) 및 상부 절연층(42)의 연부 둘레에 형성된다. 이 스페이서는 제2도에 가장 잘 도시된 바와같이 폴리 에미터 접촉부(38) 둘레에 완전히 연장된다. 어떻게 스페이서가 만들어지는가에 대해 후술되는 설명으로부터 이해되겠지만 선택의 문제는 두께이다. 바람직한 실시예에 있어서, 절연 스페이서(44)는 두 산화물층으로 구성된다. 폴리 에미터 접촉부(38)에 밀접한층은 얇은 열 산화물층이며, 폴리 에미터 접촉부로부터 가장 먼 층은 CVD 산화물이다. 바람직하게, 스페이서(44)는 스페이서로 "음영된(shadowed)"기판 및 베이스 영역의 면적을 최소화하기 위하여 절연체로서 일체성의 손실없이 가능한한 X방향으로는 폭이 좁다. X-Y 평면에서의 스페이서의 단면적을 최소화함으로서 베이스-콜렉터 접합부의 면적이 최소화될 수 있다. 본 기술 분야의 숙련자들은 더 빠른 스위칭 속도를 허용하는데 있어서보다 작은 베이스-콜렉터 접합 면적이 디바이스의 성능을 개선시키는 접합을 어렵게 하는 기생 접합 용량을 더 작게한다는 점을 이해할 것이다.
베이스 영역(41)에 대한 베이스 접촉부는 본 발명의 베이스 및 에미터 접촉 구조를 완성하는데 필요하다.베이스-콜렉터 접합부(43)의 면적을 더욱 최소화하기 위하여, 본 발명은 스트링어 베이스 접촉부(46)를 사용한다. 바람직한 실시예에 있어서, 스트링어 베이스접촉부(46)는 어떤 통상적인 방법으로 부착되거나 형성되는 규화물로 형성된다. 스트링어 베이스 접촉부는 Z방향으로 절연 스페이서(44)의 상부로 연장되며 절연 스페이서(44) 자체는 절연층(42)의 상부로 연장된다. 절연층(42)의 이 기하학적 형상은 베이스 접촉 스트링어(46)에 대해 에미터 접촉부(38)를 단락시킬 수 있는 규화물을 형성하는 것을 에미터 접촉부(38)내에서의 폴리의 어떤 "크로울-아웃(crawl-out)"이 방지하고 규화물층(40)이 베이스 접촉부(46)에 대해 에미터 접촉부(38)를 우발적으로 단락시키는 것을 방지하는 것이다.
스트링어 베이스 접촉부(46)의 두께는 매우 작으며, 후술되는 공정의 설명으로부터 알 수 있는 바와같이,스트링어를 형성하는 에칭 단계전에 형성된 규화물층의 두께를 제어함으로써 제어될 수 있다. 이는 X축을 따른 베이스 접촉 스트링어의 칫수가 D보다 훨씬 작은 최소치로 유지되도록 허용하며, 이로써, 설계자가 베이스-콜렉더 접합부의 면적을 더욱 최소화하도록 허용한다.
베이스 접촉부를 완성하기 위하여, 에피층(30)내의 P+도피된 영역은 베이스 접촉 스트링어(46)의 바로 아래에 형성된다. 이 영역(48)의 형성 방법은 후술된 것이다. P+도핑된 영역(48)은 스트링어 베이스 접촉부(46)의 연부로부터 X축의 음 양 방향으로 측방으로 확장 및 결합하고, 이로써 베이스 접촉구조를 완성하도록 베이스 영역(41)과 전기적으로 접촉한다. CVD 산화물(도시되지 않음)의 최종층은 전체 구조를 비활성화시키도록 전체 구조상에 형성된다. 이층은 상부 금속층과의 단락으로부터 베이스 및 에미터 접촉부들을 보호하고 구조를 주위로부터 밀봉한다.
제2도는 본 발명의 완성된 에미터 및 베이스 접촉 구조의 평면도이다. 동일한 도면번호는 제1도 및 제2도의 동일 구조를 의미한다. 베이스 접촉 스트링어(46)가 에미터 접촉 스트라이프(38)의 전체 길이로 연장되지 않는다는 것은 주지하라, 대신에 베이스 접촉 스트링어(46)는 베이스 접촉 패드(33)로부터 분리영역(30)상에 및 베이스 접촉 패드(33)와 마주하는 분리영역의 측부상의 산화물층상의 외부로 연장된다. 그러나, 베이스 접촉 스트링어(46)는 에미터 접촉 패드(31) 근처에서 종결된다. 이 이유는 두가지이다. 첫째로,에미터 접촉 패드(3l) 둘레에서의 베이스 접촉 스트링어의 제거는 에미터 접촉구조와 접촉하는데 사용된 에미터 접촉 패드상의 포스트형 비아(post type via ; 50)와 같은 접촉 홀 또는 포스트형 비아의 오 정렬의 경우에 베이스-에미터의 단략을 방지한다. 예를들어, 포스트 비아(50)가 오 정렬되어 그 영역의 일부가 에미터 접촉 패드(31)의 주계에 덮히면, 포스트 비아(50)의 금속이 에미터 접촉 스트라이프 및 베이스 접촉 스트링어와 모두 접촉하게 되며, 이로써 트랜지스터를 작동치 못하게 하는 베이스-에미터 단락을 야기시킨다. 이는 스트링어가 에미터 접촉 패드(31) 둘레로부터 제거되면 발생할 수 있다.
스트링어를 에미터 접촉 패드(31) 둘레로부터 제거해야 하는 또다른 한 이유는 하나의 트랜지스터의 에미터를 다른 트랜지스터의 에미터에 접속하는 것을 단순화하는 것이다. 공통 에미터 영역 및 그와 관련된 에미터 접촉 구조를 공유하는 두 트랜지스터를 지니는 것은 집적회로 구조에서는 매우 일반적이다.
제3도는 그러한 상태를 도시하고 있다. 도면에서 분리영역(52)을 지니는 제1트랜지스터는 분리영역(56)을 지니는 제2트랜지스터와 공통 에미터 접촉 구조(54)를 공유한다. 접촉 원도우(58) 또는 포스트형 비아는 회로내의 다른 노드(node) 용 또는 외부로의 접속부 역할을 한다. 제l 트랜지스터는 회로내의 다른 노드 또는 외부 핀으로 하나의 트랜지스터의 베이스를 연결하도록 접촉 윈도우(62) 및 베이스 접촉 패드(60)를 지닌다. 제2트랜지스터는 제2트랜지스터 베이스를 회로내의 다른 노드로 연결하기 위한 포스트형 비아 또는 접촉윈도우(66)용 베이스 접촉 패드(64)를 지닌다. 에미터 접촉 스트라이프(54)둘레에서 베이스 접촉스트링어(46)를 없애는 것은 제1트랜지스터용 에미터 접촉부의 폴리가 제2트랜지스터용 에미터 영역 및 에미터 접촉부를 형성하도록 제2트랜지스터의 분리영역(56)상에 간단히 연장될 수 있기 때문에 두 트랜지스터의 상호 접속을 대단히 단순화한다는 것을 주지하라, 베이스 접촉 스트링어가 에미터 접촉 스트라이프를 완전히 에워싼 상태로 존재한다면, 하나다 각각의 분리영역용인 두개의 분리된 에미터 접촉 스트라이프들이 필요하게 된다. 두 에미터의 상호 접속은 두 에미터들을 상호 접속하기 위하여 CVD 산화물 비활성화층을 덮는 금속층내에 에칭된 금속 상호 접속 방식으로 제2도의 접촉 홀(50)과 같은 두개의 에미터 접촉홀들을 필요로 하게 된다. 그러한 구조는 여분의 접촉 홀에 의해 소비된 면적때문에 더 많은 칩 면적을 소모하게 되며, 예를들면, 금속내의 갭 또는 오 정렬의 오차같은 불량한 금속 상호 접속에 의해 야기된 더 많은 수득율 감소 결점을 야기시키는 경향이 있게된다.
그러나, 몇몇 실시예에 있어서, 베이스 접촉 스트링어(46)는 에미터 접촉 스트라이프를 에워싼채 남겨질수 있으며, 본 발명의 베이스와 에미터 접촉 구조는 여전히 그 기능을 다하게 된다.
제2도의 분리영역(30)의 주계 외부로의 에미터 접촉 스트라이프의 연장은 분리영역이 더 작아지게 하며 베이스-에미터 및 베이스-콜렉터 접합 면적이 더 작아지게 한다. 이 이유는, 에미터에 대한 접촉 윈도우가 분리영역 주계내에 형성돼야 한다면 에미터 스트라이프(38)가 접촉 윈도우와 둘레에 정렬된 쿠션을 더한것을 에워쌀만큼 충분히 커야하기 때문이다.
이들 정렬 쿠션들은 종종"네스팅(nesting)공차"로 언급되며 집적 회로의 특정 레벨상의 한 특징부가 집적회로의 다른 한 레벨상의 특징부에 내부(nest)되어야 하는 경우에 사용된 설계 규칙 공차를 언급한다. 네스팅 공차는 제조 공정에 있어서의 몇가지 불확실성 때문에 필요하다. 이 불확실성은, 제1레벨상의 특징부의 정확한 연부 배치의 불확실성 및 제2레벨상의 특징부의 정확한 연부 배치의 불확실성과 중첩 정렬 정확도의 불확실성을 포함한다. 마스크 특징부의 크기는 부적절한 노출 및 다른 요인들 매문에 마스크상에서 칩마다 다를 수 있다. 125 밀리미터의 정방형 마스크를 가로질러 ±0.2마이크로미터의 절대 칫수 변화는 일반적인 것이 아니다. 이들 가변 칫수의 마스크 특징부들이 리도그라피로 웨이퍼에 이전될때 본래의 레이아웃으로부터의 더 많은 편차가 발생한다. 레지스트 이미지(resist image)는 가령 레지스트 두께, 베이킹(baking)온도, 노출 및 현상 조건들과 같은 리도그라피 공정 변수들중 어느 하나 또는 모두의 변화때문에 마스크 이미지로부터 변화할 수 있다. 또한, 레지스트 이미지를 폴리실리콘 또는 다른 재료로 이전하는 에칭 공정은 그 에칭 공정의 등방성의 변화때문에 웨이퍼마다 그리고 날마다 에칭된 이미지의 칫수를 변화시킬 수 있다.1년간 제조에 걸쳐 최종적인 에칭된 이미지가 ±0.4마이크로미터의 절대 변화를 발생시키는 것이 가능하다.
네스팅 공차에 의해 소비된 면적에 접촉 윈도우를 더한것을 내포할만큼 충분히 큰 분리영역상의 면적을 필요로한 에미터는 면적에 있어서 제2도의 구조의 에미터 스트라이프(38)보다 실제로 더 크다. 이는 만들어질 수 있는 가장 작은 접촉 윈도우가 각 측부상에서 칫수(D)를 지니기 때문이다 정렬 오차들을 허용하기 위하여, 정렬 오차 쿠션은 접촉 윈도우의 모든 측부상에 남아있어야 한다. 한 측부상에서의 결과적인 최소 에미터 접촉 칫수는 D+정렬 큐션(C)이다. 결과는 (D+C)2=D2+2DC+C2의 최소 에미터 접촉 면적이다. 이는 제l도의 에미터 영역(39)이 에미터 접촉 폴리로부터의 불순물외방 확산에 의해 형성되기 때문에 결과적으로 더 큰 에미터-베이스 접합 면적을 초래한다. 그러므로 에미터-베이스 접합 면적은 에미터 접촉부의 면적에 의해 한정된다. 에미터 접촉 왼도우를 분리영역 주계외부에 둠으로써, 에미터 접촉부(38)는 한 측부에서 D이하의 칫수로 만들어질 수 있으며, 이로써, 에미터-베이스 접합 면적 및 이 접합부에 존재하는 기생 용량을 최소화한다.
에미터-베이스 접합 면적의 최소화에 대한 상기와 같은 논리는 베이스 접촉 칫수 및 베이스-콜렉터 접합 면적의 최소화에도 동일하게 적용된다. 즉, 분리영역상의 베이스 접촉부가 베이스 접촉 윈도우를 에워쌀만큼 충분히 커야한다면, 분리영역상의 베이스 접촉 면적이 본 발명이 베이스 접촉 스트링어(46) 하부의 면적보다 훨씬 크게 된다. 베이스-콜렉터 접합 면적은 에미터 접촉부에 의해 "음영된", 즉, 에미터 접촉부가 놓이는 전체 면적, 베이스 접촉부에 의해 음영된 면적 및 이들 두 접촉부들 사이의 절연 스페이서들을 합한것을 일반적으로 에워싸기 때문에, 베이스-콜렉터 접합부 면적 및 관련된 접합 기생 용량을 최소화하기 위하여 이들 면적들 모두를 최소화하는 것이 가장 중요하다. 전체 음영 면적은 베이스 접촉 스트링어(46) 및 같은 방법으로 형성되는 절연 스페이서(44)를 사용함으로써 최소화된다. 이들 스트링어들은 포토리도그라피 공정으로 성취될 수 있는 최소라인 폭(D)보다 흴씬 작게 만들어질 수 있다. 베이스 접촉 스트링어(46)를 베이스 접촉 패드(33)의 위치로 연장시킴으로써, 그리고 윈도우(68)와 같은 접촉 왼도우와 정렬 쿠션을 더한것을 에워쌀만큼 충분히 큰 베이스 접촉 패드를 형성하도록 베이스 접촉 스트링어를 확장시킴으로써, 더작은 베이스-콜렉터 접합 면적이 수득룰의 어떠한 손실없이 얻어질 수 있다. 이는 매우 작은 접촉 윈도우를 만들어서 주계분리영역내에 배치된 극히 작은 베이스 접촉 패드상에 그것을 정렬시키는 번잡없이 행해질수 있다. 본 발명의 구조에 따라, 충분한 크기로 만들어진 접촉 원도우는 정렬을 쉽게 하도록 적절한 정렬오차 쿠션을 지니는 크기로 만들어지는 접촉 패드상에 쉽게 정렬될 수 있다.
이제 제1도 및 제2도의 구조를 만드는 바람직한 공정의 설명이 계속된다. 공정은 제2도에 도시된 최종구조의 여러 부분을 관통하여 시간순으로 취해진 일련의 단면도들을 참고로 기술될 것이다. 제4A,4B,…도등의 일련의 단면도들은 공정의 여러 단계에서 에미터 접촉부를 관통하는 제2도의 절단선 4-4'에서의 구조를 상술할 것이다. 제5A,5B,…도 등의 일련의 단면도는 공정의 여러 단계에서 분리영역을 관통하는 제2도의 절단선 5-5'에서의 구조를 상술할 것이다. 제1도는 비활성화용 최종 절연 재료층을 뺀 최종구조를 도시한다. 제6A,6B,…도 등 일련의 단면도들은 공정의 여러 단계에서 베이스 접촉부를 관통하는 제2도의 절단선 6-6'에서의 구조를 상술할 것이다. 제7A,7B,··,도등 일련의 단면도들은 공정의 여러 단계에서 Y축을 따라 에미터 접촉 스트라이프를 종방향으로 관통하는 제2도의 절단선 7-7'에서의 구조를 상술할 것이다.
트랜지스터의 제조는 에피택셜 실리콘층(30)의 통상적인 성장으로부터 시작하며 그후에 에피택셜층(30)을 완전히 통과하여 연장되는, 전계 산화물(29)에 의하여 모든 측부에 에워싸인 에피택셜 실리콘의 분리영역 또는 분리영역들의 통상적인 형성이 이어진다. 에피의 분리 영역들을 형성하는 여러 방법들중 어떤것도 충분하겠지만, 페어차일드 이소플랜너티엠(Fairchild IsoplanarTM) 방법이 바람직하다. 이 방법은 그 분야에 공지되어 있으며 여기에 더 이상의 설명이 필요없다. 또한, 제5A도에 도면번호(70)로 도시된 것같은 P+채널 스톱주입물(channel stop implant)을 전계산화물 하부에 및 분리영역(30)을 완전히 에워싼채로 헝성하는 것이 바람직하다. 이러한 채널 스톱 주입물의 목적은 잘 공지되어 있는 방지하는 것이며, 이로써, 영역(30)이 다른 근처의 영역들로부터 진정으로 전기적 분리되는 것을 방지한다. 그러한 채널 스톱들은 본 발명에 꼭 필요치는 않으며, 이들 기생 M0S 트랜지스터가 형성되지 않거나 또는 별문제가 없다면 생략될 수있다. 채널 스톱들(70)은 간략성을 위해 차후 도면에는 도시되지 않을 것이다.
제4A도 내지 제7A도는 분리 영역(30)이 형성되고 진성 풀리층이 부착되고 규화물 층(74)이 풀리 상부에 성형된 후에 규화물에 불순물을 주입하는 중의 공정의 초기 단계에서의 트랜지스터 구조를 도시하고 있다. 분리 영역의 형성후에, 도핑되지 않은 폴리 실리콘 층(72)이 제4A도 내지 제7A도에 도시된 바와같이 부착된다. 폴리 층(72)의 부착은 화학적 증착과 같은 어떤 공지된 방법에 의해 수행된다.
풀리 층(72)이 부착된 후에 규화물(74)층이 풀리 층(72)위에 형성된다. 규화물 층(74)은 어떤 공지된 방법으로 형성될 수 있다. 규화물을 형성하는 두가지 공지된 방법은, 첫째로 반응 챔버를 사용하여 규화물을 직접 부착하는 것과 둘째로, 고융점 금속 층을 폴리실리콘 층상에 부착시키고 그후에 폴리 실리콘과 금속이 반응하여 규화물이 형성되게 하도록 짧은 열 펄스로 금속 층을 열처리하는 것이다. 규화물 층(74)이 형성되는 방법은 본 발명에 긴요한 것은 아니다.
규화물 층(74)의 형성에 이어서, 주입 단계 또는 단계들이 수행된다. 이 주입의 목적은 규화물 층(74)을 P형 및 N형 불순물 모두로 도핑하는 것이다. 이들 불순물들은 후에 가열 단계에 의해 규화물로부터 이동되어 N+로 도우핑하도록 폴리 층(72)내로 확산하며 제1도의 N+ 에미터 영역(39)과 P-베이스 영역(41)들을 형성하도록 폴리 에미터 접촉 스트라이프(38) 아래의 에피(30)내로 확산하게 된다. 제4A-7A도에 도시된 주입중에, 규화물(74)은 단위 cm3당 약 1020개의 원자들의 농도로 N+ 도핑되며 또한 단위 cm3당 약 1028개의 원조의 농도로 P-도핑된다. 따라서, 이 두 불순물들의 주입 에너지 레벨 및 선량(dosage) 레벨은 규화물 층(74)이 상기 농도 레벨에 도달될 정도로 된다.
규화물 층의 주입에 이어서, 약 5000Å 두께의 CVD 산화물 층(제4A-7A도에는 도시되지 않음)이 전체를 웨이퍼 위에 부착된다. 이 CVD 산화물은 제1도의 산화물 층 (42)을 형성하도록 규화물 층(74) 및 폴리층(72)과 함께 에칭된다. 다른 적합한 절연 재료가 및몇 실시예에서 CVD 산화물 층(42)으로 대체될 수 있다. 이 CVD 산화물 층이 부착된 후에, 포토레지스트가 부착되고 마스크를 통해서 방사 소스에 노출되며 제8도에 도시된 형상의 에칭 마스크를 형성하도록 현상된다. 이 에칭 마스크의 외형은 제8도에 도면 번호(76)로 도시되어 있다. 일단 에칭 마스크가 형성되면, 에미터 접촉 스트라이프와 에미터 접촉 패드(31)를 형성하도록, 바람직하게는, 이방성 플라즈마 에칭에 의해 폴리층(72), 규화물층(74) 및 CVD 산화물 층이 에칭된다. 에미터 접촉 스트라이프에는 제1도의 폴리스트라이프(38) 및 그 위에 형성된 자체 정렬 규화물층(40) 및 규화물 층 위에 형성된 자체 정렬 CVD 산화물층(42)이 구성되어 있다. 규화물 층(40)과 CVD산화물 층(42)은 모두 이 단일 에칭 단계, 즉, 세층 모두가 같은 에칭 마스크를 사용하여 동시에 에칭되기 때문에, 폴리(38)의 연부와 일치하는 연부와 자체 정렬된다.
X축을 따라서 최소 칫수(D)보다 더 좁은 에미터 접촉 스트라이프를 만드는 것이 바람직한 실시예에 있어서, 제어된 측방 에칭과 함께 이루어지는 등방성 에칭이 제8도에 도시된 에칭 단계용으로 사용될 수 있다. 그러한 실시예에 있어서, 분리 영역상의 X축에서의 에칭 마스크(76)의 폭은 D로 설정된다.
포토레지스트가 현상된 후에, 등방성 습식(wet) 에칭 또는 등방성 플라즈마 에칭이 에미터 접촉 스트라이프를 한정하는데 사용된다. 상기 에칭은 Z방향에서의 에칭 속도에 대해 X 및 Y 방향에서의 공지의 잘 제어된 에칭 속도를 지닐 것이다.
그 경우에, 조합된 폴리/규화 산화물 에미터 접촉 스트라이프의 두께를 알고 에칭시간을 알면 폴리(38) 규화물(40) 및 CVD 산화물(78)의 주어진 두께에 대한 X 방향에서의 에미터 접촉 스트라이프의 최종 폭은 정확히 예측될 수 있다. 그러한 실시예에서는 0.6미크론의 에미터 폭이 얻어질 수 있다. 물론, 오버에칭이 생긴후에 적절한 크기로 만들어진 패드(31)를 남기도록 하기 위해서는 에미터 접촉 패드(31)를 한정하는 마스킹된 면적이 그러한 실시예에서는 조정되어야 한다.
규화물 층(40)이 사용되지 않는 변형 실시예에 있어서, 본 공정의 이 시점까지의 단계들은 불순물 이온들이 규화물 층(74) 대신에 풀리 층(70)내로 주입된다는 것을 제외하고는 동일하다.
다음 공정단계는 에미터 접촉 스트라이프 둘레에 절연 스페이서(44)를 형성하는 것이다. 제4B도 내지 제7B도를 언급하면, 본 발명의 구조는 스페이서(44)를 형성하는 이방성 에칭중에 도시되어 있다. 하나 이상의 중간 단계들은 이 이방성 에칭 이전에 이행된다. 스페이서(44)가 에미터 접촉 스트라이프를 베이스 접촉 스트링어로부터 절연하기 때문에 이 절연 스페이서(44)의 전기적인 일체성이 가능한한 높다는 것이 중요하다. 몇및 실시예에서는 CVD 산화물 층(78)만이 사용될 수 있지만, 바람직한 실시예에서는, 열 산화물 층(80)은 CVD산화물 층(78)이 부착되기 전에 규화물 층(40) 및 폴리층(38)의 노츨 표면 및 분리 영역(30)내의 어떤 노츨 에피상에 성장된다. CVD산화물은 열성장된 실리콘 이산화물(이후에 열산화물 이라함)보다 내부적으로 더 많은 핀홀 (pinhole)형 결함을 지니는 것으로 공지되어 있다. 산화될 수 있는 에미터 접촉 스트라이프의 노출된 연부 모두상에 열 산화물(80)을 우선 성장시키고 그 다음에 CVD 산화물을 부착함으로써 스페이서(44)의 전기적인 일체성은 개선될 수 있다.
그러나, 열 산화물 층(80)의 사용은 절대적으로 필수 불가결한 것이 아니며 몇몇 실시예에서 열 산화물층(80)이 제거될 수 있다. 실제로 절연 스페이서(44)로서의 산화물 사용은 필수적이진 않으며 다른 적합한 절연체가 몇몇 실시예에서 사용될 수 있다. 실제로,절연 스페이서(44)로서의 산화물 사용이 바람직하지만,이는 필수적이진 않다. 에미터 접촉 스트라이프를 만드는 폴리 규화물/CVD 산화물 적층과 열적, 전기적,기계적으로 양립 가능한 다른 절연 재료도 사용된다. CVD산화물 층(78)의 두께는 스페이서 (44)의 바람직한 두께여야 한다.
열 산화물(80) 및 CVD 산화물(78)이 형성된 후에, 제4B도 내지 제7B도에 화살표로 도시된 이방성 에칭단계에 의해 스페이서(44)가 형성된다.
이 이방성 에칭 단계는 일반적으로 플라즈마 에칭이며, 이방성을 성취할 에천트(etchant) 이온의 형태 및 에칭 조건은 본 기술분야의 숙련자에게는 잘 공지되어 있다. 바람직한 최종 결과는 각기 X-Y 평면에 있는 층들(78,80)로 부터의 모든 CVD 및 열 산화물이 X-Z 및 Y-Z 평면에 있는 층들(78,80)로부터의 CVD 및 열 산화물만을 남긴채 에칭되어 제거되어야 한다는 것이다. 에칭 시간은 이 최종 결과가 성취되도록 설정돼야 한다. 에칭 시간이 X-Y평면의 CVD 산화물 및 열 산화물을 제거하는데 요구되는 시간보다 더 길면 층(42)에서의 약간의 산화물이 제거된다. 이는 과도한 양이 제거되지 않는 한 문제시되지 않는다.
제9도는 스페이서(44)가 형성된 후의 에미터 접촉 스트라이프를 도시하고 있다. 스페이서(44)가 어떻게 에미터 접촉 스트라이프 둘레로 쭉 연장되는 가를 주지하라. Z 방향에서의 스페이서(44)의 높이는 CVD산화물 층(42)의 상부 표면, 즉, 제1도의 분리 영역의 표면(43)으로부터 가장 멀리 있는 CVD산화물(42)의 X-Y평면에서의 표면과 일치한다. X 및 Y방향에서의 스페이서(44)의 폭은 바람직한 실시예에서 약3000 Å이다.
제4C-7C도는 절연 스페이서(44)가 형성된 후에 그리고 전체 웨이퍼상에 부착된 규화물 층의 주입 단계중에 여러 단면도로 디바이스 공정 단계를 도시하고 있다. 규화물 층(82)은 산화물 위에 규화물의 형성을 허용하는 어떤 통상적인 방법으로 형성될 수 있다. 바람직하게는 본 기술 분야에서 잘 공지된 공정으로 반응 챔버내에서 규화물을 직접 부착시킴으로써 규화물 층(82)이 형성된다. 규화물을 부착하는데 사용되는 공정은, 산화물 스페이서(44)가 완전히 규화물로 도포되는 것이 긴요하기 때문에 규화물이 산화물 상에 성공적으로 형성될 수 있는 것이어야 한다. 이는 베이스 접촉 스트링어(46)가 형성될 수 있게 하는데 필요하다.
규화물 층(82)이 베이스 접촉부가 되어야 하기 때문에, 이는 NPN형 트랜지스터용으로 P+ 도팽되야 한다. 규화물 층(82)은 불순물론 도핑될 수 있고 도전성을 띤다는 점에서 폴리 실리콘과 매우 유사하다. 따라서 규화물 층(82)에는 제4C도 내지 7C도에서 처럼 P형 불순물이 주입된다. 주입에너지 및 선량은 최종 규화물이 도전 형태상 P형이며 약 1020원자/cm3의 농도를 지니게 해야 한다.
다음 단계는 이방성 에칭에 의해 규화물 베이스 접촉 스트링어(46)를 형성하는 것이다. 이 이방성 에칭은 제4C-7C도에 Z방향에서 제2세트의 화살표로 도시되어 있다. 이 이방성 에칭이 성취되는 특정의 방법은 당업자에게 알려져 있다. 이 에칭의 목적은 X-Y평면에 있는 층(82)의 규화물 모두를 제거하고 Z-Y평면에 있는 규화물을 남기는 것이다. 따라서 에천트 및 에칭 조건은 Z방향을 따라서 에칭이 선호되며 Y 및 X방향에서는 에칭이 거의 발생하지 않도록 사용되어야 한다. 에칭 시간은, X-Y평면에 있는 층(82)의 모든 규화물이 제거되고 산화물 층(42)의 상부에 도달되게 하여야 한다.
그러나, 이 이방성 에칭이 수행되기 전에, 베이스 접촉 패드 에칭 보호 마스크는 베이스 접촉 패드가 형성될 위치에서 규화물 층(42)상에 형성되어야 한다.
베이스 접촉 패드의 위치는 제2도에 도면 번호(33)로 도시되어 있다.
제7C도에 대해 언급하면, 베이스 접촉 패드 에칭 보호 마스크(84)의 상대적 위치가 도시되어 있다. 이 마스크(84)의 목적은, 마스크(84) 바로 아래에 있는 층(82)의 규화물이 베이스 접촉 스트링어(46)를 형성하는 이방성 에칭 단계중에 에칭되지 않도록 도핑된 규화물 층(82)을 이방성 에칭 단계중에 보호하는 것이다. 따라서,이 마스크 (84)는 규화물 층(82)을 P+ 도전 형태로 도핑하는데 사용된 P형 주입 단계 후에 그리고 베이스 접촉 스트링어(46)를 형성하는데 사용된 이방성 에칭 단계전에 형성돼야 한다.
마스크(84)는 포토레지스트를 사용하는 통상적인 방법으로 형성된다. 그것은 제2도의 베이스 접촉 패드(33)의 형상을 지녀야 하며, 디바이스가 제조되는 경우에 제조 공장에서 항상 충족될 수 있는 정렬 공차를 고려하여 제2도의 윈도우(68)와 같은 접촉 윈도우 또는 포스트형 바아가 내부에 용이하게 형성될 수 있는 충분한 면적의 규화물 층 (82)을 음영하여야 한다.
제4D도 내지 제7D도는 베이스 접촉 스트링어(46)를 형성하는 이방성 에칭 단계후의 디바이스 상태를 도시하고 있다. 제6D도는 베이스 접촉 패드(33)가 에미터 접촉 스트라이프(38)상에 형성되며, 그로부터, 바람직한 실시예에서 열 산화물 층(80)을 포함하는 산화물 스페이서(44) 및 산화물 층(42)에 의해 완전히 절연되는 것을 도시하고 있다는 것을 주지하라. 제10도는 베이스 접촉 스트링어(46)를 형성하는 이방성 에칭단계 후에, 그리고 베이스 접촉 패드에칭 마스크(84)가 제거된 후의 최종 구조를 평면도로 도시하고 있다. 제10도에서, 베이스 접촉 스트링어(46)가 에미터 접촉 스트라이프 (38) 둘레로 완전히 연장되는 것을 주지하라.
상술된 바와같이, 베이스 접촉 스트링어(46)는 에미터 접촉 패드(31) 둘레로부터 제거되는 것이 바람직하다. 이 스트링어의 제거를 성취하도록, 제10도에 가상선으로 도시된 외곽을 지니는 스트링어 제거 에칭 마스크(86)가 웨이퍼상의 각각의 트랜지스터상에 형성된다. 이 스트링어 제거 마스크는, 제10도의 가상선(86)내의 모든 구조를 도포하는 교차결합된 보호용 포토레지스트층을 남기기 위하여 가상선으로 도시된 패턴으로 포토레지스트를 현상함으로써 형성된다.
상기 구조는 그후 규화물에는 침입하지만 산화물에는 침입하지 않는 선택적인 에칭액에 노출된다. 그러한 에칭액은 잘 공지되어 있다. 이 선택적인 에칭액은 에칭 마스크 (86)에 의해 도포되지 않은 노출된 모든 스트링어(46)를 제거한다. 이는 베이스 접촉 패드(33) 둘레로, 분리 영역(30)을 가로질러 그리고 에미터 접촉패드(31)를 향한 경로의 에미터 접촉 스트라이프 부분을 따라 연장되는 베이스 접촉 스트링어를 지니는, 제2도에 도시된 것과 같은 구조를 남긴다.
그러나, 베이스 접촉 스트링어(46)는 제10도의 에칭 보호 마스크의 주계에서 정지되어 있다. 이미 주지된바와같이, 스트링어(46)의 제거는 작동 가능한 트랜지스터를 만드는데 필수적인 것은 아니다. 그러나, 그러한 제거는 제3도에 도시된 바와같이 공유된 에미터를 지니는 다수 트랜지스터 구조를 제조하는 것을 더욱 용이하게 한다.
에미터 접촉 패드(31) 둘레로 부터 스트링어(46)를 제거한 후에, 규화물 층(40)내의 불순물을 규화물로부터 에미터 접촉 스트라이프 풀리(38)내로 그리고 결정축을 따라 성장된 실리콘(30)내로 확산시켜 에미터 영역(제1도에서 도면번호(39)) 및 베이스 영역(제1도에서 도면번호(41)을 형성하도록 가열 단계를 이행하는 것이 필요하다. 이 가열 단계중에 불순물들은 또한 더 양호한 베이스 접촉부를 형성하도록 P+ 도핑된 베이스 접촉 스트링어로부터 에피(30)내로 확산된다.
제4E도 내지 제7E도는 가열 확산 단계 후에, 그러나 최종 비활성화 층이 형성되기 전에 그리고 어떤 접촉 윈도우 또는 포스트형 비아가 형성되기 전의 본 발명의 트랜지스터용 베이스 및 에미터 접촉 구조체의 최종 구조를 도시하고 있다. 특히 제4E도를 참조하면, 베이스 접촉 스트링어(46)가 에미터 접촉패드(31)의 주계 둘레 위치로부터 제거되어 있다는 것을 알 수 있을 것이다.
특히, 제5E도를 참조하면, 가열 단계 효과가 관찰될 수 있다. 바람직한 실시예에 있어서, 가열 단계는 900℃로 가열된 오븐내에서 1/2시간 동안 수행된다.
이미 주지된 바와같이, 규화물 층(40)은 이 규화물 층이 먼저 형성됐을때 비로소 N+ 도핑되고 붕소로 P- 도핑되었다. 마찬가지로, 베이스 접촉 스트링어(46)는 그것을 형성하는 규화물 층이 우선 부착됐을때 붕소로 P+ 도핑됐다. 가열 단계중에, N 및 P형 불순물이 규화물 층(40)으로부터 하방으로 에미터 접촉 스트라이프(38)의 폴리실리콘 내로 그리고 분리 영역의 에피택셜 실리콘(30)내로 확산된다. P형 불순물도 하방으로 확산되며, 이러한 P형 불순물이 같은 확산 조건하에서 N형 불순물보다 더 빨리 이동하기 때문에 P형 불순물이 N형 불순물을 추월한다. P형 불순물이 분리 영역내의 에피택셜 실리콘(30)과 에미터 접촉 스트라이프 폴리(38)를 통하여 확산됨에 따라 P형 불순물이 N형 불순물을 추월할 때, 이들 불순물은 에미터 및 베이스 영역을 형성한다. 이 최종 결과는 에피택셜 실리콘(30)에 얕은 깊이로 형성되는 에미터 영역(39) 및 확산 속도들과 확산 기간의 곱의 차와 같은 Z방향의 베이스 폭을 지니는 좁은 베이스 영역 (41)이다. 그러므로, 확산시간은 필요한 베이스 폭이 얻어지도록 조정돼야 한다. 또한, 확산 시간은 N형 불순물이 에피택셜 실리콘(30)에 도달하여 얕게 침투할 만큼 충분한 시간을 지니도록 충분히 길어야 한다. N형 불순물이 에피 층(30)에 도달하여 침투할 시간을 지니면, P형 불순물은 또한 에피(30)에 도달하여 N형 불순물이 침투한 것보다 어느 정도 더 깊게 에피(30)에 침투한다.
제11도는 이중확산(drive-in) 단계전에 구조의 깊이와 원자수/cm3의 관계를 보여주는 불순물 농도 분포를 예시하고 있다. 깊이 라인은 산화물 층(42)의 정상부(Z의 가장 큰 양수)를 나타낸다. 산화물 층(42)에는 아무런 불순물도 존재하지 않는다. 깊이 라인(B)은 산화물(42)과 규화물 층(40)사이의 계면의 깊이를나타낸다. 깊이 라인(B,C)사이의 규화물영역에서의 붕소 및 비소 도핑 농도곡선은 규화물 층이 형성된 후 그리고 에미터접촉 스트라이프가 형성되기 전에 규화물 층(40)에서의 개별적인 P형 및 N형 주입물들의 효과를 나타낸다. 물론, 이 도핑은 다른 방법으로 성취될 수 있으며 규화물 층(40) N+ 농도(1020) 및 P- 농도(1018)로 도핑할 수 있는 어떤 방법도 본 발명을 실시하는데 충분하다. 깊이 라인(C)은 규화물 층(40)과 에미터 접촉 스트라이프의 폴리 (38)사이의 계면을 나타낸다. 이중확산 전에는 어떠한 불순물도 폴리내에 존재하지 않는다. 깊이 라인(D)은 1016레벨로 N-도핑되는 에피 영역(30)의 표면을 나타낸다.
제12도는 이중확산 후의 도핑 분포이다. 이중 확산후의 규화물(40)의 도핑 농도는 대략 1020N형 및 1018P형 보다 작다. 폴리(38)에서의 도핑 레벨은 1020N형 과 1018P형이다. 에피 층(30)의 표면, 깊이 라인(D)에서 시작하여 도핑 농도는 N형이 에미터 영역(39)를 형성하도록 약 500Å 침투하고 그후에 베이스 영역(41)을 형성하도록 약 500Å P-형으로 바뀐다.
그러한 도핑은 표면으로부터 약 1000Å에서 N-로 복귀한다. 그러므로, 베이스-에미터 접합부는 500Å 깊이이고 베이스-콜렉터 접합부는 표면으로부터 약 1000Å 깊이이다.
제5E도에 대해 다시 언급하면, 이중확산 단계는 또한 베이스 접촉 영역(48)이 에피택셜 실리콘(30)의 베이스 접촉 스트링어(46)의 바로 아래에 형성되도록 한다. 이들 영역(48)은 베이스 접촉 스트링어(46)로부터 에피택셜실리콘(30)내로 P형 불순물의 외부 확산에 의해 야기된다. 이중확산을 위하여 선택된 확산 시간은 P+ 베이스 접촉 영역(48)이 규화물 층(40)으로부터 음양 X방향으로 P형 불순물의 외부 확산과 결부되도록 측방으로 충분히 멀리 확산된다. 이는 트랜지스터의 베이스 영역에 대해 양호한 접촉 구조를 제공한다.
제6E도는 베이스 접촉 패드(33)의 구조가 가열 단계에 의해 변화되지 않으며 에미터 접촉 패드 둘레로부터 베이스 접촉 스트링어를 제거하는 선택적인 규화물 에칭에 의해 변화되지 않는다는 점에서 제6D도와 같다.
트랜지스터 구조를 완성하는 최종 단계는 상부의 금속 층에 접속되는 어떤 베이스 또는 에미터 접촉 패드와 접촉하도록 전체 구조상에 편평한 절연재료층을 부착시키고 접촉홀들을 에칭하거나 그렇지 않으면 포스트형 비아를 형성하는 것이다.
변형적으로는, 제3도에 도시된 바와같이, 에미터 접촉 폴리 스트라이프(38)는 전계 산화물을 거쳐 다른 하나의 트랜지스터의 위치로 연장될 수 있고 공유된 에미터접촉부를 형성하기 위하여 그 트랜지스터의 분리영역상에 형성될 수 있다.
제7E도는 가열 단계 후의 구조의 최종 도면으로서, 절연 재료의 최종 비활성화 층 (88)을 포함하는데, 그 층을 통과하여 도면 번호(50,68)로 도시된 것과 같은 접촉 홀 또는 포스트형 비아가 형성된다. 제7E도의 베이스-에미터 접합부(45) 및 베이스-콜렉터 접합부(43)가 산화물 층(29)상에서 모두 종단되며, 이로써,낮은 접합 누설 특성을 제공한다는 것을 알 수 있을 것이다.
본 발명의 장점은 명백하다, 본 발명의 장점들을 가장 잘 예시하려면 통상적인 베이스-에미터 구조와의 비교가 필요하다. 제13도에 도시된 베이스-에미터 구조는 선행 기술 구조이다. 제13도에서, 에미터 접합부는 1미크론 폭으로 매우 보수적으로 도시되어 있다. 실제에 있어서, 이는 최소 접촉 윈도우 칫수가 대부분의 제조공장에서의 현재 제조 기술에서 일반적으로 1미크론이므로 아마 성취 불가능 할 것이다. 베이스-콜렉터 접합부는 3+1+3미크론 또는 7미크론의 폭이다. 분리 영역의 깊이가 1미크론이라면, 베이스-콜렉터 접합부의 전체 면적은 7제곱미크론이다. 베이스 접촉 윈도우로부터 에미터 영역 중심 아래의 베이스 영역중심까지의 저항으로 구성되는 베이스 저항은 제13도의 디바이스 베이스 접촉 구조와 관련되어 있다. 통상적으로, 이는 두 성분으로 나뉘어지는데; 경박하게 도핑된 베이스 에피를 통과하여 베이스 접촉부 중심으로부터 베이스-에미터 접합부 연부까지의 경로 저항을 포함하는 γbe또는 외인성 베이스 저항, 및 베이스 에피를 통과하여 에미터 연부로 부터 에미터 중심 아래의 베이스 영역 중심까지의 경로 저항을 포항하는 γbi또는 진성 베이스 저항이 있다. 경박 베이스 도핑 및 에미터 영역 아래의 베이스 영역의 두께 때문에, 제13도의 구조에서 외인성 베이스 저항은 통상 1000 오옴이고 진성 베이스 저항은 10,000 오옴이다.
쌍극 트랜지스터용 고주파 차단 및 스위칭 속도는 일반적으로 베이스 저항 및 콜렉터 베이스 접합부의 접합 용량이 포함된 RC 회로의 시정수에 비례한다.
외인성 및 진성 저항이 상승하면, 시정수는 더 커지고 주파수 응답은 더 불량해지며 단위 시간당 오프(off) 상태로부터 온(on) 상태로 그리고 그 역으로의 더 적은 천이들이 형성될 수 있다는 점에서 스위칭 속도가 더 커진다. 콜렉터-베이스 접합부의 접합 용량이 더 커지면(이는 일반적으로 콜렉터-베이스 접합부의 면적이 더 커질 경우에 생김)같은 결과가 생긴다.
베이스 저항에 영향을 주는 요인들은 베이스 도핑, 경로 길이, 및 베이스 폭이다.경로 길이가 짧을 수록 베이스 저항은 더욱 작아진다. 경로길이는 접합부의 칫수에 관계된다.
콜렉터-베이스 접합 용량은 두 성분, 즉, 공간 전하 또는 접합 용량 및 천이 도는 확산 용량이다. 공간전하 용량은 접합부 면적이 클수록 더 크다. 확산 용량은 전류의 증가에 따라 증가한다. 그러므로, 확산 용량은 트랜지스터가 포화 상태이고 콜렉터-베이스 접합부가 순방향으로 바이어스 되었을 때만 요인이 된다.전류는 접합부에서의 전류 밀도와 접합부 면적의 곱과 동일하기 때문에, 확산 용량은 접합부가 작을 수록 더 작게 된다. 보다 작은 베이스 저항처럼 보다 작은 접합용량은 더 빠른 스위칭 속도 및 더 양호한 주파수응답을 야기시킨다.
제14도는 본 발명의 베이스-에미터 접촉 구조의 전형적인 칫수를 도시하고 있다. 에미터 접촉 스트라이프를 한정하는 오버 에칭 공정 단계가 사용되거나 또는 1미크론 이하(submicron)의 라인 폭을 성취할 수 있는 리도그라피나 다른 형태의 공정이 트랜지스터 제조에 사용되면 성취가능한 0.5미크론의 폭인 에미터가 도시되어 있는것을 주지하라. X 방향에서의 활성영역의 전체 폭은 단지 2미크론이다. 상기 활성 영역에 대한 이러한 좁은 폭은 절연 스페이서(44) 및 베이스 접촉 스트링어(46)가 이것이 제조되는 공정에 의하여 매우 좁게 만들어질 수 있기 때문에 존재한다. 바람직한 실시예에서, 절연 스페이서(44) 및 베이스 접촉 스트링어(46)는 X 방향으로 단지 3000Å의 폭을 지닌다. 만일 Y 방향에서의 분리 영역 칫수가 단지 1미크론이라면 전체 활성 면적 및 베이스-콜렉터 접합부의 전체 면적은 2제곱 미크론이다. 이는 0.4펨프토패럿(femptofarad)의 매우 낮은 콜렉터-베이스 용량을 초래시킨다. 에미터-베이스 접합부는 단지 0.5 제곱미크론인데, 이는 0.3펨프토패럿의 전형적인 베이스-에미터 접합 용량을 초래시킨다. 제13도의 종래 구조의 접합 면적과는 대조적으로, 본 발명은 각각의 트랜지스터 활성 영역에 의해 소비된 칩과의 관계에서의 상당한 장점 및 스위칭 속도와 주파수 응답에 있어서의 상당한 장점을 지닌다는 것을 본 기술 분야의 숙련자는 알 수 있을 것이다.
비록 본 발명이 바람직한 실시예에 관하여 기술됐지만, 본 기술 분야의 숙련자들은 본 구조 및 방법에 대한 무수한 변형이 본 발명의 진정한 사상 및 범위에서 벗어나지 않고도 가능하다는 것을 알 것이다. 그러한 변형 모두는 첨부된 청구범위의 범위내에 포함되도록 의도되어 있다.
Claims (28)
- 인접한 단결정 실리콘으로부터 전기적으로 분리되어 있으며 제1도전 형태의 단결정 실리콘으로 구성된 분리 영역(30); 상기 분리 영역내의 상기 제1도전 형태의 에미터 영역(39) ; 상기 분리 영역에 내재하며 상기 에미터 영역과 PN 접합부(43)를 형성하는 제2도전형태의 베이스 영역(41); 상기 에미터 영역과 전기적 접촉을 하고 있으며 상기 제1도전 형태의 다결정 실리콘으로 구성된 스트라이프(stripe:38)를 포함하고, 상부 및 측부들을 지니는 에미터 접촉부(38/40)로서, 상기 분리 영역상에 있는 상기 에미터 접촉부의 면적이 한정된 베이스 에미터 구조체를 형성하는데 사용되는 공정으로 형성될 수 있는 최소의 집촉 윈도우의 면적과 상기 공정에서 사용될 수 있는 상기 접촉 윈도우의 모든 측부들 둘레의 최소의 네스팅(nesting) 공차에 의해 소비되는 면적의 합 보다 작은 상기 에미터 접촉부(38/40); 상기 에미터 접촉부상에 있으며 상기 에미터 접촉부의 측부들과 자체정렬된 절연재료중(42); 상기 분리 영역상에서 최소한 상기 에미터 접촉부의 측부표면들상에 형성된 절연 스페이서(44) ; 상기 분리 영역상에 및 상기 스페이서들 중 최소한 하나를 따라 형성되어 있으며 상기 스페이서에 의해 상기 스트라이프와 전기적으로 분리되지만 상기 베이스 영역과는 전기적으로 접촉되는 도전성 스트링어(46)로서, 접촉 윈도우 또는 포스트 비아(post via)를 에워싸기에 충분히 크지 않은 상기 분리 영역상의 면적과 쌍극 트랜지스터를 제조하는데 사용된 네스팅 공차에 의해 소비되는 면적을 더한 면적을 지니는 상기 도전성 스트링어(46)를 포함하는 쌍극 트랜지스터용 베이스 및 에미터 구조체.
- 제1항에 있어서, 상기 스페이서는 쌍극 트랜지스터를 제조하는데 사용되는 리도그라피 공정에 의해 정상적으로 분해 가능한 최소 라인 폭(D)보다 작은 상기 분리 영역의 표면과 평행한 축을 따라 일정 폭을 지니는 쌍극 트랜지스터용 베이스 및 에미터 구조체.
- 제1항에 있어서, 상기 스트링어는 쌍극 트랜지스터를 제조하는데 사용되는 리도그라피 공정에 의해 정상적으로 분해 가능한 최소 라인 폭(D)보다 작은 상기 분리 영역의 표면과 평행한 축을 따라 일정 폭을지니는 쌍극 트랜지스터용 베이스 및 에미터 구조체.
- 제2항에 있어서, 상기 스트링어는 쌍극 트랜지스터를 제조하는데 사용되는 리도그라피 공정에 의해 정상적으로 분해가능한 최소 라인 폭(D)보다 작은 상기 분리 영역의 표면과 평행한 축을 따라 일정 폭을지니는 쌍극 트랜지스터용 베이스 및 에미터 구조체.
- 제1항에 있어서, 상기 스트링어는 금속 이규화물(metal disilicide)인 쌍극 트랜지스터용 베이스 및 에미터 구조체.
- 제4항에 있어서, 상기 스트링어는 고융점 금속 이규화합물인 쌍극 트랜지스터용 베이스 및 에미터 구조체.
- 제6항에 있어서, 상기 스페이서는 상기 에미터 접촉부에 인접한 열 산화물 층으로 구성되어 있으며 상기 열 산화물상에는 CVD 산화물 층이 적층되어 있는 쌍극 트랜지스터용 베이스 및 에미터 구조체.
- 제7항에 있어서, 상기 에미터 접촉부는 상기 다결정 스트라이프의 상부 표면 중 최소한 일부와 전기적으로 접촉하는 금속 이규화물 층을 포함하는 쌍극 트랜지스터용 베이스 및 에미터 구조체.
- 제8항에 있어서, 상기 금속 이규화물은 상기 에미터 접촉 스트라이프의 상부 표면을 완전히 도포하며 상기 에미터 접촉 스트라이프의 측부 표면들에 의해 한정된 연부들과 정렬되어 있고, 상기 이규화물 및 상기 에미터 접촉 폴리 실리콘 모두는 한 형태의 불순물의 확산속도가 다른 한 형태의 불순물의 확산속도보다 큰 N형 불순물 및 P형 불순물로 도핑되며, 상기 절연 층은 실리콘 이산화물이고 상기 에미터 접촉 스트라이프의 상부를 도포하는 금속 이규화물상에 적층되어 있으며 상기 에미터 접촉 스트라이프의 연부들과 자체 정렬되어 있는 쌍극 트랜지스터용 베이스 및 에미터 구조체.
- 제1항에 있어서, 상기 에미터 영역은 상기 베이스 영역과 접합부를 형성하며, 상기 접합부의 면적은 상기 분리 영역상의 에미터 접촉 스트라이프의 면적과 실질적으로 동일한 쌍극 트랜지스터용 베이스 및 에미터 구조체.
- 제1항에 있어서, 상기 베이스 영역은 상기 단결정 실리콘과 베이스-콜렉터 접합부 (30/36)를 형성하며, 상기 베이스-콜렉터 접합부(30/36)는 상기 에미터 접촉부의 분리 영역상의 결합된 면적과, 상기 스페이서 및 상기 스트링어 또는 스트링어들의 면적과, 상기 제조 공정에서의 열 이중확산 단계시 상기 스트링어로 부터 불순물의 측방 확산에 의해 소비되는 면적과의 합과 실질적으로 동일한 면적을 지니는 쌍극 트랜지스터용 베이스 및 에미터 구조체.
- 제1항에 있어서, 상기 베이스 영역은 상기 단결정 실리콘과 베이스-콜렉터 접합부를 형성하며, 상기 베이스-콜렉터 접합부는 상기 에미터 접촉부의 분리 영역상의 결합된 면적과, 상기 스페이서 및 상기 스트링어 또는 스트링어들의 면적과, 상기 제조 공정에서의 열 이중확산 단계시 상기 스트링어로 부터 불순물의 측방 확산에 의해 소비되는 면적과의 합과 실질적으로 동일한 면적을 지니고, 상기 에미터 영역은 상기 베이스 영역과 접합부를 형성하며, 상기 접합부의 면적은 상기 분리 영역상의 에미터 접촉 스트라이프의 면적과 실질적으로 동일한 쌍극 트랜내지스터용 베이스 및 에미터 구조체.
- 제1항에 있어서, 상기 에미터 접촉 스트라이프는 상기 분리 영역의 주계 외부의 위치로 연장되어 있으며 접촉 윈도우(68)를 에워싸기에 충분한 칫수를 지니는 접촉 패드 (33)의 형상을 취하는 쌍극 트랜지스터용 베이스 및 에미터 구조체.
- 제12항에 있어서, 상기 에미터 접촉 스트라이프는 상기 분리 영역의 주게 외부의 위치로 연장되어 있으며 접촉 윈도우를 에워싸기에 충분한 칫수를 지니는 접촉 패드의 형상을 취하는 쌍극 트랜지스터용 베이스 및 에미터 구조체.
- 제1항에 있어서, 상기 스트링어는 상기 분리 영역의 주계 외부의 위치로 연장되어 있으며 접촉 윈도우를 에워싸기에 충분한 칫수를 지니는 접촉 패드의 형상을 취하는 쌍극 트랜지스터용 베이스 및 에미터 구조체.
- 제14항에 있어서, 상기 스트링어는 상기 분리 영역의 주계 외부의 위치로 연장합되어 있으며 접촉 윈도우를 에워싸기에 충분한 칫수를 지니는 접촉 패드의 형상을 취하는 쌍극 트랜지스터용 베이스 및 에미터 구조체.
- 단결정 실리콘의 분리 영역 및 상기 분리 영역내에 형성되어 있으며 2제곱 미크론의 면적을 지니는 활성(active) 영역을 지니는, 청구범위 제1항의 쌍극 트랜지스터용 베이스 및 에미터 구조체에 따른 트랜지스터.
- 단결정 실리콘의 분리 영역 및 상기 분리 영역내에 형성되어 있으며 8제곱 미크론의 면적을 지니는 활성 영역을 지니는 청구범위 제1항의 쌍극 트랜지스터용 베이스 및 에미터 구조체에 따른 트랜지스터.
- 도전성 실리콘의 베이스 영역; 상기 베이스 영역 내측의 도전성 실리콘의 에미터 영역 ; 상기 에미터 영역과 전기적으로 접촉하는 도체; 상기 도체의 미리 정해진 측부들상에 형성된 절연 스페이서; 상기절연 스페이서의 미리 정해진 측부들상에 형성되어 있으며 상기 스페이서에 의해 상기 도체로부터 절연되는, 상기 베이스 영역과 전기적으로 접촉하는 도전성 스트링어로서, 상기 스트링어가 이방성 에칭에 의해 형성된 도전성 재료층의 깊이와 실질적으로 동일한 폭을 지니는 상기 도전성 스트링어; 및 상기 스트링어와 및 폴리 실리콘 스트라이프와 전기적으로 접촉하도록 분러 영역의 외부에 있는 수단을 포함하는 집적된 쌍극 트랜지스터용 베이스 및 에미터 구조체.
- 트랜지스터용 베이스 및 에미터 접촉 구조체를 제조하는 방법에 있어서, 단결정 실리콘의 분리 영역을 형성하는 단계 ; 제1의 금속 이규화물 층에 의해 도포된 폴리 실리큰층을 형성하는 단계 ; 저 농도의 불순물이 주어진 확산 조건에 대하여 단위 시간당 이동된 거리에 대해 보다 빠른 확산 속도를 지니도록 선택되는 P형 및 N형 불순물로 상기 제1의 금속 이규화물 층을 도핑하는 단계 ; 상기 금속 이규화물상에 절연 재료층을 형성하는 단계 ; 상기 분리 영역을 가로지르고 상기 분리 영역의 외부에 위치한 에미터 접촉패드를 지니는 에미터 접촉 스트라이프의 형상으로 상기 결합된 3개의 층을 에칭하는 단계 ; 상기 에칭된 구조상에 제2의 절연 재료층을 형성하는 단계; 상기 분리 영역의 표면과 평행한 평면을 이루는 모든 절연재료가 제거될 때까지 상기 제2의 절연 재료층을 이방성으로 에칭하는 단계; 상기 구조상에 제2의 금속이규화물 층을 형성하는 단계 ; 최종 트랜지스터의 베이스 영역에 존재할 도전 형태의 불순물로 상기 제2의 금속 이규화물 층을 도핑하는 단계 ; 상기 분리 영역의 외측 지점에서 베이스 접촉 패드가 될 상기 제2의 급속 이규화물 층의 일부를 마스킹하는 단계; 상기 마스크의 하측부분을 제외하고 상기 분리 영역의 표면과 평행한 면들에 존재하는 상기 제2의 금속 이규화물 층의 모든 부분들을 이방성으로 에칭하여 제거하는 단계; 및 상기 제l의 금속 이규화물 층내의 불순물이 상기 폴리 실리콘 및 상기 단결정 실리콘내로 충분히 확산하여 상기 제2의 금속 이규화물 층의 스트링어와 전기적으로 접촉하는 바람직한 폭의 베이스 영역및 바람직한 깊이의 에미터 영역을 형성하는 것을 허용하거에 충분한 온도로 충분히 오랫동안 오븐내에서 상기 결과로 얻어진 구조체를 베이킹(baking)하는 단계를 포함하는 트랜지스터용 베이스 및 에미터 접촉구조체의 제조 방법.
- 제20항에 있어서, 상기 제1의 금속 이규화물 층을 도핑하는 단계는 후에 형성될 베이스 영역의 도전형태와 정합하는 도전 형태의 불순물이 다른 한 형태의 불순물의 농도보다 낮은 농도를 지니는 2가지 도전형태의 불순물로 상기 층을 도핑하는 단계를 포함하는 트랜지스터용 베이스 및 에미터 접촉 구조체의 제조방법.
- 제21항에 있어서, 상기 2가지 불순물은 붕소 및 비소인 트랜지스터용 베이스 및 에미터 접촉 구조체의 제조 방법.
- 제21항에 있어서, 상기 도핑단계는 이온 주입에 의한 단계인 트랜지스터용 베이스 및 에미터 접촉 구조체의 제조 방법.
- 제20항에 있어서, 상기 제2항의 절연층을 형성하는 단계는 실리콘 이산화물 층을 연산화시키는 단계 다음에 다른 한 실리콘 이산화물 층을 화학적으로 증착시키는 단계가 행해지는 것을 특징으로 하는 트랜지스터용 베이스 및 에미터 접촉 구조체의 제조방법.
- 제24항에 있어서, 상기 화학적 증착 단계는 상기 구조체상에 대략 2000 내지 5000Å의 산화물이 존재할 때까지 계속되는 트랜지스터용 베이스 및 에미터 접촉 구조체의 제조 방법.
- 제20항에 있어서, 상기 제2의 금속 이규화물 층을 형성하는 단계는 상기 제2의 금속 이규화물 층이 상기 구조체의 모든 부분상에 대략 2000 내지 5000Å으로 형성되도록 이행되는 트랜지스터용 베이스 및 에미터 접촉 구조체의 제조방법.
- 제20항에 있어서, 상기 폴리 실리콘, 금속 이규화물 및 산화물의 결합된 3개의 층을 에칭하는 단계는 폭이 에칭 마스크 이미지보다 좁은 에미터 접촉 스트라이프의 에칭된 이미지를 형성하도록 제어된 측방 에칭 속도로 등방성 에칭하는 단계를 포함하는 트랜지스터용 베이스 및 에미터 접촉 구조체의 제조방법,
- 제20항에 있어서, 상기 제2의 금속 이규화물 층으로부터의 금속 이규화물 스트링어를 상기 에미터접촉 패드 둘레로부터 선택적으로 제거하는 단계를 부가적으로 포함하는 트랜지스터용 베이스 및 에미터 접촉 구조체의 제조 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US88115586A | 1986-07-02 | 1986-07-02 | |
| US881,155 | 1986-07-02 | ||
| US881155 | 1986-07-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR890003040A KR890003040A (ko) | 1989-04-12 |
| KR960006109B1 true KR960006109B1 (ko) | 1996-05-08 |
Family
ID=25377880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019870007025A KR960006109B1 (ko) | 1986-07-02 | 1987-07-02 | 폴리실리콘 스트링어 베이스 접촉부를 지니는 쌍극 트랜지스터 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0251927B1 (ko) |
| JP (1) | JP2603259B2 (ko) |
| KR (1) | KR960006109B1 (ko) |
| CA (1) | CA1298921C (ko) |
| DE (1) | DE3789733T2 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2623635B2 (ja) * | 1988-02-16 | 1997-06-25 | ソニー株式会社 | バイポーラトランジスタ及びその製造方法 |
| JPH0444328A (ja) * | 1990-06-11 | 1992-02-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5216282A (en) * | 1991-10-29 | 1993-06-01 | International Business Machines Corporation | Self-aligned contact studs for semiconductor structures |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4338138A (en) * | 1980-03-03 | 1982-07-06 | International Business Machines Corporation | Process for fabricating a bipolar transistor |
| JPS5873156A (ja) * | 1981-10-28 | 1983-05-02 | Hitachi Ltd | 半導体装置 |
| CA1252227A (en) * | 1984-07-09 | 1989-04-04 | Fairchild Camera And Instrument Corporation | Self-aligned silicide base contact for bipolar transistor |
| CA1279410C (en) * | 1986-06-06 | 1991-01-22 | Anatoly Feygenson | Submicron bipolar transistor with buried silicide region |
-
1987
- 1987-06-30 CA CA000540918A patent/CA1298921C/en not_active Expired - Fee Related
- 1987-07-01 DE DE3789733T patent/DE3789733T2/de not_active Expired - Fee Related
- 1987-07-01 EP EP87401516A patent/EP0251927B1/en not_active Expired - Lifetime
- 1987-07-02 JP JP62164105A patent/JP2603259B2/ja not_active Expired - Lifetime
- 1987-07-02 KR KR1019870007025A patent/KR960006109B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63146466A (ja) | 1988-06-18 |
| EP0251927A3 (en) | 1988-11-23 |
| EP0251927B1 (en) | 1994-05-04 |
| DE3789733D1 (de) | 1994-06-09 |
| KR890003040A (ko) | 1989-04-12 |
| JP2603259B2 (ja) | 1997-04-23 |
| CA1298921C (en) | 1992-04-14 |
| DE3789733T2 (de) | 1994-11-03 |
| EP0251927A2 (en) | 1988-01-07 |
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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