KR890003474B1 - Soi기판상에 형성된 래터럴 바이폴라 트랜지스터 - Google Patents
Soi기판상에 형성된 래터럴 바이폴라 트랜지스터 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 반도체 기판에 형성된 종래기술의 래터럴 바이폴라 트랜지스터(Lateral Bipolar Transistor)의 구조를 도식적으로 보여주는 횡단면도.
제2(a)도는 SOI(Silicon On Insulator)기판상에 형성된 종래기술의 래터럴 바이폴라 트랜지스터의 횡단면도.
제2(b)도는 종래 기술의 래터럴 바이폴라 트랜지스터의 평면도이며, 전극들의 배열을 도시한 것.
제3(a)도는 그 구조를 도시하는 본 발명에 의하여 SOI기판상에 형성된 래터럴 바이폴라 트랜지스터의 횡단면도.
제3(b)도는 제3(a)도의 것과 같은 동일 래터럴 바이폴라 트랜지스터의 평면도.
제4(a)도는 다른 형태의 래터럴 바이폴라 트랜지스터의 평면도이며, 본 발며에 의하여 SOI기판상에 형성된 것.
제4(b)도는 제4(a)도의 것과 동일 래터럴 바이폴라 트랜지스터의 횡단면도.
제5(a)도는 본 발명에 의하여 SOI기판상에 형성된 래터럴 바이폴라 트랜지스터의 베이스영역에서 도펀트(dopant)농도분포를 나나태는 그래프.
제5(b)도는 제5(a)도에서 보여주는 도펀트분포에 대하여 본 발명에 의하여 SOI기팡상에 형성된 래터럴 바이폴라 트랜지스터의 베이스 영역에서 전계밀도를 나타내는 그래프.
제5(c)도는 본 발명에 의하여 SOI기판상에 형성된 래터럴 바이폴라 트랜지스터의 베이스 영역에서 다른 도펀트 농도분포를 나타내는 그래프.
제6(a)도-제6(k)도는 첫번째 방법으로 제조방법의 각 단계 에서 그 구조를 나타내는 제4(a)도, 제4(b)도에서 보여주는 래터럴 바이폴라 트랜지스터의 횡단면도.
제6(a)도는 래터럴 트랜지스터에 대한 SOI기판의 횡단면도.
제6(b)도는 트랜지스터 영역안으로 인(P)을 주입한 후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제6(c)도는 폴리실리콘(Polysillicon)층과 Si3N4(Sillicon nitride)층이 형성된 후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제6(d)도는 베 베이스전전극이 형성된 후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제6(e)도는 SiO2(Sillicon dioxide)층이 전체기판을 덮어서 형성된 후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제6(f)도는 전열체 울타리가 베이스 전극의 측벽에 형성된 후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제6(g)도는 붕소 주입이 베이스 영역에 이루어진 후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제6(h)도는 붕소도펀트가 확산된 후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제6(i)도는 인(p)주입이 에미터 영역과 1차 콜렉터 영역에 이루어진 후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제6(j)도는 붕소 주입이 베이스전극내에 이루어진 후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제6(K)도는 모든 전극접속에 배선을 끝낸후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제7(a)도-제7(b)도는 두번째 방법으로 다른 제조방법의 각 단계에서 그 구조를 도시하는 제4(a)도, 제4(b)도에서 보여주는 래터럴 바이폴라 트랜지스터의 횡단면도.
제7(a)도는 붕소 주입이 베이스영역에 이루저진 후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제7(b)도는 주입된 붕소 도펀트가 확산영역을 이루기 위하여 확산된 후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제7(c)도는 SiO2울타리가 베이스전극의 측벽에 형성된 후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제7(d)도는 인(p)주입과 확산공정이 에미터 영역과 콜렉터 영역을 형성한 후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제8(a)도-제8(d)도는 세번째 방법에 의하여 제조공정의 각단계에서 그 구조를 도시하는 수직방향에서 베이스전극내에 요면(凹面)도핑(doping)종단면도를 갖는 래터럴 바이폴라 트랜지스터의 횡단면도.
제8(a)도는 붕소 주입이 베이스 영역의 바닥에서 강하게 응집된 도펀트 분포를 형성한 후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제8(b)도는 Si3N4층에 의하여 꼭대기가 보호되는 베이스 전극과 베이스 전극 측벽에 SiO2울타리가 형성된후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제8(c)도는 인(p)주입과 다음 확산공정이 에미터영역과 콜렉터영역을 형성한 후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제8(d)도는 붕소 주입이 베이스전극의 폴리실리콘층에 도핑된 후의 래터럴 바이폴라 트랜지스터의 횡단면도.
제9도는 제8(a)도에서 보여준 제조단계이후 SOI기판의 인접 SiO2층과 베이스영역에 확산된 붕소 도펀트의 도핑종단면도를 나타내는 그래프.
제10도는 제8(d)도에서 보여주는 제조단계이후 SOI기판의 인접 SiO2층과 베이스영역에서 확산된 붕소도펀트의 도핑 종 단면도를 나타내는 그래프(최종 도핑 종단면도)이다.
본 발명은 SOI기판에 형성된 래터럴 트랜지스터에 관한 것이며, 래터널 트랜지스터를 제작하는데 대한 방법에 관한 것이다. 더 자세히 말하면, 고전류증폭률을 갖는 래터럴 트랜지스터와 낮은 베이스영역의 직렬 저항과 자동 배열된 공정을 달성하는 정확한 구조적 차원에 관한 것이다. 모든 서적을 통하여 "래터널(lateral)"은 래터럴 트랜지스터가 형성되어지는 반도체 기판의 표면에서 병렬 방향을 말하고, "버티컬(Vertical"은 반도체 표면에 대하여 수직방향을 의미한다. 직접회로(IC)반도체소자내에 형성된 종래기술의 래터럴 트랜지스터의 기본 구조의 단면도는 제1도에 도시되어 있다. 그 구조는 트랜지스터 동작이 수직방향보다 수평방향에서 이루어진다는 점에서 일반적인(수직)트랜지스터와 아주 근본적으로 다르다. 래터럴 트랜지스터는 구조가 간단하기 때문에 추가공정을 요구하지 않고 npn공정에 pnp트랜지스터를 세우는데 혹은 역으로 하는데 융용하게 이용된다. 특히 이는 뛰어난 능동소자처럼MIS-FET(Metal Insulator Sillicon-Field Effect Transistor)를 갖는 IC에 대하여 광범위하게 이용된다.
일반적으로 래터럴 트랜지스터는 제2도에서 보여주는 바와같은 구조를 갖으며, 예를들어 n+형 도펀트(dopant)의 에미터영역 E와 콜렉터영역 C는 기판 S에 형성된 P형이 도우프된 베이스영역 B에 각각 형성된다. 따라서 에미터영역 E로부터 캐리어들은 베이스영역 B에서 모든 방향으로 전송되며 대부분의 캐리어들은 콜렉터영역 C에 도달하지 못한다. 이는 베이스영역에서 캐리어의 전송효율이 낮으며 결과적으로 래터럴 트랜지스터의 저전류 증폭률로 나타난다는 것이다. 추가로 기생용량은 래터럴 트랜지스터의 스위칭속도가 감소될만큼 높아진다.
상기 불이익을 제거하기 위하여 개량된 구조를 갖는 래터를 트랜지스터가 개발되었으며, 여기서 에미터 영역과 콜렉터 영역사이에 위치하는 부분을 제외한 베이스영역은 에칭(etching)으로 제거하거나 모든 영역이 제2도에서 보여주는 바와같이 절연층I 또는 SOI기판상에 형성하였다. 제1도와 제2도에서 첨자는 유사부분을 위해 사용되어진다.
상기구조에서 베이스영역내로 주입된 캐리어들은 에미터영역 E와 콜렉터영역 C사이의 부분에 분포되며, 결과적으로 케리어들의 전송효율이 증가되고, 각 영역의 기생용량이 감소되는 것으로 나타난다. 그러나 아직 문제는 남아 있다. 일반적으로 캐리어의 전송효율은 베이스영역 B의 측면폭(이는 앞으로 베이스폭이라 하겠다)와 더 작아질 때 증가한다. 베이스폭 Wb의 최소치를 두가지 효소에 의하여 제한된다. 하나는 에미터영역 E와 콜렉터영역 C사이의 베이스영역을 제외한 영역을 형성하기 위하여 마스크 정렬의 허용오차와 사용된 마스크의 제한된 정밀도이다. 또 다른 하나는 베이스 전극의 기본적인 구조이다. 에미터영역 E와 콜렉터영역 C에 대하여 영역들을 덮고 있는 절연층에 열려진 접합구멍, He 또는 Hc에 대하여 전극의 일반적인 구조를 제공하는 것이 필요하다. 그러나 그러한 일반적인 전극은 좁은 베이스폭 때문에 베이스 영역에 이용할 수 없다. 따라서 베이스 영역은 제2(b)도의 평면도에서 보여주는 바와같이외부영역에서 길이방향으로 확장되었으며, 여기서 일반적인 베이스 접합구멍 Hb는 베이스전극으로 형성된다. 이 경우에 베이스 영역 B의 길이저항은 높고 외부에서 공급된 전압을 강하시키기 위하여 접합을 따라 실제 베이스 에미터 접합전압을 야기시킨다. 이는 트랜지스터의 특성이 계속 떨아지기 때문에 에미터영역 E에서 베이스 영역 B로 캐리어들의 주입 효율이 감소되는 결과로 나타난다. 추가로, 제2(a)도에서 단면도에 나타난 바와같이 베이스 영역의 측면 폭Wb는 거의 수분지 1인 베이스 영역 B의 수직폭 We보다 더 크다. 예를들면 0.5-1.0㎛의 수직폭 We에 대하여 측면폭 Wb는 2.0㎛로 형성된다. 그러한 We/Wb의 디멘젼 비는 에미터-베이스 접합을 통하여 주입되는 캐리어의 재결합을 야기시키며 이에 대하여 뒤에 설명하겠다. 이들이 풀어야할 문제들이다. 증가된 전류폭률과 함께 SOI기판상에 형성된 래터럴 트랜지스터를 제공하는 것이 본 발명의 목적이다. 에미터-베이스 접합을 따라 전압강하를 줄이기 위한 베이스 전극구조를 갖는 바이폴라 래터럴 트랜지스터를 제공하는 것이 본 발명의 또다른 목적이다. 베이스 영역을 갖는 래터럴 트랜지스터를 제공하는 것이 본 발명의 남아있는 또다른 목적이며 여기서 베이스 영역에 포함된 도펀트의 농도분포는 베이스영역을 통하여 지나는 캐리어들의 재결합을 줄이기 위하여 수직방향에서 특별한 모양을 갖는다. 위에서 언급한 래터럴 트랜지스터를 제작하고, 작은 베이스폭을 형성하기에 충분히 높은 차원의 정밀도를 제공하기 위하여 확실한 방법을 제공하는 것이 본 발명의 첫째 목적이다.
전술한 목적들은 래터럴 트랜지스터의 계속되는 구조를 채택하고 그 방법으로 제작함으로써 이루어진다. 높게도우프(dope)된 다결정체 실리콘과 같은 열저항 반도체 금속의 베이스전극의 래터럴 트랜지스터의 좁은 베이스영역의 표면상에 형성된다. 베이스전극은 베이스영역의 것과 같이 같은 전도성의 도펀트에 의하여 강하게 도우프되며, 베이스전극은 좁은 베이스 전극을 따라 전압강하를 방지하기에 충분히 높은 전도성을 가지고있기 때문이다. 따라서 베이스 단자에서 외부 공급전압과 같은 동일 전압은 에미터-베이스 접합에 공급되며 특히 에미터영역에서 베이스영역으로 주입된 캐리어를 증가시키는 결과로 나타난다. 이것은 일반적인 것과 비교하여 래터럴 트랜지스터의 전류증폭률을 증가시키는데 효과적이다. 일반적으로 베이스영역의 폭은 수㎛과같이 작게 형성된다. 그러므로 베이스전극의 폭은 베이스폭보다 더 좁게 되도록 하며, 제작하는 관점에서 그러한 구조는 디멘젼 정밀도와 패턴배열을 중시하는 중요할 문제가 있다. 첫번째 문제, 베이스전극의 중요한 좁은폭은 콜렉터영역측으로 폭을 넓히고, 부분적으로 콜렉터영역을 겹칩으로써 해결된다.
베이스전극의 물질은 열저항이기 때문에 기판은 도펀트를 확산시키기 위하여 특정 온도로 상승시킬 수 있으며, 미리 베이스전극 내측에, 그리고 신속하게 베이스전극구석구석까지 퍼지게 된다. 더군다나 도펀트들은 도펀트 농도가 베이스전극의 것보다 더 낮은 콜렉터영역의 겹쳐진 부분으로 확산된다. 베이스전극속에 함유된 도펀트들은 콜렉터영역에서 그것에 반대 전도성형이며, 접합은 베이스전극과 콜렉터영역사이에 형성된다. 보통 콜렉터영역은 2중으로 도우프된 영역을 갖는다. 즉, 콜렉터영역은 가볍게 투입된 첫번째 콜렉터영역과 높은 전도성을 갖으며, 콜렉터 전극의 권축을 사용하는 강하게 도우프된 두 번째 영역으로 구성된다. 베이스전극이 가볍게 도우프된 첫번째 콜렉터 영역을 겹치기 때문에 도펀트는 전극으로부터 콜렉터 영역으로 확산하며, 접합은 콜렉터영역과 단결정영역에 형성된다. 그러므로 접합은 거의 베이스-콜렉터접합과 같은 높은 항복전압을 갖는다. 물론 넓혀진 베이스 전극은 두 번째 콜렉터영역과 에미터영역을 차지할 것이다. 본 발명에 관한 바이폴라 래터럴 트랜지스터의 전류증폭율의 증가에 대하여 베이스영역 내부에 도펀트들의 수직분포는 아래로 향한 요면(凹面)의 종단면도를 제공한다. 즉 도펀트의 농도를 베이스 전극과 베이스영역 사이의 경계면(interface)과 베이스영역과 SOI기판의 절연층 사이의 또 다른 경계면 쪽으로 증가한다. 분포 종단면도는 그것의 거의 중앙부분에서 최소치를 갖는다. 수직방향으로 베이스 영역에서 전계의 종단면도는 위에서 언급한 정하분포의 것과 같이 거의 비슷한 모양을 갖는데, 전계가 도펀트 분포에 의하여 전의되기 때문이다. 따라서 베이스 영역을 통하여 흐르는 캐이러들은 그 영역의 중앙부분에서 지배되며, 경계면에 위치하는 재결합중앙과 함께 캐리어들의 충돌 가능성을 감소시킨다. 그러한 도펀트농도분포의 종단면도는 뒤에 설명되는 가속에너지를 제어함으로써 일반적인 이온 주입에 의하여 이루어진다.
두번째 문제는 소자 변화부분의 디멘젼 정밀도, 특히 베이스 영역폭과 배열정밀도, 그리고 베이스 영역에서 베이스전극의 배열은 DSA(Diffusion Self-Alignment)방법에 의하여 해결된다. 이 효과 때문에 절연체의 좁은층, 즉 절연체 울타리가 제조공정에 대하여 유용하다. 뒤에 자세히 설명하겠지만 제일먼저 베이스전극이 기판상에 형성된다. SiO2울타리와 같이 절연체 울타리가 베이스전극의 측벽에 형성된다. 에미터 영역과 콜렉터영역은 마스크와 같은 절연체울타리를 이용하는 일반적인 주입과 확산기술에 의하여 형성된다. 이 방법에서 1㎛ 또는 그 이하인 특히 좁은 베이스폭이 달성되어질 수 있으며, 베이스영역에서 베이스전극의 배열은 실제로 만족할만하다. 결과적으로 바이폴라 래터럴 트랜지스터는 그 주된 구조에 대하여 거의 500Å의 정밀도로 제작되어진다. 추가로 베이스영역은 측면 확산공정에 의하여 형성되어지기 때문에 에미터-베이스 접합에서 베이스-콜렉터 전합으로의 도펀트 농도가 형성되며 콜렉터영역으로 흐르기 위하여 베이스 영역에서 통과시캐리어들을 자극하는 전계를 제공한다. 즉 "드리프트 효과(drift effect)"이다. 이는 캐리어의 전송효율을 증가시킨다.
더구나 에미터-베이스와 콜렉터-베이스 기생용량은 결국감소되며 더 높은 고속도 스위칭을 갖는 트랜지스터를 제공한다. 고집적 반도체(IC)소자를 제작하는 관점에서, 그러한 고전류 증폭률의 바이폴라 래터럴 트랜지스터의 MOS형 소자를 대치함으로써 기판상에 공간을 절악하는데 유익하다. IC소자내에 그러한 래터럴 트랜지스터의 제작의 용이성이 또한 실제적인 이익이다.
제3(a)도, 제3(b)도는 각각 본 발명에 의하여 SOI기판 1에 형성된 래터럴 바이폴라 트랜지스터의 실체 확대 횡단면도와 평면도이다. 다결정체 실리콘(이하 폴리실리콘(polysillicon)이라 한다)의 베이스전극 5는 좁은 베이스영역 3위에 형성되며 트랜지스터의 외부로 확장되고, 여기서 베이스 접합 3C가 위치하며, 제3(b)도에서 보여주는 바와 같다. 이 경우에 래터럴 트랜지스터는 npn형이다.
베이스영역 3은 P형으로 도우프된 영역이며, 예를들어 107atm/㎤농도의 붕소로 도우프되었으며 에미터 영역 2와 콜렉터영역 4는 각각 1020atm/㎤농도의 인(P)으로 도우프된 n형 영역이고, 베이스영역 3의 양쪽에 위치한다. 에미터 영역2, 베이스 영역 3과 콜렉터 영역 4는 SiO26에 세워지며, SiO2층 6으로 각 경계면을 나눈다. 에미터 영역 2, 베이스 영역 3과 콜렉터 영역 4는 또한 표면을 덮고 있는 절연층(도시되지 않음)의 열려진 각 접합 구멍 2c, 3c, 4c통하여 도선 10(1점 쇄선으로 표시됨)에 연결된다. 첨수 7은 SiO2층 6이 형성되어진 그위의 단결정층을 표시한다. 베이스 전극 5는 1019atm/㎤농도의 붕소로 강하게 도우프되었으며, 전극5를 따라 전압강하가 무시될 만큼 작아지게 하기 위하여 충분한 도전성을 갖는 전극을 제공한다. 결과적으로 중요한 캐리어주입이 베이스 전극 3에서 에미터-베이스 접합을 통하여 일어나게 되며, 래터럴 트랜지스터의 특정저하가 만족할 만큼 개선되어진다.
래터럴 트랜지스터의 전류증폭율을 증가시키기 위하여 가능한한 작게 베이스폭 Wb를 줄이는 것이 매우 중요하다. 그러나 상기 구현에서, 베이스 폭은 베이스전극 Wbe의 폭보다 넓어야만 하며 제조기술에 의하여 제한되어진다. 일반적으로 베이스전극 5의 폭은 사진석판술(photo-lithographic technology)에 의하여 제한되며, 마스크의 배열의 허용오차와 사용된 마스크의 정밀도 제한 때문에 2㎛보다 더 좁게 만든다는 것이 매우어렵다. 다시말해, 수직 깊이 We가 0.4-0.5㎛로 Wb보다 훨씬더 작아진다. 따라서 캐리어들이 베이스영역3을 통하여 그들이 전송되는 동안 재결합을 하는 경향이 있고, 전류 증폭률이 저하된다. 앞의 개선된 구조와 본 발명의 실체를 갖는 래터럴 트랜지스터는 제4(a)도의 평면도에서와 제4(b)도의 횡단면도에 도시되어 있다. 간단히 말하면 이 개선된 구조가 제3도에서 보여주는 SOI기판상에 래터럴 트랜지스터의 것보다 너 넓은 베이스 전극을 갖는다. SOI기판11, 에미터 영역 12, 베이스 영역 13과 두 영역으로 구성되는 콜렉터 영역의 단결정 실리콘층 17위에 형성된 SiO2층 16위에 첫번째 콜렉터 영역 14와 두번째 콜렉터 여영역 18이 형성되며, 각 영역들은 이용된 순서로 위치하며 트랜지스터 영역을 이루기 위하여 서로 연결된다. 에미터 영역 12와 두번째 콜렉터 영역 18은 n형 영역을 형성하는 1020atm/㎤농도의 인(P)으로 강하게 도핑되었다. 첫번째 콜렉터 영역 14는 가장 가벼운 도핑농도, 1016atm/㎤의 인(P)도펀트를 함유한다. 베이스 영역 13과 베이스전극 15는 P형영역이며, 각각 1017atm/㎤와 1010atm/㎤농도의 붕소(B)로 도핑되었다. 베이스-에미터 경계면과 두번째 콜렉터-베이스 경계면 끝은 베이스 전극 15와 별문제가 없고, 반면에 전기적 결함이나 경계면의 파손이 베이스 전극 15와 에미터 영역 12 또는 두번째 콜렉터 영역 18사이에서 일어날 것이다.
이는 베이스 영역 12에서 더 높은 농도의 도펀트가 더 낮은 도펀트 농도의 베이스 전극 15안으로 밀려들어오며, 폴리실리콘의 베이스 전극 15에서 접합을 이루기 때문이다. 새로이 형성된 접합의 항복전압의 완성된 다결정체 구조에 특히 낮게 나타난다. 반면에 제4도의 구조를 갖고 베이스 전극 15와 첫번째 콜렉터 전극 14사이의 접합은 구조가 단결정인 첫번째 콜렉터 영역 14에 형성되는 베이스 전극 15에서 도핀트 농도가 특히 첫번째 콜렉터 영역 14의 것보다 더 높기 때문이다. 단결정층에 형성된 접합은 보통 강하고 높은 항복 전압을 갖는다. 이것이 베이스 전극 15가 측면으로 베이스 영역 13을 넘어 확장할 수 있고, 첫번째 콜렉터 14의 일부분을 덮을 수 있는 이유이다. 추가로 첫번째 콜렉터 14의 더 적은 도펀트 농도가 트랜지스터의 베이스-콜렉터 항복전압을 증가시킨다. 이 관점으로부터 폴리실리콘의 추가로 MOSi2, WSi2등과 같은 용해하기 어려운 Si2의 금속이 이용될 수 있다.
첫번째 콜렉터 14의 폭은 베이스 전극 15의 폭과, 베이스 전극 15와 두번째 콜렉터 영역 18사이의 공간을 고려하여 결정한다. 이 예에서 실제 디멘젼은 다음과 같다. 베이스 폭은 1-2㎛ 1차 콜렉터 영역의 폭은 1-2㎛, 베이스 전극 15의 폭은 약 2㎛이며, 트랜지스터의 영역의 수직폭은 0.4-0.5㎛이다. 첨수 17에 의하여 표시된 층은 베이스 전극 15주위에 형성된 SiO2층이다. 이 층 17은 트랜지스터의 설계를 위하여 DSA(Diffusion-Self-Alignment)방식이 이용되었으며, 후에 설명되는 바와같이 더 용이한 공정과 더 높은 차원적 정밀도를 갖는 래터럴 트랜지스터를 제공한다. 따라서 트랜지스터 제작에 대하여 전술한 두 가지 이익이 있다. 하나는 1㎛이하의 좁은 베이스 폭 Wb로 되는 에미터 영역 12를 형성하는데 대하여 확산공정으로 조정하여 베이스 폭 Wb가 쉽게 조정된다는 것이다. 또 다른 이득은 베이스 전극의 폭이 베이스 폭을 초과할 수 있다는 것으로서 다시 말하면 베이스폭은 제3도에서 보여지는 전자의 트랜지스터보다 베이스 전극 15의 폭에 의하여 덜 제한된다.
이러한 구조를 갖는 래터럴 트랜지스터에 대한 제작벙법은 뒤에 설명하겠다.
베이스 영역에서 캐리어의 전송효율의 더 나은 개발을 설명하기 전에 캐리어의 재결합에 대하여 간단히 설명하겠다.
위 설명에서 이미 지적한 바와 같이 베이스 영역의 수직폭 We는 보통 수평폭 Wb보다 더 작다. 이는 캐리어의 흐르는 방향으로 평행하게 경계벽들, 즉 베이스 전극-베이스 영역경계벽(상부벽으로 나타난)과 베이스영역-절연경계면영역(하부벽으로 나타남)상에 위치하는 재결합 중앙과 함께 캐리어의 충돌로 나타난다. 벽에 존재하는 재결합중앙과 함께 캐리어의 충돌을 줄이기 위하여 캐리어의 이동은 베이스 영역내에 적당한 전계를 형성함으로써 상부벽과 하부벽 사이의 중앙부분에서 그들을 보호하도록 조절할 수 있다.
이는 베이스 영역에 포함된 도펀트의 분포를 조절함으로써 이루어지는데 이는 영역내의 전체가 도펀트에 의하여 정의되기 때문이다. 개선된 예의 베이스 영역에서 도펀트 농도는 제5(a)도에 도시되었으며, 여기서 베이스 전극과 절연층(SiO2)사이의 거리는 횡좌표상에 나타나 있으며, 도펀트(붕소)농도는 종좌표상에 나타나있다. 도면에서 보는 바와 같이 불순물 분포는 하향요면(凹面)곡선을 갖으며, 불순물 분포는 양 벽 근처 영역에서 더 높다. 결과적으로 제5(b)도에서 보여주는 바와같이 거의 같은 전계강도의 패턴을 이룬다. 그러한 전계는 벽에 분포된 재결합 충돌과의 분포를 막고, 벽들 사이의 중앙부분으로 향하는 캐리어(이 경우에, 음전하 캐리어, 즉 전자)를 보호한다. 일반적으로 베이스 영역-절연층 경계면, 하부벽 상에서 재결합 중앙의 분포는 작게 할 수 있으며, 그 때문에 하부벽 근처 도펀트의 농도가 항상 필요한 것은 아니며, 생략될 수 있다. 따라서 제5(c)도에서 보여주는 도펀트 분포는 패턴 또한 실제로 유효하다. 그러한 도펀트 분포와 함께 베이스 영영역을 갖는 래터럴 바이폴라 트랜지스터는 증가된 전류 상호콘덕턴스를 가질 것이다. 상기 래터럴 트랜지스터를 얻기 위한 방법은 다음에 설명하겠다. 균등하게 분포된 도펀트와 함께 베이스 영역을 갖는 래터럴 트랜지스터에 대하여 기판에 바이어스 전압을 공급함으로써 동일효과가 달성될 수 있으며, 그것은 부전하 캐리어, 전자에 대하여 부 바이어스 전압을 그리고 정 캐리터 정공에 대하여 정바이어스 전압을 공급한다는 것이다.
지금 제4도에서 보여주는 래터럴 트랜지스터를 제작하기 위한 방법이 각 제작단계에 대하여 제6(a)도-제6(k)도의 도면을 참조하여 설명하겠다. 여기서 설명된 방법은 첫번째 방법을 말한다. 처음에 제6(a)도에 도시된 SOI기판 21이 준비된다. SOI기판은 실리콘기판 20상에 형성된 SiO2의 절연층 26으로 구성되어 있다. 0.5-1.0㎛두께의 실리콘 달결정층이 절연층 21상에 형성된다. SOI기판을 제조하는 데는 몇가지 방법에 있지만 방법에 대한 설명이 본 발명의 촛점이 아니며 그들중 대부분은 시장에서 입수할 수 있으므로 생략하겠다. 또한 SOS(Sillicon On Sapplire)기판이 또한 이용될 수 있다.
일반적인 Lo COX(Local Oxidation of Sillicon)방법에 의하여 SiO2의 표면 산화영역 29는 트랜지스터가 형성되어져 있는 트랜지스터 영역 24n을 규정하는 실리콘 단결정 층 24에 형성되어 있다. 표면 산화영역 29가 절연층 26과 함께 접합된다.(다시말해서 트랜지스터 영역은 일반적인 에칭방법에 의하여 트랜지스터 영역 24n을 제외하고 실리콘 단결정층 26을 제거하고, 공기절연 구조를 제공함으로써 형성되어진다.)트랜지스터영역 24n은 제6(b)도에 나타난 바와 같이 80-100KeV로 한번에 1013atm/㎠로 인(P)을 주입시킴으로 도우프되어진다. 도면에서 측면의 굵은 점섬을 주입된 농축 도펀트의 층을 도시한다. 이 점선은 계속된 도면에서 주입된 농축 도펀트의 층을 도시한다. 기판 21은 1016atm/㎤의 얕게 도핑된 24n형 확산 영역 24n을 형성하기위한 도펀트를 확산시키기 위하여 30-60분 동안 1050-1100℃로 화로내에서 가열된다. 일반적인 CVD(Chemical Vapor Deposition)방법에 의하여 이 공정이 뒤따르게 되며, 도우프되지 않은 0.4-0.5㎛두께의 폴리실리콘층 25는 기판 21의 표면모두를 덮어서 형성된다. 0.2㎛두께의 Si3N4층 30은 제6(c)도에서 보여주는 바와 같이 폴리실리콘층25위를 CVD방법에 의하여 형성된다.
다음에 Si3N4층 30은 포토레지스터 필름 31로 덮혔으며, 광저항마스크를 형성하기 위하여 일반적인 사진석판기법에 의하여 구성되어지며, 일반적인 RIE(Reactuve Ion Etching)방법에 의하여 폴리실리콘층 25와 Si3N4층 30이 제6(d)도에서 보여주는 바와 같이 그 위에 Si3N4층 30B를 갖는 베이스전극 25B를 형성하기 위하여 부식된다. 상기 RIE 방법에서 부식가스로서 CF4가스가 Si3N4층에 대하여 사용되며 CC4가스는 폴리실리콘층에 대하여 사용된다. 베이스전극 25B의 꼭대기에서 포토레지스터층 31을 제거한후 0.6-1.0㎛의 Si3N4층 27이 제6(e)도에서 보여주는 바와같이 기판의 표면을 덮어서 형성된다. 각력한 이방성에칭 방법, 즉 방향성 RIE 방법을 사용할때 제6(f)도에서 보여주는 바와 같이 Si3N4층 27이 제거되며, SiO2층 27의 두께, 즉 0.6-1.0㎛와 같이 거의 비슷한 폭 W의 베이스전극 25B의 측벽에 절연체 울타리 27B를 남긴다. 여기서 사용된 에쳔트(etchant)는 CF4또는 CHF3이다. 포토레지스터층 32로 베이스전극 25B의 한 측에 위치한 트랜지스터 영역 24n의 국부적인 지역을 덮었을 때 트랜지스터 영역 24n의 드러난 지역, 즉 n형으로 도우프된 실리콘단결정층은 제6(g)도에서 보여주는 바와 같이 예로서 30KeV로 한번에 3×1014atm/㎠으로 붕소(B)이온을 주입하였다. 확실히 이온주입은 베이스전극 25B와 마스크로써의 절연울타리 27B를 이용하여 행하여지며, 절연울타리 27B의 엣지가 패턴 엣지의 권축으로 사용한다. 이것이 자동배열 방법이다.
주입을 수반할때 포토레지스터층 32가 제거되며, 트랜지스터영역 24n에 응집하는 도펀트, 또는 가볍게 도우프된 실리콘층은 예를들어 약 1017atm/㎤의 붕소(B)도펀트로 P형 확산영역 23을 형성하기 위하여 화로에서 규정된 시간동안 1050℃로 기판을 가열함으로써 확산된다. 도펀트의 확산은 형성된 확산영역 23이 그것과 완전히 분리하기 위하여 하층에 있는 절연층 26에 이르고, 에미터영역 23과 나머지 실리콘층 24n 사이에 형성된 경계면(p-n 접합)의 엣지는 제6(h)도에서 보여주는 바와같이 베이스전극 25B 하부 측면에 닿는다. 경계면의 위치는 요구되는 전류 증폭률과 접합항복전압에 따라 결정되어진다. B도펀트의 상기 측면확산은 SiO2울타리 27B의 엣지(edge)로 부터 2.0㎛와 같은 규정된 길이로 제어된다. 경계면에 근접하는 P형 확산영역 23은 도펀트 농도의 하향분포를 갖는다.
다시 인(P)의 과다한 이온주입은 예를 들어 60KeV로 한번에 5×1015atm/㎠로 기판에 이루어진다. 노출된 n형으로 도우프된 실리콘영역 24n과 p형으로 도우프된 실리콘영역 23은 이온주입되었으며, 베이스전극 25B는 Si3N4층 30B의 보호에 의하여 주입되지 않는다. 이 단계는 확산단계로 이어지며 여기서 기판은 예를들어 규정된 시간동안 950-1000℃로 가열되며, P형 확산영역 23의 노출된 지역이 제6(i)도에서 보여주는 바와같이 좁은 확산영역과 베이스영역 23을 남기고 n형 확산영역과 에미터영역 22를 바꾸기 위하여 강하게 도우프된다. 확산공정은 베이스영역 23의 폭, 베이스폭 Wb를 정확하게 얻어 위하여 조심스럽게 조절되어진다. 반면에 남겨진 가볍게 도우프된 영역 24n의 노출부분은 가볍게 도우프된 n형 영역 24n의 한 부분을 남기고 강하게 도우프된 n형 영역 28로 변한다. n형 영역 24n과 28둘다 콜렉터 영역으로 구성된다. 가볍게 도우프된 n형 영역 24n은 필요한 항복전압을 갖는 콜렉터 영역이다.
도면에서 보여주는 바와같이 확산된 영역 22와 28은 수직적으로 절연층 26의 표면에 완전히 이루게 확산되며, 또한 영역 22와 영역 23사이의 경계면의 엣지까지 측면으로 확산하며, 영역 24n과 28사이의 경계면은 각각 절연 울타리 27B 밑으로 가며 양 경계면은 베이스전극 25B에 다다르지않는다.
도펀트의 측면 확산은 확산영역 22의 경계면이 절연체 울타리 27B의 엣지, 패턴엣지로 부터 밀고 들어가기 위하여 0.5㎛로 조절되어지며 1.5㎛의 베이스영역 폭 Wb를 제공한다. 지금 폴리실리콘의 베이스전극 25B가 도우프되었다. 도핑은 베이스전극 25B가 규정된 도전성과 또한 도전성의 반대형의 영역 24n의 것보다 더 높은 도펀트 농도를 갖기 위하여 이루어진 것이며, 접합을 분배한다. 이는 전술한 바와같이 베이스 전극 25B와 가볍게 도우프된 첫번째 콜렉터 영역 24n과의 사이의 전기적 결함을 개선한 것이며, 접합이 단결정 실리콘의 영역 24n 내부에 형성되었기 때문이다. 도핑시키기전에 Si3N4층 30은 H3PO4로 화학적으로 제거되고 다시 붕소(B)이온과 같은 P형 도펀트가, 예를들어 제6(i)도에서 보여주는 바와같이 30KeV로 한번에 8×1014atm/㎠로 기판에 주입시킨다. 1회 실시는 영역 22와 28에 포함된 도펀트의 전도성에 거의 영향을 미치지 않을 만큼 충분히 낮다. 폴리실리콘의 베이스전극 25B로 주입된 붕소(B)도펀트는 베이스전극이 1019atm/㎤농도의 P형 확산영역으로 바뀌는 다음 확산공정에 의하여 확산된다. 베이스전극에 대한 확산공정에 단결정 실리콘 내부, 즉 영역 24n, 23, 22와 28에서 도펀트의 재배열은 일어나지 않는다. 왜냐하면 폴리실리콘에서 도펀트의 확산계수는 일반적으로 특히 단결정 실리콘에서의 것보다 더 높다.
마지막으로 일반적인 제조방법에 의하여 절연층 33, 에미터영역 22에 대한 전도로 34, 콜렉터 28(과 24n)에 대한 전도로 35는 제6(k)도에서 보여주는 바와 같이 래터럴 바이폴라 트랜지스터를 완성하도록 형성되어진다. 지금 또 다른 제조방법, 둘째방법, 즉 수정된 첫째방법을 제7(a)도-제7(d)도를 참조하여 설명하겠다. 다음설명에서 다른 방법으로 언급된, 전압을 가속하는 이온 주입, 1회분 농도, 확산온도등과 같은 제작조건은 첫번째 방법의 것들과 같다. 이 설명에 사용된 첨수는 앞의 설명에 사용된 동일 번호에 100을 추가하여 정의하였다. 두번째 방법에서, 첫번째방법과 다른 점은 베이스영역이 제일 먼저 형성되고 마스크와 같이 이미 형성된 베이스전극 자체를 이용하는 것과 그후 베이스전극의 측벽을 따라 SiO2울타리가 CVD 방식에 의하여 형성되며, 에미터영역이 베이스영역내에 세워진다. 용이성에 대하여 수정된 제조 단계만 설명하겠다. 제6(d)도에서 보여주는 바와같이 포토레지스터를 제거한후 n형으로 도우프된 영역 124n의 베이스전극 125B에 관하여 1.5배 영역-여기서 콜렉터는 뒤에 만들어진다-은 포토레지스터층 132에 의하여 선택적으로 덮혀진다. 이 단계는 제7(a)도에서 보여주는 바와같이 붕소(B)주입이 이어진다.
이 주입단계에서 Si3N4층 130B에 의하여 덮혀진 베이스전극 125B는 마스크로 작용한다. P형 영역 123은 열확산공정의 뒷단계에서 이루어지며, P형 영역은 절연층 126에 이르며 접합은 측면에서 n형으로 도우프된 영역 124n쪽으로 제거되고 제7(b)도에서 보여주는 바와같이 베이스전극 125B 밑에 이른다. 제6(e)도와 제6(f)도에서 보여주는 앞의 실시예의 것과 마찬가지로 같은 단계에서 SiO2울타리 127B가 제7(c)도에서 도시된 것과 같이 CVD 방법으로 이루어지며 제6(h)도에서 보여주는 것과 같다. 다음단계는 앞에서 말한 것과 같다.
그 베이스영역에 특별한 도펀트 분포를 가지고 또다른 구현이 위에서 제시한 바와같이 설명하겠다. 앞에서 나타난 예에서 베이스영역들은 에미터영역의 측면확산이나 먼저 형성된 도우프된 단결정 실리콘영역을 통하는 콜렉터 영역에 의하여 한정된다. 이 방법에서 각 영역은 각 도펀트의 측면 확산에 의하여 한정되고, 도펀트농도는 기판의 표면에서 수직방향으로 변한다. 그 방법은 제8도를 참조하여 설명하겠다. 첫번째 방법의 것들과 같이 세번째 방법의 같은 제조단계의 설명은 간단하기 때문에 생략하겠다.
절연층(SiO2)40위에 형성된 단결정 실리콘층 43으로 구성되는 SOI 기판상에 트랜지스터 영역이 제8(a)도에서 보여주는 바와같이 표면산화영역 49를 형성함으로써 한정한다. 트랜지스터영역은 P형 영역을 형성하기위하여 101 watm/㎤의 농도로 붕소(B)가 균일하게 투입되었다. 미리 결정된 도펀트농도로 실리콘영역 43를 제공하기 위하여 깊은 붕소 주입은 500Å의 발사범위(Rp : projection Range)를 얻기 위하여 200KeV, 4×1013atm/㎠의 농도로 이루어진다. 이 깊은 주입에 의하여 실리콘층 43에서 밑에 있는 SiO2절연층 46으로의 경계면에서 붕소 농도는 1019atm/㎤로 증가한다. 다음 확산공정은 850-900℃에 형성되며 결국 제9도에서 곡선(a)에 의하여 그래프적으로 보여주는 바와같이 수직방향에서 붕소 도펀트 농도분포와 같이 나타난다. 이온주입에 대한 가속에너지를 증가시킴으로 농도는 곡선(b)에서 보여주는 바와같이 내부로(그림에서 아래로)변하게 된다. 이온주입에 대한 가속 에너지를 조절함으로써 베이스영역에서 도펀트 농도의 측면도가 바뀌어 질수 있다.
제6(c)도-제6(f)도에서 보여주는 첫번째 방법에 대하여 같은 제조단계를 행할때 폴리실리콘 베이스전극 45B를 제8(b)도에서 보여주는 바와같이 트랜지스터영역 43을 가로질러 형성된다. 전극 45B의 끝은 Si3N4층 50B에 의하여 보호되며 베이스전극 43의 측벽은 SiO2울타리(좁은층) 47B로 덮혀진다. 단결정 시리콘층 43은 제9도에서 보여주는 농도분포를 갖는 붕소로 도우프된 영역으로 남는다. 노출된 단결정 실리콘층 43에 에미터영역 42와 콜렉터영역 44를 형성시키기 위하여 180KeV로 5×1015atm/㎠의 고농도(Rp=2300Å로 인 주입을한 결과가 된다. 이 경우에 베이스전극 45B와 절연체 울타리 47B는 마스크로 작용하며, 절연체 울타리 47B의 엣지는 패턴 엣지로서 작용한다. Si3N4층 50B는 인 주입으로부터 폴리실리콘 베이스전극을 보호한다. 주입된 인 도펀트들은 제8(c)도에서 보여주는 바와같이 베이스영역 42와 콜렉터영역 45를 형성하기 위하여 850-900℃에서 확산시킨다. 나머지 단결정실리콘층 43은 베이스영역 43으로 되고 베이스폭은 확산공정에 의하여 조절된다. 지금 Si3N4층 50B가 일반적인 방법에 의하여 제거되고, 다시 붕소투입이 40KeV(Rp=1300Å, 1015atm/㎠농도로 노출된 베이스전극 45B 위에 행하여진다. 자연적으로 붕소이온은 에미터영역 42와 콜렉터영역 44에 주입되지만 이들의 도전형태는 그들의 지배적인 n형 도펀트(인) 농도 때문에 변하지 않는다.
베이스전극은 4000-5000Å의 두께이며, 주입된 붕소 도펀트는 밑에 있는 단결정실리콘영역 43에서 그 꼭대기표면과 경계표면사이의 전극 45B의 중앙부분에 거의 닿는다.
일반적으로 폴리실리콘층에서 도펀트이 확산계수는 단결정층에서의 것보다 거의 한 등급이 커진다. 그러므로 상대적인 낮은 온도 900℃에서 이루어진 다음 확산공정에서, 베이스전극 45B에 주입된 붕소 도펀트는 쉽게 전극 45B를 통하여 확산되지만, 단결정영역 43안으로 천천히 확산된다. 결론적으로 베이스전극 45B에서 붕소 도펀트의 농도는 1019atm/㎤로 증가되며 수직방향에서 거의 균일하게 분포되지만, 단결정베이스영역 43내부에서 농도는 제10도에서 곡선에 의하여 설명된 바와같이 신속하게 하락한다. 추가로 이미 확산된 도펀트의 농도분포는 미미하게 변할 것이다.
베이스전극 45B와 베이스영역 43내부에 수직방향에서 도펀트 농도는 제10도에 도시되었다. 그러므로 베이스영역 내부에 수직방향에서 요면의 도펀트 분포가 얻어진다. 베이스영역 43 내부의 전계는 도펀트 농도의 것에 거의 유사한 종단면 면도로 정의되며, 그 중앙에서 베이스영역 43을 통하여 흐르는 캐리어를 보호화고, 캐리어들을 영역 43의 벽을 따라 재결합 중앙들과의 충돌을 막는다.
실리콘-SiO2경계벽을 따라 재결합중앙들의 농도를 줄이는 것이 어떤 조건하에서 가능하다. 그러한 경우는 제8(a)도에서 보여주는 단결정실리콘층 43으로 붕소주입이 생략될 수 있다. 특히 이것이 제조공정을 줄이는데 기여된다.
위에서 언급된 실예를 통하여 upn형의 래터럴 트랜지스터가 설명되었지만 ; 본 발명은 반대형태 pnp형 래터럴 트랜지스터에 응용할 수 있다는 것이 확실하다. 그러한 응용이나 변형 모두가 본 발명의 범위에 속한다.
Claims (12)
- 절판기판위의 실리콘층(SOI)에 형성된 것으로서 상기 실리콘층에 첫번째 도전성형의 베이스 영역이 형성되어 있으며, 상기 첫번째 도전성 형과 반대인 두번째 도전성형의 에미터 영역을 구성하며, 상기 에미터 영역은 상기 실리콘층에 형성되고 상기 베이스 영역과 접합을 이루며, 상기의 두번째 도전성형의 콜렉터 영역이 상기 실리콘층에 형성되며, 상기 에미터 영역에 대해 상기의 베이스 영역의 반대쪽에 놓여지고, 상기 콜렉터 영역은 상기 베이스 영역과 접합을 이루며, 상기의 첫번째 도전성형 반도체는 베이스 전극이 상기 베이스 영역에 형성되며, 상기 베이스 전극은 상기 베이스 영역과 경계를 이루며, 상기 에미터 영역과 콜렉터 영역으로부터 전기적으로 전열되어 있으며, 상기 베이스 영역, 상기 에미터 영역과 상기 콜렉터 영역은 상기 아래쪽의 기판 절연체와 접하여 구성된 래터럴 바이폴라 트랜지스터.
- 청구범위위 제1항에 있어서 상기 기판의 표면에 수직 방향으로 상기 베이스영역에 함유된 상기 첫번째의 도전성형 도펀트(dopant)농도 분포는 상기 베이스 전극과 상기 절연체 사이부분에 최소치로 오목한 형상을 가지는 래터럴 바이폴라 트랜지스터.
- 청구범위 제1항에 있어서 상기 기판의 표면에 수직 방향으로 상기 베이스 영역에 함유된 첫번째 도전성형의 도편트의 농도 분포가 상기 베이스 영역과 상기 절연체 사이의 경계부분에 최소치로 약간 강사지는 형상을 가지는 래터럴 바이폴라 트랜지스터.
- 청구번위 제1,2, 또는 3항에 있어서 상기 콜렉터 영역은 첫번째 콜렉터영역과 두번째 콜렉터영역을 포함하며, 상기 첫번째 콜렉터 영역은 상기 두번째 콜렉터 영역보다 가볍게 도우프(dope)되어 있으며, 상기 첫번째 콜렉터 영역은 상기 베이스 전극에 접해있고, 상기 베이스 전극에 함유된 도펀트 농도는 상기 베이스 영역과 상기 첫번째의 콜렉터 영역에 함유된 도펀트 농도보다 높게 되는 래터럴 바이폴라 트랜지스터.
- 청구범위 제1,2,3, 또는 4항에 있어서 상기 베이스 전극의 폭은 상기 베이스 영역과 같거나 넓게 되는 래터럴 바이폴라 트랜지스터.
- 청구범위 제1,2,3, 또는 4항에 있어서 상기 베이스 전극은 열저항성 반도체 물질로 되어 있는 래터럴 바이폴라 트랜지스터.
- 청구범위 제6항에 있어서 상기 베이스 전극의 물질은 다결정질 실리콘, 규화몰리브덴, 규화텅스텐에서 선택되는 래터럴 바이폴라 트랜지스터.
- 청구범위 제1,2,3, 또는 4항에 있어서 상기 베이스 전극의 측면은 특정한 넓이를 갖는 절연체의 좁은층으로 덮혀 있는 래터럴 바이폴라 트랜지스터.
- 상기 기판위에 형성된 상기 절연체 위의 단결정 실리콘 트랜지스터의 영역을 한정하기 위하여 표면산화층을 형성시키고, 첫번째 도전성형의 도펀트로 일정하게 상기 트랜지스터영역에 가볍게 도핑시키며, 기판의 전 표면을 덮는 다결정 실리콘층을 형성시키고, 상기 다결정 실리콘 층에 위에 질화실리톤(Si3N4)층을 형성시키며, 패턴방법을 이용하여 상기 트랜지스터 영역을 가로지르는 좁은 베이스폭을 형성시키고, 기판의 전표면을 덮는 절연층을 형성시키며, 이방성의 에칭방법에 의하여, 상기 베이스 전극의 옆 벽을 덮는 절연체 울타리를 남기며 절연층은 제거시키고, 첫번째 도전성 타입의 상기 단결정 실리콘 영역 부분에 가벼운 농도로 첫번째 도전성형 도펀트를 선택적으로 주입시키고, 상기 절연체 울타리와 상기 베이스전극 위에 남겨진 상기 진화실리콘층을 마스크로서 이용하며, 첫번째 도전성의 확산영역을 형성시키기 위하여 주입된 도펀트를 확산시키고, 상기 확산영역이 수직으로 바닥평면에 있는 상기 기판의 상기 절연층에 닿게 하며, 상기 베이스 전극의 아래에 위치하는 평면까지 측면으로 확장시키고, 고농도의 두번째 도전성형 도펀트를 상기 첫번째 도전성형의 확산 영역과 두번째 도전성형의 상기 단결정 실리콘 영역부분에 주입시키며, 상기 부부이 상기 베이스 전극의 다른 측면에 위치하고, 상기 절연체 울카리와 상기 베이스 전극위에 남겨진 상기 질화실리콘층을 마스트로 이용하며, 두번째 도전성형의 확산영역을 형성시키기 위하여 전단계에서 주입된 상기 도펀트를 확산시키고 호가산영역의 바닥 평면이 상기 기판의 상기 절연층에 닿도록 하고 상기 벽이 상기 절연체 울타리 아래의 이미 결정된 위치에 닿도록 하며, 상기 다결정 실리콘층을 노출시키기 위하여 상기 베이스 전극 위의 상기 질화실리콘층을 제거시키며, 상기 베이스 전극의 상기 다결정 실리콘층에 첫번째 도전성형의 도펀트를 고농도로 주입시키며, 첫번째 도전성형의 상기 확산영역과 두번째 도전성형의 확산영역 밑으로 경계면에 닿는 확산영역을 형성시키기 위하여 상기 베이스 전극에 주입된 상기 도펀트를 확산시키며, 상기 베이스 전극의 확산층은 상기 아랫쪽의 두번째 도전성형 확산영역과 접합을 형성하는 단계로 구성되는 래터럴 바이폴라 트랜지스터를 제조하는 방법.
- 상기 기판위에 형성된 상기 절연체 위의 단결정 실리콘의 트랜지스터의 영역을 한정하기 위하여 표면산화층을 형성시키고, 두번째 도전성형의 도펀트를 일정하게 상기 트랜지스터 영역에 가볍게 도핑시키며, 기판의 전 표면을 덮는 다결정 실리콘층을 형성시키고, 상기 다결정 실리콘층 위에 질회실리콘(Si3N4)층을 형성시키며, 패턴 방법을 이용하여 상기 트랜지스터 영역을 가로질러 좁은 베이스 전극을 형성시키고, 상기 베이스전극의 한쪽에 위치하고, 상기 두번째 도전성형의 상기 단결정 실리콘영역엔 첫번째 도전성형의 도펀트를 선택적으로 가벼운 농도로 주입시키고, 상기 베이스 전극과 상기 베이스 전극위에 남아 있는 질화실리콘층을 마스크로서 이용 하며, 첫번째 도전성의 확산영역을 형성하기 위하여 주입된 도펀트를 확산시키며, 상기 확산영역이 수직으로 상기 기판의 절연층에 닿게 하고 상기 베이스 전극의 아래에 위치하는 평면까지 측면으로 확장시키고, 상기 기판의 전표면을 덮는 절연층을 형성시키며, 이방성의 에칭방법에 의하여 상기 베이스 전극의 옆 벽을 덮는 절연체 울타리를 남기고, 상기 절연층을 제거시키며, 고농도의 두번째 도전성형의 도펀트를 상기 첫번째 도전성형의 확산영역과 두번째 도전성형의 상기 단결정 실리콘 영역부분에 주입시키며, 상기 부분이 상기 베이스 전극의 다른 측면에 위치하며, 상기 절연체 울타리와 베이스 전극위에 남겨진 상기 질화실리콘층을 마스크로 이용하고, 두번째 도전성형의 확산영역을 형성시키기 위하여 전단계에서 주입된 상기 도펀트를 확산시키며, 바닥 평면이 상기 기판의 상기 절연층에 닿도록 하고, 상기 벽이 상기 절연체 울타리의 밑에 이미 결정된 위치에 닿도록 하며, 상기 다결정 실리콘층을 노출시키기 위하여 베이스 전극 위의 상기 질화실리콘층을 제거시키고, 상기 베이스전극의 상기 다결정 실리콘층에 첫번째 도전성형의 도펀트 고농도를 주입시키며, 첫번째 도전성형의 상기 확산영역과 두번째 도전성형의 확산영역 아래로 경계면에 닿는 확산영역을 형성시키기 위하여 상기 베이스 전극에 주입된 상기 도펀트를 확산시키며, 상기 베이스 전극의 확산층을 상기 아래쪽의 두번째 도전성형의 확산영역과 접합을 형성하는 단계로 구성되는 래터럴 바이폴라 트랜지스터를 제조하는 방법.
- 기판에 형성된 절연층위에 첫번째 도전성형의 단결정 실리콘트랜지스터영역을 형성하고, 기판의 전 표면을 덮는 다 결정 실리콘층을 형성시키며, 상기 다결정 실리콘층 위에 질화실리콘(Si3N4)층을 형성시키고, 패턴 방법을 이용하여 베이스 전극을 형성시키며, 기판의 전 표면을 덮는 절연층을 형성시키고, 이방성 에칭방법에 의하여 상기 베이스 전극의 옆 벽을 덮는 절연체 울타리를 남기고, 절연층을 제거시키며, 첫번째 도전성형의 상기 단결정 실리콘 영역의 선택된 부분을 두번째 도전성형의 도펀트로 도핑시키고, 상기 절연체 울타리와 베이스 전극위에 남겨진 상기 질화실리콘층을 마스크로 이용하며, 에미터 영역과 콜렉터영역을 형성시키기 위하여 상기 주입된 도펀트를 확산시키기고, 상기 다결정 실리콘층을 노출시키기 위하여 상기 베이스 전극위의 상기 질화 실리콘층을 제거시키며, 베이스 전극의 상기 다결정 실리콘층에 첫번째 도전성형의 도펀트를 주입시키고, 경계면이 상기 기판의 절연층에 닿도록 상기 다결정 실리콘층으로 주입된 도펀트를 확산시키는 단계로 구성되는 래터럴 바이폴라 트랜지스터를 제조하는 방법.
- 기판위에 형성된 절연층 위에 첫번째 도전성형의 단결정 실리콘의 트랜지스터의 영역을 형성시키고, 첫번째 도전성형의 도펀트를 상기 트랜지스터영역과 상기 절연층 사이의 경계 근처 부분에 집중시키기 위하여 상기 트랜지스터영역에 고농도로 주입시키며, 기판의 전표면을 덮은 다결정실리콘층을 형성시키고, 상기 다결정 실리콘층 위에 질화실리콘(Si3N4)층을 형성시키며, 패턴방식을 이용하여 베이스 전극을 형성시키고, 기판의 전 표면을 덮는 절연층을 형성시키며, 이방성 에칭 방법에 의해 상기 베이스 전극의 옆벽을 덮는 절연체 울타리를 남기고 상기 절연층을 제거하며, 첫번째 도전성형의 상기 단결정 실리콘 영역의 선택된 부분을 두번째 도전성형의 도펀트로 도핑시키며, 절연체 울타리와 상기 베이스 전극위에 남겨진 질화실리콘층을 마스크로서 이용하고, 에미터 영역과 콜렉터 영역을 형성시키기 위하여 상기 주입된 도펀트를 확산시키며, 상기 다결정 실리콘층을 노출시키기 위하여 상기 베이스 전극 위의 상기 질화실리콘층을 제거시키고, 상기 베이스 전극의 상기 다결정 실리콘층에 첫번째 도전성형의 도펀트를 주입시키며, 경계면이 상기 기판의 절연층에 닿도록 상기 다결정 실리콘층으로 주입된 도펀트를 확산시키는 단계로 구성되는 래터럴 바이폴라 트랜지스터를 제조하는 방법.
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