JPH05175227A - 横方向バイポーラ・トランジスタ及び横方向ｐ−ｎ−ｐトランジスタの形成方法、バイポーラ・トランジスタならびに横方向ｐ−ｎ−ｐトランジスタ - Google Patents
横方向バイポーラ・トランジスタ及び横方向ｐ−ｎ−ｐトランジスタの形成方法、バイポーラ・トランジスタならびに横方向ｐ−ｎ−ｐトランジスタInfo
- Publication number
- JPH05175227A JPH05175227A JP4155372A JP15537292A JPH05175227A JP H05175227 A JPH05175227 A JP H05175227A JP 4155372 A JP4155372 A JP 4155372A JP 15537292 A JP15537292 A JP 15537292A JP H05175227 A JPH05175227 A JP H05175227A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- forming
- type
- conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 claims abstract description 43
- 239000002019 doping agent Substances 0.000 claims abstract description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 230000000873 masking effect Effects 0.000 claims description 21
- 239000011810 insulating material Substances 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 13
- 235000012239 silicon dioxide Nutrition 0.000 claims description 12
- 239000000377 silicon dioxide Substances 0.000 claims description 12
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 6
- 239000007943 implant Substances 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 238000009413 insulation Methods 0.000 abstract 3
- 239000000758 substrate Substances 0.000 description 14
- 238000005530 etching Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- HRPVXLWXLXDGHG-UHFFFAOYSA-N Acrylamide Chemical compound NC(=O)C=C HRPVXLWXLXDGHG-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000877 morphologic effect Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6625—Lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/096—Lateral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＢＩＣＭＯＳ集積回路を形成するためにＭＯ
Ｓトランジスタの製造方法に適合できるバイポーラ・ト
ランジスタを形成する。 【構成】 第１の導電形の半導体ボディの表面に沿っ
て、第１の導電形と反対の第２の導電形の第１の層１８
を形成し、第２の導電形の、但し第１の層とは導電性が
異なる第１の領域を第１の層の一部の上に形成する。ア
パーチャ４２は第１の領域の一部の上の第２の絶縁層４
０に形成される。第３の導電層４６はアパーチャ内部と
第２絶縁層の上に形成される。第２の絶縁層の露出部分
が除去されて、第１の層の一部を露出させる。第２の導
電形のドーパントを第３の導電層と第１の層の露出部分
に埋め込み、第１の領域３２の周囲に第１の導電形の第
２の領域５８を形成する。アニール工程で第３の導電層
から第１の領域内にドーパントが打ち込まれると第２の
導電形の第３の領域６０が第１の領域内に形成される。
Ｓトランジスタの製造方法に適合できるバイポーラ・ト
ランジスタを形成する。 【構成】 第１の導電形の半導体ボディの表面に沿っ
て、第１の導電形と反対の第２の導電形の第１の層１８
を形成し、第２の導電形の、但し第１の層とは導電性が
異なる第１の領域を第１の層の一部の上に形成する。ア
パーチャ４２は第１の領域の一部の上の第２の絶縁層４
０に形成される。第３の導電層４６はアパーチャ内部と
第２絶縁層の上に形成される。第２の絶縁層の露出部分
が除去されて、第１の層の一部を露出させる。第２の導
電形のドーパントを第３の導電層と第１の層の露出部分
に埋め込み、第１の領域３２の周囲に第１の導電形の第
２の領域５８を形成する。アニール工程で第３の導電層
から第１の領域内にドーパントが打ち込まれると第２の
導電形の第３の領域６０が第１の領域内に形成される。
Description
【０００１】
【産業上の利用分野】本発明は横方向バイポーラ・トラ
ンジスタと該トランジスタの製造方法に係り、より詳細
には、バイポーラ及び相補形ＭＯＳトランジスタ（ＢＩ
ＣＭＯＳ）の組み合わせ回路を形成するために単一の半
導体基板上にバイポーラ・トランジスタ及びＣＭＯＳト
ランジスタの製造を容易化するように相補形金属−酸化
物−半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥ
Ｔ）の製造に適合できる横方向バイポーラ・トランジス
タ及びその形成方法に関する。
ンジスタと該トランジスタの製造方法に係り、より詳細
には、バイポーラ及び相補形ＭＯＳトランジスタ（ＢＩ
ＣＭＯＳ）の組み合わせ回路を形成するために単一の半
導体基板上にバイポーラ・トランジスタ及びＣＭＯＳト
ランジスタの製造を容易化するように相補形金属−酸化
物−半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥ
Ｔ）の製造に適合できる横方向バイポーラ・トランジス
タ及びその形成方法に関する。
【０００２】
【従来の技術】横方向バイポーラ・トランジスタは概し
て、半導体基板の共通面に沿って延出するｎ−ｐ−ｎ又
はｐ−ｎ−ｐのような交互導電形の３つの別個の半導体
領域を含んでおり、その結果、個々の領域に対する電気
接点のすべてが基板の同一表面に存在するようになる。
かかる横方向バイポーラ・トランジスタは、特に集積回
路において多くの応用法がある。バイポーラ・トランジ
スタは、ＭＯＳトランジスタが一般にはディジタル回路
で使用されるのに対して、アナログ回路で使用されるの
が一般的であった。しかしながら、単一の回路及び単一
の基板上にＭＯＳトランジスタとバイポーラ・トランジ
スタをともに必要とする回路が開発されてきた。このよ
うな回路は一般にＢＩＣＭＯＳ回路として周知である。
かかるＢＩＣＭＯＳ回路を製作するために、ＭＯＳトラ
ンジスタとバイポーラ・トランジスタをともに共通のプ
ロセスシーケンス中に成形することが可能な製造プロセ
スが必要とされる。
て、半導体基板の共通面に沿って延出するｎ−ｐ−ｎ又
はｐ−ｎ−ｐのような交互導電形の３つの別個の半導体
領域を含んでおり、その結果、個々の領域に対する電気
接点のすべてが基板の同一表面に存在するようになる。
かかる横方向バイポーラ・トランジスタは、特に集積回
路において多くの応用法がある。バイポーラ・トランジ
スタは、ＭＯＳトランジスタが一般にはディジタル回路
で使用されるのに対して、アナログ回路で使用されるの
が一般的であった。しかしながら、単一の回路及び単一
の基板上にＭＯＳトランジスタとバイポーラ・トランジ
スタをともに必要とする回路が開発されてきた。このよ
うな回路は一般にＢＩＣＭＯＳ回路として周知である。
かかるＢＩＣＭＯＳ回路を製作するために、ＭＯＳトラ
ンジスタとバイポーラ・トランジスタをともに共通のプ
ロセスシーケンス中に成形することが可能な製造プロセ
スが必要とされる。
【０００３】横方向バイポーラ・トランジスタの一つの
タイプは、１９８４年２月発行のＩＢＭテクニカル・デ
ィスクロージャ・ブルティンの第２６巻、第９号の４５
８４頁と４５８５頁におけるＳ．Ｐ．ガウア（S.P.Gau
r）他著による「最適な横方向ＰＮＰトランジスタ（Opt
imum Lateral PNP Transistor）」と題した論文に示さ
れ且つ述べられている。しかしながら、この論文に述べ
られている横方向バイポーラ・トランジスタは多くの問
題を有している。これは、ベースとコレクタに接触する
第１のレベルと、エミッタに接触する第２のレベルとを
備えた二層の多結晶シリコンコンタクトシステムを含
む。この二重レベルシステムによって、表面のトポグラ
フィ（形態的特徴）がより厚くなるので、コンタクトを
形成するために用いられるフォトリトグラフィック方法
（光蝕刻法）の精度は低下することになる。さらに、こ
の二重レベルシステムは標準のＭＯＳ処理法との適合性
がないので、ＢＩＣＭＯＳデバイスにこの横方向バイポ
ーラ・トランジスタを製造することは困難なことであ
る。なおまた、この横方向バイポーラ・トランジスタは
側壁スペーサを用いて、エミッタ領域と周囲のコレクタ
領域との間のベース領域を横切るスペーシングを画定す
る。側壁スペーサを成形する際に、かかる側壁スペーサ
の厚みはごく小量のみ変化することができ、ベース領域
の表面に沿ったその幅は限定される。このため、エミッ
タ領域とコレクタ領域との間のスペーシングを少しだけ
変えることができる。このスペーシングはトランジスタ
のベータを制御するので、この種の横方向バイポーラ・
トランジスタのベータは狭い範囲にわたってのみ変更可
能であり、最大値を有する。このように、上記の論文に
示された横方向バイポーラ・トランジスタは、あるＢＩ
ＣＭＯＳ集積回路を製造する際の使用については適切で
はなく、ベータの変化を限定するにすぎないトランジス
タの成形を可能にする。
タイプは、１９８４年２月発行のＩＢＭテクニカル・デ
ィスクロージャ・ブルティンの第２６巻、第９号の４５
８４頁と４５８５頁におけるＳ．Ｐ．ガウア（S.P.Gau
r）他著による「最適な横方向ＰＮＰトランジスタ（Opt
imum Lateral PNP Transistor）」と題した論文に示さ
れ且つ述べられている。しかしながら、この論文に述べ
られている横方向バイポーラ・トランジスタは多くの問
題を有している。これは、ベースとコレクタに接触する
第１のレベルと、エミッタに接触する第２のレベルとを
備えた二層の多結晶シリコンコンタクトシステムを含
む。この二重レベルシステムによって、表面のトポグラ
フィ（形態的特徴）がより厚くなるので、コンタクトを
形成するために用いられるフォトリトグラフィック方法
（光蝕刻法）の精度は低下することになる。さらに、こ
の二重レベルシステムは標準のＭＯＳ処理法との適合性
がないので、ＢＩＣＭＯＳデバイスにこの横方向バイポ
ーラ・トランジスタを製造することは困難なことであ
る。なおまた、この横方向バイポーラ・トランジスタは
側壁スペーサを用いて、エミッタ領域と周囲のコレクタ
領域との間のベース領域を横切るスペーシングを画定す
る。側壁スペーサを成形する際に、かかる側壁スペーサ
の厚みはごく小量のみ変化することができ、ベース領域
の表面に沿ったその幅は限定される。このため、エミッ
タ領域とコレクタ領域との間のスペーシングを少しだけ
変えることができる。このスペーシングはトランジスタ
のベータを制御するので、この種の横方向バイポーラ・
トランジスタのベータは狭い範囲にわたってのみ変更可
能であり、最大値を有する。このように、上記の論文に
示された横方向バイポーラ・トランジスタは、あるＢＩ
ＣＭＯＳ集積回路を製造する際の使用については適切で
はなく、ベータの変化を限定するにすぎないトランジス
タの成形を可能にする。
【０００４】バイポーラ・トランジスタとＭＯＳトラン
ジスタを含むＢＩＣＭＯＳ集積回路を製造するためのプ
ロセスが開発されてきている。かかるプロセスの幾つか
は、アメリカ特許第４、８０８、５４８号及び同第４、
８２４、７９６号に示されている。しかしながら、上記
特許の各々のＢＩＣＭＯＳ回路において、バイポーラ・
トランジスタは縦方向バイポーラ・トランジスタであっ
て、横方向バイポーラ・トランジスタではない。
ジスタを含むＢＩＣＭＯＳ集積回路を製造するためのプ
ロセスが開発されてきている。かかるプロセスの幾つか
は、アメリカ特許第４、８０８、５４８号及び同第４、
８２４、７９６号に示されている。しかしながら、上記
特許の各々のＢＩＣＭＯＳ回路において、バイポーラ・
トランジスタは縦方向バイポーラ・トランジスタであっ
て、横方向バイポーラ・トランジスタではない。
【０００５】従って、ＢＩＣＭＯＳ集積回路の成形を可
能にするようなＭＯＳトランジスタの製造方法に適合可
能なバイポーラ・トランジスタを形成する方法が望まし
いとされている。
能にするようなＭＯＳトランジスタの製造方法に適合可
能なバイポーラ・トランジスタを形成する方法が望まし
いとされている。
【０００６】
【発明が解決しようとする課題】本発明は、横方向バイ
ポーラ・トランジスタ及びＭＯＳトランジスタのゲート
としての働きもする多結晶シリコン層から拡散によって
トランジスタのエミッタを形成することを含む半導体基
板に横方向バイポーラ・トランジスタを形成する方法を
提供するものである。さらに、コレクタ領域はＭＯＳト
ランジスタのソース及びドレインを形成することもでき
るイオン注入工程によって形成される。
ポーラ・トランジスタ及びＭＯＳトランジスタのゲート
としての働きもする多結晶シリコン層から拡散によって
トランジスタのエミッタを形成することを含む半導体基
板に横方向バイポーラ・トランジスタを形成する方法を
提供するものである。さらに、コレクタ領域はＭＯＳト
ランジスタのソース及びドレインを形成することもでき
るイオン注入工程によって形成される。
【０００７】
【課題を解決するための手段】本発明の方法は、第１の
導電形の半導体ボディの表面に沿って、第１の導電形と
は反対の第２の導電形の第１の層を形成することを含
む。第２の導電形の第１の領域は第１の層の一部に形成
される。第１の領域の導電率は第１の層のそれとは異な
る。絶縁材料の第２の層は第１の層と第１の領域の上に
形成される。アパーチャ（開孔部）は第１の領域の一部
の上側にある絶縁層に形成される。導電材料の第３の層
は、アパーチャの内部及びアパーチャから短い距離だけ
延出する第２の絶縁層の上に形成される。次に第２の絶
縁層の露出部分が除去されて、第１の層の一部を露出す
る。第２の導電形のドーパントは、第３の導電層及び第
１の層の露出部分に埋め込まれることによって、第１の
領域の周囲に第１の導電形の第２の領域を形成すること
になる。第２の導電形の第３の領域を第１の領域内に形
成するために、アニール工程によって第３の導電層から
のドーパントが第１の領域内に打ち込まれる。これによ
って、コレクタとしての第２の領域と、ベースとしての
第１の領域と、エミッタとしての第３の領域を備えた横
方向バイポーラ・トランジスタが形成される。
導電形の半導体ボディの表面に沿って、第１の導電形と
は反対の第２の導電形の第１の層を形成することを含
む。第２の導電形の第１の領域は第１の層の一部に形成
される。第１の領域の導電率は第１の層のそれとは異な
る。絶縁材料の第２の層は第１の層と第１の領域の上に
形成される。アパーチャ（開孔部）は第１の領域の一部
の上側にある絶縁層に形成される。導電材料の第３の層
は、アパーチャの内部及びアパーチャから短い距離だけ
延出する第２の絶縁層の上に形成される。次に第２の絶
縁層の露出部分が除去されて、第１の層の一部を露出す
る。第２の導電形のドーパントは、第３の導電層及び第
１の層の露出部分に埋め込まれることによって、第１の
領域の周囲に第１の導電形の第２の領域を形成すること
になる。第２の導電形の第３の領域を第１の領域内に形
成するために、アニール工程によって第３の導電層から
のドーパントが第１の領域内に打ち込まれる。これによ
って、コレクタとしての第２の領域と、ベースとしての
第１の領域と、エミッタとしての第３の領域を備えた横
方向バイポーラ・トランジスタが形成される。
【０００８】本発明はさらに、半導体ボディの表面に沿
って第１の導電形とは反対の第２の導電形の第１の領域
を有する第１の導電形の半導体ボディを含む横方向バイ
ポーラ・トランジスタである。第２の導電形、但し第１
の領域とは異なる導電率、の第２の領域は第１の領域の
一部にある。絶縁材料の層は第２の領域にあり、第２の
領域の一部に到達して貫通されるアパーチャを有する。
第１の導電形の第３の領域は第１の領域にあり、第２の
領域、少なくとも絶縁材料層の外側エッジ、にまで拡張
する第３の領域を備えた第２の領域を包囲する。第１の
導電形の第４の領域は第２の領域内、且つ絶縁材料層内
のアパーチャの下にある。個々の第１のレベルの電気接
点は第１、第３及び第４の領域上にそれぞれ存在する。
って第１の導電形とは反対の第２の導電形の第１の領域
を有する第１の導電形の半導体ボディを含む横方向バイ
ポーラ・トランジスタである。第２の導電形、但し第１
の領域とは異なる導電率、の第２の領域は第１の領域の
一部にある。絶縁材料の層は第２の領域にあり、第２の
領域の一部に到達して貫通されるアパーチャを有する。
第１の導電形の第３の領域は第１の領域にあり、第２の
領域、少なくとも絶縁材料層の外側エッジ、にまで拡張
する第３の領域を備えた第２の領域を包囲する。第１の
導電形の第４の領域は第２の領域内、且つ絶縁材料層内
のアパーチャの下にある。個々の第１のレベルの電気接
点は第１、第３及び第４の領域上にそれぞれ存在する。
【０００９】
【実施例】図１には、本発明による方法の初期工程によ
って形成される半導体ボディ１０の断面図が示されてい
る。ボディ１０はｐ形導電形等の一つの導電形の単結晶
シリコン等の半導体材料の基板１２を含み、基板１２は
一対の互いに反対側の表面１４と１６を有する。本発明
による方法の初期工程は、表面１４に単結晶シリコンの
第１の層１８をエピタキシャルに付着させることであ
る。上面１９を有する第１の層１８は、基板１２の導電
形とは反対であり且つ導電率の高いｎ＋＋形導電形等の
第２の導電形によるものである。上面２１を有し、単結
晶シリコンから成る第２の層２０は、第１の層１８より
も薄膜であり、第１の層１８にエピタキシャルに付着さ
れる。第２の層２０は第１の層１８と同じ導電形である
が、但し、導電率ははるかに低いｎ−形導電形等のもの
である。第１の層１８と第２の層２０は、第１と第２の
サブレイヤを含む層として示すこともできる。
って形成される半導体ボディ１０の断面図が示されてい
る。ボディ１０はｐ形導電形等の一つの導電形の単結晶
シリコン等の半導体材料の基板１２を含み、基板１２は
一対の互いに反対側の表面１４と１６を有する。本発明
による方法の初期工程は、表面１４に単結晶シリコンの
第１の層１８をエピタキシャルに付着させることであ
る。上面１９を有する第１の層１８は、基板１２の導電
形とは反対であり且つ導電率の高いｎ＋＋形導電形等の
第２の導電形によるものである。上面２１を有し、単結
晶シリコンから成る第２の層２０は、第１の層１８より
も薄膜であり、第１の層１８にエピタキシャルに付着さ
れる。第２の層２０は第１の層１８と同じ導電形である
が、但し、導電率ははるかに低いｎ−形導電形等のもの
である。第１の層１８と第２の層２０は、第１と第２の
サブレイヤを含む層として示すこともできる。
【００１０】次に、離間配置された第１と第２のトレン
チ２２が第２の層２０、第１の層１８を貫通して基板１
２内に形成される。これらトレンチ２２は、トレンチ２
２が形成されるべきマスキング層内の開口部（アパーチ
ャ）を有する第２の層２０の表面２１上に、フォトレジ
スト等によるマスキング層（図示せぬ）を設けることに
よって形成される。さらに、第２の層２０、第１の層１
８、及び基板１２の一部の露出エリアが異方性エッチン
グ等の任意の周知とされるエッチング技法によって除去
される。次に、第３のトレンチ２４が第１と第２のトレ
ンチ２２の間において第２の層２０を貫通して第１の層
１８内に形成される。第３のトレンチ２４は前記２個の
トレンチ２２と区別されて、第１と第２のトレンチ２２
の間の第２の層２０の部分が小エリア２０ａと大エリア
２０ｂとに分離されるように、一方のトレンチ２２に対
し他方のトレンチよりも近接している。第３のトレンチ
２４は一般にトレンチ２２と同じようにして形成され
る。さらに、第１及び第２のトレンチ２２ならびに第３
のトレンチ２４は化学蒸着法などの周知の付着技法を用
いて二酸化シリコン等の絶縁材料２６で充填される。あ
る応用方法では、第１と第２のトレンチ２２は第３のト
レンチ２４とは異なる時間に充填することが可能であ
る。
チ２２が第２の層２０、第１の層１８を貫通して基板１
２内に形成される。これらトレンチ２２は、トレンチ２
２が形成されるべきマスキング層内の開口部（アパーチ
ャ）を有する第２の層２０の表面２１上に、フォトレジ
スト等によるマスキング層（図示せぬ）を設けることに
よって形成される。さらに、第２の層２０、第１の層１
８、及び基板１２の一部の露出エリアが異方性エッチン
グ等の任意の周知とされるエッチング技法によって除去
される。次に、第３のトレンチ２４が第１と第２のトレ
ンチ２２の間において第２の層２０を貫通して第１の層
１８内に形成される。第３のトレンチ２４は前記２個の
トレンチ２２と区別されて、第１と第２のトレンチ２２
の間の第２の層２０の部分が小エリア２０ａと大エリア
２０ｂとに分離されるように、一方のトレンチ２２に対
し他方のトレンチよりも近接している。第３のトレンチ
２４は一般にトレンチ２２と同じようにして形成され
る。さらに、第１及び第２のトレンチ２２ならびに第３
のトレンチ２４は化学蒸着法などの周知の付着技法を用
いて二酸化シリコン等の絶縁材料２６で充填される。あ
る応用方法では、第１と第２のトレンチ２２は第３のト
レンチ２４とは異なる時間に充填することが可能であ
る。
【００１１】図２には、本発明による方法の次の工程が
完了した後のボディ１０の断面図が示されている。トレ
ンチ２２と２４が絶縁材料２６で充填された後に、フォ
トレジスト材料のマスキング層３４が表面２１上に被覆
されて、第２の層２０の小エリア２０ａ上に開口部（ア
パーチャ）３６が設けられる。さらに第２の層２０の露
出した小エリア２０ａは、第２の層２０の小エリア２０
ａを通って第１の層１８に到達する高導電性ｎ形伝導性
（ｎ＋＋形）領域３８を完全に形成するための分量のｎ
形導電性ドーパントでドープされる。高導電性領域３８
は形成中のトランジスタのベースの一部としての働きを
する第１の層１８に対するコンタクト領域としての役目
をする。小エリア２０ａのドーピングは拡散又はイオン
注入工程によって行なうこともできる。さらにマスキン
グレイヤ３４は適切な溶媒によって除去される。
完了した後のボディ１０の断面図が示されている。トレ
ンチ２２と２４が絶縁材料２６で充填された後に、フォ
トレジスト材料のマスキング層３４が表面２１上に被覆
されて、第２の層２０の小エリア２０ａ上に開口部（ア
パーチャ）３６が設けられる。さらに第２の層２０の露
出した小エリア２０ａは、第２の層２０の小エリア２０
ａを通って第１の層１８に到達する高導電性ｎ形伝導性
（ｎ＋＋形）領域３８を完全に形成するための分量のｎ
形導電性ドーパントでドープされる。高導電性領域３８
は形成中のトランジスタのベースの一部としての働きを
する第１の層１８に対するコンタクト領域としての役目
をする。小エリア２０ａのドーピングは拡散又はイオン
注入工程によって行なうこともできる。さらにマスキン
グレイヤ３４は適切な溶媒によって除去される。
【００１２】図３では、本発明の新規のプロセスは、表
面２１上に被覆され、且つ第２の層２０の大エリア２０
ｂの一部の上側に貫通開口部（アパーチャ）３０を設け
たフォトレジスト等の別のマスキングレイヤ２８で続
く。さらに、第２の層２０の大エリア２０ｂの露出部分
は、第２の層２０のエリア２０ｂの一部に、ｎ形導電性
で、且つ形成中のトランジスタのベースの一部としての
領域３２を形成するためにヒ素又はリン等のｎ形導電性
のドーパントによってドープされる。ドーピングは拡散
又はイオン注入工程によって実施することもできる。次
に、マスキングレイヤ２８は適切な溶媒によって除去さ
れる。
面２１上に被覆され、且つ第２の層２０の大エリア２０
ｂの一部の上側に貫通開口部（アパーチャ）３０を設け
たフォトレジスト等の別のマスキングレイヤ２８で続
く。さらに、第２の層２０の大エリア２０ｂの露出部分
は、第２の層２０のエリア２０ｂの一部に、ｎ形導電性
で、且つ形成中のトランジスタのベースの一部としての
領域３２を形成するためにヒ素又はリン等のｎ形導電性
のドーパントによってドープされる。ドーピングは拡散
又はイオン注入工程によって実施することもできる。次
に、マスキングレイヤ２８は適切な溶媒によって除去さ
れる。
【００１３】図４では、本発明の新規のプロセスが、次
に表面２１上に形成される二酸化シリコンの薄膜絶縁層
４０で続く。これは、第２の層２０の露出表面を二酸化
シリコンに対し酸化させるために酸素を含む状況におい
てボディ１０を加熱することによって達成される。絶縁
層４０はＭＯＳトランジスタのゲート酸化物に適切な膜
厚を有する。アパーチャ４２は標準フォトリトグラフィ
ック技法を用いてベース領域３２上の絶縁層４０内に形
成される。リン又はヒ素等のｎ形導電性ドーパントの高
濃度イオンはベース領域３２と第１の層１８との間の層
２０内にアパーチャ４２を介して注入される。これによ
って、ベース領域３２と層１８との間に高導電性ｎ＋形
深層領域４４が形成される。領域４４は、領域３２、層
１４及び領域３８とともに形成中のトランジスタのベー
スとしての働きをする。ボディ１０はイオン注入を活性
化させるために加熱される。これによって深層ベース領
域４４内のイオンはその注入位置から横方向に拡散され
て、絶縁層４０内のアパーチャ４２よりも幅の広い深層
ベース領域４４が形成される。
に表面２１上に形成される二酸化シリコンの薄膜絶縁層
４０で続く。これは、第２の層２０の露出表面を二酸化
シリコンに対し酸化させるために酸素を含む状況におい
てボディ１０を加熱することによって達成される。絶縁
層４０はＭＯＳトランジスタのゲート酸化物に適切な膜
厚を有する。アパーチャ４２は標準フォトリトグラフィ
ック技法を用いてベース領域３２上の絶縁層４０内に形
成される。リン又はヒ素等のｎ形導電性ドーパントの高
濃度イオンはベース領域３２と第１の層１８との間の層
２０内にアパーチャ４２を介して注入される。これによ
って、ベース領域３２と層１８との間に高導電性ｎ＋形
深層領域４４が形成される。領域４４は、領域３２、層
１４及び領域３８とともに形成中のトランジスタのベー
スとしての働きをする。ボディ１０はイオン注入を活性
化させるために加熱される。これによって深層ベース領
域４４内のイオンはその注入位置から横方向に拡散され
て、絶縁層４０内のアパーチャ４２よりも幅の広い深層
ベース領域４４が形成される。
【００１４】図５を参照すると、本発明の新規のプロセ
スが、アパーチャ４２を完全に充填するように絶縁層４
０の上と、さらにアパーチャ４２の内部に付着されてい
る多結晶シリコン等の導電性材料の層４６で続く。これ
は化学蒸着法などの周知の技術によって付着されてもよ
い。フォトレジスト等のマスキング材料層４８は導電性
材料層４６上に被覆される。マスキング材料層４８は、
標準フォトリトグラフィック技法を用いてアパーチャ４
２を含む導電性材料層４６の一部分から延出し、アパー
チャ４２からわずかな距離だけ拡張するように、但しベ
ース領域３２のエッジを越えないようにして画定され
る。このマスキング層４８はアパーチャ４２の周囲を完
全に延出するように四角形、円形又は同様の形状を呈し
ている。
スが、アパーチャ４２を完全に充填するように絶縁層４
０の上と、さらにアパーチャ４２の内部に付着されてい
る多結晶シリコン等の導電性材料の層４６で続く。これ
は化学蒸着法などの周知の技術によって付着されてもよ
い。フォトレジスト等のマスキング材料層４８は導電性
材料層４６上に被覆される。マスキング材料層４８は、
標準フォトリトグラフィック技法を用いてアパーチャ４
２を含む導電性材料層４６の一部分から延出し、アパー
チャ４２からわずかな距離だけ拡張するように、但しベ
ース領域３２のエッジを越えないようにして画定され
る。このマスキング層４８はアパーチャ４２の周囲を完
全に延出するように四角形、円形又は同様の形状を呈し
ている。
【００１５】図６によると、次に適切なエッチング液で
除去される導電層４６の露出部分で本発明の新規のプロ
セスが続く。これによって、アパーチャ４２内にあっ
て、絶縁層４０の上にアパーチャ４２からわずかな距離
だけ延出しているにすぎない導電層４６が残される。ま
た、このために適切なエッチング液でさらに除去される
導電層４６の周囲の絶縁層４０の一部が露出される。次
に、マスキング層４８が適切な溶媒によって除去され
る。さらに、二酸化シリコン等の絶縁材料の側壁スペー
サ５０が導電層４６と絶縁層４０の側面エッジに沿って
形成される。これは、導電層４６の上に二酸化シリコン
層（図示せぬ）を、また導電層４６の各側面に第２の層
２０の表面の一部を化学蒸着法によって付着する周知の
技術によって達成される。さらに、導電層４６の上側
と、第２の層２０の表面上にある二酸化シリコン層の一
部を除去するために、二酸化シリコン層は異方性エッチ
ングによってエッチングされる。これによって、導電層
４６と絶縁層４０の側面エッジに沿った部分のみの二酸
化シリコン層（側壁スペーサ）５０が残される。
除去される導電層４６の露出部分で本発明の新規のプロ
セスが続く。これによって、アパーチャ４２内にあっ
て、絶縁層４０の上にアパーチャ４２からわずかな距離
だけ延出しているにすぎない導電層４６が残される。ま
た、このために適切なエッチング液でさらに除去される
導電層４６の周囲の絶縁層４０の一部が露出される。次
に、マスキング層４８が適切な溶媒によって除去され
る。さらに、二酸化シリコン等の絶縁材料の側壁スペー
サ５０が導電層４６と絶縁層４０の側面エッジに沿って
形成される。これは、導電層４６の上に二酸化シリコン
層（図示せぬ）を、また導電層４６の各側面に第２の層
２０の表面の一部を化学蒸着法によって付着する周知の
技術によって達成される。さらに、導電層４６の上側
と、第２の層２０の表面上にある二酸化シリコン層の一
部を除去するために、二酸化シリコン層は異方性エッチ
ングによってエッチングされる。これによって、導電層
４６と絶縁層４０の側面エッジに沿った部分のみの二酸
化シリコン層（側壁スペーサ）５０が残される。
【００１６】フォトレジストのマスキング層５２は表面
２１上に被覆されて、左側のトレンチ２２とトレンチ２
４との間の第２の層２０の一部を露出させる貫通した開
口部（アパーチャ）５４が設けられている。図６の矢印
５６によって指示されるように、ｐ形導電形のホウ素イ
オン等の第１の導電形のイオンは、導電層４６と導電層
４６の周囲の第２の層２０の露出エリア内に注入され
る。これによって、導電層４６は高導電性のｐ形（ｐ＋
形）となり、表面２１に拡張し、領域３２を包囲する第
２の層２０の領域２０ａの一部に高導電性のｐ形伝導領
域５８が形成される。このｐ＋形領域５８は形成中の横
方向バイポーラ・ｐ−ｎ−ｐトランジスタのコレクタと
しての働きをする。
２１上に被覆されて、左側のトレンチ２２とトレンチ２
４との間の第２の層２０の一部を露出させる貫通した開
口部（アパーチャ）５４が設けられている。図６の矢印
５６によって指示されるように、ｐ形導電形のホウ素イ
オン等の第１の導電形のイオンは、導電層４６と導電層
４６の周囲の第２の層２０の露出エリア内に注入され
る。これによって、導電層４６は高導電性のｐ形（ｐ＋
形）となり、表面２１に拡張し、領域３２を包囲する第
２の層２０の領域２０ａの一部に高導電性のｐ形伝導領
域５８が形成される。このｐ＋形領域５８は形成中の横
方向バイポーラ・ｐ−ｎ−ｐトランジスタのコレクタと
しての働きをする。
【００１７】図７を参照すると、注入されたイオンを活
性化するために加熱されるボディ１０で本発明の新規の
プロセスが続く。この加熱工程によって、若干のｐ形ド
ーパントが導電層４６からベース領域３２内に打ち込ま
れて、導電層４６のすぐ下側のベース領域３２内に高濃
度ドープｐ形伝導領域６０（ｐ＋として図示）が形成さ
れる。この領域６０は、形成中のバイポーラ・トランジ
スタのエミッタとしての働きをする。領域３２、４４及
び層１８は、ベースコンタクト領域としての役目をする
領域３８を備えたトランジスタのベースとしての働きを
する。次に、導電性接点６２、６４及び６６は、導電層
４６、コレクタ領域５８の表面及びベースコンタクト領
域３８の表面にそれぞれ付加される。導電性接点６２、
６４及び６６は金属又は金属シリサイドであってもよ
い。導電性接点６２、６４及び６６は、デバイス上に金
属層を被覆して、種々の接点を形成するために金属層を
画定することによって、又はその他の周知のシリサイド
プロセスによって付加することもできる。
性化するために加熱されるボディ１０で本発明の新規の
プロセスが続く。この加熱工程によって、若干のｐ形ド
ーパントが導電層４６からベース領域３２内に打ち込ま
れて、導電層４６のすぐ下側のベース領域３２内に高濃
度ドープｐ形伝導領域６０（ｐ＋として図示）が形成さ
れる。この領域６０は、形成中のバイポーラ・トランジ
スタのエミッタとしての働きをする。領域３２、４４及
び層１８は、ベースコンタクト領域としての役目をする
領域３８を備えたトランジスタのベースとしての働きを
する。次に、導電性接点６２、６４及び６６は、導電層
４６、コレクタ領域５８の表面及びベースコンタクト領
域３８の表面にそれぞれ付加される。導電性接点６２、
６４及び６６は金属又は金属シリサイドであってもよ
い。導電性接点６２、６４及び６６は、デバイス上に金
属層を被覆して、種々の接点を形成するために金属層を
画定することによって、又はその他の周知のシリサイド
プロセスによって付加することもできる。
【００１８】図７に示された最終構造が横方向ｐ−ｎ−
ｐトランジスタである。図７に示された一般的な横方向
ｐ−ｎ−ｐトランジスタでは、基板１２は厚さ約１、０
００ミクロン、不純物濃度約１０15個／cm3 、層１８は
厚さ約２ミクロン、不純物濃度約１０20個／cm3 、層２
０は厚さ約０．３ミクロン、不純物濃度約５×１０15乃
至５×１０17個／cm3 、領域５８は厚さ約０．２ミクロ
ン、不純物濃度約１０ 20個／cm3 、領域６０は厚さ約
０．０５ミクロン、不純物濃度約１０20個／cm3 、多結
晶（ポリシリコン）領域４６は厚さ約０．３ミクロン、
不純物濃度約１０ 20個／cm3 、領域３８は厚さ約０．５
ミクロン、不純物濃度約１０20個／cm3 、領域３２は厚
さ約０．３ミクロン、不純物濃度約５×１０18個／c
m3 、さらに、領域４４は不純物濃度約５×１０18乃至
１０20個／cm3 である。領域６０の幅は約１ミクロンで
あり、領域６０の各側面の領域３２の幅は０．４乃至２
ミクロンであり、領域５８の幅は領域３２の各側面にお
いて約１ミクロンであり、さらに領域３８の幅は約１ミ
クロンである。
ｐトランジスタである。図７に示された一般的な横方向
ｐ−ｎ−ｐトランジスタでは、基板１２は厚さ約１、０
００ミクロン、不純物濃度約１０15個／cm3 、層１８は
厚さ約２ミクロン、不純物濃度約１０20個／cm3 、層２
０は厚さ約０．３ミクロン、不純物濃度約５×１０15乃
至５×１０17個／cm3 、領域５８は厚さ約０．２ミクロ
ン、不純物濃度約１０ 20個／cm3 、領域６０は厚さ約
０．０５ミクロン、不純物濃度約１０20個／cm3 、多結
晶（ポリシリコン）領域４６は厚さ約０．３ミクロン、
不純物濃度約１０ 20個／cm3 、領域３８は厚さ約０．５
ミクロン、不純物濃度約１０20個／cm3 、領域３２は厚
さ約０．３ミクロン、不純物濃度約５×１０18個／c
m3 、さらに、領域４４は不純物濃度約５×１０18乃至
１０20個／cm3 である。領域６０の幅は約１ミクロンで
あり、領域６０の各側面の領域３２の幅は０．４乃至２
ミクロンであり、領域５８の幅は領域３２の各側面にお
いて約１ミクロンであり、さらに領域３８の幅は約１ミ
クロンである。
【００１９】本発明による横方向バイポーラ・トランジ
スタは多結晶層４６及びエミッタ接点を形成する接点６
２、コレクタ接点６４及びベース接点６６を含むメタラ
イゼーションによる単一レベル（第１のレベル）のみを
有する。この単一レベルのメタライゼーションは、表面
のトポグラフィの厚さを縮小し、ＭＯＳトランジスタを
形成するためのメタライゼーションプロセスに適合性が
あるので、ＢＩＣＭＯＳ集積回路を製作するのに有益な
横方向バイポーラ・トランジスタが形成されることにな
る。
スタは多結晶層４６及びエミッタ接点を形成する接点６
２、コレクタ接点６４及びベース接点６６を含むメタラ
イゼーションによる単一レベル（第１のレベル）のみを
有する。この単一レベルのメタライゼーションは、表面
のトポグラフィの厚さを縮小し、ＭＯＳトランジスタを
形成するためのメタライゼーションプロセスに適合性が
あるので、ＢＩＣＭＯＳ集積回路を製作するのに有益な
横方向バイポーラ・トランジスタが形成されることにな
る。
【００２０】本発明による横方向バイポーラ・トランジ
スタにおいて、エミッタ領域６０とコレクタ領域５８と
の間のベース領域３２の表面に沿ったスペーシングは厚
さが均等である絶縁層４０に開口部を形成することによ
って制御される。このスペーシングは、エミッタ領域を
画定する開口部４２の間のスペーシング及びコレクタ領
域５８の位置を画定する多結晶シリコン層４６と絶縁層
４０のエッチングによって制御される。このスペーシン
グは、所望のベータを広範囲の値にわたって有する横方
向バイポーラ・トランジスタの形成が可能であるよう
に、広範囲にわたって変更され得る。横方向バイポーラ
・トランジスタは側壁スペーサ５０を有するものとして
示されているが、これはトランジスタのベータを制御す
るものではなく、所望であれば取り除くこともできる。
かかる側壁スペーサはＭＯＳトランジスタを形成するの
に使用されるために、ＢＩＣＭＯＳプロセスでは自動的
に設けられていることが示されているにすぎない。
スタにおいて、エミッタ領域６０とコレクタ領域５８と
の間のベース領域３２の表面に沿ったスペーシングは厚
さが均等である絶縁層４０に開口部を形成することによ
って制御される。このスペーシングは、エミッタ領域を
画定する開口部４２の間のスペーシング及びコレクタ領
域５８の位置を画定する多結晶シリコン層４６と絶縁層
４０のエッチングによって制御される。このスペーシン
グは、所望のベータを広範囲の値にわたって有する横方
向バイポーラ・トランジスタの形成が可能であるよう
に、広範囲にわたって変更され得る。横方向バイポーラ
・トランジスタは側壁スペーサ５０を有するものとして
示されているが、これはトランジスタのベータを制御す
るものではなく、所望であれば取り除くこともできる。
かかる側壁スペーサはＭＯＳトランジスタを形成するの
に使用されるために、ＢＩＣＭＯＳプロセスでは自動的
に設けられていることが示されているにすぎない。
【００２１】さらに、本発明による横方向バイポーラ・
トランジスタでは、ベース領域３２と埋め込み型ベース
領域１８との間のｎ＋形領域４４によって、注入孔はベ
ース領域内に押圧される。これによって、電子の不都合
な縦方向の流れが抑制され、所望の横方向の流れが拡大
される。このため、ベース層のベース電流、ベース抵
抗、蓄積電荷及び寄生ｐ−ｎ−ｐ絶縁電流（エミッタと
しての領域４６と６０、ベースとしての領域３２、３８
と４４及び層２０と１８、ならびにコレクタとしての基
板１２を有する寄生縦方向ｐ−ｎ−ｐトランジスタに関
連付けられる）が減少される。
トランジスタでは、ベース領域３２と埋め込み型ベース
領域１８との間のｎ＋形領域４４によって、注入孔はベ
ース領域内に押圧される。これによって、電子の不都合
な縦方向の流れが抑制され、所望の横方向の流れが拡大
される。このため、ベース層のベース電流、ベース抵
抗、蓄積電荷及び寄生ｐ−ｎ−ｐ絶縁電流（エミッタと
しての領域４６と６０、ベースとしての領域３２、３８
と４４及び層２０と１８、ならびにコレクタとしての基
板１２を有する寄生縦方向ｐ−ｎ−ｐトランジスタに関
連付けられる）が減少される。
【００２２】このようにして、横方向バイポーラ・トラ
ンジスタ及び半導体材料のボディ１０に横方向バイポー
ラ・トランジスタを形成する方法が提供される。本発明
による方法の多くの工程はＭＯＳトランジスタを製造す
るのに使用される同じ工程である。例えば、横方向バイ
ポーラが形成されるボディ１０の領域を画定するための
トレンチ２２を形成する際に、ＣＭＯＳ回路のＭＯＳト
ランジスタが形成されるべきボディ１０の領域を画定す
るために追加のトレンチ２２を形成することができる。
薄膜絶縁層４０は第２の層２０の全体表面に形成されて
おり、これは横方向バイポーラ・トランジスタのエミッ
タ領域を画定するためのマスキング層と同様に種々のＭ
ＯＳトランジスタのゲート酸化物層としての働きをす
る。導電層４６は絶縁層４０の全体に付加されており、
この導電層はエミッタ領域６０を形成するためのドーパ
ントのソースと、横方向バイポーラ・トランジスタのエ
ミッタ領域６０に対する接点と同様にＭＯＳトランジス
タのゲートを形成するために画定される。コレクタ領域
５８を形成するために使用されるインプラントはまた、
このコレクタ領域５８と同じ導電形を有するＭＯＳトラ
ンジスタのソース及びドレイン領域を形成するために使
用される。さらに、接点６２、６４及び６６を形成する
一つの工程、又は複数の工程を用いてＭＯＳトランジス
タのソース、ドレイン及びゲートに対する接点を形成す
ることができる。このように、わずかに工程を追加する
ことによって横方向バイポーラ・トランジスタは、ＢＩ
ＣＭＯＳ回路の形成が可能であるようにＭＯＳトランジ
スタを形成する標準方法の一部分とすることができる。
ンジスタ及び半導体材料のボディ１０に横方向バイポー
ラ・トランジスタを形成する方法が提供される。本発明
による方法の多くの工程はＭＯＳトランジスタを製造す
るのに使用される同じ工程である。例えば、横方向バイ
ポーラが形成されるボディ１０の領域を画定するための
トレンチ２２を形成する際に、ＣＭＯＳ回路のＭＯＳト
ランジスタが形成されるべきボディ１０の領域を画定す
るために追加のトレンチ２２を形成することができる。
薄膜絶縁層４０は第２の層２０の全体表面に形成されて
おり、これは横方向バイポーラ・トランジスタのエミッ
タ領域を画定するためのマスキング層と同様に種々のＭ
ＯＳトランジスタのゲート酸化物層としての働きをす
る。導電層４６は絶縁層４０の全体に付加されており、
この導電層はエミッタ領域６０を形成するためのドーパ
ントのソースと、横方向バイポーラ・トランジスタのエ
ミッタ領域６０に対する接点と同様にＭＯＳトランジス
タのゲートを形成するために画定される。コレクタ領域
５８を形成するために使用されるインプラントはまた、
このコレクタ領域５８と同じ導電形を有するＭＯＳトラ
ンジスタのソース及びドレイン領域を形成するために使
用される。さらに、接点６２、６４及び６６を形成する
一つの工程、又は複数の工程を用いてＭＯＳトランジス
タのソース、ドレイン及びゲートに対する接点を形成す
ることができる。このように、わずかに工程を追加する
ことによって横方向バイポーラ・トランジスタは、ＢＩ
ＣＭＯＳ回路の形成が可能であるようにＭＯＳトランジ
スタを形成する標準方法の一部分とすることができる。
【００２３】本発明の特定した実施例が単に発明の一般
的な主要部を表したものにすぎないということは理解す
べきことである。種々の変更例は先に述べられた原理に
一致させ得る。例えば、層及び領域の導電形は、図示の
且つ述べられた横方向ｐ−ｎ−ｐバイポーラ・トランジ
スタではなく、横方向ｎ−ｐ−ｎバイポーラ・トランジ
スタを形成するために逆にすることができる。
的な主要部を表したものにすぎないということは理解す
べきことである。種々の変更例は先に述べられた原理に
一致させ得る。例えば、層及び領域の導電形は、図示の
且つ述べられた横方向ｐ−ｎ−ｐバイポーラ・トランジ
スタではなく、横方向ｎ−ｐ−ｎバイポーラ・トランジ
スタを形成するために逆にすることができる。
【００２４】
【発明の効果】本発明は上記のように構成されているの
で、バイポーラ及び相補形ＭＯＳトランジスタ（ＢＩＣ
ＭＯＳ）の組み合わせ回路を形成するために単一の半導
体基板上にバイポーラ・トランジスタ及びＣＭＯＳトラ
ンジスタの製造を容易化するために、相補形金属−酸化
物−半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥ
Ｔ）の製造に適合できる横方向バイポーラ・トランジス
タを形成することができる。
で、バイポーラ及び相補形ＭＯＳトランジスタ（ＢＩＣ
ＭＯＳ）の組み合わせ回路を形成するために単一の半導
体基板上にバイポーラ・トランジスタ及びＣＭＯＳトラ
ンジスタの製造を容易化するために、相補形金属−酸化
物−半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥ
Ｔ）の製造に適合できる横方向バイポーラ・トランジス
タを形成することができる。
【図１】本発明による横方向バイポーラ・トランジスタ
の製造方法の種々の工程の処理結果を表わす断面図であ
る。
の製造方法の種々の工程の処理結果を表わす断面図であ
る。
【図２】本発明による横方向バイポーラ・トランジスタ
の形成方法の種々の工程の処理結果を表わす断面図であ
る。
の形成方法の種々の工程の処理結果を表わす断面図であ
る。
【図３】本発明による横方向バイポーラ・トランジスタ
の形成方法の種々の工程の処理結果を表わす断面図であ
る。
の形成方法の種々の工程の処理結果を表わす断面図であ
る。
【図４】本発明による横方向バイポーラ・トランジスタ
の形成方法の種々の工程の処理結果を表わす断面図であ
る。
の形成方法の種々の工程の処理結果を表わす断面図であ
る。
【図５】本発明による横方向バイポーラ・トランジスタ
の形成方法の種々の工程の処理結果を表わす断面図であ
る。
の形成方法の種々の工程の処理結果を表わす断面図であ
る。
【図６】本発明による横方向バイポーラ・トランジスタ
の形成方法の種々の工程の処理結果を表わす断面図であ
る。
の形成方法の種々の工程の処理結果を表わす断面図であ
る。
【図７】本発明に従って本質的に完成された横方向バイ
ポーラ・トランジスタを表わす断面図である。
ポーラ・トランジスタを表わす断面図である。
１０ 半導体ボディ １２ 基板 １８ 第１の層 ２０ 第２の層 ２２、２４ トレンチ ２６ 絶縁材料 ３２ ベース領域 ３８ ベースコンタクト領域 ４０ 絶縁層 ４４ ｎ＋形領域（ベース領域） ４６ 導電層 ５０ 側壁スペーサ ５８ コレクタ領域 ６０ エミッタ領域 ６２、６４、６６ 接点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マリオ マイケル アルバート ペレッラ アメリカ合衆国12601、ニューヨーク州パ キプシ、ビーチウッド パーク 15
Claims (10)
- 【請求項１】 第１の導電形の半導体ボディの一表面に
沿って第１の導電形とは反対の第２の導電形の第１の層
を形成する工程と、 第１の層の一部に第２の導電形ではあるが、第１の層と
は異なる導電性の第１の領域を形成する工程と、 第１の層と第１の領域との上に絶縁材料の第２の層を形
成する工程と、 第１の領域の上の第２の絶縁層の一部にアパーチャを形
成する工程と、 アパーチャの内部と、第２の絶縁層の上にアパーチャか
らわずかな距離だけ延出して伝導材料の第３の層を形成
することによって、第３の導電層の周囲に第２の絶縁層
の一部を露出した状態にする工程と、 第１の層の一部を露出するために第３の導電層の周囲の
第２の絶縁層の露出部分を除去する工程と、 第３の導電層及び第１の層の露出部分内に第１の導電形
のドーパントを埋め込むことによって、第１の領域の周
囲に第１の導電形の第２の領域を形成する工程と、 ベースとしての働きをする第１の領域及びコレクタとし
ての働きをする第２の領域によって包囲される横方向バ
イポーラ・トランジスタのエミッタとしての働きをする
第３の領域を備えた第１の領域内に第１の導電形の第３
の領域を形成するために、第３の導電層から第１の領域
内にドーパントを打ち込むようにアニールする工程と、 を含む横方向バイポーラ・トランジスタの形成方法。 - 【請求項２】 第１の層は第１のサブレイヤと半導体ボ
ディの表面に形成される第２のサブレイヤとを含み、 第２のサブレイヤは第１のサブレイヤ上に形成され、第
３の領域は第１のサブレイヤの一部に形成され、 第３の領域は、最大導電率を有する第１のサブレイヤと
第２のサブレイヤとの中間の導電性を有する、 請求項１記載の横方向バイポーラ・トランジスタの形成
方法。 - 【請求項３】 第１の導電形の半導体ボディの表面に、
第１の導電形とは反対の第２の導電形の半導体層を付着
する工程と、 半導体層に第２の導電形の第１の領域を形成する工程
と、 半導体層と第１の領域に絶縁層を形成する工程と、 第１の領域の一部の上に絶縁層を貫通してアパーチャを
形成する工程と、 前記絶縁層の上と前記アパーチャ内に導電層を付着する
工程と、 前記アパーチャ内に導電層の一部を残すために導電層を
画定して、前記一部が第１の領域のエッジを越えずに、
アパーチャを越えて前記第１の領域上にわずかな距離だ
け延出することによって、導電層の画定された部分以外
の絶縁層の一部を露出する工程と、 第１の領域の一部を露出するために絶縁層の露出部分を
除去する工程と、 第１の領域の周囲に第２の導電形の第２の領域を形成す
るために、導電層の画定された部分と半導体層の露出部
分内に第２の伝導形のドーパントを注入する工程と、 第１の領域内に、第１の領域の部分によって第２の領域
と分離された第２の導電形の第３の領域を形成するため
に、導電層から絶縁層内のアパーチャを介して第１の領
域内にドーパントを打ち込むようにアニールする工程
と、 を含む横方向バイポーラ・トランジスタの形成方法。 - 【請求項４】 半導体層は、半導体ボディの表面に付着
される第２の導電形の高い導電率の半導体材料の第１の
サブレイヤと、第２の導電形ではあるが、第１のサブレ
イヤより導電率が低い半導体材料から成り、第１のサブ
レイヤに付着される第２のサブレイヤと、を含み、第１
の領域は第２のサブレイヤに形成されるとともに、第２
のサブレイヤよりは高いが、一方、第１のサブレイヤよ
りは低い導電率を有する、請求項３記載の横方向バイポ
ーラ・トランジスタの形成方法。 - 【請求項５】 ｐ形導電性の半導体ボディの一表面にｎ
＋＋形導電性の第１の層を形成する工程と、 第１の層の一表面に、ｎ形導電性ではあるが、不純物濃
度が第１の層よりも低い第２の層を形成する工程と、 半導体ボディの一部に第１と第２の層を貫通して離れた
第１と第２のトレンチを形成する工程と、 第１と第２のトレンチとの間に第３のトレンチを形成す
る工程であって、第３のトレンチは第１と第２の層の一
部によって第１と第２のトレンチから離れて、第１の層
を貫通して第２の層内に延出する第３のトレンチの形成
工程と、 第１、第２及び第３のトレンチを絶縁材料で充填する工
程と、 第２の層の上にアパーチャを有する第１のマスキング層
を形成することによって、第３のトレンチと第１のトレ
ンチとの間に位置される第２の層の第１の部分が露出さ
れる工程と、 第２の層の露出部分における第１の層に到達するまでの
不純物濃度を増加するために、第２の層の露出した第１
の部分内にイオンを注入する工程と、 第１のマスキング層を除去する工程と、 第２の層の上にアパーチャを有する第２のマスキング層
を形成することによって、第２のトレンチと第３のトレ
ンチとの間に位置される第２の層の第２の部分が露出さ
れる工程と、 第２の層の露出された第２の部分における不純物濃度を
増加するために、第２の層の露出された第２の部分内に
イオンを注入する工程と、 第２のマスキング層を除去し、第２の層の第１と第２の
部分の上側に二酸化シリコン層を形成する工程と、 第２の層の第２の部分の一部の上側の二酸化シリコン層
にアパーチャを形成する工程と、 第２の層の第２の部分と第１の層との間に位置される第
２の層の第３の部分にイオンを注入することによって、
第３の部分の不純物濃度を増加する工程と、 二酸化シリコン層の上に多結晶層を形成する工程と、 二酸化シリコン層内のアパーチャの上側を除く多結晶層
の一部と、該一部に近接して、下側に第２の層の第２の
部分よりも小さな横方向の拡張を有する一部と、を除去
する工程と、 多結晶層の露出面に側壁スペーサを形成する工程と、 第２の層の露出部分と、残りの多結晶層と、側壁スペー
サの上側に第３のマスキング層を形成する工程と、 第１と第３のトレンチとの間の第２の層の一部と、側壁
スペーサと、多結晶層の残りの部分と、を露出するアパ
ーチャを第３のマスキング層に形成する工程と、 第３のマスキング層のアパーチャを介してｐ形イオンを
注入することによって、第２の露出層の第４の部分をｐ
＋形導電性に変換し、ｐ＋形導電性の多結晶層の残りの
部分をドープし、さらにポリシリコンレイヤの残りの部
分の下側の第２の層の第５の部分をｐ＋形導電性に変換
する工程と、 第２の層の第１と第４の部分及び多結晶層の残りの部分
に対し個別の第１のレベルの導電性電気接点を形成する
工程と、 を含む横方向ｐ−ｎ−ｐトランジスタの形成方法。 - 【請求項６】 ｐ形導電性の半導体ボディの表面にｎ＋
＋形導電性の半導体材料の第１の層を付着する工程と、 第１の層にｎ−形導電性の半導体材料の第２の層を付着
する工程と、 第１と第２の離間配置されるトレンチを第１と第２の層
を介して半導体ボディ内に形成する工程と、 第２の層を貫通して第１の層内に形成されるとともに、
第１と第２のトレンチ間に位置されて、第２の層を第１
の部分及び第１の部分よりも小さな第２の部分に分割す
る第３のトレンチを形成する工程と、 第２の層の第２の部分から第１の層まで延出するｎ＋＋
形導電性領域を形成するために、第２の層の第２の部分
をｎ形導電性不純物でドーピングする工程と、 第１の層の第１の部分にｎ形導電性領域を形成するため
に、第２の層の第１の部分の一部をｎ形導電性不純物で
ドーピングする工程と、 ｎ形導電性領域の一部を露出するためにｎ形導電性領域
の一部の上側の絶縁材料にアパーチャを形成する工程
と、 ｎ形領域と第１の層との間の第１の層にｎ＋形導電性領
域を形成するために、絶縁層内のアパーチャを介して第
１の層にｎ形導電性不純物のイオンを注入する工程と、 絶縁層のアパーチャ内部の多結晶シリコン層の一部と、
絶縁層のアパーチャを越えて短い距離だけ延出する多結
晶シリコン層の一部の上にマスキング層を形成する工程
と、 絶縁層のアパーチャ内のｎ形領域の露出部分と絶縁層の
上に多結晶シリコン層を付着する工程と、 マスキング層で被覆されていない多結晶シリコン層を除
去することによって、その除去された部分の下側の絶縁
層を露出する工程と、 絶縁層の露出部分を除去することによって、その除去さ
れた層の下側の第２の層の一部分を露出する工程と、 ｎ形領域の周囲の第２の層にｐ形導電性領域を形成する
ために、多結晶シリコン層と第２の層の露出部分内にｐ
形導電性不純物のイオンを注入する工程と、 多結晶シリコン層からｎ形領域にｐ形不純物を打ち込む
ことによって、絶縁層のアパーチャの下側にある一部分
にｐ形領域を形成するためにアニールする工程と、 第２の層のｐ形領域と、多結晶シリコン層と、ｎ＋＋形
領域上に個別の第１のレベルの電気接点を形成するよう
に金属を含有する電気伝導材料の層を形成し、パターン
化する工程と、 を含む横方向ｐ−ｎ−ｐトランジスタの形成方法。 - 【請求項７】 表面を有する第１の導電形の半導体ボデ
ィと、 前記半導体ボディの表面に沿う第１の導電形とは反対の
第２の導電形の第１の領域と、 第２の導電形ではあるが、第１の領域とは異なる導電性
であって、第１の領域の一部にある第２の領域と、 第２の領域にあって、前記第２の領域の一部に到達して
貫通するアパーチャを有する絶縁材料の層と、 前記第１の領域にあって、前記第２の領域を包囲すると
ともに、前記第２の領域及び少なくとも絶縁材料層の外
側エッジまで延出する第１の導電形の第３の領域と、 前記第２の領域にあって、絶縁材料のアパーチャの下側
にある第１の導電形の第４の領域と、 第１、第３及び第４の領域の各々にある個別の第１のレ
ベルの電気接点と、 を含むバイポーラ・トランジスタ。 - 【請求項８】 第４の領域に対する第１のレベルの接点
は、絶縁材料層のアパーチャを介して延出し、第５の領
域に接触する導電性多結晶シリコン層と、その多結晶シ
リコン層の上側の金属含有層と、を含む請求項７記載の
バイポーラ・トランジスタ。 - 【請求項９】 第１の領域は、第２の導電形であり、第
２の領域よりも低い導電性の半導体材料による第１の層
と、第２の導電形の、第１の層の上の第２の領域よりも
高い導電性の半導体材料による第２の層と、を含み、第
２の領域は第２の層にある請求項７記載のバイポーラ・
トランジスタ。 - 【請求項１０】 表面を有するｐ形導電形の半導体ボデ
ィと、 表面を有し、半導体ボディの表面にあるｎ＋＋形導電性
の半導体材料の第１の層と、 表面を有し、第１の層の表面にあるｎ−形導電性の半導
体材料の第２の層と、 第１と第２の層を介して半導体ボディ内に延出する離間
配置された第１と第２のトレンチを画定するとともに、
これらトレンチの各々は絶縁材料で充填されている第１
と第２の層、ならびに半導体ボディと、 第２の層を貫通して第１の層の一部に延出し、第１と第
２のトレンチの間に位置され、第１と第２の層の一部に
よって第１と第２のトレンチから離れた第３のトレンチ
を画定する第１と第２の層であって、第３のトレンチは
絶縁材料で充填されて、第１の層を第１の部分と、第１
の部分よりも小さな第２の部分と、に分割する第１と第
２の層と、 第２の層の第１の部分の一部にあるｎ形導電性の第１の
領域と、 第２の層の表面上と、第１の領域の上にあるアパーチャ
を有する絶縁材料の層と、 第２の層内で第１の領域の周囲にあって、第１の領域に
延出し、絶縁層の下側に位置されるｐ形導電性の第２の
領域と、 第１の領域の一部にあって、一部分が絶縁層内のアパー
チャの下側にあるｐ形導電性の第３の領域と、 絶縁層内のアパーチャの内部にあって、アパーチャから
離れるように延出する第３の領域上のｐ形導電性の多結
晶シリコン層と、 第３の領域と第１の層との間の第２の層の一部にあるｎ
＋形導電性の第４の領域と、 第２の層の第２の部分にあって、第２の層を介して第１
の層に延出するｎ＋＋形導電性の第５の領域と、 各々が金属を含有するとともに、第２の領域、第５の領
域及び多結晶シリコン層にそれぞれ位置する個別の第
１、第２及び第３の第１レベルの接触層と、 を含む横方向ｐ−ｎ−ｐトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US733090 | 1991-07-19 | ||
| US07/733,090 US5187109A (en) | 1991-07-19 | 1991-07-19 | Lateral bipolar transistor and method of making the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175227A true JPH05175227A (ja) | 1993-07-13 |
| JPH0787194B2 JPH0787194B2 (ja) | 1995-09-20 |
Family
ID=24946190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4155372A Expired - Lifetime JPH0787194B2 (ja) | 1991-07-19 | 1992-06-15 | 横方向バイポーラ・トランジスタ及び横方向ｐ−ｎ−ｐトランジスタの形成方法、バイポーラ・トランジスタならびに横方向ｐ−ｎ−ｐトランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5187109A (ja) |
| EP (1) | EP0526374A1 (ja) |
| JP (1) | JPH0787194B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009141375A (ja) * | 2001-05-04 | 2009-06-25 | Infineon Technologies Ag | 半導体プロセスおよび集積回路 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5352624A (en) * | 1992-01-23 | 1994-10-04 | Sony Corporation | SOI type semiconductor device and manufacturing method therefor |
| US5326710A (en) * | 1992-09-10 | 1994-07-05 | National Semiconductor Corporation | Process for fabricating lateral PNP transistor structure and BICMOS IC |
| US5416031A (en) * | 1992-09-30 | 1995-05-16 | Sony Corporation | Method of producing Bi-CMOS transistors |
| US5411900A (en) * | 1993-03-05 | 1995-05-02 | Deutsche Itt Industries, Gmbh | Method of fabricating a monolithic integrated circuit with at least one CMOS field-effect transistor and one NPN bipolar transistor |
| CA2134395A1 (en) * | 1993-11-26 | 1995-05-27 | Keith Andrew Olds | Method and apparatus for management of automatically initiated communication |
| JPH07193075A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置およびその製造方法 |
| US5444004A (en) * | 1994-04-13 | 1995-08-22 | Winbond Electronics Corporation | CMOS process compatible self-alignment lateral bipolar junction transistor |
| JP2606141B2 (ja) * | 1994-06-16 | 1997-04-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5501991A (en) * | 1994-07-13 | 1996-03-26 | Winbond Electronics Corporation | Process for making a bipolar junction transistor with a self-aligned base contact |
| EP0709896B1 (en) * | 1994-10-26 | 2004-08-25 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Method for manufacturing a high-frequency lateral PNP transistor |
| US5449627A (en) * | 1994-12-14 | 1995-09-12 | United Microelectronics Corporation | Lateral bipolar transistor and FET compatible process for making it |
| US5455188A (en) * | 1995-01-31 | 1995-10-03 | United Microelectronics Corp. | Process for fabricating a lateral bipolar junction transistor |
| US5581112A (en) * | 1995-10-23 | 1996-12-03 | Northern Telecom Limited | Lateral bipolar transistor having buried base contact |
| US5656515A (en) * | 1996-07-18 | 1997-08-12 | Lucent Technologies, Inc. | Method of making high-speed double-heterostructure bipolar transistor devices |
| JPH10289961A (ja) * | 1997-04-15 | 1998-10-27 | Nec Corp | 半導体装置の製造方法 |
| US6093613A (en) | 1998-02-09 | 2000-07-25 | Chartered Semiconductor Manufacturing, Ltd | Method for making high gain lateral PNP and NPN bipolar transistor compatible with CMOS for making BICMOS circuits |
| FR2779573B1 (fr) | 1998-06-05 | 2001-10-26 | St Microelectronics Sa | Transistor bipolaire vertical comportant une base extrinseque de rugosite reduite, et procede de fabrication |
| US6611044B2 (en) * | 1998-09-11 | 2003-08-26 | Koninklijke Philips Electronics N.V. | Lateral bipolar transistor and method of making same |
| FR2829288A1 (fr) * | 2001-09-06 | 2003-03-07 | St Microelectronics Sa | Structure de contact sur une region profonde formee dans un substrat semiconducteur |
| US20060043528A1 (en) * | 2004-09-01 | 2006-03-02 | Chong Ren | Lateral PNP transistor and the method of manufacturing the same |
| DE102006015131B4 (de) * | 2006-03-31 | 2007-12-27 | Infineon Technologies Ag | Halbleiterstruktur mit Sinker-Kontakt und Verfahren zu deren Herstellung |
| DE102006015132A1 (de) * | 2006-03-31 | 2007-10-11 | Infineon Technologies Ag | Halbleiterstruktur mit Sinker-Kontakten und Verfahren zu deren Herstellung |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4546536A (en) * | 1983-08-04 | 1985-10-15 | International Business Machines Corporation | Fabrication methods for high performance lateral bipolar transistors |
| US4808548A (en) * | 1985-09-18 | 1989-02-28 | Advanced Micro Devices, Inc. | Method of making bipolar and MOS devices on same integrated circuit substrate |
| DE3680520D1 (de) * | 1986-03-22 | 1991-08-29 | Itt Ind Gmbh Deutsche | Verfahren zum herstellen einer monolithisch integrierten schaltung mit mindestens einem bipolaren planartransistor. |
| GB2188478B (en) * | 1986-03-26 | 1989-11-22 | Stc Plc | Forming doped wells in sillicon subtstrates |
| GB8607822D0 (en) * | 1986-03-27 | 1986-04-30 | Plessey Co Plc | Iii-v semiconductor devices |
| KR910002831B1 (ko) * | 1986-04-23 | 1991-05-06 | 아메리칸 텔리폰 앤드 텔레그라프 캄파니 | 반도체 소자 제조공정 |
| US4962053A (en) * | 1987-01-30 | 1990-10-09 | Texas Instruments Incorporated | Bipolar transistor fabrication utilizing CMOS techniques |
| JPS6445165A (en) * | 1987-08-13 | 1989-02-17 | Toshiba Corp | Semiconductor device and manufacture thereof |
| KR900005123B1 (ko) * | 1987-09-26 | 1990-07-19 | 삼성전자 주식회사 | 바이폴라 트랜지스터의 제조방법 |
| JPH01211969A (ja) * | 1988-02-19 | 1989-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 横型バイポーラトランジスタの製造方法 |
| JPH01214163A (ja) * | 1988-02-23 | 1989-08-28 | Nippon Telegr & Teleph Corp <Ntt> | 横型バイポーラトランジスタの製造方法 |
| US5061644A (en) * | 1988-12-22 | 1991-10-29 | Honeywell Inc. | Method for fabricating self-aligned semiconductor devices |
| JP2507632B2 (ja) * | 1989-10-18 | 1996-06-12 | 株式会社日立製作所 | 半導体装置 |
| JPH03201564A (ja) * | 1989-12-28 | 1991-09-03 | Toshiba Corp | ラテラル型半導体装置 |
| US4983531A (en) * | 1990-02-12 | 1991-01-08 | Motorola, Inc. | Method of fabricating a single polysilicon bipolar transistor which is compatible with a method of fabricating CMOS transistors |
-
1991
- 1991-07-19 US US07/733,090 patent/US5187109A/en not_active Expired - Fee Related
-
1992
- 1992-04-07 US US07/864,722 patent/US5323057A/en not_active Expired - Fee Related
- 1992-06-15 JP JP4155372A patent/JPH0787194B2/ja not_active Expired - Lifetime
- 1992-06-22 EP EP92480086A patent/EP0526374A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009141375A (ja) * | 2001-05-04 | 2009-06-25 | Infineon Technologies Ag | 半導体プロセスおよび集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0526374A1 (en) | 1993-02-03 |
| US5187109A (en) | 1993-02-16 |
| US5323057A (en) | 1994-06-21 |
| JPH0787194B2 (ja) | 1995-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05175227A (ja) | 横方向バイポーラ・トランジスタ及び横方向ｐ−ｎ−ｐトランジスタの形成方法、バイポーラ・トランジスタならびに横方向ｐ−ｎ−ｐトランジスタ | |
| KR910002831B1 (ko) | 반도체 소자 제조공정 | |
| KR970000426B1 (ko) | 반도체 집적회로 및 그 제조방법 | |
| JPH05347383A (ja) | 集積回路の製法 | |
| US4199380A (en) | Integrated circuit method | |
| KR950006984B1 (ko) | 공통기판에 쌍극성 트랜지스터와 상보형 mos 트랜지스터를 포함하는 집적회로 및 그 제조방법 | |
| KR0150195B1 (ko) | 공통 기판상에 바이폴라 및 cmos 트랜지스터를 제조하는 방법 | |
| JPH0420265B2 (ja) | ||
| US5008210A (en) | Process of making a bipolar transistor with a trench-isolated emitter | |
| KR100223600B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3200169B2 (ja) | Ｍｏｓデバイスおよびバイポーラ・デバイスを有する半導体構造の製造方法 | |
| KR0166052B1 (ko) | 고전압 병합 바이폴라/cmos 및 그 제조 방법 | |
| JPH0630359B2 (ja) | バイポーラトランジスタの製造方法 | |
| US5144403A (en) | Bipolar transistor with trench-isolated emitter | |
| KR970011641B1 (ko) | 반도체 장치 및 제조방법 | |
| US5098854A (en) | Process for forming self-aligned silicide base contact for bipolar transistor | |
| KR0128339B1 (ko) | Cmos 기술을 이용하는 바이폴라 트랜지스터 제조방법 | |
| US4946798A (en) | Semiconductor integrated circuit fabrication method | |
| US4298402A (en) | Method of fabricating self-aligned lateral bipolar transistor utilizing special masking techniques | |
| JP2905216B2 (ja) | 高性能バイポーラ構造製造方法 | |
| US6004855A (en) | Process for producing a high performance bipolar structure | |
| EP0489262A1 (en) | Lateral bipolar transistor with edge-strapped base contact and method of fabricating same | |
| US5747374A (en) | Methods of fabricating bipolar transistors having separately formed intrinsic base and link-up regions | |
| US7439146B1 (en) | Field plated resistor with enhanced routing area thereover | |
| US4985367A (en) | Method of manufacturing a lateral transistor |