KR970000426B1 - 반도체 집적회로 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적회로 및 그 제조방법
제1도 내지 제3도는 본 발명의 일실시예의 제조에 있어 3개의 연속적인 단계를 나타내기 위한 반도체 기판 및 그 위의 구조에 대한 부분 측면단면도.
제4도 및 제5는 본 발명의 다른 실시예의 제조에서 2개의 단계를 나타내기 위한 부분 측단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 피일드 산화물 영역
3 : 게이트 산화물 4 : 다결정 실리콘층
5,8 : SiO2층 7 : 탄탈 디실리사이드층
6,9,18 : 포토레지스트 마스크 14 : 부하 저항
24,27 : 게이트 19 : 측벽절연층
본 발명은 MOS 트랜지스터 및/또는 바이폴라 트랜지스터를 포함하는 반도체 집적회로에 관한 것이며, 특히 활성 트랜지스터 영역을 분리시키는 피일드 산화물 영역 위에서 박막 소자로서 배치된 부하저항과, 다결정 실리콘 및 고융점의 금속 실리사이드로 된 2중층으로 만들어진 게이트 전극 및/또는 에미터와 베이스 단자를 갖는 MOS 트랜지스터 또는 바이폴라 트랜지스터를 포함하는 반도체 집적회로에 관한 것이다. 또한, 본 발명은 이러한 회로의 제조방법에 관한 것이다.
고속의 스위칭 속도를 갖는 바이폴라 트랜지스터 및 MOS 트랜지스터의 제조에 대한 최근의 기술은 확산 소오스와, 단자 및 게이트 재료로서 다결정 실리콘층을 사용하고 있다. 이러한 다결정 실리콘층의 사용에 있어서 가장 큰 이점은 회로에서 요구하는 저항이 점유면적에 있어 극히 경제적이고, 집적회로의 활성 트랜지스터 영역을 분리시키는 피일드 산화물 영역위에 있는 박막 소자로서 낮은 정전 용량을 갖는 설계를 제공하는 방식으로 배열할 수 있다는 것이다. 이러한 종류의 트랜지스터 회로의 일예는 N.C.C.LU등이 기고한 IEEE Trans. El. Dev ED-29, 1982년 4월 발행, 682-690 페이지에서 설명되어 있다.
복합 바이폴라/CMOS 제조기술에 있어서, 다결정 실리콘으로 구성된 게이트 전극은 부하 저항을 형성하는데 사용될 수 있다. 게이트의 높은 일함수 때문에 고융점의 금속 실리사이드 또는 다결정 실리콘과 금속 실리사이드의 2중층이 게이트 재료로서 사용된다. 그러나, 그들의 낮은 층저항(2-5Ω/sq) 때문에 위와 같은 재료는 부하 저항을 형성하는데 적합하지 않으며, 그 층 저항은 kΩ범위 이상으로 높여야 한다.
본 발명의 목적은 CMOS 또는 바이폴라/CMOS 집적회로의 게이트 레벨이 그 자체로 낮은 접촉 저항을 가지며, 부하 저항을 형성하는데 사용될 수 있는 전술한 바와 같은 형태의 바이폴라 집적회로를 제공한는데 있다.
본 발명에 따르면, MOS 트랜지스터 및/또는 바이폴라 트랜지스터와 회로의 활성 트랜지스터 영역을 분리시키는 피일드 산화물 영역 위에 있는 박막 소자로서 배치된 부하 저항을 포함하고, 상기 트랜지스터가 다결정 실리콘 및 고융점의 금속 실리사이드 2중층으로 만들어진 게이트 전극 및/또는 에미터와 베이스 단자를 가지며, 상기 부하저항이 게이트 전극 및/또는 에미터와 베이스 단자의 다결정 실리콘층과 동일한 레벨로 배치되고, 또 도핑된 다결정 실리콘층 구조로 되며, 그 단자가 고융점의 금속 실리사이드로 구성되게 한 반도체 집적회로가 제공된다.
덮혀지는 금속 실리사이드 없이 게이트 레벨의 다결정 실리콘만을 부하저항의 재료로 사용하기 때문에(게이트 자체는 다결정 실리콘과 금속 실리사이드의 2중층으로 구성된다). 게이트에 대한 낮은 층 저항(2-5/Ωsq)과 게이트 레벨에서의 결선이 이루어지는 한편, 부하 저항의 층 저항이 게이트의 층 저항과 별개로 설정된다. 이것은 본 발명의 기본적인 양상으로 나타난다.
다결정 실리콘층의 도핑은 게이트의 일함수가 직정 수준을 유지하도록 충분히 낮게(층 저항이 100Ω/sq보다 적게) 실행시킬 수 있다. 그러나 부하저항의 도핑과 별개로 부가적인 이온주입단계를 사용하여 게이트의 일함수를 설정함으로써 보다 높은 층 저항(100Ω/sq 이상)이 되도록 만들 수도 있다. 여기서 다결정 실리콘등으로 만들어진 부하 저항은 바이폴라/CMOS 기술로서 용이하게 생성시킬 수 있으며, 예를 들면 유럽 특허출원 제86106486.3호에서 설명된 주입된 에미터를 갖는 제조기술이나, 유럽 특허 출원 제861111444.5호에 기재된 폴리실리콘 에미터를 갖는 제조기술, 또는 순수한 CMOS 제조기술(즉, 상보형 n채널 및 p채널 MOS 트랜지스터의 제조공정)을 들 수 있다.
이하, 본 발명은 첨부된 도면을 참고하여 상세히 설명한다. 도면에서 유사한 부분에는 동일한 참조번호를 부여하였다.
[실시예 1]
바이폴라/CMOS 회로의 게이트 레벨에서 폴리실리콘의 부하 저항을 생성시키기 위한 본 발명에 필수적인 공정 단계를 제1도 내지 제3도를 참고하여 상세히 설명한다. 매입된 콜렉터 영역과 기판내의 p형 n형 트로프(trough)의 형성, 피일드 주입, 피일드 산화물 영역 형성, 베이스 주입, 게이트 산화물의 형성, 채널 주입에 요구되는 다양한 처리 단계를 예를 들어 유럽 특허 출원 제86106486.3호에서 설명된 처리 단계로써 수행될 수 있다. 명확하게 하기 위하여 제1도 내지 제3도에 있어서, 매입된 콜렉터 영역, 주입된 트로프, 피일드 주입, 베이스 주입, 채널 주입은 도시하지 않았다. 제1도 내지 제3도에서 실리콘 기판 또는 트로프 영역 (n 또는 p 트로프)은 참조번호 1로 표시되었고, 활성 트랜지스터 영역을 분리하는 피일드 산화물 영역은 2로 표시 되었으며, 게이트 산화물은 3으로 표시되었다.
제1도를 참조하면, 본 발명에 필수적인 제1의 단계를 도핑된 또는 도핑되지 않은 다결정 실리콘층(4)을 전체 표면위에 증착시키는데 있다. 도핑되지 않은 다결정 실리콘층(4)의 경우에 있어서, 필요한 도핑은 이온 주입 또는 확산에 의한 기상 증착 후에 수행된다. 어느 경우에나 이 다결정 실리콘층으로 형성되고 제3도에서 참조번호 14로 표시된 폴리실리콘 부하저항의 층저항이 따라서 설정된다. 그 다음, 실리콘 산화물층(5)이 다결정 실리콘(4)의 전체표면위로 인가된다. SiO2층(5)은 후에 형성되는 부하 저항(14; 제3도)부분을 덮은 포토레지스트 마스크(6)로 씌워진다.
제2도에 나타낸 바와 같이, SiO2층(5)은 포토레지스트 마스크(6)을 사용하여 부하 저항(14)의 위치를 덮는 부분을 남기도록 형성된다. 그 다음에 예를 들어 탄탈 디실리사이드로 만들어진 층(7)은 상기 배열의 전체 표면에 인가되고, 실리사이드층위에 또 다른 SiO2층(8)이 인가되어 MOS 트랜지스터의 후속하는 소오스/드레인 이온주입 과정에서 게이트(24,27; 제3도)의 원하지 않는 도핑을 방지한다. 그 다음에 게이트(24,27)와 부하 저항(14)의 단자(17)부분을 덮는 포토레지스트 마스크(9)가 상기 배열에 가해진다.
제3도는 마스크(9)를 사용하여 산화물층(8), 탄탈디실리사이드층(7) 및 다결정 실리콘층(4)을 형성한 다음에 얻어지는 배열을 나타낸다. 여기서 제일 먼저 인가된 SiO2층(5)의 잔류부분은 폴리실리콘층의 에칭과정에서 에칭 방지용으로 작용하는 부하저항(14) 위로 층 구조를 형성한다. 소오스/드레인 이온 주입 단계, 에미터 주입, 중간 절연, 베이스 영역의 형성, 집점 형성 및 패시베이션과 같은 집적회로를 제조하는데 필요한 나머지 처리 단계가 공지된 방법으로 수행된다.
[실시예 2]
제1도 내지 제3도를 참고하면서 설명한 바와 같은 실시예에 있어서, 폴리실리콘 저항, 즉 부하 저항(14)의 층 저항은 다결정 실리콘층(4,14,24)의 도핑이 게이트의 필요한 일함수를 보장하기에 충분하게 되어야 하는 관계로 제한된다. 그러나, 만일 게이트(24,27)의 일함수가 부하 저항(14)의 층 저항과 별개로 설정되어진다면(즉, 예를 들어 높은 접촉 저항이 필요하다면), 탄탈 디실리사이드(TaSi2)층(7)의 이온 주입을 위한 하나의 부가적인 단계가 수행되거나 탄탈 디실리사이드층(7)에 예를 들어 n+도핑이 가해지게 된다. 게이트의 일함수를 설정하기 위해, 실리사이드에 함유된 도펀트가 그 다음에 게이트의 다결정 실리콘층(24)내로 확산되고, 부하 저항 부분(41)위에 놓여진 산화물 마스크(5)가 확산 장벽으로 작용하여 폴리실리콘 부하 저항(14) 영역내로 도핑하는데 있어 불필요한 도핑의 증가를 방지하게 만든다. 그 후 제1도 내지 제3도를 참고로 설명한 바와 같은 처리 단계가 수행된다.
[실시예 3]
제1도 내지 제3도를 참고하여 설명한 실시예에 반하여, 제4도 및 제5도에 나타낸 처리 단계에서는 MOS 트랜지스터의 소오스/드레인 영역을 선택적으로 실리사이징(silicising)하는 공정이 사용된다.
제4도에서, 제1도를 참고로 한 실시예 1에서 설명된 처리 단계를 사용하여, 피일드 산화물층(2)과 게이트 산화물층(3)이 제공된 실리콘 기판(1)(또는 트로프가 사용될 때 n 또는 p 트로프)위에 다결정 실리콘층(4) 및 산화층(5)을 증착시킨 후, 차후에 형성되는 폴리실리콘 부하 저항(14)의 영역을 한정하기 위한 산화물층(5)을 형성시킨 다음 게이트(24,27)의 위치를 한정하기 위해 포토레지스트 마스크(18)가 인가된다. 에칭 마스크로서 포토레지스트 마스크(18)을 사용하여 다결정 실리콘층(4)이 형성된다.
제5도에 나타낸 것과 같이, SiO2의 등각 증착과 증착된 층의 이방성 에칭-백에 의해, 측벽 절연층(19)(소위 말하는 측벽 산화물 스페이서)이 다결정 실리콘층의 구조(14) 및 (24)의 노출된 측벽을 따라 생성된다. 그후 MOS 트랜지스터 소오스/ 드레인 영역이 이방성 에칭에 의해 노출된다. 차후의 탄탈 디실리사이드 증착(27,28)에 있어서, 측벽 절연층은 부하 저항(14)과 게이트 (24)의 측벽을 따라 실리사이드 증착을 방지하고, 따라서 소오스/드레인 영역((28)하부)이 게이트 전극(24)과 절연되는 것을 보장한다. 탄탈 디실리사이드(17,27,28)의 선택적인 증착이 게이트와 단자를 형성하기 위해 산화물(5,19,2)로 씌워지지 않은 다결정 실리콘 표면에서 수행된다. 그 나머지의 모든 공정 단계는 제3도에서 설명한 바와 같은 단계로써 수행된다.

Claims (12)

  1. 단자를 가지는 트랜지스터를 포함하는 집적회로 기판에 위치하고, 상기 기판상의 상기 트랜지스터의 활성 트랜지스터 영역쪽의 피일드 산화물 영역상에 배열된 부하저항을 제조하기 위한 방법에 있어서, 피일드 산화물 영역 위 및 트랜지스터 활성 영역에 다결정 실리콘층을 제공하는 단계와, 다결정 실리콘층의 표면에 제1산화물층을 제공하는 단계와, 부하 저항에 대한 영역을 한정하도록 형성된 제1포토레지스트 마스크로 제1산화물층을 덮는 단계와, 부하 저항 영역을 한정하는 산화물층을 형성하기 위하여 제1마스크로 제1산화물층을 구성하는 단계와, 제1포토레지스트 마스크를 제거하고 내화 금속 실리사이드층을 상기 구성된 산화물층의 표면 및 트랜지스터 활성 영역의 다결정 실리콘층상에 제공하는 단계와, 부하 저항 영역 및 트랜지스터 활성 영역의 실리사이드층상에 제2산화물층을 제공하는 단계와, 트랜지스터 활성 영역 및 부하 저항 영역에 제2포토레지스트 마스크를 제공하고 상기 제2포토레지스트 마스크를 사용하여 트랜지스터 능동 영역에 단자를 형성하도록 다결정 실리콘층 및 실리사이드 층을 구성하고 부하저항 및 그것에 대한 부하저항 단자를 형성하도록 부하 저항 영역에 있는 실리사이드층 및 다결정 실리콘층을 구성하는 단계를 포함하는데, 상기 구성된 산화물은 부하 저항을 한정하기 위하여 다결정 실리콘층을 구성할 때 에칭 정지 마스크로서 사용하는 것을 특징으로 하는 부하 저항 제조 방법.
  2. 제1항에 있어서, 상기 트랜지스터는 바이폴라 트랜지스터의 단자를 포함하는 것을 특징으로 하는 부하 저항 제조 방법.
  3. 제1항에 있어서, 상기 트랜지스터 단자를 MOS 트랜지스터의 게이트를 포함하는 것을 특징으로 하는 부하 저항 제조 방법.
  4. 제1항에 있어서, 상기 부하 저항의 시트 저항은 다결정 실리콘층에 의해 설정되는 것을 특징으로 하는 부하 저항 제조 방법.
  5. 제4항에 있어서, 상기 다결정 실리콘층은 그것이 제공될 때 초기에는 도핑되지 않고 그 다음 부하 저항의 시트 저항을 설정하기 위하여 도핑되는 것을 특징으로 하는 부하 저항 제조 방법.
  6. 제4항에 있어서, 상기 다결정 실리콘층은 부하 저항의 시트 저항을 설정하기 위하여 초기에 제공될 때 도핑되는 것을 특징으로 하는 부하 저항 제조 방법.
  7. 단자를 가지는 트랜지스터를 포함하는 집적회로 기판에 위치하고, 상기 기판상의 상기 트랜지스터의 활성 트랜지스터 영역쪽의 피일드 산화물 영역상에 배열된 부하 저항을 제조하기 위한 방법에 있어서, 피일드 산화물 영역 및 트랜지스터 활성 영역상에 다결정 실리콘을을 제공하는 단계와, 다결정 실리콘층의 표면에 제1산화물층을 제공하는 단계와, 부하 저항에 대한 영역을 한정하기 위하여 모양이 이루어진 제1포토레지스트 마스크로 제1산화물층을 덮는 단계와, 부하 저항 영역을 한정하는 산화물층을 형성하기 위하여 제1마스크로 제1산화물층을 구성하는 단계와, 제1포토레지스트 마스크를 제거하고 피일드 산화물 영역상의 다결정 실리콘층, 적어도 일부분의 상기 구성된 산화물 영역, 및 활성 트랜지스터 영역상의 다결정 실리콘층상에 제2포토레지스트 마스크를 제공하고, 상기 제2포토레지스트 마스크를 사용하여 부하 저항 및 활성 트랜지스터 영역의 단자를 한정하기 위하여 상기 구성된 제1산화물층과 관련하여 다결정 실리콘층을 구성하는 단계와, 산화물을 증착함으로써, 부하 저항을 형성하는 다결정 실리콘층의 노출된 측벽을 따라 그리고 트랜지스터단자의 측벽에 측벽 산화물 스페이서를 형성하는 단계와, 상기 구성된 제1산화물층에 의해 덮혀지지 않은 부하 저항의 표면 및 활성 트랜지스터 영역에서 단자를 한정하는 다결정 실리콘층의 표면에 내화금속 실리사이드층을 증착하는 단계를 포함하는 것을 특징으로 하는 부하 저항 제조 방법.
  8. 제7항에 있어서, 상기 트랜지스터 단자는 MOS 트랜지스터의 게이트를 포함하는 것을 특징으로 하는 부하 저항 제조 방법.
  9. 제7항에 있어서, 상기 트랜지스터는 바이폴라 트랜지스터의 단자를 포함하는 것을 특징으로 하는 부하 저항 제조 방법.
  10. 제7항에 있어서, 상기 부하 저항의 시트 저항은 다결정 실리콘층에 의해 설정되는 것을 특징으로 하는 부하 저항 제조 방법.
  11. 제10항에 있어서, 상기 다결정 실리콘층은 그것이 제공될 때 초기에는 도핑되지 않고 그 다음 부하 저항의 시트 저항을 설정하기 위하여 도핑되는 것을 특징으로 하는 부하 저항 제조 방법.
  12. 제10항에 있어서, 상기 다결정 실리콘층은 초기에 제공될 때 도핑되고 부하 저항의 시트 저항을 설정하는 것을 특징으로 하는 부하 저항 제조 방법.
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