JPS6143464A - 半導体装置 - Google Patents
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- JPS6143464A JPS6143464A JP16495084A JP16495084A JPS6143464A JP S6143464 A JPS6143464 A JP S6143464A JP 16495084 A JP16495084 A JP 16495084A JP 16495084 A JP16495084 A JP 16495084A JP S6143464 A JPS6143464 A JP S6143464A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 29
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 29
- 230000001681 protective effect Effects 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 16
- 239000000758 substrate Substances 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 7
- 238000000137 annealing Methods 0.000 abstract description 5
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 8
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 7
- 229910052750 molybdenum Inorganic materials 0.000 description 7
- 239000011733 molybdenum Substances 0.000 description 7
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 7
- 238000002844 melting Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910020968 MoSi2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/452—Ohmic electrodes on AIII-BV compounds
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置に関し、特に、ＭＩＳ型半導体装置
の入出力回路に適用して効果的な半導体装置に関するも
のである。
の入出力回路に適用して効果的な半導体装置に関するも
のである。
半導体集積回路の集積度を上げるべくＭＯＳデバイスを
短チャンネル化すると、ソース、ドレイン領域は浅くす
る必要がある。しかしこれらの領域を浅くすると、高抵
抗となってしまうので、その表面にシリサイドを形成し
て低抵抗化を図っている。
短チャンネル化すると、ソース、ドレイン領域は浅くす
る必要がある。しかしこれらの領域を浅くすると、高抵
抗となってしまうので、その表面にシリサイドを形成し
て低抵抗化を図っている。
一方ＭＯ３ＦＥＴのゲート電極にも低抵抗化が要請され
、このため多結晶シリコンから必要に応じて高融点金属
シリサイドが使われるよう罠なってきている。
、このため多結晶シリコンから必要に応じて高融点金属
シリサイドが使われるよう罠なってきている。
このような半導体装置では、保護抵抗としである程度の
抵抗値を持つことが要求される入力保爬抵抗を形成する
ための半導体領域が、シリサイドを形成したこと忙より
必要以上忙低抵抗化してしまう。このため必硯な抵抗値
を確保するためには、表面忙シリサイドが形成された層
の長さを長くしなければならない。
抵抗値を持つことが要求される入力保爬抵抗を形成する
ための半導体領域が、シリサイドを形成したこと忙より
必要以上忙低抵抗化してしまう。このため必硯な抵抗値
を確保するためには、表面忙シリサイドが形成された層
の長さを長くしなければならない。
特にＶＬＳＩ化により入出力端子数が増加し、これに伴
なって入出力ゲート保護回路の個数も増加する。各ゲー
ト保護回路毎九入力保護抵抗を必要とするので、上記理
由により表面に７リサイドが形成された拡散抵抗層の占
有面積がきわめて大となって集積度を上げる妨げとなっ
ている、この点について第１図の保護抵抗Ｒとクランプ
ＭＯ８トランジスタＴとからなるゲート保護回路の等価
回路を用いて説明すると次のようである。
なって入出力ゲート保護回路の個数も増加する。各ゲー
ト保護回路毎九入力保護抵抗を必要とするので、上記理
由により表面に７リサイドが形成された拡散抵抗層の占
有面積がきわめて大となって集積度を上げる妨げとなっ
ている、この点について第１図の保護抵抗Ｒとクランプ
ＭＯ８トランジスタＴとからなるゲート保護回路の等価
回路を用いて説明すると次のようである。
すなわち、１個のゲート保護回路における保護抵抗Ｒは
通常１〜２にΩであり、ＣＭ ＯＳ論理ＶＬＳＩではそ
の保護抵抗Ｒは多結晶シリコン（シート抵抗３０Ω）で
形成し、１回路当りの占有面積は６，０００μｍ！程度
となっている。しかし、ソース、ドレイン層上に高融点
金属シリサイドを形成すると、そのシート抵抗は夫々た
とえば０．３Ω、３Ω程度となり保護抵抗Ｒとして上記
同様の抵抗値を確保するためには１回路当りの占有面積
が夫々６０，０００μｍ” 、６００，０００μｍ２と
なり、きわめて大面積となって問題である。
通常１〜２にΩであり、ＣＭ ＯＳ論理ＶＬＳＩではそ
の保護抵抗Ｒは多結晶シリコン（シート抵抗３０Ω）で
形成し、１回路当りの占有面積は６，０００μｍ！程度
となっている。しかし、ソース、ドレイン層上に高融点
金属シリサイドを形成すると、そのシート抵抗は夫々た
とえば０．３Ω、３Ω程度となり保護抵抗Ｒとして上記
同様の抵抗値を確保するためには１回路当りの占有面積
が夫々６０，０００μｍ” 、６００，０００μｍ２と
なり、きわめて大面積となって問題である。
以上のような問題点が生ずるということが本発明者によ
ってあきらかにされた。
ってあきらかにされた。
本発明の目的は、低抵抗を必要とする部分にはメタルシ
リサイドを形成し、高抵抗を必要とする部分にはメタル
シリサイドを形成しないようにした半導体装置を提供す
ることにある。
リサイドを形成し、高抵抗を必要とする部分にはメタル
シリサイドを形成しないようにした半導体装置を提供す
ることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである、 すなわち、半導体基板に形成される回路のうち、低抵抗
を必要とする部分にはメタルシリサ・イドを形成して高
性能（高速化）、高信頼性および高集積化を図り、高抵
抗を必要とする部分にはメタルシリサイドを形成せず抵
抗層としたことにより高集積化を達成するものである。
を簡単に説明すれば、下記のとおりである、 すなわち、半導体基板に形成される回路のうち、低抵抗
を必要とする部分にはメタルシリサ・イドを形成して高
性能（高速化）、高信頼性および高集積化を図り、高抵
抗を必要とする部分にはメタルシリサイドを形成せず抵
抗層としたことにより高集積化を達成するものである。
〔実施例１〕
第２図は本発明を第１図のゲート保護回路忙適用した半
導体装置の第１実施例を示す断面図であり、第３図（ａ
１〜（ｂ）は第２図の半導体装置の製造方法の一例を示
す要部工程断面図である。
導体装置の第１実施例を示す断面図であり、第３図（ａ
１〜（ｂ）は第２図の半導体装置の製造方法の一例を示
す要部工程断面図である。
！＠２図の半導体装置は次のようにして作られる。
即ち、第３図（ａｔに示すようにＰ型シリコン単結晶半
導体基板１上にフィールド酸化膜（Ｓ ｒ ０２膜）２
およびゲート酸化膜（Ｓ ＋ Ｏｔ膜）３を形成し、次
に全面にＣＶＤ法により多結晶シリコン層を形成し、低
抵抗化した後バターニング（エツチング）によりゲート
酸化Ｍ３上に多結晶シリコン＃ｊ４からなるゲート電極
を形成する。
導体基板１上にフィールド酸化膜（Ｓ ｒ ０２膜）２
およびゲート酸化膜（Ｓ ＋ Ｏｔ膜）３を形成し、次
に全面にＣＶＤ法により多結晶シリコン層を形成し、低
抵抗化した後バターニング（エツチング）によりゲート
酸化Ｍ３上に多結晶シリコン＃ｊ４からなるゲート電極
を形成する。
この後、ゲート電極４をマスクとして、半導体基板１表
面にＮ形不純物としてのリンをイオン打込み釦より導入
する。これをアニールしてＮ−型半導体領域６を形成す
る。
面にＮ形不純物としてのリンをイオン打込み釦より導入
する。これをアニールしてＮ−型半導体領域６を形成す
る。
次に、全面ＫＣＶＤにより５ｉ０２膜を形成し、これを
リアクティブイオンエツチング（Ｒ４Ｅ）によりエッチ
することによって、ゲート電極４０両側にサイドウオー
ル５を形成する。引き続きゲート絶縁膜３もエツチング
され、半導体基板１表面を露出させる。サイドウオール
５は、Ｎ＋型半導体領域形成のマスクとしておよびメタ
ルシリサイド層形成の際のマスク合せ余裕を省略するた
めのマスクとして働く。
リアクティブイオンエツチング（Ｒ４Ｅ）によりエッチ
することによって、ゲート電極４０両側にサイドウオー
ル５を形成する。引き続きゲート絶縁膜３もエツチング
され、半導体基板１表面を露出させる。サイドウオール
５は、Ｎ＋型半導体領域形成のマスクとしておよびメタ
ルシリサイド層形成の際のマスク合せ余裕を省略するた
めのマスクとして働く。
第３図（ａｔに示す工程の後に、全面にＣＶＤによりＳ
ｉ ０２ Ｍ ７を形成し、さらにこの上にレジスト
膜からなるマスク８を第３図（ｂｌに示すように、形成
する。マスク８の一端はサイドウオール５上に位置して
いればよく、位置合せ余裕を少略できる。
ｉ ０２ Ｍ ７を形成し、さらにこの上にレジスト
膜からなるマスク８を第３図（ｂｌに示すように、形成
する。マスク８の一端はサイドウオール５上に位置して
いればよく、位置合せ余裕を少略できる。
マスク８を用いてＳ ＋ ０２ 膜７を選択的にエツチ
ング忙より除去しマスク６ａを形成する。マスク６ａは
抵抗として用いたい部分を、後の工程で表面にメタルシ
リサイド層が形成されないように、選択的に覆う。この
後、全面に高融点金属、たとえばモリブデン、Ｉ＃９を
スパック法により、第３図（ｃ）Ｋ示すように形成する
。この状態で全面にＮ型不純物であるヒ素をイオン打込
みする。これにより、前記第３図（ａ）Ｋ示す工程で基
板１が露出した領域にはモリブデン層９を透過してヒ素
イオンが導入される。
ング忙より除去しマスク６ａを形成する。マスク６ａは
抵抗として用いたい部分を、後の工程で表面にメタルシ
リサイド層が形成されないように、選択的に覆う。この
後、全面に高融点金属、たとえばモリブデン、Ｉ＃９を
スパック法により、第３図（ｃ）Ｋ示すように形成する
。この状態で全面にＮ型不純物であるヒ素をイオン打込
みする。これにより、前記第３図（ａ）Ｋ示す工程で基
板１が露出した領域にはモリブデン層９を透過してヒ素
イオンが導入される。
第３図（ｄｌｌｃ示すように、アニールによってモリブ
デンシリサイド層９ａおよびＮ 型半導体領域１０を形
成する。アニールによって、半導体基板１と直接液する
モリブデンはシリサイド化し、この領域にのみ選択的に
モリブデンシリサイド層９“ａが形成される。Ｓｉ０ｇ
膜上のモリブデンはシリサイド化しない。なお、ゲート
電極４上にもモリブデンシリサイド層９ａが同時に形成
される。この後、モリブデンとモリブデンシリサイドの
エツチング反応性の差異を利用して、モリブデン層のみ
を選択的に除去する。アニールによってイオン打込みさ
れたヒ素が拡散されＮ＋型牛導体領域１０が形成される
。モリブデンシリサイド／ｌｉｉ ９ ａとＮ＋型半導
体領域１０とは同一のマスクによりその位置が決定され
ろ。
デンシリサイド層９ａおよびＮ 型半導体領域１０を形
成する。アニールによって、半導体基板１と直接液する
モリブデンはシリサイド化し、この領域にのみ選択的に
モリブデンシリサイド層９“ａが形成される。Ｓｉ０ｇ
膜上のモリブデンはシリサイド化しない。なお、ゲート
電極４上にもモリブデンシリサイド層９ａが同時に形成
される。この後、モリブデンとモリブデンシリサイドの
エツチング反応性の差異を利用して、モリブデン層のみ
を選択的に除去する。アニールによってイオン打込みさ
れたヒ素が拡散されＮ＋型牛導体領域１０が形成される
。モリブデンシリサイド／ｌｉｉ ９ ａとＮ＋型半導
体領域１０とは同一のマスクによりその位置が決定され
ろ。
この後全面ＫＣＶＤにより５ｉｎ２膜１４を形成する。
更にコンタクトホールのエツチング形成、アルミニウム
配線膜１５を形成し、第２図の如くクランプＭＯ５トラ
ンジスタＴと保護抵抗Ｒからなる第１図のゲート保護回
路をシリコン基板１上・に構成することができる。コン
タクトホール形成にあたっては、マスク合せ余裕を必要
としない。
配線膜１５を形成し、第２図の如くクランプＭＯ５トラ
ンジスタＴと保護抵抗Ｒからなる第１図のゲート保護回
路をシリコン基板１上・に構成することができる。コン
タクトホール形成にあたっては、マスク合せ余裕を必要
としない。
このように、ＭＯ８ＶＬＳＩやＭＯ３ＬＳＩのゲートア
レー等の入出力側の各ゲート保護回路を第２図の如く構
成すると、ＭＯＳデバイスを短チャンネル化してもソー
ス、ドレイン領域となるＮ＋型半導体領域１０は表面に
シリサイド（ＭｏＳｉｔ）が形成されることにより低抵
抗化する。従って、集積度を一層上げると共に、動作速
度が一層速くなり、高性能、高信頼性を図ることができ
る。
レー等の入出力側の各ゲート保護回路を第２図の如く構
成すると、ＭＯＳデバイスを短チャンネル化してもソー
ス、ドレイン領域となるＮ＋型半導体領域１０は表面に
シリサイド（ＭｏＳｉｔ）が形成されることにより低抵
抗化する。従って、集積度を一層上げると共に、動作速
度が一層速くなり、高性能、高信頼性を図ることができ
る。
更に保護抵抗Ｒを従来通り表面をシリサイド化しないＮ
−型領域６によって構成したため、表面をシリサイド化
した場合よりもＮ−型領域６の長さを短くすることがで
き、高集積化を図ることができる。特に集積度の向上に
伴ないＣＭＯ８論理ＶＬＳＩやＭＯ３ＬＳＩなどのゲー
トアレーでは多数の入出力保護回路（ゲート保護回路）
が必要となり、そのため入出力保護回路の占める面積割
合が非常に大きくなるが、前述したようにＭＯＳデバイ
スのソース、ドレイン領域の表面なシリサイド化したり
、高抵抗層であるＮ−型領域６０表面をシリサイド化し
ないことにより入出力保護回路の占有面積が低減され、
ＶＬＳＩやＬＳＩのチップサイズの低減を図ることがで
き、全体として高性能（高速化）、高信頼性、高集積を
確保することができる。
−型領域６によって構成したため、表面をシリサイド化
した場合よりもＮ−型領域６の長さを短くすることがで
き、高集積化を図ることができる。特に集積度の向上に
伴ないＣＭＯ８論理ＶＬＳＩやＭＯ３ＬＳＩなどのゲー
トアレーでは多数の入出力保護回路（ゲート保護回路）
が必要となり、そのため入出力保護回路の占める面積割
合が非常に大きくなるが、前述したようにＭＯＳデバイ
スのソース、ドレイン領域の表面なシリサイド化したり
、高抵抗層であるＮ−型領域６０表面をシリサイド化し
ないことにより入出力保護回路の占有面積が低減され、
ＶＬＳＩやＬＳＩのチップサイズの低減を図ることがで
き、全体として高性能（高速化）、高信頼性、高集積を
確保することができる。
〔実施例２〕
第４図は本発明を第１図のゲート保護回路に適用した半
導体装置の第２実施例を示す。
導体装置の第２実施例を示す。
この実施例はフィールド絶縁膜２上に多結晶シリコン層
を形成し、これを第１図の入力保護抵抗Ｒとして用いた
場合の例である。
を形成し、これを第１図の入力保護抵抗Ｒとして用いた
場合の例である。
−第４図の半導体装置は次のようにして作られる。
まず実施例１と同様にして半導体基板１上に、フィール
ド絶縁膜２．ゲート絶縁膜３を形成した後、全面にリン
を導入した多結晶シリコン層４およびＳｉｎ、膜１６を
形成する。次に多結晶シリコン層４を選択的に除去し、
抵抗となる部分４ａとゲート電極となる部分４ｂとを残
す。部分４ａおよび４ｂ上にはＳｉｎ、膜１Ｇが残され
ている。次に第３図（ａｌに示すようにサイドウオール
５．Ｎ−型半導体領域６を形成する。この工程前または
後に部分４ｂ上のＳｉｎ、膜１６は除去する。次に第５
図［ａｌＫ示すようにモリブデン膜９を形成する。
ド絶縁膜２．ゲート絶縁膜３を形成した後、全面にリン
を導入した多結晶シリコン層４およびＳｉｎ、膜１６を
形成する。次に多結晶シリコン層４を選択的に除去し、
抵抗となる部分４ａとゲート電極となる部分４ｂとを残
す。部分４ａおよび４ｂ上にはＳｉｎ、膜１Ｇが残され
ている。次に第３図（ａｌに示すようにサイドウオール
５．Ｎ−型半導体領域６を形成する。この工程前または
後に部分４ｂ上のＳｉｎ、膜１６は除去する。次に第５
図［ａｌＫ示すようにモリブデン膜９を形成する。
次に、実施例１と同様にして、モリブデンシリサイド層
９ａ、Ｎ 型半導体領域ｌＯを形成する。
９ａ、Ｎ 型半導体領域ｌＯを形成する。
このとき、第５図（ｂｌに示すように、入力保護抵抗Ｒ
として用いられる多結晶シリコン層４ａ上は５ｉＯ１膜
１６によって覆われているので、シリサイド化されない
。
として用いられる多結晶シリコン層４ａ上は５ｉＯ１膜
１６によって覆われているので、シリサイド化されない
。
このようにＭＯ８型半導体集積回路の入出力保護回路で
ある各ゲート保護回路を第４図の如く構成すると、ＭＯ
Ｓデバイスを短チャンネル化しても、ゲート５および高
抵抗の浅いソース、ドレイン領域２３．２４の表面にシ
リサイド膜２２ａが形成されることにより低抵抗化する
。従って集積度を一層向上させることができろと共に、
動作速度が一層速くなり高性能、高信頼性を図ることが
できる。更に保護抵抗Ｒを従来通りシリサイド化しない
で多結晶シリコンｉ４ａによって構成したため、シリサ
イドや高融点金属を用いた場合に比べて占有面積の低減
効果が非常に大きい。たとえばＲ＝ＩＫΩとし、配線パ
ターンのライン巾Ｌ／ライン間のスペース巾５＝１０μ
ｍ ７１０μｍとした場合のゲート保護抵抗Ｒの占有面
積は、多結晶シリコンｉ４ａでは８０μｍ０であるのに
対しクリサイドや高融点金属を用いた場合では夫々２５
０μｍ０．８００μｍ０であり、多結晶シリコンを用い
ると占有面積がきわめて小さくてすむことが判る、従っ
て多結晶シリコン層４ａの表面をシリサイド化した場合
よりも多結晶シリコン層４ａの長さを短くすることがで
き、高集積化を図ることができる。
ある各ゲート保護回路を第４図の如く構成すると、ＭＯ
Ｓデバイスを短チャンネル化しても、ゲート５および高
抵抗の浅いソース、ドレイン領域２３．２４の表面にシ
リサイド膜２２ａが形成されることにより低抵抗化する
。従って集積度を一層向上させることができろと共に、
動作速度が一層速くなり高性能、高信頼性を図ることが
できる。更に保護抵抗Ｒを従来通りシリサイド化しない
で多結晶シリコンｉ４ａによって構成したため、シリサ
イドや高融点金属を用いた場合に比べて占有面積の低減
効果が非常に大きい。たとえばＲ＝ＩＫΩとし、配線パ
ターンのライン巾Ｌ／ライン間のスペース巾５＝１０μ
ｍ ７１０μｍとした場合のゲート保護抵抗Ｒの占有面
積は、多結晶シリコンｉ４ａでは８０μｍ０であるのに
対しクリサイドや高融点金属を用いた場合では夫々２５
０μｍ０．８００μｍ０であり、多結晶シリコンを用い
ると占有面積がきわめて小さくてすむことが判る、従っ
て多結晶シリコン層４ａの表面をシリサイド化した場合
よりも多結晶シリコン層４ａの長さを短くすることがで
き、高集積化を図ることができる。
特に集積度の向上に伴ない、ＣＭＯ８論理ＶＬＳＩやＭ
Ｏ８ＬＳＩなどのゲートアレーでは多くの入出力保護回
路（ゲート保護回路）が必要となり、そのため入出力保
護回路の占める面積割合が非常に大きくなるが、各ゲー
ト保護回路を第４図の如く構成すると前述したようにゲ
ート保護回路の占有面積が低減され、ＶＬＳＩやＬＳＩ
のチ。
Ｏ８ＬＳＩなどのゲートアレーでは多くの入出力保護回
路（ゲート保護回路）が必要となり、そのため入出力保
護回路の占める面積割合が非常に大きくなるが、各ゲー
ト保護回路を第４図の如く構成すると前述したようにゲ
ート保護回路の占有面積が低減され、ＶＬＳＩやＬＳＩ
のチ。
プサイズの低減を図ることができ、全体として高性能（
高速化）、高信頼性、高集積を確保することができる。
高速化）、高信頼性、高集積を確保することができる。
シリサイドプロセスによりＭＯＳデバイスのゲート、ソ
ース、ドレインの如き低抵抗を必要とする部分には必要
に応じシリサイドを形成したことにより高性能（高速度
化）、高集積、高信頼性を図ることができ、また前記シ
リサイドプロセスにより高抵抗を必要とする部分にはシ
リティドを形成せず従来通りとしたこと忙より高集積化
を図ることができる。従ッテＭＯＳ ＶＬ Ｓ Ｉ’や
ＭＯ８ＬＳ■などＭＯ３型半導体集積回路に適用して、
高集積（チップサイズの低減）、高性能（高速化）、高
信頼性を一層図ることができる。
ース、ドレインの如き低抵抗を必要とする部分には必要
に応じシリサイドを形成したことにより高性能（高速度
化）、高集積、高信頼性を図ることができ、また前記シ
リサイドプロセスにより高抵抗を必要とする部分にはシ
リティドを形成せず従来通りとしたこと忙より高集積化
を図ることができる。従ッテＭＯＳ ＶＬ Ｓ Ｉ’や
ＭＯ８ＬＳ■などＭＯ３型半導体集積回路に適用して、
高集積（チップサイズの低減）、高性能（高速化）、高
信頼性を一層図ることができる。
以上本発明者によってなされた発明を実施例にも、すき
具体的、説明いが、本発明。工よ記え施
１・例に限定されるものではなく、その賛旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。た
とえばＮチャンネルＭＯＳデバイスについて適用してい
るが、ＰチャンネルＭＯＳデバイスでも同様に適用でき
るし、シリサイドｇ ９ ａ ＋２２ａはＭｏＳｉ２
以外のＴｉ 、Ｗ、Ｔａなどの高融点金属のシリサイド
で代替してもよい。
具体的、説明いが、本発明。工よ記え施
１・例に限定されるものではなく、その賛旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。た
とえばＮチャンネルＭＯＳデバイスについて適用してい
るが、ＰチャンネルＭＯＳデバイスでも同様に適用でき
るし、シリサイドｇ ９ ａ ＋２２ａはＭｏＳｉ２
以外のＴｉ 、Ｗ、Ｔａなどの高融点金属のシリサイド
で代替してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯ３ＶＬＳＩやＭ
Ｏ８ＬＳＩなどの入出力保護回路（ゲート保護回路）に
適用した場合につし・て説明したが、それに限定されろ
ことなく、ＣＭＯ３論理回路（たとえばＣＭＯ５論理Ｖ
ＬＳＩ）やＣＭＯＳメモリ回路などのＭＯＳディジタル
ＩＣなど半導体集積回路全般に適用できる。
をその背景となった利用分野であるＭＯ３ＶＬＳＩやＭ
Ｏ８ＬＳＩなどの入出力保護回路（ゲート保護回路）に
適用した場合につし・て説明したが、それに限定されろ
ことなく、ＣＭＯ３論理回路（たとえばＣＭＯ５論理Ｖ
ＬＳＩ）やＣＭＯＳメモリ回路などのＭＯＳディジタル
ＩＣなど半導体集積回路全般に適用できる。
第１図はゲート保護回路の等価回路図、第２図は本発明
をゲート保護回路に適用した半導体装置の第１実施例を
示す断面図、 第３図（ａｔ〜（ｄｌは第２図の半導体装置の製造方法
の一例を示す要部工程断面図、 第４図は本発明をゲート保護回路に適用した半導体装置
の第２実施例を示す断面図、 第５図（ａｌ、 ［ｂｌは第４図の半導体装置の製造方
法の一例を示す要部工程断面図である。 Ｔ・・・クランプＭＯ３トランジスタ、Ｒ・・・保護抵
抗、１・・・シリコン基板、４ａ・・・多結晶シリコン
層、５・・・ゲート、９ａ、２２ａ・・・モリブデンシ
リサイド膜、１０ｂ・・・拡散層、１２．２３・・・ソ
ース領域、１３．２４・・・ドレイン領域。 第 １ １ に 第 ２ 図 第 ３ 図 第 ３ 図 （ｂ） 第 ５ Ｅ （ｂ）
をゲート保護回路に適用した半導体装置の第１実施例を
示す断面図、 第３図（ａｔ〜（ｄｌは第２図の半導体装置の製造方法
の一例を示す要部工程断面図、 第４図は本発明をゲート保護回路に適用した半導体装置
の第２実施例を示す断面図、 第５図（ａｌ、 ［ｂｌは第４図の半導体装置の製造方
法の一例を示す要部工程断面図である。 Ｔ・・・クランプＭＯ３トランジスタ、Ｒ・・・保護抵
抗、１・・・シリコン基板、４ａ・・・多結晶シリコン
層、５・・・ゲート、９ａ、２２ａ・・・モリブデンシ
リサイド膜、１０ｂ・・・拡散層、１２．２３・・・ソ
ース領域、１３．２４・・・ドレイン領域。 第 １ １ に 第 ２ 図 第 ３ 図 第 ３ 図 （ｂ） 第 ５ Ｅ （ｂ）
Claims (1)
- 【特許請求の範囲】 １、低抵抗を必要とする部分にシリサイドを形成し、か
つ高抵抗を必要とする部分にシリサイドを形成しない構
成としたことを特徴とする半導体装置。 ２、前記低抵抗を必要とする部分としてＭＯＳトランジ
スタのゲート、ソースおよびドレインの少なくともいず
れかに適用してなる特許請求の範囲第１項記載の半導体
装置。 ３、前記高抵抗を必要とする部分として保護抵抗に適用
してなる特許請求の範囲第１項記載の半導体装置。 ４、前記高抵抗を必要とする部分を多結晶シリコン層あ
るいは拡散層で形成してなる特許請求の範囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16495084A JPS6143464A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16495084A JPS6143464A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143464A true JPS6143464A (ja) | 1986-03-03 |
Family
ID=15802938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16495084A Pending JPS6143464A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143464A (ja) |
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141349A (ja) * | 1986-11-18 | 1988-06-13 | シーメンス、アクチエンゲゼルシヤフト | 集積半導体回路とその製造方法 |
| JPS63148657A (ja) * | 1986-12-12 | 1988-06-21 | Nec Corp | 半導体装置の製造方法 |
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| US7538397B2 (en) | 2004-07-22 | 2009-05-26 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
-
1984
- 1984-08-08 JP JP16495084A patent/JPS6143464A/ja active Pending
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