JPS63204638A - Ｍｏｓ型半導体集積回路装置 - Google Patents
Ｍｏｓ型半導体集積回路装置Info
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- JPS63204638A JPS63204638A JP62036953A JP3695387A JPS63204638A JP S63204638 A JPS63204638 A JP S63204638A JP 62036953 A JP62036953 A JP 62036953A JP 3695387 A JP3695387 A JP 3695387A JP S63204638 A JPS63204638 A JP S63204638A
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭ ＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ
１ｃｏｎｄｕｃｔｏｒ）型半導体集積回路装置に関し、
特に多結晶シリコン配線や不純物拡散層に高融点金属シ
リサイド技術を利用したＭＯＳ型半導体集積回路装置に
関する。
１ｃｏｎｄｕｃｔｏｒ）型半導体集積回路装置に関し、
特に多結晶シリコン配線や不純物拡散層に高融点金属シ
リサイド技術を利用したＭＯＳ型半導体集積回路装置に
関する。
従来のＭＯＳ型半導体集積回路装置において、素子の微
細化が進むにつれてゲート電極を構成する多結晶シリコ
ン配線やソース・ドレイン領域を構成する不純物拡散層
の寄生抵抗が無視できなくなっている。例えば、この寄
生抵抗はＭｏＳトランジスタのスイッチングスピードを
劣化させるものであり、電気的特性上からも好ましいも
のではない。
細化が進むにつれてゲート電極を構成する多結晶シリコ
ン配線やソース・ドレイン領域を構成する不純物拡散層
の寄生抵抗が無視できなくなっている。例えば、この寄
生抵抗はＭｏＳトランジスタのスイッチングスピードを
劣化させるものであり、電気的特性上からも好ましいも
のではない。
かかる寄生抵抗を低減する技術としては、多結晶シリコ
ン配線層や不純物拡散層の表面に高融点金属シリサイド
層を形成し、これら多結晶シリコン配線層や不純物拡散
層の面積抵抗を下げることが考えられている。この技術
は、従来のプロセス技術を大幅に修正する事なく実現で
きるという点で非常に有利である。
ン配線層や不純物拡散層の表面に高融点金属シリサイド
層を形成し、これら多結晶シリコン配線層や不純物拡散
層の面積抵抗を下げることが考えられている。この技術
は、従来のプロセス技術を大幅に修正する事なく実現で
きるという点で非常に有利である。
しかしながら、上述した従来の構造はＭＯＳ型半導体集
積回路装置中の全ての多結晶シリコン配線および不純物
拡散層の表面に高融点金属シリサイド層を形成し、面積
抵抗を例えば面積あたり５Ω程度に下げてしまう。従っ
て、高抵抗を必要とする場合、例えば入力ゲート保護用
抵抗やアナログ回路等で使われるフィルター用抵抗など
を実現する場合には、平面パターン上の長さと幅の比を
大きくとる必要が生じ、結果的に面積が大きくなってし
まい集績度の点で劣ってしまうという欠点がある。
積回路装置中の全ての多結晶シリコン配線および不純物
拡散層の表面に高融点金属シリサイド層を形成し、面積
抵抗を例えば面積あたり５Ω程度に下げてしまう。従っ
て、高抵抗を必要とする場合、例えば入力ゲート保護用
抵抗やアナログ回路等で使われるフィルター用抵抗など
を実現する場合には、平面パターン上の長さと幅の比を
大きくとる必要が生じ、結果的に面積が大きくなってし
まい集績度の点で劣ってしまうという欠点がある。
本発明の目的は低抵抗および高抵抗の双方を必要とする
回路素子を実現し寄生抵抗なども少ない高集積度のＭＯ
Ｓ型半導体集積回路装置を提供することにある。
回路素子を実現し寄生抵抗なども少ない高集積度のＭＯ
Ｓ型半導体集積回路装置を提供することにある。
本発明のＭＯＳ型半導体集積回路装置は、半導体シリコ
ン基板上において、表面に共に高融点金属シリサイド層
を持つ多結晶シリコン配線と不純物拡散層とを有すると
共に、表面に共に高融点金属シリサイド層を持たない多
結晶シリコン配線と不純物拡散層の少なくとも一方とを
有するように構成される。
ン基板上において、表面に共に高融点金属シリサイド層
を持つ多結晶シリコン配線と不純物拡散層とを有すると
共に、表面に共に高融点金属シリサイド層を持たない多
結晶シリコン配線と不純物拡散層の少なくとも一方とを
有するように構成される。
従って、高抵抗を必要とするアナログ回路の抵抗や入力
ゲート保護抵抗等には、表面に高融点金属シリサイド層
が形成されない多結晶シリコン配線または不純物拡散層
を用いて解決し、高速動作を要求される内部ＭＯ３型ト
ランジスタ等には表面に高融点金属シリサイド層が形成
された多結晶シリコンゲートやソース・トレイン不純物
拡散層を用いて解決することにより、高集積で高性能の
ＭＯＳ型半導体集積回路装置が実現できる。
ゲート保護抵抗等には、表面に高融点金属シリサイド層
が形成されない多結晶シリコン配線または不純物拡散層
を用いて解決し、高速動作を要求される内部ＭＯ３型ト
ランジスタ等には表面に高融点金属シリサイド層が形成
された多結晶シリコンゲートやソース・トレイン不純物
拡散層を用いて解決することにより、高集積で高性能の
ＭＯＳ型半導体集積回路装置が実現できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すＭＯ３型トランジ
スタの断面図である。
スタの断面図である。
第１図に示すように、Ｐ型シリコン基板１上にＮチャン
ネル型ＭＯＳトランジスタを構成するＮ型ソース・ドレ
イン２とゲート酸化膜５を介して多結晶シリコンゲート
６とが形成される。これらの表面には高融点金属シリサ
イド層８がそれぞれ形成され、その面積抵抗は、例えば
面積当り５Ω程度となっている。従って、このＭＯ３型
トランジスタは寄生抵抗が少なく高速動作が折能な優れ
た電気特性を有する。
ネル型ＭＯＳトランジスタを構成するＮ型ソース・ドレ
イン２とゲート酸化膜５を介して多結晶シリコンゲート
６とが形成される。これらの表面には高融点金属シリサ
イド層８がそれぞれ形成され、その面積抵抗は、例えば
面積当り５Ω程度となっている。従って、このＭＯ３型
トランジスタは寄生抵抗が少なく高速動作が折能な優れ
た電気特性を有する。
また、Ｎ型拡散抵抗３およびフィールド酸化膜４上に形
成された多結晶シリコン抵抗７上には高融点金属シリサ
イド層を形成しない。従って、Ｎ型拡散抵抗３および多
結晶シリコン抵抗７の面積抵抗は例えば面積当り５０Ω
の高い値を示し、高抵抗を必要とする回路素子でも少な
い面積で実現する事ができる。
成された多結晶シリコン抵抗７上には高融点金属シリサ
イド層を形成しない。従って、Ｎ型拡散抵抗３および多
結晶シリコン抵抗７の面積抵抗は例えば面積当り５０Ω
の高い値を示し、高抵抗を必要とする回路素子でも少な
い面積で実現する事ができる。
一方、これらの素子を製造面からみると、多結晶シリコ
ンゲート６と多結晶シリコン抵抗７は同一の層として形
成でき、またＮ型ソース・ドレイン２とＮ型拡散抵抗３
とは同一の層のして形成できるので、従来技術に比べて
製造上著しく複雑になったり、大幅な製造プロセスを変
更するという必要はない。
ンゲート６と多結晶シリコン抵抗７は同一の層として形
成でき、またＮ型ソース・ドレイン２とＮ型拡散抵抗３
とは同一の層のして形成できるので、従来技術に比べて
製造上著しく複雑になったり、大幅な製造プロセスを変
更するという必要はない。
また、多結晶シリコン抵抗７およびＮ型拡散抵抗３はイ
オン注入や熱拡散等によりリン（Ｐ）。
オン注入や熱拡散等によりリン（Ｐ）。
ヒ素（Ａｓ）等の不純物を導入する事により通常面積あ
たり１０〜１００Ω程度の面積抵抗が実現できる。これ
に対し表面に高融点金属シリサイド層８を有する多結晶
シリコンゲート６とＮ型ソース・ドレイン２は高融点金
属等としてタングステン（Ｗ）、モリブデン（Ｍｏ）、
チタン（Ｔｉ）。
たり１０〜１００Ω程度の面積抵抗が実現できる。これ
に対し表面に高融点金属シリサイド層８を有する多結晶
シリコンゲート６とＮ型ソース・ドレイン２は高融点金
属等としてタングステン（Ｗ）、モリブデン（Ｍｏ）、
チタン（Ｔｉ）。
白金（Ｐｔ）等を使用する事により面積抵抗を面積あた
り１〜１０Ω程度にまで低減することができる。
り１〜１０Ω程度にまで低減することができる。
なお、この第一の実施例ではＰ型シリコン基板上にＮチ
ャンネル型ＭＯ８トランジスタ回路を形成する例につい
て述べたが、この他にもＰチャンネル型ＭＯ８トランジ
スタ回路や相補型ＭＯＳトランジスタ回路、さらにはバ
イポーラトランジスタとＭＯＳ型トランジスタを混在さ
せた回路にも適用可能である。
ャンネル型ＭＯ８トランジスタ回路を形成する例につい
て述べたが、この他にもＰチャンネル型ＭＯ８トランジ
スタ回路や相補型ＭＯＳトランジスタ回路、さらにはバ
イポーラトランジスタとＭＯＳ型トランジスタを混在さ
せた回路にも適用可能である。
第２図は本発明の第二の実施例を説明するための等価回
路図であり、この実施例は相補型ＭＯ３（以下ＣＭＯ８
と記す）トランジスタ回路の入力保護回路に適用した例
である。
路図であり、この実施例は相補型ＭＯ３（以下ＣＭＯ８
と記す）トランジスタ回路の入力保護回路に適用した例
である。
第２図に示すように、入力端子１１はＣＭＯＳトランジ
スタ回路装置の入力端子である。この端子１１は静電気
等により発生する高電圧から内部素子であるＰチャンネ
ルＭＯ３トランジスタ１７やＮチャンネルＭＯ３トラン
ジスタ１８を保護する為に構成された多結晶シリコン抵
抗１２とＮ型拡散抵抗１３とこのＮ型拡散抵抗１３によ
って寄生的に形成されるゲート保護用ダイオード１４と
から成る入力保護回路に接続される。
スタ回路装置の入力端子である。この端子１１は静電気
等により発生する高電圧から内部素子であるＰチャンネ
ルＭＯ３トランジスタ１７やＮチャンネルＭＯ３トラン
ジスタ１８を保護する為に構成された多結晶シリコン抵
抗１２とＮ型拡散抵抗１３とこのＮ型拡散抵抗１３によ
って寄生的に形成されるゲート保護用ダイオード１４と
から成る入力保護回路に接続される。
ここで内部素子であり、電源端子１６に接続されるＰチ
ャンネルトランジスタ１７と接地端子１５に接続される
Ｎチャンネルトランジスタ１８とは、この両トランジス
タで構成されるインバーターを高速動作させるために表
面に高融点金属シリサイド層を有する多結晶シリコゲー
トおよびソース・ドレイン拡散層により形成されている
。
ャンネルトランジスタ１７と接地端子１５に接続される
Ｎチャンネルトランジスタ１８とは、この両トランジス
タで構成されるインバーターを高速動作させるために表
面に高融点金属シリサイド層を有する多結晶シリコゲー
トおよびソース・ドレイン拡散層により形成されている
。
一方、入力保護回路を構成する多結晶シリコン抵抗１２
およびＮ型拡散抵抗１３は表面に高融点金属シリサイド
層のない多結晶シリコン配線およびＮ型不純物拡散層に
より形成されている。なお、出力端子１９は前記Ｐチャ
ンネルおよびＮチャンネルＭＯＳトランジスタ１７．１
８の間に接続される。
およびＮ型拡散抵抗１３は表面に高融点金属シリサイド
層のない多結晶シリコン配線およびＮ型不純物拡散層に
より形成されている。なお、出力端子１９は前記Ｐチャ
ンネルおよびＮチャンネルＭＯＳトランジスタ１７．１
８の間に接続される。
通常、入力保護回路の抵抗としては１〜３にΩ程度の抵
抗値が必要であるが、本実施例の様な構成をとれば、例
えはＩＫΩの抵抗値を実現するのに、面積あたり５０Ω
の面積抵抗を有する多結晶シリコン配線を使用すれば幅
１０μｍの場合長さ２００μｍで達成することができる
。しかしながら、これを表面に高融点金属シリサイド層
を有する面積抵抗５Ωの多結晶シリコン配線で実現する
ためには、同じ幅１０μｍで長さ２龍を必要とする。か
かる長さでは、入力保護回路に広大な面積を必要とする
ことになる。
抗値が必要であるが、本実施例の様な構成をとれば、例
えはＩＫΩの抵抗値を実現するのに、面積あたり５０Ω
の面積抵抗を有する多結晶シリコン配線を使用すれば幅
１０μｍの場合長さ２００μｍで達成することができる
。しかしながら、これを表面に高融点金属シリサイド層
を有する面積抵抗５Ωの多結晶シリコン配線で実現する
ためには、同じ幅１０μｍで長さ２龍を必要とする。か
かる長さでは、入力保護回路に広大な面積を必要とする
ことになる。
従って、上述したかかる構造を採用する事により、小面
積で入力保護回路を構成でき、しかも内部素子は寄生抵
抗の少ない且つ高速動作が可能なＣＭＯ８ＭＯＳ型トラ
ンジスタ回路することができる。
積で入力保護回路を構成でき、しかも内部素子は寄生抵
抗の少ない且つ高速動作が可能なＣＭＯ８ＭＯＳ型トラ
ンジスタ回路することができる。
また、この第二の実施例では入力保護回路についてのみ
説明したが、この他にもアナログ回路等で高抵抗を必要
とする様な場合、例えばアクティブフィルター用の抵抗
や各種増幅器のバイアス回路用抵抗等においても同様な
効果を発揮することができる。
説明したが、この他にもアナログ回路等で高抵抗を必要
とする様な場合、例えばアクティブフィルター用の抵抗
や各種増幅器のバイアス回路用抵抗等においても同様な
効果を発揮することができる。
以上説明したように、本発明によれば高抵抗を必要とす
るような回路素子を少ない面積で実現できるとともに、
高速動作の要求に対応できる寄生抵抗の少ないＭＯＳ型
トランジスタを実現でき、電気的特性および集積度の両
面において優れたＭＯ８型半導体集積回路装置を得られ
る効果がある。
るような回路素子を少ない面積で実現できるとともに、
高速動作の要求に対応できる寄生抵抗の少ないＭＯＳ型
トランジスタを実現でき、電気的特性および集積度の両
面において優れたＭＯ８型半導体集積回路装置を得られ
る効果がある。
第１図は本発明の第一の実施例を示すＭＯＳ型素子の断
面図、第２図は本発明の第二の実施例を説明するための
ＭＯＳ型素子の等価回路図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型ソース・ドレ
イン、３・・・Ｎ型拡散抵抗、４・・・フィールド酸化
膜、５・・・ゲート酸化膜、６・・・多結晶シリコンゲ
ート、７・・・多結晶シリコン抵抗、８・・・高融点金
属シリサイド層、１１・・・入力端子、１２・・・ゲー
ト保護膜用多結晶シリコン抵抗、１３・・・Ｎ型拡散抵
抗、１４・・・ゲート保護用ダイオード、１５・・・接
地端子、１６・・・電源端子、１７・・・Ｐチャンネル
ＭＯ３トランジスタ、１８・・・ＮチャンネルＭＯＳト
ランジスタ、１９・・・出力端子。 代理人 弁理士 内 原 昔、′１、（ｒ・。
面図、第２図は本発明の第二の実施例を説明するための
ＭＯＳ型素子の等価回路図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型ソース・ドレ
イン、３・・・Ｎ型拡散抵抗、４・・・フィールド酸化
膜、５・・・ゲート酸化膜、６・・・多結晶シリコンゲ
ート、７・・・多結晶シリコン抵抗、８・・・高融点金
属シリサイド層、１１・・・入力端子、１２・・・ゲー
ト保護膜用多結晶シリコン抵抗、１３・・・Ｎ型拡散抵
抗、１４・・・ゲート保護用ダイオード、１５・・・接
地端子、１６・・・電源端子、１７・・・Ｐチャンネル
ＭＯ３トランジスタ、１８・・・ＮチャンネルＭＯＳト
ランジスタ、１９・・・出力端子。 代理人 弁理士 内 原 昔、′１、（ｒ・。
Claims (1)
- 【特許請求の範囲】 １、半導体シリコン基板上において、表面に高融点金属
シリサイド層が形成された多結晶シリコン配線と、表面
に高融点金属シリサイド層が形成された不純物拡散層と
、表面に高融点金属シリサイド層が形成されない多結晶
シリコン配線および表面に高融点金属シリサイド層が形
成されない不純物拡散層のすくなくとも一方とを有する
ことを特徴とするＭＯＳ型半導体集積回路装置。 ２、高融点金属シリサイド層が半導体回路を構成するＭ
ＯＳトランジスタのソース・ドレイン上および多結晶シ
リコンゲート電極上にのみ形成されている特許請求の範
囲第１項に記載のＭＯＳ型半導体集積回路装置。 ３、高融点金属シリサイド層が半導体回路を構成するＭ
ＯＳトランジスタのソース・ドレイン上および多結晶シ
リコンゲート電極上に形成され、入力保護用多結晶シリ
コン抵抗の上には形成されない特許請求の範囲第１項記
載のＭＯＳ型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036953A JPS63204638A (ja) | 1987-02-19 | 1987-02-19 | Ｍｏｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036953A JPS63204638A (ja) | 1987-02-19 | 1987-02-19 | Ｍｏｓ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63204638A true JPS63204638A (ja) | 1988-08-24 |
Family
ID=12484109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036953A Pending JPS63204638A (ja) | 1987-02-19 | 1987-02-19 | Ｍｏｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63204638A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0975021A1 (en) * | 1998-07-22 | 2000-01-26 | STMicroelectronics S.r.l. | Process for manufacturing an electronic device including MOS transistors with salicided junctions and non-salicided resistors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143464A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-02-19 JP JP62036953A patent/JPS63204638A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143464A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0975021A1 (en) * | 1998-07-22 | 2000-01-26 | STMicroelectronics S.r.l. | Process for manufacturing an electronic device including MOS transistors with salicided junctions and non-salicided resistors |
| US6300181B1 (en) | 1998-07-22 | 2001-10-09 | Stmicroelectronics S.R.L. | Process for manufacturing an electronic device including MOS transistors with salicided junctions and non-salicided resistors |
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