JP3122435B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、バイポーラトランジスタとＭＯＳトランジスタと
を混載した半導体装置（以下、ＢｉＭＯＳと呼ぶ）に関
する。
特に、バイポーラトランジスタとＭＯＳトランジスタと
を混載した半導体装置（以下、ＢｉＭＯＳと呼ぶ）に関
する。
【０００２】
【従来の技術】ＢｉＭＯＳ技術は、高速動作が可能なバ
イポーラトランジスタと、高集積でかつ低消費電力化が
可能なＭＯＳトランジスタとを組み合わせた論理ゲート
を同一チップ上に構成することにより、高速でかつ低消
費電力なＬＳＩを実現する技術である。
イポーラトランジスタと、高集積でかつ低消費電力化が
可能なＭＯＳトランジスタとを組み合わせた論理ゲート
を同一チップ上に構成することにより、高速でかつ低消
費電力なＬＳＩを実現する技術である。
【０００３】このような従来のＢｉＭＯＳ ＬＳＩの製
造において、ＮＭＯＳ及びＰＭＯＳトランジスタのゲー
ト電極は同じＮ型ポリシリコンを用いて形成されてい
た。また、バイポーラトランジスタはＮＰＮが主に用い
られており、その外部ベース電極をＭＯＳトランジスタ
のゲート電極と同一材料で形成することはできず、ゲー
ト電極を先に形成するか、あるいは外部ベース電極を先
に形成するかのいずれかの方法が用いられていた。
造において、ＮＭＯＳ及びＰＭＯＳトランジスタのゲー
ト電極は同じＮ型ポリシリコンを用いて形成されてい
た。また、バイポーラトランジスタはＮＰＮが主に用い
られており、その外部ベース電極をＭＯＳトランジスタ
のゲート電極と同一材料で形成することはできず、ゲー
ト電極を先に形成するか、あるいは外部ベース電極を先
に形成するかのいずれかの方法が用いられていた。
【０００４】
【発明が解決しようとする課題】上記したように、従来
の半導体装置の製造においては、ＮＭＯＳのゲート電極
とＰＭＯＳトランジスタのゲート電極とは同じＮ型材料
で形成されていたので、ＰＭＯＳトランジスタではショ
ートチャネル効果の悪影響を受けやすいという問題があ
った。
の半導体装置の製造においては、ＮＭＯＳのゲート電極
とＰＭＯＳトランジスタのゲート電極とは同じＮ型材料
で形成されていたので、ＰＭＯＳトランジスタではショ
ートチャネル効果の悪影響を受けやすいという問題があ
った。
【０００５】また、ＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタのゲート電極はＮ型材料で、ＮＰＮバイポ
ーラトランジスタの外部ベース電極はＰ型材料で形成さ
れていたのでこれらを一工程で形成することができず工
程数の増大を招いていた。
トランジスタのゲート電極はＮ型材料で、ＮＰＮバイポ
ーラトランジスタの外部ベース電極はＰ型材料で形成さ
れていたのでこれらを一工程で形成することができず工
程数の増大を招いていた。
【０００６】本発明はこのような課題に着目してなされ
たものであり、その目的とするところは、ＮＭＯＳトラ
ンジスタのゲート電極をＮ型で、ＰＭＯＳトランジスタ
のゲート電極をＰ型で形成してショートチャネル効果の
悪影響を受けにくくするとともに工程数を少なくして、
微細でかつ高性能な半導体装置を提供することにある。
たものであり、その目的とするところは、ＮＭＯＳトラ
ンジスタのゲート電極をＮ型で、ＰＭＯＳトランジスタ
のゲート電極をＰ型で形成してショートチャネル効果の
悪影響を受けにくくするとともに工程数を少なくして、
微細でかつ高性能な半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】上記した目的を達成する
ために、第１の発明に係る半導体装置は、第１の電圧を
印加したドレインを有するＰＭＯＳトランジスタと、前
記ＰＭＯＳトランジスタのゲートに接続されたゲートを
有するＮＭＯＳトランジスタと、前記ＰＭＯＳトランジ
スタのソースに接続されたベース、前記第１の電圧が印
加されたコレクタを有するＮＰＮバイポーラトランジス
タと、前記ＮＭＯＳトランジスタのソースに接続された
ベース、前記ＮＭＯＳトランジスタのドレインおよび前
記ＮＰＮバイポーラトランジスタのエミッタに接続され
たエミッタ、第２の電圧が印加されたコレクタを有する
ＰＮＰバイポーラトランジスタとを有する半導体装置で
あり、前記ＮＭＯＳトランジスタのゲート電極はＮ型か
つ前記ＰＭＯＳトランジスタのゲート電極はＰ型であ
る。
ために、第１の発明に係る半導体装置は、第１の電圧を
印加したドレインを有するＰＭＯＳトランジスタと、前
記ＰＭＯＳトランジスタのゲートに接続されたゲートを
有するＮＭＯＳトランジスタと、前記ＰＭＯＳトランジ
スタのソースに接続されたベース、前記第１の電圧が印
加されたコレクタを有するＮＰＮバイポーラトランジス
タと、前記ＮＭＯＳトランジスタのソースに接続された
ベース、前記ＮＭＯＳトランジスタのドレインおよび前
記ＮＰＮバイポーラトランジスタのエミッタに接続され
たエミッタ、第２の電圧が印加されたコレクタを有する
ＰＮＰバイポーラトランジスタとを有する半導体装置で
あり、前記ＮＭＯＳトランジスタのゲート電極はＮ型か
つ前記ＰＭＯＳトランジスタのゲート電極はＰ型であ
る。
【０００８】
【０００９】
【００１０】
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の半
導体装置を適用したＢｉＭＯＳ素子の製造方法を説明す
る。
導体装置を適用したＢｉＭＯＳ素子の製造方法を説明す
る。
【００１２】図１（ａ）〜（ｅ）及び図２（ａ）〜
（ｃ）は、本発明の一実施形態に係るＢｉＭＯＳ素子を
形成する工程を示す断面図である。
（ｃ）は、本発明の一実施形態に係るＢｉＭＯＳ素子を
形成する工程を示す断面図である。
【００１３】まず、図１（ａ）に示す工程において、Ｐ
型で（１００）結晶面を有するシリコン半導体基板１０
上に絶縁膜１１が堆積される。次に、写真蝕刻法によっ
て絶縁膜１１から、埋め込みコレクタ領域およびＰＭＯ
Ｓ素子となる部分が除去され、開口部１２が形成され
る。さらに、開口部１２から、アンチモン（Ｓｂ）を気
相あるいは固相拡散させるかもしくは、砒素（Ａｓ）ま
たはＳｂをイオン注入してＮ+ 型の埋め込みコレクタ層
（Ｎウェルを深くする層）１３が基板１０内に形成され
る。
型で（１００）結晶面を有するシリコン半導体基板１０
上に絶縁膜１１が堆積される。次に、写真蝕刻法によっ
て絶縁膜１１から、埋め込みコレクタ領域およびＰＭＯ
Ｓ素子となる部分が除去され、開口部１２が形成され
る。さらに、開口部１２から、アンチモン（Ｓｂ）を気
相あるいは固相拡散させるかもしくは、砒素（Ａｓ）ま
たはＳｂをイオン注入してＮ+ 型の埋め込みコレクタ層
（Ｎウェルを深くする層）１３が基板１０内に形成され
る。
【００１４】次に、図１（ｂ）に示す工程において、前
記絶縁膜１１が全面除去され、硼素（Ｂ）が加速エネル
ギ１００ｋｅＶ、ドーズ量６×１０12ｃｍ2 で基板１０
の全面にイオン注入される。これによって、パンチスル
ー防止用の第１の低濃度埋め込みＰ型領域９が形成され
る。また、この埋め込みＰ型領域９の形成の前に、５０
Å以上の酸化膜を基板１０の全面に形成すればイオン注
入の際の汚染を防ぐことが可能である。また、８５０℃
以上の熱処理を施すことによってイオン注入による基板
１０への損害を回復し、かつ注入不純物の活性化を行う
ことが可能である。
記絶縁膜１１が全面除去され、硼素（Ｂ）が加速エネル
ギ１００ｋｅＶ、ドーズ量６×１０12ｃｍ2 で基板１０
の全面にイオン注入される。これによって、パンチスル
ー防止用の第１の低濃度埋め込みＰ型領域９が形成され
る。また、この埋め込みＰ型領域９の形成の前に、５０
Å以上の酸化膜を基板１０の全面に形成すればイオン注
入の際の汚染を防ぐことが可能である。また、８５０℃
以上の熱処理を施すことによってイオン注入による基板
１０への損害を回復し、かつ注入不純物の活性化を行う
ことが可能である。
【００１５】さらに、前記第１の埋め込みＰ型領域９
は、本実施形態においては全面に注入されるが、これを
選択的に注入しても良い、また、図１（ｄ）の工程にお
いて後述するように、Ｎ+ 型領域１３から不純物がしみ
だすのを考慮して、第２の高濃度埋め込みＰ型領域８
を、埋め込みＮ+ 型領域１３から２μｍ以上離れるよう
にイオン注入することも可能である。
は、本実施形態においては全面に注入されるが、これを
選択的に注入しても良い、また、図１（ｄ）の工程にお
いて後述するように、Ｎ+ 型領域１３から不純物がしみ
だすのを考慮して、第２の高濃度埋め込みＰ型領域８
を、埋め込みＮ+ 型領域１３から２μｍ以上離れるよう
にイオン注入することも可能である。
【００１６】次に、エピタキシャル成長法によって、不
純物としてのリン（Ｐ）を１×１０ 16／ｃｍ3 程度含む
Ｎ型エピタキシャル層１４が基板１０上に形成される。
このときの成長温度は、例えば１１３０℃であり、か
つ、このエピタキシャル層１４の厚みは１．２μｍであ
る。
純物としてのリン（Ｐ）を１×１０ 16／ｃｍ3 程度含む
Ｎ型エピタキシャル層１４が基板１０上に形成される。
このときの成長温度は、例えば１１３０℃であり、か
つ、このエピタキシャル層１４の厚みは１．２μｍであ
る。
【００１７】次に、図１（ｃ）に示す工程において、ま
ず、イオン注入用のマスク（図示せず）が写真蝕刻法に
よって形成される。このマスクを使用して、前記Ｎ型エ
ピタキシャル層１４のＰＭＯＳ形成領域と、ＮＰＮバイ
ポーラ素子形成領域とに１６０ｋｅＶの加速エネルギ並
びに５×１０12／ｃｍ2 のドーズ量でＰイオンが注入さ
れてＮ型ウェル領域１５が選択的に形成される。続いて
別のマスクを使用して、ＮＭＯＳ素子形成領域とＰＮＰ
バイポーラトランジスタ素子形成領域とに、１００ｋｅ
Ｖの加速エネルギ並びに６×１０12／ｃｍ2 のドーズ量
でＢイオンが注入されてＰ型ウェル領域１６が選択的に
形成される。Ｎ型ウェル領域１５とＰ型ウェル領域１６
の濃度は実質的に同一となる。なお、Ｐ型ウェル領域１
６を初めに形成し、次にＮ型ウェル領域１５を形成する
ことも可能である。
ず、イオン注入用のマスク（図示せず）が写真蝕刻法に
よって形成される。このマスクを使用して、前記Ｎ型エ
ピタキシャル層１４のＰＭＯＳ形成領域と、ＮＰＮバイ
ポーラ素子形成領域とに１６０ｋｅＶの加速エネルギ並
びに５×１０12／ｃｍ2 のドーズ量でＰイオンが注入さ
れてＮ型ウェル領域１５が選択的に形成される。続いて
別のマスクを使用して、ＮＭＯＳ素子形成領域とＰＮＰ
バイポーラトランジスタ素子形成領域とに、１００ｋｅ
Ｖの加速エネルギ並びに６×１０12／ｃｍ2 のドーズ量
でＢイオンが注入されてＰ型ウェル領域１６が選択的に
形成される。Ｎ型ウェル領域１５とＰ型ウェル領域１６
の濃度は実質的に同一となる。なお、Ｐ型ウェル領域１
６を初めに形成し、次にＮ型ウェル領域１５を形成する
ことも可能である。
【００１８】さらに、図１（ｄ）に示す工程において、
ＭＯＳトランジスタどうし、およびＭＯＳトランジスタ
とバイポーラトランジスタとを分離するためのフィール
ド酸化膜１７が選択酸化法によって形成される。このフ
ィールド酸化膜１７の膜厚は６０００Å程度である。な
お、このフィールド酸化膜１７の形成に先立って、フィ
ールド反転防止用のイオン注入領域１８が自己整合的に
形成される。また、フィールド酸化膜１７の形成後は、
Ｂイオンが１ＭｅＶの加速エネルギかつ１×１０15／ｃ
ｍ2 のドーズ量でＰＮＰトランジスタが形成される領域
８に選択的にイオン注入される。
ＭＯＳトランジスタどうし、およびＭＯＳトランジスタ
とバイポーラトランジスタとを分離するためのフィール
ド酸化膜１７が選択酸化法によって形成される。このフ
ィールド酸化膜１７の膜厚は６０００Å程度である。な
お、このフィールド酸化膜１７の形成に先立って、フィ
ールド反転防止用のイオン注入領域１８が自己整合的に
形成される。また、フィールド酸化膜１７の形成後は、
Ｂイオンが１ＭｅＶの加速エネルギかつ１×１０15／ｃ
ｍ2 のドーズ量でＰＮＰトランジスタが形成される領域
８に選択的にイオン注入される。
【００１９】続いて、熱酸化法によって膜厚が１５０Å
程度のダミーゲート酸化膜１９が全面に形成される。こ
の後、このダミーゲート酸化膜１９を通して、ＰＭＯＳ
トランジスタ、ＮＭＯＳトランジスタの閾値合わせこみ
用およびパンチスルー防止用のチャネルイオン注入領域
２０，２１が前記Ｎ型ウェル領域１５、Ｐ型ウェル領域
１６の表面にそれぞれ形成される。前記Ｎ型ウェル領域
１５側のチャネルイオン注入領域２０は、Ｂイオンを２
０ｋｅＶの加速エネルギかつ３×１０12／ｃｍ 2 のドー
ズ量で注入するとともに、Ｐイオンを２４０ｋｅＶの加
速エネルギかつ２×１０12／ｃｍ2 のドーズ量でイオン
注入することによって形成される。
程度のダミーゲート酸化膜１９が全面に形成される。こ
の後、このダミーゲート酸化膜１９を通して、ＰＭＯＳ
トランジスタ、ＮＭＯＳトランジスタの閾値合わせこみ
用およびパンチスルー防止用のチャネルイオン注入領域
２０，２１が前記Ｎ型ウェル領域１５、Ｐ型ウェル領域
１６の表面にそれぞれ形成される。前記Ｎ型ウェル領域
１５側のチャネルイオン注入領域２０は、Ｂイオンを２
０ｋｅＶの加速エネルギかつ３×１０12／ｃｍ 2 のドー
ズ量で注入するとともに、Ｐイオンを２４０ｋｅＶの加
速エネルギかつ２×１０12／ｃｍ2 のドーズ量でイオン
注入することによって形成される。
【００２０】また、前記Ｐ型ウェル領域１６側のチャネ
ルイオン注入領域２１は、Ｂイオンを２０ｋｅＶの加速
エネルギ、４×１０12／ｃｍ2 のドーズ量でイオン注入
することによって形成される。
ルイオン注入領域２１は、Ｂイオンを２０ｋｅＶの加速
エネルギ、４×１０12／ｃｍ2 のドーズ量でイオン注入
することによって形成される。
【００２１】さらに、この時、ＮＰＮバイポーラトラン
ジスタの形成領域（シャローベース）５２に、２０ｋｅ
Ｖの加速エネルギかつ１×１０13／ｃｍ2 のドーズ量で
ＢＦ 2 を選択的にイオン注入するとともに、ＰＮＰバイ
ポーラ形成領域（シャローベース）５１に３０ｋｅＶの
加速エネルギかつ１×１０13／ｃｍ2 のドーズ量でＡｓ
を選択的にイオン注入することによって、内部ベースと
外部ベース電極取出し口間の抵抗を下げる。このイオン
注入は、後述するゲート酸化膜形成後におこなってもよ
い。
ジスタの形成領域（シャローベース）５２に、２０ｋｅ
Ｖの加速エネルギかつ１×１０13／ｃｍ2 のドーズ量で
ＢＦ 2 を選択的にイオン注入するとともに、ＰＮＰバイ
ポーラ形成領域（シャローベース）５１に３０ｋｅＶの
加速エネルギかつ１×１０13／ｃｍ2 のドーズ量でＡｓ
を選択的にイオン注入することによって、内部ベースと
外部ベース電極取出し口間の抵抗を下げる。このイオン
注入は、後述するゲート酸化膜形成後におこなってもよ
い。
【００２２】さらに、前記Ｎ型エピタキシャル層１４に
Ｐイオンを３２０ｋｅＶの加速エネルギかつ１×１０16
／ｃｍ2 のドーズ量でイオン注入することによって、前
記埋め込みコレクタ層１３に接続されたディープ（Ｄｅ
ｅｐ）Ｎ+ 型イオン注入領域２２が形成される。さら
に、Ｂイオンを３２０ｋｅＶの加速エネルギかつ１×１
０16／ｃｍ2 のドーズ量でイオン注入することによっ
て、ＰＮＰトランジスタが形成される領域の一部に、コ
レクタ電極取出し用のディープＰ+ 型領域５３が形成さ
れる。なお、各ディープＮ+ 型、Ｐ+ 型領域はチャネル
イオン注入の前に行ってもよい。
Ｐイオンを３２０ｋｅＶの加速エネルギかつ１×１０16
／ｃｍ2 のドーズ量でイオン注入することによって、前
記埋め込みコレクタ層１３に接続されたディープ（Ｄｅ
ｅｐ）Ｎ+ 型イオン注入領域２２が形成される。さら
に、Ｂイオンを３２０ｋｅＶの加速エネルギかつ１×１
０16／ｃｍ2 のドーズ量でイオン注入することによっ
て、ＰＮＰトランジスタが形成される領域の一部に、コ
レクタ電極取出し用のディープＰ+ 型領域５３が形成さ
れる。なお、各ディープＮ+ 型、Ｐ+ 型領域はチャネル
イオン注入の前に行ってもよい。
【００２３】さらに、図１（ｅ）に示す工程において、
前記ダミーゲート酸化膜１９を全面剥離した後、酸化法
によって表面に５０乃至１２０Å程度の厚みのゲート酸
化膜２３が形成される。なお、このときのゲート酸化膜
２３の膜厚の最小値は１２０Å以下が望ましい。さらに
その上に、ＣＶＤ法（化学気相成長法）によって５０乃
至５００Åの厚みの第１の多結晶シリコン層２４が堆積
される。この時の温度は、６１０℃以上の温度である。
さらに、レジストマスクを用いてこの第１多結晶シリコ
ン層２４からシリコン基板１０とのコクタクト部５４が
除去される。
前記ダミーゲート酸化膜１９を全面剥離した後、酸化法
によって表面に５０乃至１２０Å程度の厚みのゲート酸
化膜２３が形成される。なお、このときのゲート酸化膜
２３の膜厚の最小値は１２０Å以下が望ましい。さらに
その上に、ＣＶＤ法（化学気相成長法）によって５０乃
至５００Åの厚みの第１の多結晶シリコン層２４が堆積
される。この時の温度は、６１０℃以上の温度である。
さらに、レジストマスクを用いてこの第１多結晶シリコ
ン層２４からシリコン基板１０とのコクタクト部５４が
除去される。
【００２４】続いて、対応する部分のゲート酸化膜２３
も除去される。コンタクト部５４は、ＮＰＮおよびＰＮ
Ｐトランジスタの外部ベース取り出し電極コンタクト、
さらに、ＰＭＯＳおよびＮＭＯＳトランジスタのソース
ドレイン取出し電極コンタクトとなる。
も除去される。コンタクト部５４は、ＮＰＮおよびＰＮ
Ｐトランジスタの外部ベース取り出し電極コンタクト、
さらに、ＰＭＯＳおよびＮＭＯＳトランジスタのソース
ドレイン取出し電極コンタクトとなる。
【００２５】さらに、図２（ａ）に示す工程において、
第２多結晶シリコン層５５が全面に６００℃以下の温度
で１０００乃至３０００Å堆積される。なお、６００℃
以下の温度を使用する代わりに水素をキャリアガスとし
て使用してもよい。さらに、この第２多結晶シリコン層
５５内のＰＮＰ、ＮＭＯＳトランジスタが形成される領
域にＮ型の不純物が高濃度でイオン注入される。例えば
Ａｓが４０ｋｅＶの加速エネルギかつ５×１０15／ｃｍ
2 のドーズ量でイオン注入される。さらに、ＮＰＮ、Ｐ
ＭＯＳトランジスタが形成される領域にＰ型の不純物が
高濃度でイオン注入される。例えばＢＦ2 が４０ｋｅＶ
の加速エネルギかつ５×１０15／ｃｍ2のドーズ量でイ
オン注入される。
第２多結晶シリコン層５５が全面に６００℃以下の温度
で１０００乃至３０００Å堆積される。なお、６００℃
以下の温度を使用する代わりに水素をキャリアガスとし
て使用してもよい。さらに、この第２多結晶シリコン層
５５内のＰＮＰ、ＮＭＯＳトランジスタが形成される領
域にＮ型の不純物が高濃度でイオン注入される。例えば
Ａｓが４０ｋｅＶの加速エネルギかつ５×１０15／ｃｍ
2 のドーズ量でイオン注入される。さらに、ＮＰＮ、Ｐ
ＭＯＳトランジスタが形成される領域にＰ型の不純物が
高濃度でイオン注入される。例えばＢＦ2 が４０ｋｅＶ
の加速エネルギかつ５×１０15／ｃｍ2のドーズ量でイ
オン注入される。
【００２６】この後、９００℃かつ１０分の熱処理を加
えて、前記第２多結晶シリコン層５５中に注入した不純
物を活性化すると同時に半導体基板中に拡散させても良
い。さらに、スパッタ法によってＭｏＳｉ2 等のシリサ
イド５６を全面に堆積することによりポリサイド構造が
形成される。また、このＭｏＳｉ2 をスパッタした後に
前記不純物を注入してもよい。
えて、前記第２多結晶シリコン層５５中に注入した不純
物を活性化すると同時に半導体基板中に拡散させても良
い。さらに、スパッタ法によってＭｏＳｉ2 等のシリサ
イド５６を全面に堆積することによりポリサイド構造が
形成される。また、このＭｏＳｉ2 をスパッタした後に
前記不純物を注入してもよい。
【００２７】さらに、図２（ｂ）に示す工程において、
ＣＶＤ法によって全面にＳｉＯ2膜３０が２０００Å程
度堆積される。このＳｉＯ2 膜３０は、ＮＰＮおよびＰ
ＮＰトランジスタ領域上のみに残るように形成すること
も可能である。この後、ＰＮＰおよびＮＰＮトランジス
タの外部ベース取出し電極領域５８および５９、ＰＭＯ
ＳおよびＮＭＯＳトランジスタのゲート電極領域４９お
よび５０、ソース、ドレイン取出し電極領域６１および
６０および配線形成領域に前記ポリサイドのパターニン
グを行う。なお、このときのゲート電極の長さの最小値
は０．６μｍ以下である。
ＣＶＤ法によって全面にＳｉＯ2膜３０が２０００Å程
度堆積される。このＳｉＯ2 膜３０は、ＮＰＮおよびＰ
ＮＰトランジスタ領域上のみに残るように形成すること
も可能である。この後、ＰＮＰおよびＮＰＮトランジス
タの外部ベース取出し電極領域５８および５９、ＰＭＯ
ＳおよびＮＭＯＳトランジスタのゲート電極領域４９お
よび５０、ソース、ドレイン取出し電極領域６１および
６０および配線形成領域に前記ポリサイドのパターニン
グを行う。なお、このときのゲート電極の長さの最小値
は０．６μｍ以下である。
【００２８】この後、パターニングされた前記多結晶シ
リコン層の側壁およびシリコン基板表面が、９００℃か
つ２０分の酸化雰囲気中による後酸化によって酸化され
て後酸化膜３３が形成される。この時点で外部電極取出
しのためのＮ+ およびＰ+ 領域、すなわち、ＮＰＮおよ
びＰＮＰトランジスタの外部ベース領域２７および５
７、ＰＭＯＳおよびＮＭＯＳトランジスタのソース取出
し領域６２および６３がそれぞれ形成される。
リコン層の側壁およびシリコン基板表面が、９００℃か
つ２０分の酸化雰囲気中による後酸化によって酸化され
て後酸化膜３３が形成される。この時点で外部電極取出
しのためのＮ+ およびＰ+ 領域、すなわち、ＮＰＮおよ
びＰＮＰトランジスタの外部ベース領域２７および５
７、ＰＭＯＳおよびＮＭＯＳトランジスタのソース取出
し領域６２および６３がそれぞれ形成される。
【００２９】さらに、ＮＭＯＳトランジスタ領域にＡｓ
が６０ｋｅＶの加速エネルギかつ５×１０15／ｃｍ2 の
ドーズ量でイオン注入されてＮ+ 型のソース領域２８お
よびＮ+ 型のドレイン領域２９、かつ、ＰＭＯＳ領域に
ＢＦ2 が６０ｋｅＶの加速エネルギかつ５×１０15／ｃ
ｍ2 でイオン注入されてＰ+ 型のソースおよびドレイン
領域２５および２６がゲート電極に対して自己整合的に
形成される。
が６０ｋｅＶの加速エネルギかつ５×１０15／ｃｍ2 の
ドーズ量でイオン注入されてＮ+ 型のソース領域２８お
よびＮ+ 型のドレイン領域２９、かつ、ＰＭＯＳ領域に
ＢＦ2 が６０ｋｅＶの加速エネルギかつ５×１０15／ｃ
ｍ2 でイオン注入されてＰ+ 型のソースおよびドレイン
領域２５および２６がゲート電極に対して自己整合的に
形成される。
【００３０】同時に、Ａｓが６０ｋｅＶの加速エネルギ
かつ３×１０13／ｃｍ2 のドーズ量でイオン注入される
とともに、Ｂが１５ｋｅＶの加速エネルギかつ３×１０
13／ｃｍ2 のドーズ量でイオン注入されて、ＰＮＰトラ
ンジスタのＮ- 型の内部ベース６４と、ＮＰＮトランジ
スタのＰ- 型の内部ベース３４がそれぞれ形成される。
かつ３×１０13／ｃｍ2 のドーズ量でイオン注入される
とともに、Ｂが１５ｋｅＶの加速エネルギかつ３×１０
13／ｃｍ2 のドーズ量でイオン注入されて、ＰＮＰトラ
ンジスタのＮ- 型の内部ベース６４と、ＮＰＮトランジ
スタのＰ- 型の内部ベース３４がそれぞれ形成される。
【００３１】その後、図２（ｃ）に示す工程において、
ＣＶＤ法によってＳｉＯ2 膜３５が２０００Å堆積され
る。さらに、このＳｉＯ2 膜３５からＮＰＮおよびＰＮ
Ｐトランジスタのエミッタとなる部分（エミッタ開口
部）４１および４２が選択的にエッチングされる。これ
によって、エミッタ開口部４１，４２と外部ベース取出
し電極５９，５８が自己整合的に形成可能である。
ＣＶＤ法によってＳｉＯ2 膜３５が２０００Å堆積され
る。さらに、このＳｉＯ2 膜３５からＮＰＮおよびＰＮ
Ｐトランジスタのエミッタとなる部分（エミッタ開口
部）４１および４２が選択的にエッチングされる。これ
によって、エミッタ開口部４１，４２と外部ベース取出
し電極５９，５８が自己整合的に形成可能である。
【００３２】さらにこの後、第３の多結晶シリコン層が
全面に堆積され、ＰＮＰトランジスタのエミッタ電極３
７、ＮＰＮトランジスタのエミッタ電極４０、ＮＭＯＳ
トランジスタのソースドレイン取出し電極３９、さらに
ＰＭＯＳトランジスタのソースドレイン取出し電極３８
が形成される。この場合、ＬＰＣＶＤ法が使用される
が、堆積時の温度は６００℃以下にするかまたは堆積時
のキャリアガスとしてＨ 2 が用いられる。また、膜厚は
１０００乃至４０００Åが適当である。
全面に堆積され、ＰＮＰトランジスタのエミッタ電極３
７、ＮＰＮトランジスタのエミッタ電極４０、ＮＭＯＳ
トランジスタのソースドレイン取出し電極３９、さらに
ＰＭＯＳトランジスタのソースドレイン取出し電極３８
が形成される。この場合、ＬＰＣＶＤ法が使用される
が、堆積時の温度は６００℃以下にするかまたは堆積時
のキャリアガスとしてＨ 2 が用いられる。また、膜厚は
１０００乃至４０００Åが適当である。
【００３３】この後、ＰＮＰトランジスタ領域にはＢ
が、ＮＰＮトランジスタおよび低抵抗配線として使用さ
れる領域にはＡｓが、それぞれ６０ｋｅＶの加速エネル
ギかつ１×１０16／ｃｍ2 のドーズ量でイオン注入され
る。未注入領域は高抵抗素子あるいはＴＦＴ素子として
使用可能である。また、高抵抗素子を形成しない場合
は、スパッタ法によって、例えばＭｏＳｉ2 等のシリサ
イドあるいは金属を前記第３の多結晶シリコン層全面に
堆積することも可能である。
が、ＮＰＮトランジスタおよび低抵抗配線として使用さ
れる領域にはＡｓが、それぞれ６０ｋｅＶの加速エネル
ギかつ１×１０16／ｃｍ2 のドーズ量でイオン注入され
る。未注入領域は高抵抗素子あるいはＴＦＴ素子として
使用可能である。また、高抵抗素子を形成しない場合
は、スパッタ法によって、例えばＭｏＳｉ2 等のシリサ
イドあるいは金属を前記第３の多結晶シリコン層全面に
堆積することも可能である。
【００３４】なお、前記したシリサイドあるいは金属の
材料は、Ｍｏ、Ｗ、Ｔｉ、Ｔａ、Ｃｏのうち、少なくと
も１つの元素によって構成される。
材料は、Ｍｏ、Ｗ、Ｔｉ、Ｔａ、Ｃｏのうち、少なくと
も１つの元素によって構成される。
【００３５】この後、通常のＣＶＤ法によってＳｉ
Ｏ2 、ＢＰＳＧなどからなる層間絶縁膜４３が形成さ
れ、３０分乃至１時間かつ８００℃乃至９００℃下での
リフロー工程を得た後、コンタクトホール３６が形成さ
れ、ＡｌあるいはＡｌＣｕＳｉ合金、あるいはＴｉ、Ｔ
ｉＮ等のバリアメタルの積層構造上にＡｌあるいはＡｌ
ＣｕＳｉ合金層が堆積される。その後、パターニングに
よって例えばアルミニウムからなる配線パターン４７が
作成される。また、前記リフロー工程の後に、１０００
℃乃至１１００℃の温度で、５秒乃至６０秒の熱処理を
行うことによって、エミッタ領域中の不純物濃度を上げ
ることにより良好なバイポーラトランジスタを形成可能
である。
Ｏ2 、ＢＰＳＧなどからなる層間絶縁膜４３が形成さ
れ、３０分乃至１時間かつ８００℃乃至９００℃下での
リフロー工程を得た後、コンタクトホール３６が形成さ
れ、ＡｌあるいはＡｌＣｕＳｉ合金、あるいはＴｉ、Ｔ
ｉＮ等のバリアメタルの積層構造上にＡｌあるいはＡｌ
ＣｕＳｉ合金層が堆積される。その後、パターニングに
よって例えばアルミニウムからなる配線パターン４７が
作成される。また、前記リフロー工程の後に、１０００
℃乃至１１００℃の温度で、５秒乃至６０秒の熱処理を
行うことによって、エミッタ領域中の不純物濃度を上げ
ることにより良好なバイポーラトランジスタを形成可能
である。
【００３６】図３（ａ）は、ＰＭＯＳトランジスタとＮ
ＰＮバイポーラトランジスタを含む従来の半導体装置の
平面図であり、図３（ｂ）は、本実施形態の図１（ａ）
〜図２（ｃ）の工程によって製造された本発明に係る半
導体装置の平面図である。図においてＧはＰＭＯＳトラ
ンジスタのゲート電極、Ｄはドレイン、ＢはＮＰＮバイ
ポーラトランジスタのベース電極、さらにＥはエミッタ
電極である。図３（ａ）に示すように、従来の半導体装
置においては、製造上、ゲート電極の中央部から活性領
域の境界までに例えばａ＝７．５（μｍ）程度の余裕が
必要である。これに対して本発明の半導体装置において
は、ドレイン取出し電極とベース取出し電極とを同一の
材料で一層で形成したのでこの余裕が不要であり、図３
（ｂ）に示すように、前記の距離をａ′＝５（μｍ）ま
で縮小可能である。これによって、素子密度が約６７％
に削減される。したがって、以下の図４に示すように、
ＰＭＯＳトランジスタのドレイン取出し電極とバイポー
ラトランジスタのベース取出し電極とが接続される回路
構成において本発明の技術思想がより有効に適用され
る。
ＰＮバイポーラトランジスタを含む従来の半導体装置の
平面図であり、図３（ｂ）は、本実施形態の図１（ａ）
〜図２（ｃ）の工程によって製造された本発明に係る半
導体装置の平面図である。図においてＧはＰＭＯＳトラ
ンジスタのゲート電極、Ｄはドレイン、ＢはＮＰＮバイ
ポーラトランジスタのベース電極、さらにＥはエミッタ
電極である。図３（ａ）に示すように、従来の半導体装
置においては、製造上、ゲート電極の中央部から活性領
域の境界までに例えばａ＝７．５（μｍ）程度の余裕が
必要である。これに対して本発明の半導体装置において
は、ドレイン取出し電極とベース取出し電極とを同一の
材料で一層で形成したのでこの余裕が不要であり、図３
（ｂ）に示すように、前記の距離をａ′＝５（μｍ）ま
で縮小可能である。これによって、素子密度が約６７％
に削減される。したがって、以下の図４に示すように、
ＰＭＯＳトランジスタのドレイン取出し電極とバイポー
ラトランジスタのベース取出し電極とが接続される回路
構成において本発明の技術思想がより有効に適用され
る。
【００３７】図４は、本発明を適用した具体的回路構成
の一例を示す図である。この半導体装置は、第１の電圧
（ＶDD）を印加したドレインを有するＰＭＯＳトランジ
スタと、前記ＰＭＯＳトランジスタのゲートに接続され
たゲートを有するＮＭＯＳトランジスタと、前記ＰＭＯ
Ｓトランジスタのソースに接続されたベース、前記第１
の電圧（ＶDD）が印加されたコレクタを有するＮＰＮバ
イポーラトランジスタと、前記ＮＭＯＳトランジスタの
ソースに接続されたベース、前記ＮＭＯＳトランジスタ
のドレインおよび前記ＮＰＮバイポーラトランジスタの
エミッタに接続されたエミッタ、第２の電圧（GND）が
印加されたコレクタを有するＰＮＰバイポーラトランジ
スタとで構成されており、前記ＮＭＯＳトランジスタの
ゲート電極はＮ型かつ前記ＰＭＯＳトランジスタのゲー
ト電極はＰ型となっている。
の一例を示す図である。この半導体装置は、第１の電圧
（ＶDD）を印加したドレインを有するＰＭＯＳトランジ
スタと、前記ＰＭＯＳトランジスタのゲートに接続され
たゲートを有するＮＭＯＳトランジスタと、前記ＰＭＯ
Ｓトランジスタのソースに接続されたベース、前記第１
の電圧（ＶDD）が印加されたコレクタを有するＮＰＮバ
イポーラトランジスタと、前記ＮＭＯＳトランジスタの
ソースに接続されたベース、前記ＮＭＯＳトランジスタ
のドレインおよび前記ＮＰＮバイポーラトランジスタの
エミッタに接続されたエミッタ、第２の電圧（GND）が
印加されたコレクタを有するＰＮＰバイポーラトランジ
スタとで構成されており、前記ＮＭＯＳトランジスタの
ゲート電極はＮ型かつ前記ＰＭＯＳトランジスタのゲー
ト電極はＰ型となっている。
【００３８】上記したように、ＮＭＯＳトランジスタの
ゲート電極をＮ型で、ＰＭＯＳトランジスタのゲート電
極をＰ型で形成してＣＭＯＳトランジスタを構成し、こ
のようにして形成されたＣＭＯＳトランジスタに、ＮＰ
ＮバイポーラトランジスタとＰＮＰバイポーラトランジ
スタとを組み合わせたので、回路設計のバリエーション
を増やし、より低電圧で高速動作が可能な半導体装置が
得られる。特に、本半導体装置を図４に示すような構成
とした場合には低電圧で回路速度が約１０％増大可能で
ある。
ゲート電極をＮ型で、ＰＭＯＳトランジスタのゲート電
極をＰ型で形成してＣＭＯＳトランジスタを構成し、こ
のようにして形成されたＣＭＯＳトランジスタに、ＮＰ
ＮバイポーラトランジスタとＰＮＰバイポーラトランジ
スタとを組み合わせたので、回路設計のバリエーション
を増やし、より低電圧で高速動作が可能な半導体装置が
得られる。特に、本半導体装置を図４に示すような構成
とした場合には低電圧で回路速度が約１０％増大可能で
ある。
【００３９】また、本発明の装置は、ＰＭＯＳトランジ
スタのドレイン取出し電極とその拡散層間に発生するド
レイン容量Ｃdrain 及びベースとコレクタとの間の容量
Ｃcbが従来の装置に比較して約４０％に削減され、これ
によって、回路速度を約１０％増大することが可能であ
る。さらに、図２（ｃ）に示されるように、素子形成後
も酸化膜が残っており、オフセット構造としたのでＩＣ
製造上の歩留りを約２０％向上させることができる。
スタのドレイン取出し電極とその拡散層間に発生するド
レイン容量Ｃdrain 及びベースとコレクタとの間の容量
Ｃcbが従来の装置に比較して約４０％に削減され、これ
によって、回路速度を約１０％増大することが可能であ
る。さらに、図２（ｃ）に示されるように、素子形成後
も酸化膜が残っており、オフセット構造としたのでＩＣ
製造上の歩留りを約２０％向上させることができる。
【００４０】図５は、従来の半導体装置と本実施形態の
半導体装置のゲート長を比較した特性図である。本実施
形態においては、ＰＭＯＳトランジスタのゲート形成に
おいて、Ｎ+ 型ではなくＰ+ 型多結晶シリコン層を用い
ているので、図５に示すように約０．３μｍのゲート長
を有するＰＭＯＳトランジスタの形成が可能となる。
半導体装置のゲート長を比較した特性図である。本実施
形態においては、ＰＭＯＳトランジスタのゲート形成に
おいて、Ｎ+ 型ではなくＰ+ 型多結晶シリコン層を用い
ているので、図５に示すように約０．３μｍのゲート長
を有するＰＭＯＳトランジスタの形成が可能となる。
【００４１】以上述べた実施形態から明らかなように本
発明は次の特徴を含む。
発明は次の特徴を含む。
【００４２】ＮＭＯＳトランジスタのゲート電極がＮ型
で、ＰＭＯＳトランジスタのゲート電極がＰ型で形成さ
れている。これにより各々のトランジスタで表面チャネ
ルが形成され、ショートチャネル効果の悪影響を受けに
くくなる。
で、ＰＭＯＳトランジスタのゲート電極がＰ型で形成さ
れている。これにより各々のトランジスタで表面チャネ
ルが形成され、ショートチャネル効果の悪影響を受けに
くくなる。
【００４３】ＰＭＯＳトランジスタのゲート電極と前記
ＮＰＮバイポーラトランジスタのベース引出し電極とが
同一層で形成されている。これにより工程数を少なくす
ることができる。
ＮＰＮバイポーラトランジスタのベース引出し電極とが
同一層で形成されている。これにより工程数を少なくす
ることができる。
【００４４】ＭＯＳトランジスタの電極（ゲート電極及
び取出し電極を含む）およびバイポーラトランジスタの
ベース取出し電極に同種類の多結晶シリコンを用いてＭ
ＯＳトランジスタについては１回の熱工程を実施すると
ともに、バイポーラトランジスタについては２回の熱工
程を実施する。
び取出し電極を含む）およびバイポーラトランジスタの
ベース取出し電極に同種類の多結晶シリコンを用いてＭ
ＯＳトランジスタについては１回の熱工程を実施すると
ともに、バイポーラトランジスタについては２回の熱工
程を実施する。
【００４５】ベース取出し電極とエミッタ取出し電極の
ための開口部とがセルフアライン構造を具備する。
ための開口部とがセルフアライン構造を具備する。
【００４６】ゲート電極およびベース取出し電極がシリ
サイドまたは金属と多結晶シリコンとの積層構造を具備
する。
サイドまたは金属と多結晶シリコンとの積層構造を具備
する。
【００４７】エミッタ取出し電極が、シリサイドまたは
金属と多結晶シリコンとの積層構造を具備する。
金属と多結晶シリコンとの積層構造を具備する。
【００４８】前記シリサイドあるいは金属は、Ｍｏ、
Ｗ、Ｔｉ、Ｔａ、Ｃｏからなる群から選択された少なく
とも１つの元素によって構成される。
Ｗ、Ｔｉ、Ｔａ、Ｃｏからなる群から選択された少なく
とも１つの元素によって構成される。
【００４９】バイポーラトランジスタの外部ベース領域
は、外部ベース取出し電極の濃度と内部ベース領域の濃
度の中間の濃度を具備する。
は、外部ベース取出し電極の濃度と内部ベース領域の濃
度の中間の濃度を具備する。
【００５０】ＭＯＳトランジスタのソースドレイン取出
し電極とゲート電極とが同一層で形成されている。
し電極とゲート電極とが同一層で形成されている。
【００５１】低抵抗領域となるＮ+ 型またはＰ+ 型のソ
ース領域あるいはドレイン領域がエミッタと同様に第３
の多結晶シリコン層からの不純物拡散によって形成され
る。ＮＰＮバイポーラトランジスタのＮウェル領域とＰ
ＭＯＳトランジスタのＮウェル領域の濃度が実質的に同
一である。
ース領域あるいはドレイン領域がエミッタと同様に第３
の多結晶シリコン層からの不純物拡散によって形成され
る。ＮＰＮバイポーラトランジスタのＮウェル領域とＰ
ＭＯＳトランジスタのＮウェル領域の濃度が実質的に同
一である。
【００５２】ＰＮＰバイポーラトランジスタのＰウェル
領域とＮＭＯＳトランジスタのＮウェル領域の濃度が実
質的に同一である。
領域とＮＭＯＳトランジスタのＮウェル領域の濃度が実
質的に同一である。
【００５３】第１多結晶シリコン層の厚さは５００Å以
下である。
下である。
【００５４】第２多結晶シリコン層の厚さは１０００Å
以上である。
以上である。
【００５５】第１多結晶シリコン層は６１０℃以上の温
度で形成され、かつ第２多結晶シリコン層は６００℃以
下の温度で形成される。
度で形成され、かつ第２多結晶シリコン層は６００℃以
下の温度で形成される。
【００５６】第２多結晶シリコン層の形成時に、ＳｉＨ
4 のキャリアガスにＨ2 を使用可能である。
4 のキャリアガスにＨ2 を使用可能である。
【００５７】エミッタとなる第３多結晶シリコン層を形
成する工程においてＳｉＨ4 のキャリアガスにＨ2 を使
用可能である。
成する工程においてＳｉＨ4 のキャリアガスにＨ2 を使
用可能である。
【００５８】エミッタとなる第３多結晶シリコン層を堆
積する工程において６００℃以下の温度で堆積する。
積する工程において６００℃以下の温度で堆積する。
【００５９】エミッタとなる第３多結晶シリコン層を高
抵抗素子あるいはＴＦＴ素子あるいは低抵抗配線材料と
同時に形成する。
抵抗素子あるいはＴＦＴ素子あるいは低抵抗配線材料と
同時に形成する。
【００６０】第３多結晶シリコン層によってバイポーラ
トランジスタのエミッタ電極及びＭＯＳトランジスタの
ソースドレイン取出し電極が形成される。
トランジスタのエミッタ電極及びＭＯＳトランジスタの
ソースドレイン取出し電極が形成される。
【００６１】ＰＮＰバイポーラトランジスタの下部に高
濃度の埋め込みＰ+ 型領域が形成され、この領域と埋め
込みＮ+ 型領域との間に低濃度のＰ型領域が存在する。
濃度の埋め込みＰ+ 型領域が形成され、この領域と埋め
込みＮ+ 型領域との間に低濃度のＰ型領域が存在する。
【００６２】動作時に少なくとも１つのＭＯＳトランジ
スタにかかる電圧の最大値は３．５Ｖ以下である。
スタにかかる電圧の最大値は３．５Ｖ以下である。
【００６３】さらに、以上述べた実施形態によって従
来、１ｋΩ程度であった外部ベースコンタクト抵抗を２
０Ω以下にすることが可能であり、かつ、１ｋΩ程度あ
ったエミッタ抵抗を２０Ωにすることが可能である。ま
た、従来１０ＧＨｚの最大閾値ｆTmaxを雄するＮＰＮバ
イポーラトランジスタの特性を１５ＧＨｚ以上にするこ
とが可能である。さらに、ＮＰＮトランジスタのパター
ン領域を１／１０以下に縮小可能であるとともに、同特
性のバイポーラトランジスタの形成に必要な工程数を１
／１０以下に削減することが可能である。
来、１ｋΩ程度であった外部ベースコンタクト抵抗を２
０Ω以下にすることが可能であり、かつ、１ｋΩ程度あ
ったエミッタ抵抗を２０Ωにすることが可能である。ま
た、従来１０ＧＨｚの最大閾値ｆTmaxを雄するＮＰＮバ
イポーラトランジスタの特性を１５ＧＨｚ以上にするこ
とが可能である。さらに、ＮＰＮトランジスタのパター
ン領域を１／１０以下に縮小可能であるとともに、同特
性のバイポーラトランジスタの形成に必要な工程数を１
／１０以下に削減することが可能である。
【００６４】
【発明の効果】本発明によれば、ＮＭＯＳトランジスタ
のゲート電極をＮ型で、ＰＭＯＳトランジスタのゲート
電極をＰ型で構成することにより、各々のトランジスタ
で表面チャネルが形成され、ショートチャネル効果の悪
影響を受けにくくなる。これにより微細で且つ高性能な
ＣＭＯＳトランジスタを形成することができる。
のゲート電極をＮ型で、ＰＭＯＳトランジスタのゲート
電極をＰ型で構成することにより、各々のトランジスタ
で表面チャネルが形成され、ショートチャネル効果の悪
影響を受けにくくなる。これにより微細で且つ高性能な
ＣＭＯＳトランジスタを形成することができる。
【００６５】また、このようなＣＭＯＳトランジスタ
に、ＮＰＮバイポーラトランジスタとＰＮＰバイポーラ
トランジスタとを組み合わせることにより、回路設計の
バリエーションを増やし、より低電圧で高速動作が可能
な半導体装置が得られる。特に、本半導体装置を図４に
示すような構成とした場合には低電圧で回路速度を約１
０％増大することが可能である。
に、ＮＰＮバイポーラトランジスタとＰＮＰバイポーラ
トランジスタとを組み合わせることにより、回路設計の
バリエーションを増やし、より低電圧で高速動作が可能
な半導体装置が得られる。特に、本半導体装置を図４に
示すような構成とした場合には低電圧で回路速度を約１
０％増大することが可能である。
【図１】本発明の一実施形態に係るＢｉＭＯＳ素子を形
成する工程の前部を示す断面図である。
成する工程の前部を示す断面図である。
【図２】本発明の一実施形態に係るＢｉＭＯＳ素子を形
成する工程の後部を示す断面図である。
成する工程の後部を示す断面図である。
【図３】（ａ）は、ＰＭＯＳトランジスタとＮＰＮバイ
ポーラトランジスタを含む従来の半導体装置の平面図で
あり、（ｂ）は、本実施形態の図１（ａ）〜図２（ｃ）
の工程によって製造されたＢｉＭＯＳ素子の平面図であ
る。
ポーラトランジスタを含む従来の半導体装置の平面図で
あり、（ｂ）は、本実施形態の図１（ａ）〜図２（ｃ）
の工程によって製造されたＢｉＭＯＳ素子の平面図であ
る。
【図４】本発明を適用した具体的回路構成の一例を示す
図である。
図である。
【図５】従来の半導体装置と本実施形態の半導体装置の
ゲート長を比較した特性図である。
ゲート長を比較した特性図である。
８…高濃度埋め込みＰ型領域、９…低濃度埋め込みＰ型
領域、１０…シリコン半導体基板、１１…絶縁膜、１２
…開口部、１３…埋め込みコレクタ層、１４…Ｎ型エピ
タキシャル層、１５…Ｎ型ウェル領域、１６…Ｐ型ウェ
ル領域、１７…フィールド酸化膜、１８…イオン注入領
域、１９…ダミーゲート酸化膜、２０，２１…チャネル
イオン注入領域、２２…Ｎ+ 型イオン注入領域、２３…
ゲート酸化膜、２４…第１多結晶シリコン層、２５…Ｐ
+ 型ソース領域、２６…Ｐ+ 型ドレイン領域、２７…外
部ベース領域、２８…Ｎ+ 型ソース領域、２９…Ｎ+ 型
ソース領域、３０…ＳｉＯ2 膜、３３…後酸化膜、３４
…ＮＰＮバイポーラトランジスタの内部ベース領域、３
５…ＳｉＯ2 膜、３６…コンタクトホール、３７…ＰＮ
Ｐバイポーラトランジスタのエミッタ、３８…ＰＭＯＳ
トランジスタのソースドレイン取出し電極、３９…ＰＭ
ＯＳトランジスタのソースドレイン取出し電極、４０…
ＮＰＮバイポーラトランジスタのエミッタ、４１…ＮＰ
Ｎバイポーラトランジスタのエミッタとなる領域、４２
…ＰＮＰバイポーラトランジスタのエミッタとなる領
域、４３…層間絶縁膜、４７…アルミニウム配線、５１
…ＰＮＰバイポーラトランジスタのシャローベース、５
２…ＮＰＮバイポーラトランジスタのシャローベース、
５３…ディープＰ+ 型領域、５４…ＮＰＮバイポーラト
ランジスタ、ＰＮＰバイポーラトランジスタの外部ベー
ス電極コンタクト、およびＮＭＯＳ、ＰＭＯＳトランジ
スタのソースドレイン電極コンタクト、５５…第２多結
晶シリコン層、５６…シリサイド、５７…ＰＮＰバイポ
ーラトランジスタの外部ベース領域、５８…ＰＮＰバイ
ポーラトランジスタの外部ベース取出し電極、５９…Ｎ
ＰＮバイポーラトランジスタの外部ベース取出し電極、
６０…ＮＭＯＳトランジスタのソースドレイン取出し電
極、６１…ＰＭＯＳトランジスタのソースドレイン取出
し電極、６２…ＰＭＯＳトランジスタのソース取出し領
域、６３…ＮＭＯＳトランジスタのソース取出し領域、
６４…ＰＮＰバイポーラトランジスタの内部ベース領
域。
領域、１０…シリコン半導体基板、１１…絶縁膜、１２
…開口部、１３…埋め込みコレクタ層、１４…Ｎ型エピ
タキシャル層、１５…Ｎ型ウェル領域、１６…Ｐ型ウェ
ル領域、１７…フィールド酸化膜、１８…イオン注入領
域、１９…ダミーゲート酸化膜、２０，２１…チャネル
イオン注入領域、２２…Ｎ+ 型イオン注入領域、２３…
ゲート酸化膜、２４…第１多結晶シリコン層、２５…Ｐ
+ 型ソース領域、２６…Ｐ+ 型ドレイン領域、２７…外
部ベース領域、２８…Ｎ+ 型ソース領域、２９…Ｎ+ 型
ソース領域、３０…ＳｉＯ2 膜、３３…後酸化膜、３４
…ＮＰＮバイポーラトランジスタの内部ベース領域、３
５…ＳｉＯ2 膜、３６…コンタクトホール、３７…ＰＮ
Ｐバイポーラトランジスタのエミッタ、３８…ＰＭＯＳ
トランジスタのソースドレイン取出し電極、３９…ＰＭ
ＯＳトランジスタのソースドレイン取出し電極、４０…
ＮＰＮバイポーラトランジスタのエミッタ、４１…ＮＰ
Ｎバイポーラトランジスタのエミッタとなる領域、４２
…ＰＮＰバイポーラトランジスタのエミッタとなる領
域、４３…層間絶縁膜、４７…アルミニウム配線、５１
…ＰＮＰバイポーラトランジスタのシャローベース、５
２…ＮＰＮバイポーラトランジスタのシャローベース、
５３…ディープＰ+ 型領域、５４…ＮＰＮバイポーラト
ランジスタ、ＰＮＰバイポーラトランジスタの外部ベー
ス電極コンタクト、およびＮＭＯＳ、ＰＭＯＳトランジ
スタのソースドレイン電極コンタクト、５５…第２多結
晶シリコン層、５６…シリサイド、５７…ＰＮＰバイポ
ーラトランジスタの外部ベース領域、５８…ＰＮＰバイ
ポーラトランジスタの外部ベース取出し電極、５９…Ｎ
ＰＮバイポーラトランジスタの外部ベース取出し電極、
６０…ＮＭＯＳトランジスタのソースドレイン取出し電
極、６１…ＰＭＯＳトランジスタのソースドレイン取出
し電極、６２…ＰＭＯＳトランジスタのソース取出し領
域、６３…ＮＭＯＳトランジスタのソース取出し領域、
６４…ＰＮＰバイポーラトランジスタの内部ベース領
域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 27/06 H03K 19/01 - 19/082 H03K 19/092 - 19/096
Claims (1)
- 【請求項１】 第１の電圧を印加したドレインを有する
ＰＭＯＳトランジスタと、 前記ＰＭＯＳトランジスタのゲートに接続されたゲート
を有するＮＭＯＳトランジスタと、 前記ＰＭＯＳトランジスタのソースに接続されたベー
ス、前記第１の電圧が印加されたコレクタを有するＮＰ
Ｎバイポーラトランジスタと、 前記ＮＭＯＳトランジスタのソースに接続されたベー
ス、前記ＮＭＯＳトランジスタのドレインおよび前記Ｎ
ＰＮバイポーラトランジスタのエミッタに接続されたエ
ミッタ、第２の電圧が印加されたコレクタを有するＰＮ
Ｐバイポーラトランジスタと、 を有する半導体装置であり、前記ＮＭＯＳトランジスタ
のゲート電極はＮ型かつ前記ＰＭＯＳトランジスタのゲ
ート電極はＰ型であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11251773A JP3122435B2 (ja) | 1989-04-14 | 1999-09-06 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-94884 | 1989-04-14 | ||
| JP9488489 | 1989-04-14 | ||
| JP11251773A JP3122435B2 (ja) | 1989-04-14 | 1999-09-06 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2083909A Division JPH0348457A (ja) | 1989-04-14 | 1990-03-30 | 半導体装置およびその製造方法 |
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Family Applications (1)
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1999
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| Publication number | Publication date |
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