JPH08227899A - バイポーラトランジスタおよびその製造方法 - Google Patents
バイポーラトランジスタおよびその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】
【課題】 バイポーラトランジスタおよびその製造方法
を提供する。 【解決手段】 バイポーラトランジスタは、第１導電型
のウェル、前記ウェルの中心部に形成されたエミッタ不
純物層、前記エミッタ不純物層を完全に取り囲む形状に
形成されたベース不純物層、前記ウェルの縁部に沿って
環状に形成され、前記ベース不純物層とは一定な間隔を
保つ第１導電型の高濃度コレクタ不純物層を含むことを
特徴とする。高濃度コレクタ不純物層と平行な形態に形
成された第１導電層が前記高濃度コレクタ不純物層とコ
ンタクトホールを通して連結されており、該第１導電層
は他のコンタクトホールを通してコレクタ電極と連結さ
れることにより、製造工程が簡単になり、工程時間およ
び費用を減らすことができ、寄生バイポーラトランジス
タの生成およびコレクタ抵抗の増加問題を解決するの
で、信頼度を高めることができる。
を提供する。 【解決手段】 バイポーラトランジスタは、第１導電型
のウェル、前記ウェルの中心部に形成されたエミッタ不
純物層、前記エミッタ不純物層を完全に取り囲む形状に
形成されたベース不純物層、前記ウェルの縁部に沿って
環状に形成され、前記ベース不純物層とは一定な間隔を
保つ第１導電型の高濃度コレクタ不純物層を含むことを
特徴とする。高濃度コレクタ不純物層と平行な形態に形
成された第１導電層が前記高濃度コレクタ不純物層とコ
ンタクトホールを通して連結されており、該第１導電層
は他のコンタクトホールを通してコレクタ電極と連結さ
れることにより、製造工程が簡単になり、工程時間およ
び費用を減らすことができ、寄生バイポーラトランジス
タの生成およびコレクタ抵抗の増加問題を解決するの
で、信頼度を高めることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＢｉＣＭＯＳおよ
びその製造方法に係り、特に高濃度の埋没層およびエピ
タキシャル層の形成工程の省略による信頼度の低下問題
を解消したバイポーラトランジスタおよびその製造方法
に関する。
びその製造方法に係り、特に高濃度の埋没層およびエピ
タキシャル層の形成工程の省略による信頼度の低下問題
を解消したバイポーラトランジスタおよびその製造方法
に関する。
【０００２】
【従来の技術】バイポーラトランジスタおよびＭＯＳト
ランジスタを一つのチップ内に共に内装して各素子の長
短所を補完、改善することにより、高速化および低消費
電力化を実現するＢｉＣＭＯＳ技術は半導体メモリ分野
に多く適用されてきた。バイポーラトランジスタとＭＯ
Ｓトランジスタの機能を最適化するＢｉＣＭＯＳの製造
技術のために、各種の多様な構造のバイポーラトランジ
スタの製造方法が提示されており、ＳＩＣ（Selectivel
y Ion Implanted Cellector)、ＢＥＳＴ（Base Electro
de Surround Emitter Transistor）構造などはその代表
的な例である。特に、高濃度の埋没層の形成工程および
エピタキシャル工程は高性能バイポーラトランジスタの
ために必須的な工程である。
ランジスタを一つのチップ内に共に内装して各素子の長
短所を補完、改善することにより、高速化および低消費
電力化を実現するＢｉＣＭＯＳ技術は半導体メモリ分野
に多く適用されてきた。バイポーラトランジスタとＭＯ
Ｓトランジスタの機能を最適化するＢｉＣＭＯＳの製造
技術のために、各種の多様な構造のバイポーラトランジ
スタの製造方法が提示されており、ＳＩＣ（Selectivel
y Ion Implanted Cellector)、ＢＥＳＴ（Base Electro
de Surround Emitter Transistor）構造などはその代表
的な例である。特に、高濃度の埋没層の形成工程および
エピタキシャル工程は高性能バイポーラトランジスタの
ために必須的な工程である。
【０００３】
【発明が解決しようとする課題】図１は従来の一方法に
より製造されたＢｉＣＭＯＳを示した断面図であり、バ
イポーラトランジスタおよびＭＯＳトランジスタを形成
するためにエピタキシャル工程を行い、コレクタの面抵
抗の低下と素子間の効率的な絶縁のために各素子の下部
に高濃度の埋没層を形成した場合を示す。
より製造されたＢｉＣＭＯＳを示した断面図であり、バ
イポーラトランジスタおよびＭＯＳトランジスタを形成
するためにエピタキシャル工程を行い、コレクタの面抵
抗の低下と素子間の効率的な絶縁のために各素子の下部
に高濃度の埋没層を形成した場合を示す。
【０００４】前記図１において、図面の左側はバイポー
ラトランジスタおよびＰＭＯＳトランジスタなどより構
成される周辺回路領域を、図面の右側はＮＭＯＳおよび
高抵抗多結晶シリコン層などより構成されたＳＲＡＭの
セル領域を示す。半導体基板１の表面近傍にＮ型の高濃
度埋没層３とＰ型の埋没層５が選択的に形成されてお
り、この上部にはエピタキシャル層（ｅｐｉ）が形成さ
れている。Ｎ型ウェル７はＮ型の高濃度埋没層３の上部
に位置したエピタキシャル層内に形成されており、Ｐ型
ウェル９はＰ型埋没層５の上部に位置したエピタキシャ
ル層内に形成されている。Ｎ型ウェル７内にはバイポー
ラトランジスタとＰＭＯＳトランジスタがそれぞれ互い
に絶縁されるように形成されており、Ｐ型ウェル９内に
はＮＭＯＳトランジスタが形成されている。バイポーラ
トランジスタは、Ｎ型ウェル７と高濃度コレクタ不純物
層１１を有するコレクタ不純物層、ベース不純物層１３
およびエミッタ不純物層１５で形成され、この際、高濃
度コレクタ不純物層１１はＮ型の高濃度埋没層３と連結
される。ＰＭＯＳトランジスタは、Ｐ型のソース／ドレ
イン領域１７およびゲート電極２５で形成されており、
ＮＭＯＳトランジスタは、Ｎ型のソース／ドレイン領域
１９およびゲート電極２６で形成されている。ＮＭＯＳ
トランジスタのソース／ドレイン領域１９中のいずれか
一つにＳＲＡＭの高抵抗多結晶シリコン層２９が連結さ
れる。エミッタ不純物層１５およびＮＭＯＳトランジス
タのソース／ドレイン領域１９中の他の一つはパッド層
２３、３１を通して電極３５、４３とそれぞれ接続され
ている。バイポーラトランジスタのコレクタ電極３３は
高濃度コレクタ不純物層１１と連結されており、ベース
電極３７はベース不純物層１３と連結されており、ＰＭ
ＯＳトランジスタのソース／ドレイン電極３９はソース
／ドレイン領域１７とそれぞれ連結されている。また、
図面符号２１はフィールド酸化膜を示し、２７、４５は
絶縁層を示す。
ラトランジスタおよびＰＭＯＳトランジスタなどより構
成される周辺回路領域を、図面の右側はＮＭＯＳおよび
高抵抗多結晶シリコン層などより構成されたＳＲＡＭの
セル領域を示す。半導体基板１の表面近傍にＮ型の高濃
度埋没層３とＰ型の埋没層５が選択的に形成されてお
り、この上部にはエピタキシャル層（ｅｐｉ）が形成さ
れている。Ｎ型ウェル７はＮ型の高濃度埋没層３の上部
に位置したエピタキシャル層内に形成されており、Ｐ型
ウェル９はＰ型埋没層５の上部に位置したエピタキシャ
ル層内に形成されている。Ｎ型ウェル７内にはバイポー
ラトランジスタとＰＭＯＳトランジスタがそれぞれ互い
に絶縁されるように形成されており、Ｐ型ウェル９内に
はＮＭＯＳトランジスタが形成されている。バイポーラ
トランジスタは、Ｎ型ウェル７と高濃度コレクタ不純物
層１１を有するコレクタ不純物層、ベース不純物層１３
およびエミッタ不純物層１５で形成され、この際、高濃
度コレクタ不純物層１１はＮ型の高濃度埋没層３と連結
される。ＰＭＯＳトランジスタは、Ｐ型のソース／ドレ
イン領域１７およびゲート電極２５で形成されており、
ＮＭＯＳトランジスタは、Ｎ型のソース／ドレイン領域
１９およびゲート電極２６で形成されている。ＮＭＯＳ
トランジスタのソース／ドレイン領域１９中のいずれか
一つにＳＲＡＭの高抵抗多結晶シリコン層２９が連結さ
れる。エミッタ不純物層１５およびＮＭＯＳトランジス
タのソース／ドレイン領域１９中の他の一つはパッド層
２３、３１を通して電極３５、４３とそれぞれ接続され
ている。バイポーラトランジスタのコレクタ電極３３は
高濃度コレクタ不純物層１１と連結されており、ベース
電極３７はベース不純物層１３と連結されており、ＰＭ
ＯＳトランジスタのソース／ドレイン電極３９はソース
／ドレイン領域１７とそれぞれ連結されている。また、
図面符号２１はフィールド酸化膜を示し、２７、４５は
絶縁層を示す。
【０００５】前記した従来の一つの方法により製造され
たＢｉＣＭＯＳは、その製造のためには半導体基板の表
面に選択的にＮ型の高濃度埋没層３およびＰ型埋没層５
を形成する工程と、その全面に１μm 〜２μm 程度の厚
さのエピタキシャル層（ｅｐｉ）を形成する工程と、該
エピタキシャル層にＮ型またはＰ型のウェルを形成する
工程および該ウェル内にバイポーラトランジスタおよび
ＭＯＳトランジスタを形成する工程とを経ることが必須
である。
たＢｉＣＭＯＳは、その製造のためには半導体基板の表
面に選択的にＮ型の高濃度埋没層３およびＰ型埋没層５
を形成する工程と、その全面に１μm 〜２μm 程度の厚
さのエピタキシャル層（ｅｐｉ）を形成する工程と、該
エピタキシャル層にＮ型またはＰ型のウェルを形成する
工程および該ウェル内にバイポーラトランジスタおよび
ＭＯＳトランジスタを形成する工程とを経ることが必須
である。
【０００６】半導体基板にＮ型またはＰ型ウェルを形成
した後、該ウェル内にＭＯＳトランジスタを形成する工
程で形成される通常のＣＭＯＳ製造工程と前記ＢｉＣＭ
ＯＳ製造工程とを比較したとき、前記ＢｉＣＭＯＳ製造
工程は、通常のＣＭＯＳ製造工程に比して高濃度埋没層
の形成工程およびエピタキシャル層の形成工程をさらに
追加しなければならない。高濃度埋没層の形成工程とエ
ピタキシャル工程はＢｉＣＭＯＳ製造工程を複雑で困難
にする代表的な部分であり、エピタキシャル工程の場合
には高精度を要する技術のため、長時間が所要され、か
つ、高コストになる。
した後、該ウェル内にＭＯＳトランジスタを形成する工
程で形成される通常のＣＭＯＳ製造工程と前記ＢｉＣＭ
ＯＳ製造工程とを比較したとき、前記ＢｉＣＭＯＳ製造
工程は、通常のＣＭＯＳ製造工程に比して高濃度埋没層
の形成工程およびエピタキシャル層の形成工程をさらに
追加しなければならない。高濃度埋没層の形成工程とエ
ピタキシャル工程はＢｉＣＭＯＳ製造工程を複雑で困難
にする代表的な部分であり、エピタキシャル工程の場合
には高精度を要する技術のため、長時間が所要され、か
つ、高コストになる。
【０００７】したがって、工程の複雑性を減らし、工程
時間とコストを低減するための一方法として、ＢｉＣＭ
ＯＳの製造技術に必須的に適用された高濃度埋没層の形
成工程およびエピタキシャル工程を取り除いてＢｉＣＭ
ＯＳを製造する技術に対する研究が行われた。このよう
な製造技術として、半導体基板に形成されたウェルにバ
イポーラトランジスタおよびＭＯＳトランジスタを形成
する方法がある。
時間とコストを低減するための一方法として、ＢｉＣＭ
ＯＳの製造技術に必須的に適用された高濃度埋没層の形
成工程およびエピタキシャル工程を取り除いてＢｉＣＭ
ＯＳを製造する技術に対する研究が行われた。このよう
な製造技術として、半導体基板に形成されたウェルにバ
イポーラトランジスタおよびＭＯＳトランジスタを形成
する方法がある。
【０００８】図２は従来の他の方法により製造されたバ
イポーラトランジスタを示した断面図であり、半導体基
板上にエピタキシャル層を形成した後、該エピタキシャ
ル層にウェルを形成し、該ウェル内に素子を形成した従
来の一方法の製造工程とは異なり、半導体基板にウェル
を形成した後、該ウェル内にバイポーラトランジスタを
形成したものである。
イポーラトランジスタを示した断面図であり、半導体基
板上にエピタキシャル層を形成した後、該エピタキシャ
ル層にウェルを形成し、該ウェル内に素子を形成した従
来の一方法の製造工程とは異なり、半導体基板にウェル
を形成した後、該ウェル内にバイポーラトランジスタを
形成したものである。
【０００９】前記図２はＢｉＣＭＯＳのうち、バイポー
ラトランジスタのみを示したものであり、これは高濃度
埋没層およびエピタキシャル層が形成されないとき、バ
イポーラトランジスタでの性能の低下が最も深刻に現れ
るからである。図２において図示されてはいないが、バ
イポーラトランジスタの周辺にＭＯＳトランジスタが形
成されていると推測することができる。
ラトランジスタのみを示したものであり、これは高濃度
埋没層およびエピタキシャル層が形成されないとき、バ
イポーラトランジスタでの性能の低下が最も深刻に現れ
るからである。図２において図示されてはいないが、バ
イポーラトランジスタの周辺にＭＯＳトランジスタが形
成されていると推測することができる。
【００１０】Ｐ型の半導体基板５０に不純物イオンを選
択的に注入してＮ型およびＰ型ウェル５２、５４を形成
した後、選択的に熱酸化工程で基板の表面にフィールド
酸化膜６２を形成する。引き続き、高濃度コレクタ不純
物層５６の形成される領域にＮ型不純物を高濃度に注入
して高濃度コレクタ不純物層５６を形成した後、Ｐ型不
純物を高濃度に選択的に注入することにより高濃度のＰ
型不純物層６４および抵抗性接触のためのベース不純物
層５８を形成する。次いで、不純物がドープされた多結
晶シリコンとシリサイド（silicide) が積層されたパッ
ド層７０の不純物を基板５０に拡散させることによりエ
ミッタ不純物層６０を形成し、電極７２、７４、７６、
７８を通常の方法で形成する。
択的に注入してＮ型およびＰ型ウェル５２、５４を形成
した後、選択的に熱酸化工程で基板の表面にフィールド
酸化膜６２を形成する。引き続き、高濃度コレクタ不純
物層５６の形成される領域にＮ型不純物を高濃度に注入
して高濃度コレクタ不純物層５６を形成した後、Ｐ型不
純物を高濃度に選択的に注入することにより高濃度のＰ
型不純物層６４および抵抗性接触のためのベース不純物
層５８を形成する。次いで、不純物がドープされた多結
晶シリコンとシリサイド（silicide) が積層されたパッ
ド層７０の不純物を基板５０に拡散させることによりエ
ミッタ不純物層６０を形成し、電極７２、７４、７６、
７８を通常の方法で形成する。
【００１１】従来の他の方法による前記のバイポーラト
ランジスタの製造方法によれば、従来の一方法に比して
高濃度の埋没層形成工程およびエピタキシャル工程が省
略されるので、全体的な製造工程が簡単になり、時間お
よびコストの節減効果を期待することができる。しかし
ながら、これによりバイポーラトランジスタの特性劣化
が顕著になる。代表的な特性劣化を示すと次の通りであ
る。
ランジスタの製造方法によれば、従来の一方法に比して
高濃度の埋没層形成工程およびエピタキシャル工程が省
略されるので、全体的な製造工程が簡単になり、時間お
よびコストの節減効果を期待することができる。しかし
ながら、これによりバイポーラトランジスタの特性劣化
が顕著になる。代表的な特性劣化を示すと次の通りであ
る。
【００１２】第一に、寄生バイポーラトランジスタの効
果が顕著になり、ＢｉＣＭＯＳ論理ゲートの動作に影響
を及ぼす。前記図２に示したように、バイポーラトラン
ジスタのベース不純物層５８、Ｎ型ウェル５２およびＰ
型ウェル５４に形成されたＰ型不純物層６４がＰＮＰ寄
生バイポーラトランジスタを形成する。
果が顕著になり、ＢｉＣＭＯＳ論理ゲートの動作に影響
を及ぼす。前記図２に示したように、バイポーラトラン
ジスタのベース不純物層５８、Ｎ型ウェル５２およびＰ
型ウェル５４に形成されたＰ型不純物層６４がＰＮＰ寄
生バイポーラトランジスタを形成する。
【００１３】第二に、コレクタ抵抗が増えて素子の動作
速度を低下させる。エミッタ不純物層６０とベース不純
物層５８を経た電流がコレクタ電極７２に印加された電
圧により一方向、即ちベース不純物層５８から高濃度コ
レクタ不純物層５６にのみ流れるので、電流の流れる経
路の抵抗は相対的に高くなる。本発明の目的は、コレク
タ抵抗が低く、寄生バイポーラトランジスタの動作を抑
制することができ、製造工程は簡単であり、コレクタ電
極の形成時、レイアウトの自由度を高めるバイポーラト
ランジスタを提供することにある。
速度を低下させる。エミッタ不純物層６０とベース不純
物層５８を経た電流がコレクタ電極７２に印加された電
圧により一方向、即ちベース不純物層５８から高濃度コ
レクタ不純物層５６にのみ流れるので、電流の流れる経
路の抵抗は相対的に高くなる。本発明の目的は、コレク
タ抵抗が低く、寄生バイポーラトランジスタの動作を抑
制することができ、製造工程は簡単であり、コレクタ電
極の形成時、レイアウトの自由度を高めるバイポーラト
ランジスタを提供することにある。
【００１４】本発明の他の目的は、前記したバイポーラ
トランジスタの製造に適した方法を提供することにあ
る。
トランジスタの製造に適した方法を提供することにあ
る。
【００１５】
【課題を解決するための手段】前記目的を達成するため
に本発明によるバイポーラトランジスタは、第１導電型
のウェルと、前記ウェルの中心部に形成されたエミッタ
不純物層と、前記エミッタ不純物層を完全に取り囲む形
状に形成されたベース不純物層と、前記ウェルの縁部に
沿って環状に形成され、前記ベース不純物層とは一定な
間隔を保つ第１導電型の高濃度コレクタ不純物層とを含
むことを特徴とする。
に本発明によるバイポーラトランジスタは、第１導電型
のウェルと、前記ウェルの中心部に形成されたエミッタ
不純物層と、前記エミッタ不純物層を完全に取り囲む形
状に形成されたベース不純物層と、前記ウェルの縁部に
沿って環状に形成され、前記ベース不純物層とは一定な
間隔を保つ第１導電型の高濃度コレクタ不純物層とを含
むことを特徴とする。
【００１６】本発明の望ましい一実施例において、前記
高濃度コレクタ不純物層上に、第１導電層と、前記高濃
度コレクタ不純物層と前記第１導電層を連結させるため
の第１コンタクトホールとをさらに具備し、この際、前
記第１導電層は前記高濃度コレクタ不純物層と平行に配
置されることが望ましい。前記第１導電層は多結晶シリ
コン、多結晶シリコンとシリサイドとが積層されたポリ
サイドおよび金属物質中のいずれか一つで形成されるこ
とが望ましい。
高濃度コレクタ不純物層上に、第１導電層と、前記高濃
度コレクタ不純物層と前記第１導電層を連結させるため
の第１コンタクトホールとをさらに具備し、この際、前
記第１導電層は前記高濃度コレクタ不純物層と平行に配
置されることが望ましい。前記第１導電層は多結晶シリ
コン、多結晶シリコンとシリサイドとが積層されたポリ
サイドおよび金属物質中のいずれか一つで形成されるこ
とが望ましい。
【００１７】また、前記第１導電層上に、第２導電層
と、前記第１導電層と前記第２導電層を連結させるため
の第２コンタクトホールとをさらに具備し、この際、前
記第１導電層は多結晶シリコンおよび多結晶シリコンと
シリサイドとが積層されたポリサイド中のいずれか一つ
で形成されており、前記第２導電層は金属物質で形成さ
れることが望ましい。
と、前記第１導電層と前記第２導電層を連結させるため
の第２コンタクトホールとをさらに具備し、この際、前
記第１導電層は多結晶シリコンおよび多結晶シリコンと
シリサイドとが積層されたポリサイド中のいずれか一つ
で形成されており、前記第２導電層は金属物質で形成さ
れることが望ましい。
【００１８】本発明の望ましい他の実施例において、前
記第１導電層は前記高濃度コレクタ不純物層と部分的に
のみ平行に配置されており、この際、前記第１導電層は
Ｕ字形、ロ字状または二つの並列ライン状に配置される
ことが望ましい。また、前記高濃度コレクタ不純物層上
に、第３導電層と、前記高濃度コレクタ不純物層と前記
第３導電層を連結するための第３コンタクトホールとを
さらに具備し、この際、前記第１導電層と第３導電層は
部分的に重畳されることが望ましく、前記第３導電層上
に、前記第１導電層と第３導電層を連結させるための第
４導電層をさらに具備することが望ましい。
記第１導電層は前記高濃度コレクタ不純物層と部分的に
のみ平行に配置されており、この際、前記第１導電層は
Ｕ字形、ロ字状または二つの並列ライン状に配置される
ことが望ましい。また、前記高濃度コレクタ不純物層上
に、第３導電層と、前記高濃度コレクタ不純物層と前記
第３導電層を連結するための第３コンタクトホールとを
さらに具備し、この際、前記第１導電層と第３導電層は
部分的に重畳されることが望ましく、前記第３導電層上
に、前記第１導電層と第３導電層を連結させるための第
４導電層をさらに具備することが望ましい。
【００１９】また、前記第３導電層上に、前記高濃度コ
レクタ不純物層と前記第３導電層を連結させるための第
３コンタクトホールが形成されるとき、前記第１導電層
上には、前記第１導電層と前記第３導電層を形成するた
めのコンタクトホールがさらに備えられることが望まし
い。前記第３導電層は前記第１導電層より上部に形成さ
れることが望ましい。
レクタ不純物層と前記第３導電層を連結させるための第
３コンタクトホールが形成されるとき、前記第１導電層
上には、前記第１導電層と前記第３導電層を形成するた
めのコンタクトホールがさらに備えられることが望まし
い。前記第３導電層は前記第１導電層より上部に形成さ
れることが望ましい。
【００２０】前記第１導電層および第３導電層は多結晶
シリコン、多結晶シリコンとシリサイドとが重畳された
ポリサイドおよび金属物質中のいずれか一つで形成され
ることが望ましい。この際、前記第１導電層は多結晶リ
シコンおよび多結晶シリコンとシリサイドとが重畳され
たポリサイド中のいずれか一つで形成されており、前記
第３導電層は金属物質で形成されることが最も望まし
い。
シリコン、多結晶シリコンとシリサイドとが重畳された
ポリサイドおよび金属物質中のいずれか一つで形成され
ることが望ましい。この際、前記第１導電層は多結晶リ
シコンおよび多結晶シリコンとシリサイドとが重畳され
たポリサイド中のいずれか一つで形成されており、前記
第３導電層は金属物質で形成されることが最も望まし
い。
【００２１】前記バイポーラトランジスタはＢｉＣＭＯ
Ｓに含まれることが望ましい。前記他の目的を達成する
ために本発明によるバイポーラトランジスタの製造方法
は、半導体基板に第１導電型のウェルを形成する第１工
程と、前記ウェルの中心部に第２導電型の不純物を注入
してベース不純物層を形成する第２工程と、前記ウェル
の縁部に沿って第１導電型の不純物を注入することによ
り、前記ベース不純物層を取り囲む環状の高濃度コレク
タ不純物層を形成する第３工程と、前記ベース不純物層
に選択的に第１導電型の不純物をドープしてエミッタ不
純物層を形成する第４工程とを含むことを特徴とする。
Ｓに含まれることが望ましい。前記他の目的を達成する
ために本発明によるバイポーラトランジスタの製造方法
は、半導体基板に第１導電型のウェルを形成する第１工
程と、前記ウェルの中心部に第２導電型の不純物を注入
してベース不純物層を形成する第２工程と、前記ウェル
の縁部に沿って第１導電型の不純物を注入することによ
り、前記ベース不純物層を取り囲む環状の高濃度コレク
タ不純物層を形成する第３工程と、前記ベース不純物層
に選択的に第１導電型の不純物をドープしてエミッタ不
純物層を形成する第４工程とを含むことを特徴とする。
【００２２】前記ウェルは燐イオンを約１００ｋｅＶの
エネルギー、約３．０×１０13イオン／cm2 の濃度に前
記半導体基板に選択的に注入する段階および窒素雰囲
気、約１１５０℃の温度で１２時間程度熱処理する段階
により形成されることが望ましい。前記ベース不純物層
はボロンイオンを約３０ｋｅＶのエネルギー、約３．０
×１０13イオン／cm2 の濃度に注入して形成されること
が望ましい。
エネルギー、約３．０×１０13イオン／cm2 の濃度に前
記半導体基板に選択的に注入する段階および窒素雰囲
気、約１１５０℃の温度で１２時間程度熱処理する段階
により形成されることが望ましい。前記ベース不純物層
はボロンイオンを約３０ｋｅＶのエネルギー、約３．０
×１０13イオン／cm2 の濃度に注入して形成されること
が望ましい。
【００２３】前記高濃度コレクタ不純物層は燐イオンを
約１００ｋｅＶのエネルギー、約５．０×１０15イオン
／cm2 の濃度に注入して形成されることが望ましい。前
記第４工程は、半導体基板上に絶縁層を形成する段階
と、前記絶縁層を選択的に食刻することによりエミッタ
不純物層の形成される領域を露出させる第１コンタクト
ホールを形成する段階と、前記第１コンタクトホールの
形成されている結果物上に多結晶シリコンを蒸着する段
階と、前記多結晶シリコンに不純物イオンを注入する段
階と、不純物イオンの注入された多結晶シリコンが形成
されている結果物上にシリサイドを蒸着する段階および
前記多結晶シリコンとシリサイドをパタニングする段階
とによりなることが望ましい。
約１００ｋｅＶのエネルギー、約５．０×１０15イオン
／cm2 の濃度に注入して形成されることが望ましい。前
記第４工程は、半導体基板上に絶縁層を形成する段階
と、前記絶縁層を選択的に食刻することによりエミッタ
不純物層の形成される領域を露出させる第１コンタクト
ホールを形成する段階と、前記第１コンタクトホールの
形成されている結果物上に多結晶シリコンを蒸着する段
階と、前記多結晶シリコンに不純物イオンを注入する段
階と、不純物イオンの注入された多結晶シリコンが形成
されている結果物上にシリサイドを蒸着する段階および
前記多結晶シリコンとシリサイドをパタニングする段階
とによりなることが望ましい。
【００２４】この際、不純物イオンを注入する前記段階
は、砒素イオンを約１００ｋｅＶのエネルギー、約７．
０×１０15イオン／cm2 の濃度に注入してなることが望
ましい。前記第１コンタクトホールを形成する前記段階
時、前記高濃度コレクタ不純物層を部分的に露出させる
第２コンタクトホールも共に形成し多結晶シリコンとシ
リサイドをパタニングする前記段階により、前記エミッ
タ不純物層と接続するパッド層および前記高濃度コレク
タ不純物層と接続する第１導電層とを同時に形成するこ
とが望ましい。
は、砒素イオンを約１００ｋｅＶのエネルギー、約７．
０×１０15イオン／cm2 の濃度に注入してなることが望
ましい。前記第１コンタクトホールを形成する前記段階
時、前記高濃度コレクタ不純物層を部分的に露出させる
第２コンタクトホールも共に形成し多結晶シリコンとシ
リサイドをパタニングする前記段階により、前記エミッ
タ不純物層と接続するパッド層および前記高濃度コレク
タ不純物層と接続する第１導電層とを同時に形成するこ
とが望ましい。
【００２５】本発明の望ましい一実施例において、パッ
ド層および第１導電層を形成する前記段階以後に、前記
パッド層および第１導電層が形成されている結果物上に
第２絶縁層を形成する段階と、前記第２および第１絶縁
層を部分的に食刻して前記ベース不純物層、パッド層お
よび第１導電層を部分的に露出させる第３コンタクトホ
ールを形成する段階と、前記第３コンタクトホールが形
成されている結果物上に第２導電物質を蒸着する段階お
よび前記第２導電物質をパタニングすることにより前記
ベース不純物と接続するベース電極、パッド層と接続す
るエミッタ電極および前記第１導電層と接続するコレク
タ電極を形成する段階とをさらに含むことが望ましい。
ド層および第１導電層を形成する前記段階以後に、前記
パッド層および第１導電層が形成されている結果物上に
第２絶縁層を形成する段階と、前記第２および第１絶縁
層を部分的に食刻して前記ベース不純物層、パッド層お
よび第１導電層を部分的に露出させる第３コンタクトホ
ールを形成する段階と、前記第３コンタクトホールが形
成されている結果物上に第２導電物質を蒸着する段階お
よび前記第２導電物質をパタニングすることにより前記
ベース不純物と接続するベース電極、パッド層と接続す
るエミッタ電極および前記第１導電層と接続するコレク
タ電極を形成する段階とをさらに含むことが望ましい。
【００２６】前記第２コンタクトホールは一つ以上のが
望ましく、前記第１導電層は前記高濃度コレクタ不純物
層と平行にパタニングされて環状に形成されることが望
ましい。また、前記第１導電物質は多結晶シリコンおよ
び多結晶シリコンとシリサイドを積層したポリサイド中
のいずれか一つであり、前記第２導電物質層は金属物質
であるものが望ましい。
望ましく、前記第１導電層は前記高濃度コレクタ不純物
層と平行にパタニングされて環状に形成されることが望
ましい。また、前記第１導電物質は多結晶シリコンおよ
び多結晶シリコンとシリサイドを積層したポリサイド中
のいずれか一つであり、前記第２導電物質層は金属物質
であるものが望ましい。
【００２７】本発明の望ましい他の実施例において、パ
ッド層および第１導電層を形成する前記段階以後に、前
記パッド層および第１導電層の形成されている結果物上
に第２絶縁層を形成する段階と、前記第２および第１絶
縁層を部分的に食刻して前記ベース不純物層、パッド層
および高濃度コレクタ不純物層を部分的に露出させる第
４コンタクトホールを形成する段階と、前記第４コンタ
クトホールの形成されている結果物上に第３導電物質を
蒸着する段階および前記第３導電物質をパタニングする
ことにより前記ベース不純物層と接続するベース電極、
パッドと接続するエミッタ電極および前記高濃度コレク
タ不純物層と接続するコレクタ電極を形成する段階とを
さらに含むことが望ましい。
ッド層および第１導電層を形成する前記段階以後に、前
記パッド層および第１導電層の形成されている結果物上
に第２絶縁層を形成する段階と、前記第２および第１絶
縁層を部分的に食刻して前記ベース不純物層、パッド層
および高濃度コレクタ不純物層を部分的に露出させる第
４コンタクトホールを形成する段階と、前記第４コンタ
クトホールの形成されている結果物上に第３導電物質を
蒸着する段階および前記第３導電物質をパタニングする
ことにより前記ベース不純物層と接続するベース電極、
パッドと接続するエミッタ電極および前記高濃度コレク
タ不純物層と接続するコレクタ電極を形成する段階とを
さらに含むことが望ましい。
【００２８】この際、前記第１導電層は前記高濃度コレ
クタ不純物層と部分的に平行に配置されるように形成さ
れ、前記コレクタ電極は前記高濃度コレクタ不純物層と
部分的に重畳するように形成されることが望ましい。ま
た、前記第１導電層とコレクタ電極は互いに連結される
ように形成されることが望ましく、この際、前記コレク
タ電極上に、前記第１導電層と前記コレクタ電極を連結
させるための第２導電層とをさらに備えることが望まし
い。
クタ不純物層と部分的に平行に配置されるように形成さ
れ、前記コレクタ電極は前記高濃度コレクタ不純物層と
部分的に重畳するように形成されることが望ましい。ま
た、前記第１導電層とコレクタ電極は互いに連結される
ように形成されることが望ましく、この際、前記コレク
タ電極上に、前記第１導電層と前記コレクタ電極を連結
させるための第２導電層とをさらに備えることが望まし
い。
【００２９】前記第１導電物質は多結晶シリコンおよび
多結晶シリコンとシリサイドを積層したポリサイド中の
いずれか一つであり、前記第２導電物質は金属物質であ
るものが望ましい。本発明の望ましいさらに他の実施例
において、パッド層および第１導電層を形成する前記段
階以後に、前記パッド層および第１導電層の形成される
結果物上に第２絶縁層を形成する段階と、前記第２およ
び第１絶縁層を部分的に食刻して前記ベース不純物層、
パッド層、第１導電層および高濃度コレクタ不純物層を
部分的に露出させる第５コンタクトホールを形成する段
階と、前記第５コンタクトホールの形成される結果物上
に第３導電物質を蒸着する段階および前記第３導電物質
をパタニングすることにより前記ベース不純物層と接続
するベース電極、パッド層と接続するエミッタ電極およ
び前記第１導電層および高濃度コレクタ部不純物層と接
続するコレクタ電極を形成する段階とをさらに含むこと
が望ましい。
多結晶シリコンとシリサイドを積層したポリサイド中の
いずれか一つであり、前記第２導電物質は金属物質であ
るものが望ましい。本発明の望ましいさらに他の実施例
において、パッド層および第１導電層を形成する前記段
階以後に、前記パッド層および第１導電層の形成される
結果物上に第２絶縁層を形成する段階と、前記第２およ
び第１絶縁層を部分的に食刻して前記ベース不純物層、
パッド層、第１導電層および高濃度コレクタ不純物層を
部分的に露出させる第５コンタクトホールを形成する段
階と、前記第５コンタクトホールの形成される結果物上
に第３導電物質を蒸着する段階および前記第３導電物質
をパタニングすることにより前記ベース不純物層と接続
するベース電極、パッド層と接続するエミッタ電極およ
び前記第１導電層および高濃度コレクタ部不純物層と接
続するコレクタ電極を形成する段階とをさらに含むこと
が望ましい。
【００３０】この際、前記第１導電層は前記高濃度コレ
クタ不純物層と部分的に平行に配置されることが望まし
い。
クタ不純物層と部分的に平行に配置されることが望まし
い。
【００３１】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。前記図３Ａ〜図５Ｃにおいて、点
線で限定された正方形領域はベース不純物層領域Ｒ１
ａ、Ｒ１ｂ、Ｒ１ｃであり、点線で限定された中空の正
方形領域は高濃度コレクタ不純物層領域Ｒ２ａ、Ｒ２
ｂ、Ｒ２ｃであり、実線で限定され、その内部に斜線の
引かれた長方形領域は高濃度コレクタ不純物層を第１導
電層に接続させるためのコンタクトホール領域Ｒ３ａ、
Ｒ３ｂ、Ｒ３ｃであり、一点鎖線で限定されて前記Ｒ１
領域に重畳されている四角形領域はエミッタ不純物層と
連結されるパッド層領域Ｒ４ａ、Ｒ４ｂ、Ｒ４ｃであ
り、一点鎖線で限定されて前記Ｒ２領域に重畳される領
域は高濃度コレクタ不純物層と連結される第１導電層領
域Ｒ５ａ、Ｒ５ｂ、Ｒ５ｃであり、実線で限定されて前
記Ｒ１領域内に位置し、その内部に交差する二本の斜線
の引かれた四角形領域はベース電極をベース不純物層に
接続させるためのコンタクトホール領域Ｒ６ａ、Ｒ６
ｂ、Ｒ６ｃであり、前記Ｒ６領域の右側に位置し、その
内部に交差する二本の斜線の引かれた四角形領域は前記
パッド層とエミッタ電極を接続させるためのコンタクト
ホール領域Ｒ７ａ、Ｒ７ｂ、Ｒ７ｃであり、図面の最も
右側に位置し、その内部に交差する二本の斜線の引かれ
た四角形領域は前記第１導電層とコレクタ電極を接続さ
せるためのコンタクトホール領域Ｒ８ａ、Ｒ８ｂ、Ｒ８
ｃであり、二点鎖点で限定されて前記Ｒ６領域をその内
部に含む四角形領域はベース電極領域Ｒ９ａ、Ｒ９ｂ、
Ｒ９ｃであり、二点鎖線で限定されて前記Ｒ７領域をそ
の内部に含む四角形領域はエミッタ電極領域Ｒ１０ａ、
Ｒ１０ｂ、Ｒ１０ｃであり、二点鎖線で限定されて前記
Ｒ８領域をその内部に含む四角形領域はコレクタ電極領
域Ｒ１１ａ、Ｒ１１ｂ、Ｒ１１ｃである。
明を詳細に説明する。前記図３Ａ〜図５Ｃにおいて、点
線で限定された正方形領域はベース不純物層領域Ｒ１
ａ、Ｒ１ｂ、Ｒ１ｃであり、点線で限定された中空の正
方形領域は高濃度コレクタ不純物層領域Ｒ２ａ、Ｒ２
ｂ、Ｒ２ｃであり、実線で限定され、その内部に斜線の
引かれた長方形領域は高濃度コレクタ不純物層を第１導
電層に接続させるためのコンタクトホール領域Ｒ３ａ、
Ｒ３ｂ、Ｒ３ｃであり、一点鎖線で限定されて前記Ｒ１
領域に重畳されている四角形領域はエミッタ不純物層と
連結されるパッド層領域Ｒ４ａ、Ｒ４ｂ、Ｒ４ｃであ
り、一点鎖線で限定されて前記Ｒ２領域に重畳される領
域は高濃度コレクタ不純物層と連結される第１導電層領
域Ｒ５ａ、Ｒ５ｂ、Ｒ５ｃであり、実線で限定されて前
記Ｒ１領域内に位置し、その内部に交差する二本の斜線
の引かれた四角形領域はベース電極をベース不純物層に
接続させるためのコンタクトホール領域Ｒ６ａ、Ｒ６
ｂ、Ｒ６ｃであり、前記Ｒ６領域の右側に位置し、その
内部に交差する二本の斜線の引かれた四角形領域は前記
パッド層とエミッタ電極を接続させるためのコンタクト
ホール領域Ｒ７ａ、Ｒ７ｂ、Ｒ７ｃであり、図面の最も
右側に位置し、その内部に交差する二本の斜線の引かれ
た四角形領域は前記第１導電層とコレクタ電極を接続さ
せるためのコンタクトホール領域Ｒ８ａ、Ｒ８ｂ、Ｒ８
ｃであり、二点鎖点で限定されて前記Ｒ６領域をその内
部に含む四角形領域はベース電極領域Ｒ９ａ、Ｒ９ｂ、
Ｒ９ｃであり、二点鎖線で限定されて前記Ｒ７領域をそ
の内部に含む四角形領域はエミッタ電極領域Ｒ１０ａ、
Ｒ１０ｂ、Ｒ１０ｃであり、二点鎖線で限定されて前記
Ｒ８領域をその内部に含む四角形領域はコレクタ電極領
域Ｒ１１ａ、Ｒ１１ｂ、Ｒ１１ｃである。
【００３２】前記図３Ａのレイアウト図によれば、高濃
度コレクタ不純物層Ｒ２ａと第１導電層Ｒ５ａがベース
不純物層Ｒ１ａを環状に取り囲んでおり、前記第１導電
層Ｒ５ａと高濃度コレクタ不純物層Ｒ２ａを接続するた
めの一つ以上のコンタクトホールＲ３ａが前記高濃度コ
レクタ不純物層Ｒ２ａ上で全体にかけて形成される。ま
た、コレクタ電極Ｒ１１ａは前記第１導電層Ｒ５ａを通
して高濃度コレクタ不純物層Ｒ２ａと連結され、この
際、前記コレクタ電極Ｒ１１ａは第１導電層Ｒ５ａ上に
形成されたコンタクトホールＲ８ａにより前記第１導電
層Ｒ５ａと接続する。かつ、コレクタ電極Ｒ１１ａは、
ベース電極Ｒ９ａおよびエミッタ電極Ｒ１０ａの配置形
状やその他の周辺電極の配置形状を考慮して所定の形状
に配置されることができる。
度コレクタ不純物層Ｒ２ａと第１導電層Ｒ５ａがベース
不純物層Ｒ１ａを環状に取り囲んでおり、前記第１導電
層Ｒ５ａと高濃度コレクタ不純物層Ｒ２ａを接続するた
めの一つ以上のコンタクトホールＲ３ａが前記高濃度コ
レクタ不純物層Ｒ２ａ上で全体にかけて形成される。ま
た、コレクタ電極Ｒ１１ａは前記第１導電層Ｒ５ａを通
して高濃度コレクタ不純物層Ｒ２ａと連結され、この
際、前記コレクタ電極Ｒ１１ａは第１導電層Ｒ５ａ上に
形成されたコンタクトホールＲ８ａにより前記第１導電
層Ｒ５ａと接続する。かつ、コレクタ電極Ｒ１１ａは、
ベース電極Ｒ９ａおよびエミッタ電極Ｒ１０ａの配置形
状やその他の周辺電極の配置形状を考慮して所定の形状
に配置されることができる。
【００３３】前記図４Ｂのレイアウト図によれば、高濃
度コレクタ不純物層Ｒ２ｂはベース不純物層Ｒ１ｂを環
状に取り囲んでおり、第１導電層Ｒ５ｂは、前記図３Ａ
とは異なり部分的にのみ、即ち、Ｕ字形に前記ベース不
純物層Ｒ１ｂを取り囲んでいる。第１導電層Ｒ５ｂと高
濃度コレクタ不純物層Ｒ２ｂを連結するための一つ以上
のコンタクトホールＲ３ｂは前記高濃度コレクタ不純物
層Ｒ２ｂ上に部分的に形成され、コレクタ電極Ｒ１１ｂ
は部分的に前記第１導電層Ｒ５ｂと重畳されるように形
成される。この際、前記コレクタ電極Ｒ１１ｂは第１導
電層Ｒ５ｂ上に形成されたコンタクトホールＲ８ｂによ
り前記第１導電層Ｒ５ｂと連結されると共に、高濃度コ
レクタ不純物層Ｒ２ｂ上に形成されたコンタクトホール
Ｒ８ｂにより前記高濃度コレクタ不純物層Ｒ２ｂとも連
結される。
度コレクタ不純物層Ｒ２ｂはベース不純物層Ｒ１ｂを環
状に取り囲んでおり、第１導電層Ｒ５ｂは、前記図３Ａ
とは異なり部分的にのみ、即ち、Ｕ字形に前記ベース不
純物層Ｒ１ｂを取り囲んでいる。第１導電層Ｒ５ｂと高
濃度コレクタ不純物層Ｒ２ｂを連結するための一つ以上
のコンタクトホールＲ３ｂは前記高濃度コレクタ不純物
層Ｒ２ｂ上に部分的に形成され、コレクタ電極Ｒ１１ｂ
は部分的に前記第１導電層Ｒ５ｂと重畳されるように形
成される。この際、前記コレクタ電極Ｒ１１ｂは第１導
電層Ｒ５ｂ上に形成されたコンタクトホールＲ８ｂによ
り前記第１導電層Ｒ５ｂと連結されると共に、高濃度コ
レクタ不純物層Ｒ２ｂ上に形成されたコンタクトホール
Ｒ８ｂにより前記高濃度コレクタ不純物層Ｒ２ｂとも連
結される。
【００３４】図５Ｃのレイアウト図によれば、第１導電
層Ｒ５ｃを二本の線が並列に高濃度コレクタ不純物層Ｒ
２ｃと平行に形成されており、コレクタ電極Ｒ１１ｃは
前記第１導電層Ｒ５ｃの縁部で前記第１導電層Ｒ５ｃの
進行方向に対して垂直に配置されている。前記図３Ａ〜
図５Ｃのレイアウト図には図示されていないが、第１導
電層とコレクタ電極が互いに連結されないように、前記
Ｒ５領域上に配置されたＲ８領域を取り除くこともてき
る。この際、前記第１導電層Ｒ５ａ、Ｒ５ｂ、Ｒ５ｃと
コレクタ電極Ｒ１１ａ、Ｒ１１ｂ、Ｒ１１ｃは他のコン
タクトホール（図示せず）を通して互いに連結されるこ
ともできる。
層Ｒ５ｃを二本の線が並列に高濃度コレクタ不純物層Ｒ
２ｃと平行に形成されており、コレクタ電極Ｒ１１ｃは
前記第１導電層Ｒ５ｃの縁部で前記第１導電層Ｒ５ｃの
進行方向に対して垂直に配置されている。前記図３Ａ〜
図５Ｃのレイアウト図には図示されていないが、第１導
電層とコレクタ電極が互いに連結されないように、前記
Ｒ５領域上に配置されたＲ８領域を取り除くこともてき
る。この際、前記第１導電層Ｒ５ａ、Ｒ５ｂ、Ｒ５ｃと
コレクタ電極Ｒ１１ａ、Ｒ１１ｂ、Ｒ１１ｃは他のコン
タクトホール（図示せず）を通して互いに連結されるこ
ともできる。
【００３５】前記レイアウト図によれば、エミッタ不純
物層からベース不純物層を通してコレクタ不純物層に流
れる電流は、前記図２に示したバイポーラトランジスタ
とは異なり、高濃度コレクタ不純物層の形成される領域
ならいずれの方向へも流れることができるので、コレク
タの抵抗を顕著に低めることができる。図６Ａは図３Ａ
のＡ−Ａ線断面図、図６Ｂは図４ＢのＢ−Ｂ線断面図、
図７Ｃは図５ＣのＣ−Ｃ線断面図である。
物層からベース不純物層を通してコレクタ不純物層に流
れる電流は、前記図２に示したバイポーラトランジスタ
とは異なり、高濃度コレクタ不純物層の形成される領域
ならいずれの方向へも流れることができるので、コレク
タの抵抗を顕著に低めることができる。図６Ａは図３Ａ
のＡ−Ａ線断面図、図６Ｂは図４ＢのＢ−Ｂ線断面図、
図７Ｃは図５ＣのＣ−Ｃ線断面図である。
【００３６】Ｎ型ウェル８２およびＰ型ウェル８４は半
導体基板８０に形成されており、前記Ｎ型ウェル８２内
にバイポーラトランジスタが形成されている。高濃度コ
レクタ不純物層１０２はベース不純物層１０６を基準と
してその両側に形成されており、エミッタ不純物層１２
３は前記ベース不純物層１０６内に形成されている。こ
の際、前記高濃度コレクタ不純物層１０２は、前記図６
Ａ〜図７Ｃには図示されていないが、前記図３Ａ〜図５
Ｃを参照すれば、前記ベース不純物層１０６を環状に取
り囲んでいる。
導体基板８０に形成されており、前記Ｎ型ウェル８２内
にバイポーラトランジスタが形成されている。高濃度コ
レクタ不純物層１０２はベース不純物層１０６を基準と
してその両側に形成されており、エミッタ不純物層１２
３は前記ベース不純物層１０６内に形成されている。こ
の際、前記高濃度コレクタ不純物層１０２は、前記図６
Ａ〜図７Ｃには図示されていないが、前記図３Ａ〜図５
Ｃを参照すれば、前記ベース不純物層１０６を環状に取
り囲んでいる。
【００３７】図６Ａを参照すれば、高濃度コレクタ不純
物層１０２の全表面上に第１導電層１２０が形成されて
おり、該第１導電層１２０上に形成されたコンタクトホ
ールを通して前記第１導電層１２０とコレクタ電極１３
６が部分的に接続している。図６Ｂを参照すれば、第１
導電層１２４は前記高濃度コレクタ不純物層１０２の一
表面上で、例えば、Ｕ字形状に形成されており、コレク
タ電極１３６は前記第１導電層１２４および高濃度コレ
クタ不純物層１０２上に形成されたコンタクトホールを
通して前記第１導電層１２４および高濃度コレクタ不純
物層１０２と接続している（Ｒ５ｂ、Ｒ８ｂおよびＲ１
１ｂ参照）。
物層１０２の全表面上に第１導電層１２０が形成されて
おり、該第１導電層１２０上に形成されたコンタクトホ
ールを通して前記第１導電層１２０とコレクタ電極１３
６が部分的に接続している。図６Ｂを参照すれば、第１
導電層１２４は前記高濃度コレクタ不純物層１０２の一
表面上で、例えば、Ｕ字形状に形成されており、コレク
タ電極１３６は前記第１導電層１２４および高濃度コレ
クタ不純物層１０２上に形成されたコンタクトホールを
通して前記第１導電層１２４および高濃度コレクタ不純
物層１０２と接続している（Ｒ５ｂ、Ｒ８ｂおよびＲ１
１ｂ参照）。
【００３８】図７Ｃを参照すれば、第１導電層（図示せ
ず）は前記高濃度コレクタ不純物層１０２の一表面上
で、例えば、二本の線が並列に形成されており、コレク
タ電極１３６は前記第１導電層および高濃度コレクタ不
純物層１０２上に形成されたコンタクトホールを通して
前記第１導電層および高濃度コレクタ不純物層１０２と
接続している（Ｒ５ｃ、Ｒ８ｃおよびＲ１１ｃ参照）。
ず）は前記高濃度コレクタ不純物層１０２の一表面上
で、例えば、二本の線が並列に形成されており、コレク
タ電極１３６は前記第１導電層および高濃度コレクタ不
純物層１０２上に形成されたコンタクトホールを通して
前記第１導電層および高濃度コレクタ不純物層１０２と
接続している（Ｒ５ｃ、Ｒ８ｃおよびＲ１１ｃ参照）。
【００３９】この際、前記第１導電層とコレクタ電極１
３６は前記第１導電層上に形成されたコンタクトホール
を通して互いに接続することもでき（Ｒ８ｂおよびＲ８
ｃ参照）、第１導電層とコレクタ電極１３６上に形成さ
れたさらに他の導電物質により互いに接続することもで
きる。バイポーラトランジスタの電流はエミッタ不純物
層１２３からベース不純物層１０６を通して高濃度コレ
クタ不純物層１０２に流れる。この際、前記高濃度コレ
クタ不純物層１０２は前記ベース不純物層１０６を環状
に取り囲んでいるので、ベース不純物層１０６を経た電
流は全方向にばらついた後、前記高濃度コレクタ不純物
層１０２に集まる。
３６は前記第１導電層上に形成されたコンタクトホール
を通して互いに接続することもでき（Ｒ８ｂおよびＲ８
ｃ参照）、第１導電層とコレクタ電極１３６上に形成さ
れたさらに他の導電物質により互いに接続することもで
きる。バイポーラトランジスタの電流はエミッタ不純物
層１２３からベース不純物層１０６を通して高濃度コレ
クタ不純物層１０２に流れる。この際、前記高濃度コレ
クタ不純物層１０２は前記ベース不純物層１０６を環状
に取り囲んでいるので、ベース不純物層１０６を経た電
流は全方向にばらついた後、前記高濃度コレクタ不純物
層１０２に集まる。
【００４０】したがって、本発明によるバイポーラトラ
ンジスタによれば、電流が一方向にのみ流れるという従
来の問題点を解決することができるので、コレクタ抵抗
を低下させることができる。 （第１実施例）図５Ａ〜図１２Ｉは本発明の一実施例に
よるバイポーラトランジスタの製造方法を説明するため
の断面図であり、図３ＡのＡ−Ａ線断面図である。
ンジスタによれば、電流が一方向にのみ流れるという従
来の問題点を解決することができるので、コレクタ抵抗
を低下させることができる。 （第１実施例）図５Ａ〜図１２Ｉは本発明の一実施例に
よるバイポーラトランジスタの製造方法を説明するため
の断面図であり、図３ＡのＡ−Ａ線断面図である。
【００４１】前記の図面はＳＲＡＭ装置に適用されたバ
イポーラトランジスタを中心として示したものであり、
前記図面において図面の左側部分は周辺回路領域を示
し、右側部分はセル領域を示す（図１参照）。まず、図
８Ａは半導体基板８０にウェル８２、８４を形成する工
程を示したものであり、これはＰ型の半導体基板８０に
通常の選択的酸化ＬＯＣＯＳ工程を用いてＮ型ウェル８
２およびＰ型ウェル８４を形成する第１工程およびさら
に通常の選択的酸化工程を用いて素子分離のためのフィ
ールド酸化膜８６を前記半導体基板８０の表面に部分的
に形成する第２工程より行われる。
イポーラトランジスタを中心として示したものであり、
前記図面において図面の左側部分は周辺回路領域を示
し、右側部分はセル領域を示す（図１参照）。まず、図
８Ａは半導体基板８０にウェル８２、８４を形成する工
程を示したものであり、これはＰ型の半導体基板８０に
通常の選択的酸化ＬＯＣＯＳ工程を用いてＮ型ウェル８
２およびＰ型ウェル８４を形成する第１工程およびさら
に通常の選択的酸化工程を用いて素子分離のためのフィ
ールド酸化膜８６を前記半導体基板８０の表面に部分的
に形成する第２工程より行われる。
【００４２】この際、前記Ｎ型ウェル８２およびＰ型ウ
ェル８４は燐イオンを１００ＫｅＶのエネルギー、３．
０×１０13イオン／cm2 のドーズおよびボロンイオンを
８０ＫｅＶのエネルギー、２．０×１０13イオン／cm2
のドーズに注入した後、窒素雰囲気、約１１５０℃の温
度で１２時間程度熱処理して半導体基板８０内に拡散さ
せることにより形成される。
ェル８４は燐イオンを１００ＫｅＶのエネルギー、３．
０×１０13イオン／cm2 のドーズおよびボロンイオンを
８０ＫｅＶのエネルギー、２．０×１０13イオン／cm2
のドーズに注入した後、窒素雰囲気、約１１５０℃の温
度で１２時間程度熱処理して半導体基板８０内に拡散さ
せることにより形成される。
【００４３】図面において、左側のＮ型ウェルはＰＭＯ
Ｓトランジスタが形成される領域であり、中間のＮ型ウ
ェルはＮＰＮバイポーラトランジスタが形成される領域
であり、右側のＰ型ウェルはＮＭＯＳトランシズタが形
成される領域である。この際、ＰＭＯＳおよびバイポー
ラトランジスタは周辺回路領域を構成する素子であり、
ＮＭＯＳトランジスタはセル領域を構成する素子であ
る。
Ｓトランジスタが形成される領域であり、中間のＮ型ウ
ェルはＮＰＮバイポーラトランジスタが形成される領域
であり、右側のＰ型ウェルはＮＭＯＳトランシズタが形
成される領域である。この際、ＰＭＯＳおよびバイポー
ラトランジスタは周辺回路領域を構成する素子であり、
ＮＭＯＳトランジスタはセル領域を構成する素子であ
る。
【００４４】図８ＢはＮＭＯＳおよびＰＭＯＳトランジ
スタのゲート電極８８を構成する工程を示したものであ
り、これはフィールド酸化膜８６が形成されている結果
物の全面にトランジスタのスレショルド電圧を調節する
ためにイオンを注入する第１工程、結果物上にゲート酸
化膜を形成する第２工程、ゲート酸化膜に、例えば多結
晶シリコンとタングステンシリサイドを積層してゲート
電極物質を形成する第３工程および前記積層された物質
をパタニングしてゲート電極８８を形成する第４工程よ
り行われる。
スタのゲート電極８８を構成する工程を示したものであ
り、これはフィールド酸化膜８６が形成されている結果
物の全面にトランジスタのスレショルド電圧を調節する
ためにイオンを注入する第１工程、結果物上にゲート酸
化膜を形成する第２工程、ゲート酸化膜に、例えば多結
晶シリコンとタングステンシリサイドを積層してゲート
電極物質を形成する第３工程および前記積層された物質
をパタニングしてゲート電極８８を形成する第４工程よ
り行われる。
【００４５】この際、前記ゲート電極８８はＰＭＯＳお
よびＮＭＯＳトランジスタのゲート電極が形成される領
域のみならず、バイポーラトランジスタが形成される領
域にも形成されるが、バイポーラトランジスタが形成さ
れる領域上に残されたゲート電極物質は以後の工程（例
えば、ゲート電極の側壁スペーサ形成工程、ＭＯＳトラ
ンジスタのイオン注入工程など）において半導体基板の
表面を保護するために残される。
よびＮＭＯＳトランジスタのゲート電極が形成される領
域のみならず、バイポーラトランジスタが形成される領
域にも形成されるが、バイポーラトランジスタが形成さ
れる領域上に残されたゲート電極物質は以後の工程（例
えば、ゲート電極の側壁スペーサ形成工程、ＭＯＳトラ
ンジスタのイオン注入工程など）において半導体基板の
表面を保護するために残される。
【００４６】図９ＣはＮＭＯＳおよびＰＭＯＳトランジ
スタの低濃度ソース／ドレイン９２、９４を形成する工
程を示したものであり、これは結果物の全面に、例えば
燐（Ｐ）イオンのようなＮ型不純物イオンを、４０Ｋｅ
Ｖのエネルギー、３．０×１０13イオン／cm2 のドーズ
に注入してＮＭＯＳトランジスタの低濃度ソース／ドレ
イン９４を形成する第１工程およびＰＭＯＳトランジス
タが形成される領域にのみ、例えば、二弗化ボロン（Ｂ
Ｆ2 ）イオンのようなＰ型不純物イオンを、４０ＫｅＶ
のエネルギー、４．４×１０13イオン／cm2 のドーズに
注入してＰＭＯＳトランジスタの低濃度ソース／ドレイ
ン９２を形成する第２工程より行われる。
スタの低濃度ソース／ドレイン９２、９４を形成する工
程を示したものであり、これは結果物の全面に、例えば
燐（Ｐ）イオンのようなＮ型不純物イオンを、４０Ｋｅ
Ｖのエネルギー、３．０×１０13イオン／cm2 のドーズ
に注入してＮＭＯＳトランジスタの低濃度ソース／ドレ
イン９４を形成する第１工程およびＰＭＯＳトランジス
タが形成される領域にのみ、例えば、二弗化ボロン（Ｂ
Ｆ2 ）イオンのようなＰ型不純物イオンを、４０ＫｅＶ
のエネルギー、４．４×１０13イオン／cm2 のドーズに
注入してＰＭＯＳトランジスタの低濃度ソース／ドレイ
ン９２を形成する第２工程より行われる。
【００４７】この際、ＬＤＤ（Lightly Doped Drain ）
構造のソース／ドレインはゲート電極に対して自己整合
的に形成された低濃度の不純物層とゲート電極の側壁に
形成されたスペーサに対して自己整合的に形成された高
濃度の不純物層で形成されるということは、本発明の属
する技術分野において通常の知識をもつ者には明らかで
ある。
構造のソース／ドレインはゲート電極に対して自己整合
的に形成された低濃度の不純物層とゲート電極の側壁に
形成されたスペーサに対して自己整合的に形成された高
濃度の不純物層で形成されるということは、本発明の属
する技術分野において通常の知識をもつ者には明らかで
ある。
【００４８】図９Ｄはゲート電極８８の側壁にスペーサ
９６を形成する工程を示したものであり、これは低濃度
ソース／ドレインが形成されている結果物の全面に、例
えば二酸化シリコンのような絶縁膜を形成する第１工程
および前記絶縁膜を異方性食刻して前記ゲート電極８８
の側壁にスペーサ９６を形成する第２工程より行われ
る。
９６を形成する工程を示したものであり、これは低濃度
ソース／ドレインが形成されている結果物の全面に、例
えば二酸化シリコンのような絶縁膜を形成する第１工程
および前記絶縁膜を異方性食刻して前記ゲート電極８８
の側壁にスペーサ９６を形成する第２工程より行われ
る。
【００４９】図１０Ｅは低濃度のベース不純物層９０を
形成する工程を示したものであり、これはスペーサ９６
が形成されている結果物の全面に、例えばフォトレジス
トのような物質を塗布してからパタニングしてパイポー
ラトランジスタの形成される領域のみを露出させるパタ
ーン１００を形成する第１工程、バイポーラトランジス
タが形成される領域上に塗布されているゲート電極物質
を取り除く第２工程および結果物の全面に、例えば二弗
化ボロンのようなＰ型不純物を３０ＫｅＶのエネルギ
ー、３．０×１０13イオン／cm2 のドーズに注入してバ
イポーラトランジスタが形成される全領域に低濃度のベ
ース不純物層９０を形成する第３工程より行われる。
形成する工程を示したものであり、これはスペーサ９６
が形成されている結果物の全面に、例えばフォトレジス
トのような物質を塗布してからパタニングしてパイポー
ラトランジスタの形成される領域のみを露出させるパタ
ーン１００を形成する第１工程、バイポーラトランジス
タが形成される領域上に塗布されているゲート電極物質
を取り除く第２工程および結果物の全面に、例えば二弗
化ボロンのようなＰ型不純物を３０ＫｅＶのエネルギ
ー、３．０×１０13イオン／cm2 のドーズに注入してバ
イポーラトランジスタが形成される全領域に低濃度のベ
ース不純物層９０を形成する第３工程より行われる。
【００５０】この際、前記低濃度のベース不純物層９０
はベースが形成される領域だけでなく、高濃度のコレク
タ不純物層が形成される領域にも形成される。図１０Ｆ
は高濃度のコレクタ不純物層１０２、ベース不純物層１
０６、ＬＤＤ構造のＮＭＯＳトランジスタのソース／ド
レイン９８およびＬＤＤ構造のＰＭＯＳトランジスタの
ソース／ドレイン１０４を形成する工程を示したもので
あり、これはパターン１００を取り除いた後、高濃度コ
レクタ不純物層１０２が形成される領域に、例えば燐イ
オンのようなＮ型不純物イオンを１００ＫｅＶのエネル
ギー、５．０×１０15イオン／cm2 のドーズに注入して
前記高濃度コレクタ不純物層１０２を形成する第１工程
と、ＰＭＯＳトランジスタが形成される領域およびベー
ス不純物層１０６の一部領域に、二弗化ボロン（Ｂ
Ｆ2 ）イオンのようなＰ型不純物イオンを３０ＫｅＶの
エネルギー、５．０×１０15イオン／cm2 のドーズに注
入してベース不純物層１０６およびＬＤＤ構造のＰＭＯ
Ｓソース／ドレイン１０４を形成する第２工程と、ＮＭ
ＯＳトランジスタが形成される領域に、例えば砒素のよ
うなＮ型不純物イオンを４０ＫｅＶのエネルギー、５．
０×１０ 15イオン／cm2 のドーズに注入してＬＤＤ構造
のＮＭＯＳソース／ドレイン９８を形成する第３工程よ
り行われる。
はベースが形成される領域だけでなく、高濃度のコレク
タ不純物層が形成される領域にも形成される。図１０Ｆ
は高濃度のコレクタ不純物層１０２、ベース不純物層１
０６、ＬＤＤ構造のＮＭＯＳトランジスタのソース／ド
レイン９８およびＬＤＤ構造のＰＭＯＳトランジスタの
ソース／ドレイン１０４を形成する工程を示したもので
あり、これはパターン１００を取り除いた後、高濃度コ
レクタ不純物層１０２が形成される領域に、例えば燐イ
オンのようなＮ型不純物イオンを１００ＫｅＶのエネル
ギー、５．０×１０15イオン／cm2 のドーズに注入して
前記高濃度コレクタ不純物層１０２を形成する第１工程
と、ＰＭＯＳトランジスタが形成される領域およびベー
ス不純物層１０６の一部領域に、二弗化ボロン（Ｂ
Ｆ2 ）イオンのようなＰ型不純物イオンを３０ＫｅＶの
エネルギー、５．０×１０15イオン／cm2 のドーズに注
入してベース不純物層１０６およびＬＤＤ構造のＰＭＯ
Ｓソース／ドレイン１０４を形成する第２工程と、ＮＭ
ＯＳトランジスタが形成される領域に、例えば砒素のよ
うなＮ型不純物イオンを４０ＫｅＶのエネルギー、５．
０×１０ 15イオン／cm2 のドーズに注入してＬＤＤ構造
のＮＭＯＳソース／ドレイン９８を形成する第３工程よ
り行われる。
【００５１】この際、前記高濃度コレクタ不純物層１０
２は、前記Ｒ２ａおよびＲ２ｂのレイアウト図のよう
に、低濃度ベース不純物層９０を環状に取り囲むように
形成される。高濃度コレクタ不純物層１０２が形成され
る領域には、前記図１０Ｅで説明した工程により、Ｐ型
の不純物イオンが所定の濃度に注入されているが、この
濃度は高濃度コレクタ不純物層を形成するためにイオン
注入時に使用される不純物イオンの濃度に比して少ない
量なので、高濃度コレクタ不純物層１０２を形成するに
は問題とならない。
２は、前記Ｒ２ａおよびＲ２ｂのレイアウト図のよう
に、低濃度ベース不純物層９０を環状に取り囲むように
形成される。高濃度コレクタ不純物層１０２が形成され
る領域には、前記図１０Ｅで説明した工程により、Ｐ型
の不純物イオンが所定の濃度に注入されているが、この
濃度は高濃度コレクタ不純物層を形成するためにイオン
注入時に使用される不純物イオンの濃度に比して少ない
量なので、高濃度コレクタ不純物層１０２を形成するに
は問題とならない。
【００５２】図１１Ｇは高抵抗の多結晶シリコン層１１
０を形成する工程を示したものであり、これは結果物の
全面に、例えば二酸化シリコンのような絶縁物質を蒸着
して絶縁層１０８を形成する第１工程と、結果物の全面
に、例えば多結晶シリコンや無結晶シリコンのような物
質を約５００Å程度の厚さに蒸着する第２工程および高
抵抗の多結晶シリコン層の形成のための第１フォトレジ
ストパターン１１２を用いた写真食刻工程で前記物質を
パタニングすることにより高抵抗の多結晶シリコン層１
１０を形成する第３工程より行われる。
０を形成する工程を示したものであり、これは結果物の
全面に、例えば二酸化シリコンのような絶縁物質を蒸着
して絶縁層１０８を形成する第１工程と、結果物の全面
に、例えば多結晶シリコンや無結晶シリコンのような物
質を約５００Å程度の厚さに蒸着する第２工程および高
抵抗の多結晶シリコン層の形成のための第１フォトレジ
ストパターン１１２を用いた写真食刻工程で前記物質を
パタニングすることにより高抵抗の多結晶シリコン層１
１０を形成する第３工程より行われる。
【００５３】この際、前記高抵抗の多結晶シリコン層１
１０はＳＲＡＭセル内に含まれるものであり、周辺回路
領域とセル領域を同時に形成する過程を示す。図１１Ｈ
はエミッタ不純物層１２３、第１導電層１２０、第１パ
ッド層１２２および第２パッド層１１８を形成する工程
を示したものであり、これは前記第１フォトレジストパ
ターン１１２を取り除く第１工程と、結果物の全面に、
例えば二酸化シリコンのような絶縁物質を塗布して第１
絶縁層１１４（図１１Ｇで形成された絶縁層１０８と合
わせて図示する）を形成する第２工程と、高濃度コレク
タ不純物層１０２、ベース不純物層１０６およびＮＭＯ
Ｓのソースまたはドレイン９８上の前記第１絶縁層１１
４を部分的に取り除いてコンタクトホールを形成する第
３工程と、結果物の全面に、例えば多結晶シリコンのよ
うな物質を約１０００Å程度の厚さに蒸着した後、例え
ば砒素イオンのようなＮ型不純物イオンを１００ＫｅＶ
のエネルギー、７．０×１０15イオン／cm2 のドーズに
注入する第４工程と、不純物の注入された前記多結晶シ
リコン上に、例えばタングステンシリサイドのようなシ
リサイドを積層する第５工程および積層された多結晶シ
リコンとタングステンシリサイドをパタニングして高濃
度コレクタ不純物層１０２と接続する第１導電層１２０
およびＮＭＯＳソースまたはドレインと接続する第２パ
ッド層１１８を形成する第６工程より行われる。
１０はＳＲＡＭセル内に含まれるものであり、周辺回路
領域とセル領域を同時に形成する過程を示す。図１１Ｈ
はエミッタ不純物層１２３、第１導電層１２０、第１パ
ッド層１２２および第２パッド層１１８を形成する工程
を示したものであり、これは前記第１フォトレジストパ
ターン１１２を取り除く第１工程と、結果物の全面に、
例えば二酸化シリコンのような絶縁物質を塗布して第１
絶縁層１１４（図１１Ｇで形成された絶縁層１０８と合
わせて図示する）を形成する第２工程と、高濃度コレク
タ不純物層１０２、ベース不純物層１０６およびＮＭＯ
Ｓのソースまたはドレイン９８上の前記第１絶縁層１１
４を部分的に取り除いてコンタクトホールを形成する第
３工程と、結果物の全面に、例えば多結晶シリコンのよ
うな物質を約１０００Å程度の厚さに蒸着した後、例え
ば砒素イオンのようなＮ型不純物イオンを１００ＫｅＶ
のエネルギー、７．０×１０15イオン／cm2 のドーズに
注入する第４工程と、不純物の注入された前記多結晶シ
リコン上に、例えばタングステンシリサイドのようなシ
リサイドを積層する第５工程および積層された多結晶シ
リコンとタングステンシリサイドをパタニングして高濃
度コレクタ不純物層１０２と接続する第１導電層１２０
およびＮＭＯＳソースまたはドレインと接続する第２パ
ッド層１１８を形成する第６工程より行われる。
【００５４】この際、第１導電層１２０は環状にベース
不純物層１０６を取り囲む前記高濃度コレクタ不純物層
１０２と平行に配置され（Ｒ５ａ参照）、前記第１導電
層１２０と高濃度コレクタ不純物層１０２を接続させる
ためのコンタクトホールを前記図３Ａに示したＲ３領域
のように、全体の高濃度コレクタ不純物層１０２上に一
つ以上形成される。
不純物層１０６を取り囲む前記高濃度コレクタ不純物層
１０２と平行に配置され（Ｒ５ａ参照）、前記第１導電
層１２０と高濃度コレクタ不純物層１０２を接続させる
ためのコンタクトホールを前記図３Ａに示したＲ３領域
のように、全体の高濃度コレクタ不純物層１０２上に一
つ以上形成される。
【００５５】また、前記エミッタ不純物層１２３は多結
晶シリコン層に注入された不純物イオンが半導体基板に
拡散されて形成され、第１パッド層１２２は前記第１導
電層１２０内に含まれるように（Ｒ４ａ参照）配置され
る。前記第１導電層１０２は、前記第１パッド層１２２
を形成する工程と同時に形成されるときは、前述したよ
うに多結晶シリコンとシリサイドが積層された形態のポ
リサイドや多結晶シリコンより構成されるが、前記第１
パッド層の形成工程と別途に形成されるときは、アルミ
ニウムなどのような金属物質でも形成することができ
る。本発明の第１実施例では、多結晶シリコンとシリサ
イドが積層された形態のポリサイドから第１導電層１０
２を構成した。
晶シリコン層に注入された不純物イオンが半導体基板に
拡散されて形成され、第１パッド層１２２は前記第１導
電層１２０内に含まれるように（Ｒ４ａ参照）配置され
る。前記第１導電層１０２は、前記第１パッド層１２２
を形成する工程と同時に形成されるときは、前述したよ
うに多結晶シリコンとシリサイドが積層された形態のポ
リサイドや多結晶シリコンより構成されるが、前記第１
パッド層の形成工程と別途に形成されるときは、アルミ
ニウムなどのような金属物質でも形成することができ
る。本発明の第１実施例では、多結晶シリコンとシリサ
イドが積層された形態のポリサイドから第１導電層１０
２を構成した。
【００５６】第１導電層１２０を構成する物質として不
純物がドープされた多結晶シリコンを使用する場合、前
記高濃度コレクタ不純物層１０２は前記多結晶シリコン
にドープされている不純物が拡散されてその濃度がさら
に高くなる。図１２Ｉは電極を形成する工程を示したも
のであり、これは第１導電層１２０と第２パッド層１１
８が形成されている結果物の全面に、例えば二酸化シリ
コンのような絶縁物質を塗布して第２絶縁層１２６を形
成する第１工程と、電極の形成される領域上の第１およ
び第２絶縁層を部分的に取り除くことにより、コンタク
トホールを形成する第２工程および第２工程後の結果物
の全面に、例えばアルミニウムなどのような金属物質を
蒸着した後、これをパタニングすることによりＰＭＯＳ
のソース／ドレイン電極１２８、ＮＭＯＳのソースまた
はドレイン電極１３８、ベース電極１３２、エミッタ電
極１３４およびコレクタ電極１３６を形成する第３工程
より行われる。
純物がドープされた多結晶シリコンを使用する場合、前
記高濃度コレクタ不純物層１０２は前記多結晶シリコン
にドープされている不純物が拡散されてその濃度がさら
に高くなる。図１２Ｉは電極を形成する工程を示したも
のであり、これは第１導電層１２０と第２パッド層１１
８が形成されている結果物の全面に、例えば二酸化シリ
コンのような絶縁物質を塗布して第２絶縁層１２６を形
成する第１工程と、電極の形成される領域上の第１およ
び第２絶縁層を部分的に取り除くことにより、コンタク
トホールを形成する第２工程および第２工程後の結果物
の全面に、例えばアルミニウムなどのような金属物質を
蒸着した後、これをパタニングすることによりＰＭＯＳ
のソース／ドレイン電極１２８、ＮＭＯＳのソースまた
はドレイン電極１３８、ベース電極１３２、エミッタ電
極１３４およびコレクタ電極１３６を形成する第３工程
より行われる。
【００５７】この際、前記ベース電極１３２、エミッタ
電極１３４およびコレクタ電極１３６は、前記Ｒ９ａ、
Ｒ１０ａ、Ｒ１１ａに対応するように配置される。一
方、前記コレクタ電極１３６は第１導電層１２０上に形
成されたコンタクトホールを通して前記高濃度コレクタ
不純物層１０２と連結され、この際、前記第１導電層１
２０はベース電極１３２およびエミッタ電極１３４の配
置により任意の形状に配置されることができる。前記図
３Ａの場合は、第１導電層がエミッタ電極およびベース
電極と平行な長い棒状に配置された。
電極１３４およびコレクタ電極１３６は、前記Ｒ９ａ、
Ｒ１０ａ、Ｒ１１ａに対応するように配置される。一
方、前記コレクタ電極１３６は第１導電層１２０上に形
成されたコンタクトホールを通して前記高濃度コレクタ
不純物層１０２と連結され、この際、前記第１導電層１
２０はベース電極１３２およびエミッタ電極１３４の配
置により任意の形状に配置されることができる。前記図
３Ａの場合は、第１導電層がエミッタ電極およびベース
電極と平行な長い棒状に配置された。
【００５８】（第２実施例）図１３Ａおよび図１３Ｂは
本発明の他の実施例によるバイポーラトランジスタの製
造方法を説明するための断面図であり、図４ＢのＢ−Ｂ
線断面図である。図１３Ａは第１導電層１２４を形成す
る工程を示したものであり、これは図１１Ｈの第２工程
まで行った後、高濃度コレクタ不純物層１０２、エミッ
タ不純物層の形成される領域およびＮＭＯＳのソースま
たはドレイン上の前記第１絶縁層を部分的に取り除いて
コンタクトホールを形成する第１工程および結果物の全
面に、前記図１１Ｈの第４工程および第５工程を行った
後、積層されたポリサイドをパタニングして高濃度コレ
クタ不純物層１０２の一側で前記高濃度コレクタ不純物
層１０２と接続する第１導電層１２４、エミッタ不純物
層１２３と接続する第１パッド層１２２およびＮＭＯＳ
のソースまたはドレイン９８と接続する第２パッド層１
１８を形成する第２工程より行われる。
本発明の他の実施例によるバイポーラトランジスタの製
造方法を説明するための断面図であり、図４ＢのＢ−Ｂ
線断面図である。図１３Ａは第１導電層１２４を形成す
る工程を示したものであり、これは図１１Ｈの第２工程
まで行った後、高濃度コレクタ不純物層１０２、エミッ
タ不純物層の形成される領域およびＮＭＯＳのソースま
たはドレイン上の前記第１絶縁層を部分的に取り除いて
コンタクトホールを形成する第１工程および結果物の全
面に、前記図１１Ｈの第４工程および第５工程を行った
後、積層されたポリサイドをパタニングして高濃度コレ
クタ不純物層１０２の一側で前記高濃度コレクタ不純物
層１０２と接続する第１導電層１２４、エミッタ不純物
層１２３と接続する第１パッド層１２２およびＮＭＯＳ
のソースまたはドレイン９８と接続する第２パッド層１
１８を形成する第２工程より行われる。
【００５９】この際、前記第１導電層１２４は、前記図
１１Ｈの第１導電層１２０とは異なり、高濃度コレクタ
不純物層１０２とは部分的にのみ平行になるように、即
ち、Ｕ字形に配置される（Ｒ５ｂ参照）。したがって、
高濃度コレクタ不純物層１０２と第１導電層１２４を接
続させるためのコンタクトホールは前記高濃度コレクタ
不純物の一側表面上にのみ形成される（Ｒ３ｂ参照）。
１１Ｈの第１導電層１２０とは異なり、高濃度コレクタ
不純物層１０２とは部分的にのみ平行になるように、即
ち、Ｕ字形に配置される（Ｒ５ｂ参照）。したがって、
高濃度コレクタ不純物層１０２と第１導電層１２４を接
続させるためのコンタクトホールは前記高濃度コレクタ
不純物の一側表面上にのみ形成される（Ｒ３ｂ参照）。
【００６０】第１導電層１２４はポリサイドおよび多結
晶シリコン中のいずれか一つで構成されることが望まし
く、第１導電層の形成工程が前記第１パッド層１２２の
形成工程と平行でない場合は、金属物質で形成されるこ
ともできる。図１３Ｂは電極を形成する工程を示したも
のであり、これは図１２Ｉの第１工程まで行った後、前
記第１および第２絶縁層を部分的に食刻してＰＭＯＳの
ソース／ドレイン１０４、第１導電層１２４、第１パッ
ド層１２２、高濃度コレクタ不純物層１０２およびＮＭ
ＯＳのソースまたはドレイン９８上にコンタクトホール
を形成する第１工程および第１工程の結果物の全面に、
例えばアルミニウムなどのような金属物質を蒸着した
後、パタニングしてＰＭＯＳのソース／ドレイン電極１
２８、ベース電極１３２、エミッタ電極１３４、コレク
タ電極１３６およびＮＭＯＳのソースまたはドレイン電
極１３８を形成する第２工程より行われる。
晶シリコン中のいずれか一つで構成されることが望まし
く、第１導電層の形成工程が前記第１パッド層１２２の
形成工程と平行でない場合は、金属物質で形成されるこ
ともできる。図１３Ｂは電極を形成する工程を示したも
のであり、これは図１２Ｉの第１工程まで行った後、前
記第１および第２絶縁層を部分的に食刻してＰＭＯＳの
ソース／ドレイン１０４、第１導電層１２４、第１パッ
ド層１２２、高濃度コレクタ不純物層１０２およびＮＭ
ＯＳのソースまたはドレイン９８上にコンタクトホール
を形成する第１工程および第１工程の結果物の全面に、
例えばアルミニウムなどのような金属物質を蒸着した
後、パタニングしてＰＭＯＳのソース／ドレイン電極１
２８、ベース電極１３２、エミッタ電極１３４、コレク
タ電極１３６およびＮＭＯＳのソースまたはドレイン電
極１３８を形成する第２工程より行われる。
【００６１】この際、コレクタ電極１３６は第１導電層
１２４上に形成されたコンタクトホール（図示せず）
（Ｒ８ｂ参照）を通して前記第１導電層１２４と連結さ
れ、高濃度コレクタ不純物層１０２上に形成されたコン
タクトホール（Ｒ８ｂ参照）を通して前記高濃度コレク
タ不純物層１０２とも連結される。前記コレクタ電極１
３６は第１導電層１２４と接続しないように形成される
ことができるが、この場合、コレクタ電極１３６と第１
導電層１２４を互いに接続させるコンタクトホールを形
成しなければならない。また、コレクタ電極１３６は第
１導電層１２４は第１導電層とコレクタ電極上に形成さ
れた他のコンタクトホールを通して互いに連結させるこ
ともできる。
１２４上に形成されたコンタクトホール（図示せず）
（Ｒ８ｂ参照）を通して前記第１導電層１２４と連結さ
れ、高濃度コレクタ不純物層１０２上に形成されたコン
タクトホール（Ｒ８ｂ参照）を通して前記高濃度コレク
タ不純物層１０２とも連結される。前記コレクタ電極１
３６は第１導電層１２４と接続しないように形成される
ことができるが、この場合、コレクタ電極１３６と第１
導電層１２４を互いに接続させるコンタクトホールを形
成しなければならない。また、コレクタ電極１３６は第
１導電層１２４は第１導電層とコレクタ電極上に形成さ
れた他のコンタクトホールを通して互いに連結させるこ
ともできる。
【００６２】コレクタ電極と第１導電層を接続させる方
法は、前述した方法の以外にも多数あるということは本
発明の属する技術分野で通常の知識を持つ者には明白で
ある。 （第３実施例）図１４Ａおよび図１４Ｂは本発明の第３
実施例によるバイポーラトランジスタの製造方法を説明
するための断面図であり、図５ＣのＣ−Ｃ線断面図であ
る。
法は、前述した方法の以外にも多数あるということは本
発明の属する技術分野で通常の知識を持つ者には明白で
ある。 （第３実施例）図１４Ａおよび図１４Ｂは本発明の第３
実施例によるバイポーラトランジスタの製造方法を説明
するための断面図であり、図５ＣのＣ−Ｃ線断面図であ
る。
【００６３】第３実施例の場合、第１導電層（図示せ
ず）を二つの線が並列に形成された場合として前記第１
導電層をパタニングする工程を除く全ての工程が前記第
２実施例の場合と同様である。以上のように、本発明に
よるバイポーラトランジスタおよびその製造方法によれ
ば、第一に、ウェルを半導体基板に直接形成することに
より、高濃度埋没層の形成工程およびエピタキシャル工
程を取り除いて従来の方法より製造工程を簡単にするこ
とができる。すなわち、ＣＭＯＳ製造工程とほぼ類似し
た工程で行われるので、工程時間およびコストの節減効
果を期待することができる。第二に、高濃度コレクタ不
純物層をベース不純物層を環状に取り囲むように形成す
ることにより、寄生バイポーラトランジスタの生成およ
びコレクタの抵抗の増加問題を解決することができる。
ず）を二つの線が並列に形成された場合として前記第１
導電層をパタニングする工程を除く全ての工程が前記第
２実施例の場合と同様である。以上のように、本発明に
よるバイポーラトランジスタおよびその製造方法によれ
ば、第一に、ウェルを半導体基板に直接形成することに
より、高濃度埋没層の形成工程およびエピタキシャル工
程を取り除いて従来の方法より製造工程を簡単にするこ
とができる。すなわち、ＣＭＯＳ製造工程とほぼ類似し
た工程で行われるので、工程時間およびコストの節減効
果を期待することができる。第二に、高濃度コレクタ不
純物層をベース不純物層を環状に取り囲むように形成す
ることにより、寄生バイポーラトランジスタの生成およ
びコレクタの抵抗の増加問題を解決することができる。
【００６４】本明細書ではＢｉＣＭＯＳの製造時に適用
されるバイポーラトランジスタおよびその製造方法を記
述したが、本発明の技術はバイポーラトランジスタを単
独に形成する場合およびその他の場合にも広く適用可能
である。
されるバイポーラトランジスタおよびその製造方法を記
述したが、本発明の技術はバイポーラトランジスタを単
独に形成する場合およびその他の場合にも広く適用可能
である。
【図面の簡単な説明】
【図１】従来の一方法により製造されたＢｉＣＭＯＳを
示した断面図である。
示した断面図である。
【図２】従来の他の方法により製造されたバイポーラト
ランジスタを示した断面図である。
ランジスタを示した断面図である。
【図３】Ａは本発明の一実施例によるバイポーラトラン
ジスタのレイアウト図である。
ジスタのレイアウト図である。
【図４】Ｂは本発明の一実施例によるバイポーラトラン
ジスタのレイアウト図である。
ジスタのレイアウト図である。
【図５】Ｃは本発明の一実施例によるバイポーラトラン
ジスタのレイアウト図である。
ジスタのレイアウト図である。
【図６】Ａは図３ＡのＡ−Ａ線断面図であり、Ｂは図４
ＢのＢ−Ｂ線断面図である。
ＢのＢ−Ｂ線断面図である。
【図７】Ｃは図５ＣのＣ−Ｃ線断面図である。
【図８】ＡおよびＢは本発明の第１実施例によるバイポ
ーラトランジスタの製造方法を説明するための断面図で
あり、図３ＡのＡ−Ａ線断面図である。
ーラトランジスタの製造方法を説明するための断面図で
あり、図３ＡのＡ−Ａ線断面図である。
【図９】ＣおよびＤは本発明の第１実施例によるバイポ
ーラトランジスタの製造方法を説明するための断面図で
あり、図３ＡのＡ−Ａ線断面図である。
ーラトランジスタの製造方法を説明するための断面図で
あり、図３ＡのＡ−Ａ線断面図である。
【図１０】ＥおよびＦは本発明の第１実施例によるバイ
ポーラトランジスタの製造方法を説明するための断面図
であり、図３ＡのＡ−Ａ線断面図である。
ポーラトランジスタの製造方法を説明するための断面図
であり、図３ＡのＡ−Ａ線断面図である。
【図１１】ＧおよびＨは本発明の第１実施例によるバイ
ポーラトランジスタの製造方法を説明するための断面図
であり、図３ＡのＡ−Ａ線断面図である。
ポーラトランジスタの製造方法を説明するための断面図
であり、図３ＡのＡ−Ａ線断面図である。
【図１２】Ｉは本発明の第１実施例によるバイポーラト
ランジスタの製造方法を説明するための断面図であり、
図３ＡのＡ−Ａ線断面図である。
ランジスタの製造方法を説明するための断面図であり、
図３ＡのＡ−Ａ線断面図である。
【図１３】ＡおよびＢは本発明の第２実施例によるバイ
ポーラトランジスタの製造方法を説明するための断面図
であり、図４ＢのＢ−Ｂ線断面図である。
ポーラトランジスタの製造方法を説明するための断面図
であり、図４ＢのＢ−Ｂ線断面図である。
【図１４】ＡおよびＢは本発明の第３実施例によるバイ
ポーラトランジスタの製造方法を説明するための断面図
であり、図５ＣのＣ−Ｃ線断面図である。
ポーラトランジスタの製造方法を説明するための断面図
であり、図５ＣのＣ−Ｃ線断面図である。
８０ 半導体基板 ８２ Ｎ型ウェル ８４ Ｐ型ウェル ８６ フィールド酸化膜 ８８ ゲート電極 ９０ 低濃度ベース不純物層 ９２、９４ 低濃度ソース／ドレイン ９６ スペーサ ９８ ソース／ドレイン １０２ 高濃度コレクタ不純物層 １０４ ソース／ドレイン １０６ ベース不純物層 １１０ 多結晶シリコン層 １１４ 第１絶縁層 １１８ 第２パッド層 １２０ 第１導電層 １２２ 第１パッド層 １２３ エミッタ不純物層 １２４ 第１導電層 １２６ 第２絶縁層 １２８ ソース／ドレイン電極 １３２ ベース電極 １３４ エミッタ電極 １３６ コレクタ電極 １３８ ソース／ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/74
Claims (36)
- 【請求項１】 第１導電型のウェルと、 前記ウェルの中心部に形成されたエミッタ不純物層と、 前記エミッタ不純物層を完全に取り囲む形状に形成され
たベース不純物層と、 前記ウェルの縁部に沿って環状に形成され、前記ベース
不純物層とは一定な間隔を保つ第１導電型の高濃度コレ
クタ不純物層とを含むことを特徴とするバイポーラトラ
ンジスタ。 - 【請求項２】 前記高濃度コレクタ不純物層上に、第１
導電層と、前記高濃度コレクタ不純物層と前記第１導電
層を連結させるための第１コンタクトホールとをさらに
備えることを特徴とする請求項１記載のバイポーラトラ
ンジスタ。 - 【請求項３】 前記第１導電層は前記高濃度コレクタ不
純物層と平行に配置されることを特徴とする請求項２記
載のバイポーラトランジスタ。 - 【請求項４】 前記第１導電層は多結晶シリコン、多結
晶シリコンとシリサイドとが積層されたポリサイドおよ
び金属物質中のいずれか一つで形成されることを特徴と
する請求項２記載のバイポーラトランジスタ。 - 【請求項５】 前記第１導電層上に、第２導電層と、前
記第１導電層と前記第２導電層を連結させるための第２
コンタクトホールとをさらに備えることを徴とする請求
項３記載のバイポーラトランジスタ。 - 【請求項６】 前記第１導電層は多結晶シリコンおよび
多結晶シリコンとシリサイドとが積層されたポリサイド
中のいずれか一つで形成されており、前記第２導電層は
金属物質で形成されることを特徴とする請求項５記載の
バイポーラトランジスタ。 - 【請求項７】 前記第１導電層は前記高濃度コレクタ不
純物層と部分的にのみ平行に配置されることを特徴とす
る請求項２記載のバイポーラトランジスタ。 - 【請求項８】 前記第１導電層はＵ字形、ロ字状中のい
ずれか一つの形状に配置されることを特徴とする請求項
７記載のバイポーラトランジスタ。 - 【請求項９】 前記第１導電層は二つの並列ライン型に
配置されることを特徴とする請求項７記載のバイポーラ
トランジスタ。 - 【請求項１０】 前記高濃度コレクタ不純物層上に、第
３導電層と、前記高濃度コレクタ不純物層と前記第３導
電層を連結するための第３コンタクトホールとをさらに
備えることを特徴とする請求項７記載のバイポーラトラ
ンジスタ。 - 【請求項１１】 前記第１導電層と第３導電層は部分的
に重畳することを特徴とする請求項１０記載のバイポー
ラトランジスタ。 - 【請求項１２】 前記第３導電層上に、前記第１導電層
と第３導電層を連結させる第４導電層をさらに備えるこ
とを特徴とする請求項１１記載のバイポーラトランジス
タ。 - 【請求項１３】 前記第１導電層上に、前記第１導電層
と前記第３導電層を連結させるためのコンタクトホール
がさらに備えられることを特徴とする請求項１０記載の
バイポーラトランジスタ。 - 【請求項１４】 前記第３導電層は前記第１導電層より
上部に形成されることを特徴とする請求項１０記載のバ
イポーラトランジスタ。 - 【請求項１５】 前記第１導電層および第３導電層は多
結晶シリコン、多結晶シリコンとシリサイドとが重畳さ
れたポリサイドおよび金属物質中のいずれか一つで形成
されることを特徴とする請求項１０記載のバイポーラト
ランジスタ。 - 【請求項１６】 前記第１導電層は多結晶リシコンおよ
び多結晶シリコンとシリサイドとが重畳されたポリサイ
ド中のいずれか一つで形成されており、前記第３導電層
は金属物質で形成されることを特徴とする請求項１０記
載のバイポーラトランジスタ。 - 【請求項１７】 前記第１導電層は多結晶シリコン、多
結晶シリコンとシリサイドとが重畳されたポリサイド中
のいずれか一つで形成されており、前記第３導電層は金
属物質で形成されることを特徴とする請求項１４記載の
バイポーラトランジスタ。 - 【請求項１８】 前記バイポーラトランジスタはＢｉＣ
ＭＯＳに含まれることを特徴とする請求項１記載のバイ
ポーラトランジスタ。 - 【請求項１９】 半導体基板に第１導電型のウェルを形
成する第１工程と、前記ウェルの中心部に第２導電型の
不純物を注入してベース不純物層を形成する第２工程
と、 前記ウェルの縁部に沿って第１導電型の不純物を注入す
ることにより、前記ベース不純物層を取り囲む環状の高
濃度コレクタ不純物層を形成する第３工程と、 前記ベース不純物層に選択的に第１導電型の不純物をド
ープしてエミッタ不純物層を形成する第４工程とを含む
ことを特徴とするバイポーラトランジスタの製造方法。 - 【請求項２０】 前記ウェルは燐イオンを約１００ｋｅ
Ｖのエネルギー、約３．０×１０13イオン／cm2 の濃度
に前記半導体基板に選択的に注入する段階および窒素雰
囲気、約１１５０℃の温度で１２時間程度熱処理する段
階により形成されることを特徴とする請求項１９記載の
トランジスタの製造方法。 - 【請求項２１】 前記ベース不純物層はボロンイオンを
約３０ｋｅＶのエネルギー、約３．０×１０13イオン／
cm2 の濃度に注入して形成されることを特徴とする請求
項１９記載のトランジスタの製造方法。 - 【請求項２２】 前記高濃度コレクタ不純物層は燐イオ
ンを約１００ｋｅＶのエネルギー、約５．０×１０15イ
オン／cm2 の濃度に注入して形成されることを特徴とす
る請求項１９記載のバイポーラトランジスタの製造方
法。 - 【請求項２３】 前記第４工程は、半導体基板上に絶縁
層を形成する段階と、前記絶縁層を選択的に食刻するこ
とによりエミッタ不純物層の形成される領域を露出させ
る第１コンタクトホールを形成する段階と、前記絶縁層
と第１コンタクトホールが形成されている結果物上に多
結晶シリコンを蒸着する工程と、前記多結晶シリコンに
不純物イオンを注入する段階と、不純物イオンの注入さ
れた前記多結晶シリコン上にシリサイドを蒸着する段階
および前記多結晶シリコンとシリサイドをパタニングす
る段階とを含むことを特徴とする請求項１９記載のバイ
ポーラトランジスタの製造方法。 - 【請求項２４】 不純物イオンを注入する前記段階は、
砒素イオンを約１００ｋｅＶのエネルギー、約７．０×
１０15イオン／cm2 の濃度に注入することを特徴とする
請求項２３記載のバイポーラトランジスタの製造方法。 - 【請求項２５】 前記第１コンタクトホールを形成する
前記段階時、前記高濃度コレクタ不純物層を部分的に露
出させる第２コンタクトホールも共に形成し、多結晶シ
リコンとシリサイドをパタニングする前記段階により、
前記エミッタ不純物層と接続するパッド層および前記高
濃度コレクタ不純物層と接続する第１導電層とを同時に
形成する段階をさらに含むことを特徴とする請求項２３
記載のバイポーラトランジスタの製造方法。 - 【請求項２６】 パッド層および第１導電層を形成する
前記段階以後に、前記パッド層および第１導電層が形成
されている結果物上に第２絶縁層を形成する段階と、前
記第２および第１絶縁層を部分的に食刻して前記ベース
不純物層、パッド層および第１導電層を部分的に露出さ
せる第３コンタクトホールを形成する段階と、前記第３
コンタクトホールの形成されている結果物上に第２導電
物質を蒸着する段階および前記第２導電物質をパタニン
グすることにより前記ベース不純物層と接続するベース
電極、パッド層と接続するエミッタ電極および前記第１
導電層と接続するコレクタ電極を形成する段階とをさら
に含むことを特徴とする請求項２５記載のバイポーラト
ランジスタの製造方法。 - 【請求項２７】 前記第２コンタクトホールは一つ以上
であることを特徴とする請求項２５記載のバイポーラト
ランジスタの製造方法。 - 【請求項２８】 前記第１導電層は前記高濃度コレクタ
不純物層と平行になるようにパタニングされて環状に形
成されることを特徴とする請求項２５記載のバイポーラ
トランジスタの製造方法。 - 【請求項２９】 前記第１導電物質は多結晶シリコンお
よび多結晶シリコンとシリサイドとを積層したポリサイ
ド中のいずれか一つであり、前記第２導電物質層は金属
物質であることを特徴とする請求項２６記載のバイポー
ラトランジスタの製造方法。 - 【請求項３０】 パッド層および第１導電層を形成する
前記段階以後に、前記パッド層および第１導電層が形成
されている結果物上に第２絶縁層を形成する段階と、前
記第２および第１絶縁層を部分的に食刻して前記ベース
不純物層、パッド層および高濃度コレクタ不純物層を部
分的に露出させる第４コンタクトホールを形成する段階
と、前記第４コンタクトホールの形成された結果物上に
第３導電物質を蒸着する段階および前記第３導電物質を
パタニングすることにより前記ベース不純物層と接続す
るベース電極、パッドと接続するエミッタ電極および前
記高濃度コレクタ不純物層と接続するコレクタ電極を形
成する段階とをさらに含むことを特徴とする請求項２５
記載のバイポーラトランジスタの製造方法。 - 【請求項３１】 前記第１導電層は前記高濃度コレクタ
不純物層と部分的に平行に配置されるように形成され、
前記コレクタ電極は前記高濃度コレクタ不純物層と部分
的に重畳するように形成されることを特徴とする請求項
３０記載のバイポーラトランジスタの製造方法。 - 【請求項３２】 前記第１導電層とコレクタ電極は互い
に連結されるように形成されることを特徴とする請求項
３０記載のバイポーラトランジスタの製造方法。 - 【請求項３３】 前記コレクタ電極上に、前記第１導電
層と前記コレクタ電極を連結させるための第２導電層を
さらに備えることを特徴とする請求項３２記載のバイポ
ーラトランジスタの製造方法。 - 【請求項３４】 前記第１導電物質は多結晶シリコンお
よび多結晶シリコンとシリサイドとを積層したポリサイ
ド中のいずれか一つであり、前記第２導電物質は金属物
質であることを特徴とする請求項３０記載のバイポーラ
トランジスタの製造方法。 - 【請求項３５】 パッド層および第１導電層を形成する
前記段階以後に、前記パッド層および第１導電層が形成
されている結果物上に第２絶縁層を形成する段階と、前
記第２および第１絶縁層を部分的に食刻して前記ベース
不純物層、パッド層、第１導電層および高濃度コレクタ
不純物層を部分的に露出させる第５コンタクトホールを
形成する段階と、前記第５コンタクトホールの形成され
ている結果物上に第３導電物質を蒸着する段階および前
記第３導電物質をパタニングすることにより前記ベース
不純物層と接続するベース電極、パッド層と接続するエ
ミッタ電極および前記第１導電層と高濃度コレクタ不純
物層と接続するコレクタ電極を形成する段階とをさらに
含むことを特徴とする請求項２５記載のバイポーラトラ
ンジスタの製造方法。 - 【請求項３６】 前記第１導電層は前記高濃度コレクタ
不純物層と部分的に平行に配置されるように形成される
ことを特徴とする請求項３５記載のバイポーラトランジ
スタの製造方法。
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