JPS60242660A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60242660A JPS60242660A JP60070926A JP7092685A JPS60242660A JP S60242660 A JPS60242660 A JP S60242660A JP 60070926 A JP60070926 A JP 60070926A JP 7092685 A JP7092685 A JP 7092685A JP S60242660 A JPS60242660 A JP S60242660A
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- 230000000295 complement effect Effects 0.000 claims abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 11
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は半導体集積回路（ＩＣ）に関するものである。
［背景技術］
一般にバイポーラ型ＩＣは大きな電流を取り出すことか
で外る点でＭｒＳ型ＩＣに比し優れるが、その反面アイ
ソレージタン領域が必要であるため高集積化の点でコン
プリメンタリ（相補型）のＭＩＳ−ＩＣと比較し劣る。
で外る点でＭｒＳ型ＩＣに比し優れるが、その反面アイ
ソレージタン領域が必要であるため高集積化の点でコン
プリメンタリ（相補型）のＭＩＳ−ＩＣと比較し劣る。
一方、コンプリメンタリＭＩＳ−ＩＣは極めて小型化に
形成できる点で非常に優れるが大電流を取り出し難いこ
とが欠点である。
形成できる点で非常に優れるが大電流を取り出し難いこ
とが欠点である。
なお、一つの基板にコンプリメンタリＭＩＳ トランジ
スタとバイポーラトランジスタとを組み込んだＩＣが特
、開明４９−２８２７９号公報に開示されている。
スタとバイポーラトランジスタとを組み込んだＩＣが特
、開明４９−２８２７９号公報に開示されている。
［発明の目的］
この発明の目的は、比較的集積度が高く、かつ比較的大
電流を得ることができるＩＣを提供することにある。
電流を得ることができるＩＣを提供することにある。
［発明の概要〕
本発明によれば、大電流を必要としない論理回路をコン
プリメンタリＭＩＳ−ＩＣ回路で構成し、大電流を取り
出す必要のある出力回路をバイポーラＩＣ回路で構成し
、この両回路を同一半導体基板内に形成した点に特徴が
ある。
プリメンタリＭＩＳ−ＩＣ回路で構成し、大電流を取り
出す必要のある出力回路をバイポーラＩＣ回路で構成し
、この両回路を同一半導体基板内に形成した点に特徴が
ある。
［実施例］
以下本発明を実施例により説明する。
第１図は本発明に係るＩＣの一爽施例を示すものである
。
。
１はｎ−型半導体（Ｓ ｉ）基体、２は５ｉｎ２（熱酸
化）膜、３ａは上記基体上に形成されるｐｎｐ ）ラン
ジスタのコレクタ領域、３ｂは同じ基体上に形成される
ｎチャンネル型ＭＯ８ＦＥＴのｐ−型ウェル、４は上記
ｐｎｐ ）ランジスタのｎ−型ベース領域、５は上記Ｍ
Ｏ８ＦＥＴのシリコンゲート電極、６はＣＶＤ ＳｉＯ
２膜、７は上記ｐｎｐ ）ランジスタのフレフタ電極取
出用（高濃度）半導体層、８は同じくエミッタ領域、９
はρチャンネル型ＭＯ８ＦＥＴのソース、１０は同じく
ドレイン、１１はｎチャンネル型ＭＯ８ＦＥＴのソース
、１２はドレイン、１４はアルミニウム電極である。第
２図は上記ＩＣの製造方法を下記工程（ａ）（ｂ）・・
・（ｍ）順に示すものである。
化）膜、３ａは上記基体上に形成されるｐｎｐ ）ラン
ジスタのコレクタ領域、３ｂは同じ基体上に形成される
ｎチャンネル型ＭＯ８ＦＥＴのｐ−型ウェル、４は上記
ｐｎｐ ）ランジスタのｎ−型ベース領域、５は上記Ｍ
Ｏ８ＦＥＴのシリコンゲート電極、６はＣＶＤ ＳｉＯ
２膜、７は上記ｐｎｐ ）ランジスタのフレフタ電極取
出用（高濃度）半導体層、８は同じくエミッタ領域、９
はρチャンネル型ＭＯ８ＦＥＴのソース、１０は同じく
ドレイン、１１はｎチャンネル型ＭＯ８ＦＥＴのソース
、１２はドレイン、１４はアルミニウム電極である。第
２図は上記ＩＣの製造方法を下記工程（ａ）（ｂ）・・
・（ｍ）順に示すものである。
（ａ） ｎ−型半導体Ｓｒ基板１表面にＳｉＯ２膜２を
マスクとしてｎ型不純物を選択拡散してｐ−型半導体層
３ａ、３ｂを形成する。３ａはｐｎｐ ）ランジスタの
コレクタ領域となるものであり、３ｂはｎチャンネル型
ＭＯ８ＦＥＴのウェルをなすものである。
マスクとしてｎ型不純物を選択拡散してｐ−型半導体層
３ａ、３ｂを形成する。３ａはｐｎｐ ）ランジスタの
コレクタ領域となるものであり、３ｂはｎチャンネル型
ＭＯ８ＦＥＴのウェルをなすものである。
（ｂ）次いで上記ｐ−型半導体層３ａ（コレクタとなゐ
領域）表面に選択的にｎ型不純物を拡散してｎ−型ベー
ス領域４を形成する。
領域）表面に選択的にｎ型不純物を拡散してｎ−型ベー
ス領域４を形成する。
（ｃ） ｎチャンネル型ＭＯ３ＦＥＴＢ及びｐチャンネ
ル型のＭＯ８ＦＥＴＣのソース、ドレイン並びにデート
を形成すべき部分およびバイポーラトランジスタのｐ＋
、■“拡散する領域におけるＳｉ０２Ｍ２を選択的にエ
ツチングする。
ル型のＭＯ８ＦＥＴＣのソース、ドレイン並びにデート
を形成すべき部分およびバイポーラトランジスタのｐ＋
、■“拡散する領域におけるＳｉ０２Ｍ２を選択的にエ
ツチングする。
（ｄ）半導体表面を酸化してデート絶縁膜２ａを形成す
る。
る。
（ｅ）多結晶シリコン膜を形成し、それを選択的にエツ
チングすることによりシリコンゲート５を形コ１ 惑する。
チングすることによりシリコンゲート５を形コ１ 惑する。
（ｆ）半導体表面に全面的にＣＶＤ−３ｉＯ２膜６を形
成し、その後、このＣＶ Ｄ Ｓ ｉ Ｏ２膜６及びＳ
ｉＯ２膜２を選択的にエツチングすることにより、コレ
クタ電極取出用拡散層、エミツタ層及びｐチャンネルＭ
Ｏ８ＦＥＴのソース、ドレイン領域を形成するための窓
開部を形成する。 − （ｇ）上記窓開部を通じてｎ型不純物を半導体表面に拡
散することによりコレクタ電極取出用拡散層７！エミツ
タ領域８．ｐチャンネル型ＭＯ８ＦＥＴＣのソース９及
びドレイン１０を形成する。
成し、その後、このＣＶ Ｄ Ｓ ｉ Ｏ２膜６及びＳ
ｉＯ２膜２を選択的にエツチングすることにより、コレ
クタ電極取出用拡散層、エミツタ層及びｐチャンネルＭ
Ｏ８ＦＥＴのソース、ドレイン領域を形成するための窓
開部を形成する。 − （ｇ）上記窓開部を通じてｎ型不純物を半導体表面に拡
散することによりコレクタ電極取出用拡散層７！エミツ
タ領域８．ｐチャンネル型ＭＯ８ＦＥＴＣのソース９及
びドレイン１０を形成する。
（ｈ）ＣＶＤ ＳｉＯ２膜６を全面的に形成する。
（ｉ）上記ＣＶＤ ５Ｉ０２膜６とＳｉＯ２膜２を選択
的にエツチングすることにより、ベース電極のオーミッ
クコンタクト用拡散層、ｎチャンネル型ＭＯ８ＦＥＴの
ソース、ドレインを形成するための窓開部を形成する。
的にエツチングすることにより、ベース電極のオーミッ
クコンタクト用拡散層、ｎチャンネル型ＭＯ８ＦＥＴの
ソース、ドレインを形成するための窓開部を形成する。
（ｊ）上記窓開部を通じてｎ型不純物を拡散し、オーミ
ックコンタクト用拡散層９とｎチャンネル型Ｍ’０８Ｆ
ＥＴ（７）７−Ｘｌｌ、ｔ’レイン１２を形成層成する
。
ックコンタクト用拡散層９とｎチャンネル型Ｍ’０８Ｆ
ＥＴ（７）７−Ｘｌｌ、ｔ’レイン１２を形成層成する
。
（１）上記ＰＳＧｊｌ１３を選択的に工・ンチングする
ことにより電極取出用窓開部を形成する。
ことにより電極取出用窓開部を形成する。
（ｍ）アルミニウムの蒸着処理を施し、その蒸着膜を部
分的にエツチングすることにより電極１４（配線を含む
）を形成する。
分的にエツチングすることにより電極１４（配線を含む
）を形成する。
（ｎ）最後に保護用にＣＶＤ−８ｉ○２ＩＩをっけ、ボ
ンディング部だけ開口しボンディングで終るようにする
。
ンディング部だけ開口しボンディングで終るようにする
。
［効果］
このような本発明によれば、バイポーラＩＣのコレクタ
領域とＣ−ＭＩ］Ｃの一方のＭＩＳＩＣのウェルと同時
に形成することがでト、ｔｅイボーラＩＣのコレクタ電
極取り出し拡散層、エミ・ンタ拡散層とＣ−Ｍ Ｉ Ｓ
Ｉ’Ｃの一方のＩＣ，のソース。
領域とＣ−ＭＩ］Ｃの一方のＭＩＳＩＣのウェルと同時
に形成することがでト、ｔｅイボーラＩＣのコレクタ電
極取り出し拡散層、エミ・ンタ拡散層とＣ−Ｍ Ｉ Ｓ
Ｉ’Ｃの一方のＩＣ，のソース。
゛ドレインとを同時に形成することができ、またノくイ
ボーラＩＣのオーミックコンタクト用拡散層と上記Ｃ−
ＭＩＳＩＣの他方のＩＣソース、ドレインとを同時に形
成することができる。
ボーラＩＣのオーミックコンタクト用拡散層と上記Ｃ−
ＭＩＳＩＣの他方のＩＣソース、ドレインとを同時に形
成することができる。
したがって、製造工程をいたずらに増加させることなく
バイポーラＩＣとＣ−ＭＩＳＩＣとを同−半導体基体内
に形成することがで外るのである。
バイポーラＩＣとＣ−ＭＩＳＩＣとを同−半導体基体内
に形成することがで外るのである。
そして、バイポーラＩＣとＣ−Ｍ Ｉ Ｓ Ｉ Ｃを同
−半導体基体内に形成することにより、大電流を必要と
しない論理回路部をコンプリメンタリＭＩＳＩＣで構成
し、大電流を取り出す必要のある出力回路部をバイポー
ラＩＣで構成することができ、比較的集積度が高くかつ
大電流、大出力を取り出すことのできるＩＣが得られる
のである。
−半導体基体内に形成することにより、大電流を必要と
しない論理回路部をコンプリメンタリＭＩＳＩＣで構成
し、大電流を取り出す必要のある出力回路部をバイポー
ラＩＣで構成することができ、比較的集積度が高くかつ
大電流、大出力を取り出すことのできるＩＣが得られる
のである。
上記実施例は本発明の一実施例にすぎず、シリコンデー
ト型ＭＩＳ−ＩＣをアルミニウムゲート型ＭＩＳ−ＩＣ
に代えた態様で本発明を実施することもで謬る。
ト型ＭＩＳ−ＩＣをアルミニウムゲート型ＭＩＳ−ＩＣ
に代えた態様で本発明を実施することもで謬る。
なお、半導体基板１としてｐ型のものを用い、ｎｐｎバ
イポーラＩＣと、ｎ型ウェル層内にｐチャンネル型Ｍ
Ｉ Ｓ −Ｉ Ｃ，ウェル外にｎチャンネル型ＭＩＳ−
ＩＣを設けてなるＣ−ＭＩＳ−ＩＣとを同一４板内に形
成してなる態様で本発明を実施する、：ゎ、ヵ’ｔ−Ｑ
＊；ｂユと１よい）、１もない。
イポーラＩＣと、ｎ型ウェル層内にｐチャンネル型Ｍ
Ｉ Ｓ −Ｉ Ｃ，ウェル外にｎチャンネル型ＭＩＳ−
ＩＣを設けてなるＣ−ＭＩＳ−ＩＣとを同一４板内に形
成してなる態様で本発明を実施する、：ゎ、ヵ’ｔ−Ｑ
＊；ｂユと１よい）、１もない。
第１図は本発明の一実施例に係るＩＣを示す断面図、第
２図（＆）〜（ｍ）はそのＩＣの製造態様を工程順に示
す断面図である。 １・・ｎ−型半導体基板、２・・ＳｉＯ２膜、３ａ・・
コレクタ、３ｂ・・ウェル、４・・ベース、５・・シリ
コンデート、６・・ＣＶ Ｄ−８ｉ Ｏ２，７・・コレ
クタ電極取出用拡散層、８・・エミッタ、９・・ｐ型ソ
ース、１０・・ｎ型ドレイン、１１・・ｎ型ソース、１
２・・ｎ型ドレイン、１３・・ＰＳＧ膜、１４・・／ｌ
電極。
２図（＆）〜（ｍ）はそのＩＣの製造態様を工程順に示
す断面図である。 １・・ｎ−型半導体基板、２・・ＳｉＯ２膜、３ａ・・
コレクタ、３ｂ・・ウェル、４・・ベース、５・・シリ
コンデート、６・・ＣＶ Ｄ−８ｉ Ｏ２，７・・コレ
クタ電極取出用拡散層、８・・エミッタ、９・・ｐ型ソ
ース、１０・・ｎ型ドレイン、１１・・ｎ型ソース、１
２・・ｎ型ドレイン、１３・・ＰＳＧ膜、１４・・／ｌ
電極。
Claims (1)
- １、論理回路をコンプリメンタリＭＩＳ−ＩＣで構成し
、出力回路をバイポーラＩＣで構成してなる半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070926A JPS60242660A (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070926A JPS60242660A (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7109576A Division JPS52154384A (en) | 1976-06-18 | 1976-06-18 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60242660A true JPS60242660A (ja) | 1985-12-02 |
Family
ID=13445599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070926A Pending JPS60242660A (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242660A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0715356A1 (en) * | 1994-11-30 | 1996-06-05 | Samsung Electronics Co., Ltd. | Bipolar transistor and manufacturing method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120582A (ja) * | 1974-03-07 | 1975-09-20 |
-
1985
- 1985-04-05 JP JP60070926A patent/JPS60242660A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120582A (ja) * | 1974-03-07 | 1975-09-20 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0715356A1 (en) * | 1994-11-30 | 1996-06-05 | Samsung Electronics Co., Ltd. | Bipolar transistor and manufacturing method thereof |
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