JPS58171854A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58171854A JPS58171854A JP5489182A JP5489182A JPS58171854A JP S58171854 A JPS58171854 A JP S58171854A JP 5489182 A JP5489182 A JP 5489182A JP 5489182 A JP5489182 A JP 5489182A JP S58171854 A JPS58171854 A JP S58171854A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は導電路としての多結晶シリコン層を有する半導
体装置において、前記多結晶シリコン層を選択酸化によ
る分離酸化膜により個々の導電路に分離する工程を含む
半導体装置の製造方法に関する。
体装置において、前記多結晶シリコン層を選択酸化によ
る分離酸化膜により個々の導電路に分離する工程を含む
半導体装置の製造方法に関する。
半導体装置の高集積化、高速化のためには、素子の小形
化およびＰＮ＠Ｎ付合を浅くすることなどが有効である
。第１図は高速化のために浅いＰＮ接合を形成した従来
の製造方法で製造されたＮＰＮバイポーラトランジスタ
素子の断面図である。第１図において、１はＮ型半導体
基板、２はＮ型半導体基板１０表面側に形成されたＰ型
ベース層で、このベース層２は１選択酸化によるフィー
ルドシリコン酸化膜（以下シリコン酸化膜を単に酸化膜
という）、を周壁とする開孔部４に、Ｐ型不純物の拡散
により形成される。ベース層２を形成稜、基板面を覆っ
て形成した多結晶シリコン層が１選択酸化によるところ
の分離酸化膜７でペース配線６ａ、エミッタ配線６ｂに
それぞれ分離されている。その後１分離酸化膜７で分離
された開孔部の右側の部分にＮ型不純物の拡散によりエ
ンツタ配線６ｂＫ接続しているエン、りＮ１３が形成さ
れている。
化およびＰＮ＠Ｎ付合を浅くすることなどが有効である
。第１図は高速化のために浅いＰＮ接合を形成した従来
の製造方法で製造されたＮＰＮバイポーラトランジスタ
素子の断面図である。第１図において、１はＮ型半導体
基板、２はＮ型半導体基板１０表面側に形成されたＰ型
ベース層で、このベース層２は１選択酸化によるフィー
ルドシリコン酸化膜（以下シリコン酸化膜を単に酸化膜
という）、を周壁とする開孔部４に、Ｐ型不純物の拡散
により形成される。ベース層２を形成稜、基板面を覆っ
て形成した多結晶シリコン層が１選択酸化によるところ
の分離酸化膜７でペース配線６ａ、エミッタ配線６ｂに
それぞれ分離されている。その後１分離酸化膜７で分離
された開孔部の右側の部分にＮ型不純物の拡散によりエ
ンツタ配線６ｂＫ接続しているエン、りＮ１３が形成さ
れている。
仁のような従来方法によるバイポーラトランジスタ素子
では１分離酸化膜７を形成するための多結晶シリコン層
の選択酸化の際に、ベース層２のＰ型不純物が分離酸化
膜７に偏析し、分離酸化膜直下のベース層２０Ｐ型不純
物濃度が大幅に低下し、ペース抵抗が高くなる０％にベ
ース層２の接合が浅い場合、この偏析の影響が大きく表
われ、高速トランジスタの実現に社大きな障害となって
いる。
では１分離酸化膜７を形成するための多結晶シリコン層
の選択酸化の際に、ベース層２のＰ型不純物が分離酸化
膜７に偏析し、分離酸化膜直下のベース層２０Ｐ型不純
物濃度が大幅に低下し、ペース抵抗が高くなる０％にベ
ース層２の接合が浅い場合、この偏析の影響が大きく表
われ、高速トランジスタの実現に社大きな障害となって
いる。
第２図は、第１図の偏析の障害の軽減を図っ九バイポー
ラトランジスタ素子の断面図であり、第２図においては
、第１図で示した多結晶シリコン層形成前に、開孔部４
の分離酸化膜形成部に１選択酸化の際に用いたマスク用
シリコン窒化膜を偏析阻止膜８として残しておき、その
後、多結晶シリコン層を形成し、分離酸化膜７によりペ
ース配線６ｍとエミッタ配線６ｂとに分離している。し
かし、このような偏析阻止膜８があると１分離酸化膜７
の形成時に、偏析阻止膜８の直下に大きな応力が加わり
、ここに結晶欠陥が発生し、トランジスタの歩留りを低
下させるという欠点がある。
ラトランジスタ素子の断面図であり、第２図においては
、第１図で示した多結晶シリコン層形成前に、開孔部４
の分離酸化膜形成部に１選択酸化の際に用いたマスク用
シリコン窒化膜を偏析阻止膜８として残しておき、その
後、多結晶シリコン層を形成し、分離酸化膜７によりペ
ース配線６ｍとエミッタ配線６ｂとに分離している。し
かし、このような偏析阻止膜８があると１分離酸化膜７
の形成時に、偏析阻止膜８の直下に大きな応力が加わり
、ここに結晶欠陥が発生し、トランジスタの歩留りを低
下させるという欠点がある。
本発明の目的は、上記のような偏析、結晶欠陥の問題を
解決し、高速特性を有する半導体装置を高歩留りで製造
できる製造方法を提供するにある。
解決し、高速特性を有する半導体装置を高歩留りで製造
できる製造方法を提供するにある。
本発明の製造方法は、Ｐ型オたはＮ型の一導電型半導体
基板の一主面側に選択酸化によるフィールド酸化膜を周
壁とする開孔部を形成する工程と。
基板の一主面側に選択酸化によるフィールド酸化膜を周
壁とする開孔部を形成する工程と。
との開孔部に前記基板と反対導電型の不純物拡散層を形
成する工程と、この不純物拡散工程の際に前記開孔部表
面に形成された極薄酸化膜の所定部分ｔｌ−表面層に不
純物の注入された部分極薄酸化膜とする工程と、この部
分極薄酸化膜を含んで前記開孔部表面を覆う多結晶シリ
コン層を形成する工程と、この多結晶シリコン層の前記
部分極薄酸化膜と重なる部分を選択酸化して前記多結晶
シリコン層を複数部分に分離する分離酸化膜を形成する
工程とを含む構成を有する。
成する工程と、この不純物拡散工程の際に前記開孔部表
面に形成された極薄酸化膜の所定部分ｔｌ−表面層に不
純物の注入された部分極薄酸化膜とする工程と、この部
分極薄酸化膜を含んで前記開孔部表面を覆う多結晶シリ
コン層を形成する工程と、この多結晶シリコン層の前記
部分極薄酸化膜と重なる部分を選択酸化して前記多結晶
シリコン層を複数部分に分離する分離酸化膜を形成する
工程とを含む構成を有する。
本発明の製造方法によれば、多結晶シリコン層を分離す
る分離酸化膜を選択酸化により形成する際１分離酸化膜
形成部に残された、表面層に不純物を注入した極薄酸化
膜が偏析阻止膜となって。
る分離酸化膜を選択酸化により形成する際１分離酸化膜
形成部に残された、表面層に不純物を注入した極薄酸化
膜が偏析阻止膜となって。
阻止膜直下の不純物が分離酸化膜に偏析するのを防止す
る。さらに、極薄酸化膜は徐々に偏析阻止膜に変わるの
で、この阻止膜直下の応力も緩和されて結晶欠陥も発生
せず、高歩留りで高速特性の半導体装値が製造できる。
る。さらに、極薄酸化膜は徐々に偏析阻止膜に変わるの
で、この阻止膜直下の応力も緩和されて結晶欠陥も発生
せず、高歩留りで高速特性の半導体装値が製造できる。
つぎに本発明を実施例により説明する。
第３図（ａ）ないしくｄ）は本発明の一実施例の製造工
程を説明するための断面図である。ｔず、第３図（ａ）
に示すように、Ｐ型ま九はＮ型の一導電型１例えばへ型
シリコン基板ｌの一主面側に、開孔部を取り残した選択
酸化によりフィールド酸化膜３を形成し、さらに、開孔
部にＰ型不純物の拡散によりＰ型の不純物拡散層、本例
ではＰ型ペース層２を形成する。この不純物拡散工程に
伴なって、開孔部表面には極薄シリコン酸化膜９が形成
されている。つぎに同図（ｂ）に示すように、極薄酸化
膜９のほぼ中央部分を残して他の部分を工、チング除去
し、この残された部分の極薄酸化膜表面ＦＩＩＯに窒素
を注入する。つぎに同図（Ｃ）に示すように。
程を説明するための断面図である。ｔず、第３図（ａ）
に示すように、Ｐ型ま九はＮ型の一導電型１例えばへ型
シリコン基板ｌの一主面側に、開孔部を取り残した選択
酸化によりフィールド酸化膜３を形成し、さらに、開孔
部にＰ型不純物の拡散によりＰ型の不純物拡散層、本例
ではＰ型ペース層２を形成する。この不純物拡散工程に
伴なって、開孔部表面には極薄シリコン酸化膜９が形成
されている。つぎに同図（ｂ）に示すように、極薄酸化
膜９のほぼ中央部分を残して他の部分を工、チング除去
し、この残された部分の極薄酸化膜表面ＦＩＩＯに窒素
を注入する。つぎに同図（Ｃ）に示すように。
導電路としての多結晶シリコン層６を部分の極薄酸化膜
９を含む開孔部４およびフィールド酸化膜３の上にまた
がって形成し、さらに、多結晶シリコン層６の上を、残
された部分の極薄酸化膜９の部分を選択酸化するための
マスク１】で覆う、つぎに、マスク１１にあけられた窓
を通して多結晶シリコン層６を熱酸化することによｔ）
、同図（ｄ） Ｋ示すように、多結晶シリコン層６をベ
ース配＠６ａとエミッタ配＠６ｂＫ分離する分離酸化膜
７が形成される。この選択酸化の際に１部分極薄酸化膜
９の表面層１０が熱窒化膜に変わり、ベース層２のＰ型
不純物が分離酸化膜７へ偏析するのを防止する。その後
１分離酸化膜７で分離された開孔部のエミ、り領域に、
多結晶シリコン層６ｂを通してのへ型不純物の拡散によ
りエンツタ層５を形成する。
９を含む開孔部４およびフィールド酸化膜３の上にまた
がって形成し、さらに、多結晶シリコン層６の上を、残
された部分の極薄酸化膜９の部分を選択酸化するための
マスク１】で覆う、つぎに、マスク１１にあけられた窓
を通して多結晶シリコン層６を熱酸化することによｔ）
、同図（ｄ） Ｋ示すように、多結晶シリコン層６をベ
ース配＠６ａとエミッタ配＠６ｂＫ分離する分離酸化膜
７が形成される。この選択酸化の際に１部分極薄酸化膜
９の表面層１０が熱窒化膜に変わり、ベース層２のＰ型
不純物が分離酸化膜７へ偏析するのを防止する。その後
１分離酸化膜７で分離された開孔部のエミ、り領域に、
多結晶シリコン層６ｂを通してのへ型不純物の拡散によ
りエンツタ層５を形成する。
このような本発明方法により％多結晶シリコン層をペー
ス配線とエミ、り配線に分離する分離酸化膜直下に結晶
欠陥ならびに偏析による不純物濃度低下なしに高性能の
トランジスタ素子が高歩留りで製造できる。
ス配線とエミ、り配線に分離する分離酸化膜直下に結晶
欠陥ならびに偏析による不純物濃度低下なしに高性能の
トランジスタ素子が高歩留りで製造できる。
なお、上側はトランジスタ素子のペースとエミ、りの多
結晶シリコン層配線分離について述べたが、第３図（ｄ
ｌのエミ、り層５のない状態で、ベース層２を不純物拡
散による抵抗層とし１分離酸化膜７によって、多結晶シ
リコン層６を抵抗層からの両端取出し電極配線に分離す
る例についても。
結晶シリコン層配線分離について述べたが、第３図（ｄ
ｌのエミ、り層５のない状態で、ベース層２を不純物拡
散による抵抗層とし１分離酸化膜７によって、多結晶シ
リコン層６を抵抗層からの両端取出し電極配線に分離す
る例についても。
本発明が、偏析防止による抵抗値特性の安定化に役立つ
ことはいうまでもない。
ことはいうまでもない。
第１図は従来の製造方法により製造されたトランジスタ
素子の断面図、第２図は同じ〈従来方法により製造され
た偏析阻止ｗ１．をもつトランジスタ素子の断面図、第
３図（１）ないしくｄ）は本発明の一実施例の製造工程
順の断面図がある。 ｌ・・・・・・−導電型半導体基板％２・・・・・・ベ
ース層、３・・・・・・フィールド酸化Ｉ［，４・・・
・・・開孔部％ ５・・・・・・エミッタ層、６・・・
・・・多結晶シリコン層、６ｍ・・・・・・ペース配線
、６ｂ・・・・・・工ζツタ配線、７・・・・・・分離
酸化膜、８・・・・・・介阻止膜、９・・・・・・極薄
酸化膜、１０・・・・・・極薄酸化膜表面層％ １１・
・・・・・マスク。 第 １ 図 ８２ 図 脩 ３ 図
素子の断面図、第２図は同じ〈従来方法により製造され
た偏析阻止ｗ１．をもつトランジスタ素子の断面図、第
３図（１）ないしくｄ）は本発明の一実施例の製造工程
順の断面図がある。 ｌ・・・・・・−導電型半導体基板％２・・・・・・ベ
ース層、３・・・・・・フィールド酸化Ｉ［，４・・・
・・・開孔部％ ５・・・・・・エミッタ層、６・・・
・・・多結晶シリコン層、６ｍ・・・・・・ペース配線
、６ｂ・・・・・・工ζツタ配線、７・・・・・・分離
酸化膜、８・・・・・・介阻止膜、９・・・・・・極薄
酸化膜、１０・・・・・・極薄酸化膜表面層％ １１・
・・・・・マスク。 第 １ 図 ８２ 図 脩 ３ 図
Claims (1)
- Ｐ型またはＮ型の一導電型半導体基板の一主面側に選択
酸化によるフィールド酸化膜を周壁とする開孔部を設け
る工程と、との開孔部に前記基板と反対導電型の不純物
拡散層を形成する工程と、この不純物拡散工程の際に前
記開孔部表面に形成された極薄酸化膜の所定部分を表面
層に不純物の注入きれた部分極薄酸化膜とする工程と、
この部分極薄酸化膜を含んで前記開孔部表面を覆う多結
晶シリコン層を形成する工程と、この多結晶シリコン層
の前記部分極薄酸化膜と重なる部分を選択酸化して前記
多結晶シリコン層を複数部分に分離する分離酸化膜を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5489182A JPS58171854A (ja) | 1982-04-02 | 1982-04-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5489182A JPS58171854A (ja) | 1982-04-02 | 1982-04-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58171854A true JPS58171854A (ja) | 1983-10-08 |
Family
ID=12983211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5489182A Pending JPS58171854A (ja) | 1982-04-02 | 1982-04-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171854A (ja) |
-
1982
- 1982-04-02 JP JP5489182A patent/JPS58171854A/ja active Pending
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