JPS6114663B2 - - Google Patents
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- Publication number
- JPS6114663B2 JPS6114663B2 JP13722982A JP13722982A JPS6114663B2 JP S6114663 B2 JPS6114663 B2 JP S6114663B2 JP 13722982 A JP13722982 A JP 13722982A JP 13722982 A JP13722982 A JP 13722982A JP S6114663 B2 JPS6114663 B2 JP S6114663B2
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- Expired
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置の製造方法に関し、特
に、高集積化に適したソース、ドレイン領域のコ
ンタクト穴、配線電極の製造方法に関するもので
ある。
に、高集積化に適したソース、ドレイン領域のコ
ンタクト穴、配線電極の製造方法に関するもので
ある。
従来、配線用電極であるAl等が基板内へ拡散
してしまい、接合部を突き抜ける事故があること
は、知られていた。
してしまい、接合部を突き抜ける事故があること
は、知られていた。
特開昭49−43574号公報記載の技術も、上記問
題を解決することを目的になされたものである。
題を解決することを目的になされたものである。
しかしながら上記技術は素子の高集積化、不純
物汚染防止等を意図した製造工程に関する記載は
全く無い。
物汚染防止等を意図した製造工程に関する記載は
全く無い。
本発明の目的は、信頼性が高く、高集積な半導
体装置の製造方法を得ることを目的とする。
体装置の製造方法を得ることを目的とする。
上記目的を達成する為に本願発明では、フイー
ルドSiO2膜上にPSG膜を設け、PSG膜にコンタク
ト孔を少なくともその一部がフイールドSiO2膜
にかかるように設け多結晶Si膜、絶縁膜、金属膜
を設け、金属膜と自己整合的に絶縁膜、多結晶Si
膜を形成するものである。
ルドSiO2膜上にPSG膜を設け、PSG膜にコンタク
ト孔を少なくともその一部がフイールドSiO2膜
にかかるように設け多結晶Si膜、絶縁膜、金属膜
を設け、金属膜と自己整合的に絶縁膜、多結晶Si
膜を形成するものである。
第１図は本発明の１実施例を示す断面図であ
り、例えばｐ型Si単結晶基板１上にフイールド
SiO2膜２ａ、ゲートSiO2膜２ｂ、多結晶Siゲー
ト３ａ、ｎ型のソースおよびドレイン拡散層４、
リンを含む気相成長SiO2膜５（表面保護および
層間絶縁膜）を形成し、SiO2膜５にソースおよ
びドレインのコンタクト穴６ａを形成したのち、
ｎ型多結晶Si膜７、SiO2膜８、Al膜９から成る
電極、配線を形成してｎチヤンネルMOSトラン
ジスタとしたものである。上記電極配線は、例え
ばつぎのようにして形成する。SiO2膜５にコン
タクト穴６ａを開けたのち厚さ300nmの多結晶Si
膜７を気相成長させ、表面濃度1020cm-3以上のリ
ンをイオン打込みする。つぎに多結晶Si膜７表面
に熱酸化によつて厚さ20nmのSiO2膜８を形成
し、コンタクト穴６を覆う所望の領域を除いて食
刻する。しかるのち、厚さ800nmのAl膜９を真空
蒸着し、電極、配線領域を除いてAl膜９を食刻
し、続いて多結晶Si膜７を食刻する。多結晶Si膜
７の食刻に先立つて、Al膜９からはみ出した
SiO2膜８を食刻してもよい。これは、上述のよ
うにコンタクト穴６を覆う所望の領域を除いて食
刻することにより通常は不要なものである。しか
し上記食刻の精度が悪い場合等には、行つてもよ
い工程である。
り、例えばｐ型Si単結晶基板１上にフイールド
SiO2膜２ａ、ゲートSiO2膜２ｂ、多結晶Siゲー
ト３ａ、ｎ型のソースおよびドレイン拡散層４、
リンを含む気相成長SiO2膜５（表面保護および
層間絶縁膜）を形成し、SiO2膜５にソースおよ
びドレインのコンタクト穴６ａを形成したのち、
ｎ型多結晶Si膜７、SiO2膜８、Al膜９から成る
電極、配線を形成してｎチヤンネルMOSトラン
ジスタとしたものである。上記電極配線は、例え
ばつぎのようにして形成する。SiO2膜５にコン
タクト穴６ａを開けたのち厚さ300nmの多結晶Si
膜７を気相成長させ、表面濃度1020cm-3以上のリ
ンをイオン打込みする。つぎに多結晶Si膜７表面
に熱酸化によつて厚さ20nmのSiO2膜８を形成
し、コンタクト穴６を覆う所望の領域を除いて食
刻する。しかるのち、厚さ800nmのAl膜９を真空
蒸着し、電極、配線領域を除いてAl膜９を食刻
し、続いて多結晶Si膜７を食刻する。多結晶Si膜
７の食刻に先立つて、Al膜９からはみ出した
SiO2膜８を食刻してもよい。これは、上述のよ
うにコンタクト穴６を覆う所望の領域を除いて食
刻することにより通常は不要なものである。しか
し上記食刻の精度が悪い場合等には、行つてもよ
い工程である。
上記電極・配線構造には以下のような大きな利
点がある。
点がある。
第１に、拡散層４上では、多結晶Si７、SiO2
８、Al９の３層構造になつているため、Al９と
多結晶Si７、拡散層４とが合金化することがない
から、接合特性が劣化しない。またAl９のみな
らずAl９と多結晶Si７の合金層もフイールド
SiO2膜２ａに直接接しないから、Na等の不純物
による汚染が防止できる。その結果、拡散層４の
接合深さにたいする電極からの制約がなくなる。
またコンタクト穴６ａをフイールドSiO2膜２ａ
と拡散層４にまたがつて形成できるため、MOS
トランジスタの短チヤンネル、微細化に大きく寄
与する。
８、Al９の３層構造になつているため、Al９と
多結晶Si７、拡散層４とが合金化することがない
から、接合特性が劣化しない。またAl９のみな
らずAl９と多結晶Si７の合金層もフイールド
SiO2膜２ａに直接接しないから、Na等の不純物
による汚染が防止できる。その結果、拡散層４の
接合深さにたいする電極からの制約がなくなる。
またコンタクト穴６ａをフイールドSiO2膜２ａ
と拡散層４にまたがつて形成できるため、MOS
トランジスタの短チヤンネル、微細化に大きく寄
与する。
第２に多結晶Si層７の気相成長による被着には
方向性がなく、急峻な段差部にも平坦部と同じ厚
さに被着するため、配線の断線が著しく減少す
る。
方向性がなく、急峻な段差部にも平坦部と同じ厚
さに被着するため、配線の断線が著しく減少す
る。
これらの利点は平面図を見れば一層明確にな
る。第２図に２個のMOSトランジスタに配線す
る場合の一実施例を示す。従来のように、コンタ
クト穴６ａを拡散層４より小さくする必要がない
ためほとんど配線に最低必要な面積内にMOSト
ランジスタが収まつてしまう。言うまでもなく、
Al９と多結晶Si７はゲート電極となる下層の多結
晶Siゲート３と重畳しても良く、第２図より一層
の俊小が可能である。
る。第２図に２個のMOSトランジスタに配線す
る場合の一実施例を示す。従来のように、コンタ
クト穴６ａを拡散層４より小さくする必要がない
ためほとんど配線に最低必要な面積内にMOSト
ランジスタが収まつてしまう。言うまでもなく、
Al９と多結晶Si７はゲート電極となる下層の多結
晶Siゲート３と重畳しても良く、第２図より一層
の俊小が可能である。
すなわち本発明は多結晶Si配線における合金化
防止、汚染防止、断線の起りにくさを生かし、集
積度を著しく向上し、その欠点である配線抵抗は
上層のAlにより充分低くでき、これを自己整合
的に形成する事が可能であり、何ら技術的な困難
をともなうことが無い。さらに断線と共に最も不
良事故を起こしやすいコンタクト穴の形成におい
て、（素子寸法を小さくすると同時に）このコン
タクト穴のパターンを大きくする事を可能とし、
不良事故を激減させ、かつ拡散層を小さくし寄生
容量を小さくして素子の特性を向上させる。
防止、汚染防止、断線の起りにくさを生かし、集
積度を著しく向上し、その欠点である配線抵抗は
上層のAlにより充分低くでき、これを自己整合
的に形成する事が可能であり、何ら技術的な困難
をともなうことが無い。さらに断線と共に最も不
良事故を起こしやすいコンタクト穴の形成におい
て、（素子寸法を小さくすると同時に）このコン
タクト穴のパターンを大きくする事を可能とし、
不良事故を激減させ、かつ拡散層を小さくし寄生
容量を小さくして素子の特性を向上させる。
このように本発明の電極・配断構造はSi集積回
路の製造歩留や信頼性の向上、高集積化に大きく
寄与する。その応用範囲は、ｎチヤンネルやｐチ
ヤンネルMOS集積回路のみならず、Ｃ―MOS集
積回路やバイポーラ集積回路にも及ぶことが明ら
かである。
路の製造歩留や信頼性の向上、高集積化に大きく
寄与する。その応用範囲は、ｎチヤンネルやｐチ
ヤンネルMOS集積回路のみならず、Ｃ―MOS集
積回路やバイポーラ集積回路にも及ぶことが明ら
かである。
第１図および第２図はそれぞれ本発明の一実施
例を示す断面図および平面パターン図である。 １…Si基板、４…拡散層、２ａ…フイールド
SiO2膜、５…SiO2膜、７…多結晶、８…SiO2
膜、９…Al膜。
例を示す断面図および平面パターン図である。 １…Si基板、４…拡散層、２ａ…フイールド
SiO2膜、５…SiO2膜、７…多結晶、８…SiO2
膜、９…Al膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上にフイールドSiO2膜を設ける
工程、 上記基板上にゲートSiO2膜を設ける工程、 上記ゲートSiO2膜上に多結晶シリコンゲート
を設ける工程、 上記基板にソース、ドレイン拡散層を設ける工
程、 全面にリンを含む気相成長SiO2膜を設ける工
程、 上記気相成長SiO2膜に少なくともその一部が
上記フイールドSiO2膜にかかるようにコンタク
ト穴を設ける工程、 全面に多結晶Si膜を設ける工程、 上記多結晶Si膜上にSiO2膜を設ける工程、 該SiO2膜の少なくとも上記コンタクト穴に対
応する部分を残して除去する工程、 該SiO2膜及び上記多結晶Si膜上にAl膜を設け
る工程、 該Al膜を所望形状に形成する工程、 上記SiO2膜の露出部分を食刻する工程、 上記多結晶Si膜を上記Al膜と自己整合的に形成
する工程、 を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13722982A JPS5840844A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13722982A JPS5840844A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840844A JPS5840844A (ja) | 1983-03-09 |
| JPS6114663B2 true JPS6114663B2 (ja) | 1986-04-19 |
Family
ID=15193794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13722982A Granted JPS5840844A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840844A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324639A (ja) * | 1986-07-16 | 1988-02-02 | Nec Corp | 半導体装置 |
-
1982
- 1982-08-09 JP JP13722982A patent/JPS5840844A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5840844A (ja) | 1983-03-09 |
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