JPS5840844A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5840844A JPS5840844A JP13722982A JP13722982A JPS5840844A JP S5840844 A JPS5840844 A JP S5840844A JP 13722982 A JP13722982 A JP 13722982A JP 13722982 A JP13722982 A JP 13722982A JP S5840844 A JPS5840844 A JP S5840844A
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- JP
- Japan
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- film
- polycrystalline
- layer
- substrate
- gate
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装１峰に関し詳しくは絶縁膜を電極・配
線の所要部に介在させた半導体装置に関するものである
。
線の所要部に介在させた半導体装置に関するものである
。
第１図は本発明の１実施例を示す断面図であり、例えば
ｐ型Ｓｉ単結晶基板１土にフィールドＳｉＯ□膜２ａ、
ゲートＳｉＯ２膜２ｂ、多結晶Ｓｉゲート３ａ、ｎ型の
ソースおよびドレイン拡散層４、す／をＮむ気相成良Ｓ
ｉＯ□膜５（表面保護および層間絶縁膜）等を形成し、
５ｉｎ２膜５にソースおよびドレインのコンタクＩ・穴
６ａを形成したのち、ｎ型多結晶Ｓｉ膜７、ＳｉＯ２膜
８、Ａ！膜９がら成る電極・配線を形成してｎチャンネ
ルＭＯ８）う／ジスタとしたものである。上記電極配線
は、例えばつぎのようにして形成する。ＳｉＯ□膜５に
コンタクト穴６ａを開けたのち厚さ３１１０ｎｍの多結
晶Ｓｉ膜７を気相成長させ、表面濃度１０２０ｃｍ−３
以上のリンをイオン打込みする。つぎに多結晶 Ｓ１膜
７表面に熱酸化によって厚さ２０ｎ＋ｎのＳｉＯ□膜８
を形成し、コンタクト穴６を覆う所望の領域を除いて食
刻する。しかるのち、厚さ旧）ＯｒｏｎのＡｊ、模９を
真空蒸着し、電極、配線領域を除いてＡｊ膜９を食刻し
、続いて多結晶５ｉｌｌ休７を食刻する。多結晶Ｓｉ膜
７の食刻に先立って、Ａｊ膜９からはみ出した５ｉｎ２
膜８を食刻してもよい。
ｐ型Ｓｉ単結晶基板１土にフィールドＳｉＯ□膜２ａ、
ゲートＳｉＯ２膜２ｂ、多結晶Ｓｉゲート３ａ、ｎ型の
ソースおよびドレイン拡散層４、す／をＮむ気相成良Ｓ
ｉＯ□膜５（表面保護および層間絶縁膜）等を形成し、
５ｉｎ２膜５にソースおよびドレインのコンタクＩ・穴
６ａを形成したのち、ｎ型多結晶Ｓｉ膜７、ＳｉＯ２膜
８、Ａ！膜９がら成る電極・配線を形成してｎチャンネ
ルＭＯ８）う／ジスタとしたものである。上記電極配線
は、例えばつぎのようにして形成する。ＳｉＯ□膜５に
コンタクト穴６ａを開けたのち厚さ３１１０ｎｍの多結
晶Ｓｉ膜７を気相成長させ、表面濃度１０２０ｃｍ−３
以上のリンをイオン打込みする。つぎに多結晶 Ｓ１膜
７表面に熱酸化によって厚さ２０ｎ＋ｎのＳｉＯ□膜８
を形成し、コンタクト穴６を覆う所望の領域を除いて食
刻する。しかるのち、厚さ旧）ＯｒｏｎのＡｊ、模９を
真空蒸着し、電極、配線領域を除いてＡｊ膜９を食刻し
、続いて多結晶５ｉｌｌ休７を食刻する。多結晶Ｓｉ膜
７の食刻に先立って、Ａｊ膜９からはみ出した５ｉｎ２
膜８を食刻してもよい。
上記電極・配線構造には以下のような大きな利点がある
。
。
第１に、拡散層４上では、多結晶Ｓｉ７．５ｉｎ２（Ｓ
ｉ３Ｎ４等の他の絶縁膜でもよい）８、ＡＩ（ＡＩＳｉ
等の他の金属、合金でもよい）９の３層構造になってい
るため、Ａ１９と多結晶Ｓｉ ７．拡散層４とが合金化
することがないから、接合特性が劣化しない。またＡＩ
９のみならずＡＩ９と多結晶Ｓｉ７の合金層もフィール
ドＳｉＯ２膜２ａに直接接；７ないから、Ｎａ等の不純
物による汚染が防止できる。その結果、拡散層４の接合
深さにだいする電極からの制約がなくなる。またコンタ
クト穴６ａをフィールドＳｉＯ□膜２ａと拡散層４にま
たがって形成できるため、ＭＯＳトランジスタの短チャ
ンネル、微細化に大きく寄与する。
ｉ３Ｎ４等の他の絶縁膜でもよい）８、ＡＩ（ＡＩＳｉ
等の他の金属、合金でもよい）９の３層構造になってい
るため、Ａ１９と多結晶Ｓｉ ７．拡散層４とが合金化
することがないから、接合特性が劣化しない。またＡＩ
９のみならずＡＩ９と多結晶Ｓｉ７の合金層もフィール
ドＳｉＯ２膜２ａに直接接；７ないから、Ｎａ等の不純
物による汚染が防止できる。その結果、拡散層４の接合
深さにだいする電極からの制約がなくなる。またコンタ
クト穴６ａをフィールドＳｉＯ□膜２ａと拡散層４にま
たがって形成できるため、ＭＯＳトランジスタの短チャ
ンネル、微細化に大きく寄与する。
・”α２に多結晶Ｓｉ層７の気相成長による被着には方
向性がなく、急峻な段差部にも平坦部と同じ厚さに被着
するため、配線の断線が著しく減少する。
向性がなく、急峻な段差部にも平坦部と同じ厚さに被着
するため、配線の断線が著しく減少する。
これらの利点は平面図を見れば一層明確になる。
第２図に２個のＭＯＳトランジスタに配線する場合の一
実施例を示す。従来のように、コンタクト穴６ａを拡散
層４より小さくする必要がないため４とんど配線に最低
必要な面積内にＭＯＳトランジスタが収まってし甘う。
実施例を示す。従来のように、コンタクト穴６ａを拡散
層４より小さくする必要がないため４とんど配線に最低
必要な面積内にＭＯＳトランジスタが収まってし甘う。
占うまでもなく、Ａｊ９と多結晶Ｓ＋７はゲート電極と
なる下層の多結晶Ｓｉゲート３と重畳しても良く、第２
図より一層の縮小が町１１１〕である。
なる下層の多結晶Ｓｉゲート３と重畳しても良く、第２
図より一層の縮小が町１１１〕である。
すなわち本発明は多結晶Ｓｉ配線における合金化防止、
汚染防止、断線の起りにくさを生かし、集積度を著しく
向上し、その欠点である配線抵抗は上層のＡｊにより充
分低くでき、これを自己整合的に形成する事が可能であ
り、何ら技術的な困難をともなうことが無い。さらに断
線と共に最も不良事故を起こしやすいコンタクト穴の形
成において、（素子寸法を小さくすると同時に）このコ
ンタクト穴のパターンを大きくする事を可能とし、不良
事故を激減させ、かつ拡散層を小さくし寄生容量を小さ
くして素子の特性を向上させる。
汚染防止、断線の起りにくさを生かし、集積度を著しく
向上し、その欠点である配線抵抗は上層のＡｊにより充
分低くでき、これを自己整合的に形成する事が可能であ
り、何ら技術的な困難をともなうことが無い。さらに断
線と共に最も不良事故を起こしやすいコンタクト穴の形
成において、（素子寸法を小さくすると同時に）このコ
ンタクト穴のパターンを大きくする事を可能とし、不良
事故を激減させ、かつ拡散層を小さくし寄生容量を小さ
くして素子の特性を向上させる。
さらに、第３図の如く、フィールドＳｉＯ□ 膜２ａ上
の多結晶Ｓ１１ 配線３ｂにたいするＳｉＯ□膜５のコ
ンタクト穴６ｂが多結晶Ｓｉなどからなる下層の配線３
ｂからずれても、前記と同様にフィールドＳ ｒ ０２
膜２ａがＮａ等の不純物による汚染防止ができ、さらに
集積回路設計の余裕度が大きくなる。
の多結晶Ｓ１１ 配線３ｂにたいするＳｉＯ□膜５のコ
ンタクト穴６ｂが多結晶Ｓｉなどからなる下層の配線３
ｂからずれても、前記と同様にフィールドＳ ｒ ０２
膜２ａがＮａ等の不純物による汚染防止ができ、さらに
集積回路設計の余裕度が大きくなる。
このように本発明の電極・配所構造はＳｔ集積回路の製
造歩留や信頼性の向上、高集積化に太きく寄与する。そ
の応用範囲は、ｎチャンネルやｐチャンネルＭＯ８集積
回路のみならず、Ｃ−ＭＯ８集積回路やバイポーラ集積
回路にも及ぶことが明らかである。
造歩留や信頼性の向上、高集積化に太きく寄与する。そ
の応用範囲は、ｎチャンネルやｐチャンネルＭＯ８集積
回路のみならず、Ｃ−ＭＯ８集積回路やバイポーラ集積
回路にも及ぶことが明らかである。
・π１図および＠２図はそれぞれ本発明の一実施例を示
す断面図および平面パターン図、第３図は本発明の他の
実施例を示す断面図である。 １・・・Ｓｉ基板、４・・・拡散層、２ａ・・・フィー
ルドＳｉＯ□膜、 ５・・・５ｉｎ２膜、７・・・多結
晶、８・・・ＳｉＯ□１１Ｌ９・・・ｋｌ膜。
す断面図および平面パターン図、第３図は本発明の他の
実施例を示す断面図である。 １・・・Ｓｉ基板、４・・・拡散層、２ａ・・・フィー
ルドＳｉＯ□膜、 ５・・・５ｉｎ２膜、７・・・多結
晶、８・・・ＳｉＯ□１１Ｌ９・・・ｋｌ膜。
Claims (1)
- １、半導体基板もしくは他の電極・配線と接続されてい
る部分の電極・配線が、多結晶半導体層、絶縁層および
金属層の三Ｋ・フからなることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13722982A JPS5840844A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13722982A JPS5840844A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840844A true JPS5840844A (ja) | 1983-03-09 |
| JPS6114663B2 JPS6114663B2 (ja) | 1986-04-19 |
Family
ID=15193794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13722982A Granted JPS5840844A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840844A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324639A (ja) * | 1986-07-16 | 1988-02-02 | Nec Corp | 半導体装置 |
-
1982
- 1982-08-09 JP JP13722982A patent/JPS5840844A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324639A (ja) * | 1986-07-16 | 1988-02-02 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6114663B2 (ja) | 1986-04-19 |
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