JPH02201932A

JPH02201932A - 高耐圧ｍｏｓ電界効果トランジスタ

Info

Publication number: JPH02201932A
Application number: JP2181989A
Authority: JP
Inventors: Toshiaki Komoto; 弘本　敏明
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1989-01-30
Filing date: 1989-01-30
Publication date: 1990-08-10
Anticipated expiration: 2013-05-28
Also published as: JP2759472B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、高耐圧ＭＯＳ電界効果トランジスタ（以下、
ＭＯＳＦＥＴ）、特にドリフトチャネルを有するＭＯＳ
ＦＥＴの構造の改良に関する。

〈従来の技術〉従来の高耐圧ＭＯＳＦＥＴとしては、例えば第２図（Ｃ
）に示すものが知られていた。

このものは、ｐ型のシリコン基板２０１にｎ型のソース
２０３、ドレイン２０５を配設している。

２０７はポリシリコンのゲートである。２０９はゲート
酸化膜である。また、２１１はフィールド酸化膜である
。

ゲート２０７のエツジでソース２０３、ドレイン２０５
との間には低濃度（ｎ−）のドリフトチャネル２１３，
２１５がそれぞれ形成されている。

これらのドリフトチャネル２１３，２１５はソース、ド
レイン接合表面領域の電界集中によるなだれ降伏が発生
することを防止するためのものである。

また、これらのドリフトチャネル２１３，２１５の上の
ゲート酸化膜部分２１７，２１９はその膜厚がゲート直
下部分２０９よりも厚く形成されている。

なお、２２１はＣＶＤ酸化膜を、２２３，２２５はソー
ス２０３．ドレイン２０５にコンタクトホール２２７，
２２９を介して接続されたアルミニウム配線をそれぞれ
示している。

この高耐圧ＭＯＳＦＥＴの製造方法は、以下の通りであ
る。

まず、Ｓｉ基板２０１に選択的にイオン注入してドリフ
トチャネル用低濃度！２１３，２１５を形成する。次に
、基板２０１上に熱酸化膜（Ｓｉ０２）２３１を薄く成
長させる。そして、この熱酸化膜２３１上にＳｉＮ膜２
３３を被着、バターニングする。さらに、このＳｉＮ膜
２３３をマスクとして熱酸化でフィールド酸化膜（Ｓ　
ｉ　０２膜）２１１、および、ドリフトチャネル２１３
．２１１５の上のゲート酸化膜部分２１７，２１９を形
成する。この状態を第２図（Ａ）に示している。

次いて、このＳｉＮ膜２３３を除去した後、酸化膜（２
１１，２３１，２１７，２１９）上にポリシリコン膜を
被着し、所定のマスクプロセスによりポリシリコンゲー
ト２０７を形成する。そして、このポリシリコンゲート
２０７をマスクとしてｎ型不純物をイオン注入する。こ
の結果、ｐ型基板２０１にゲート２０７を挟んでソース
２０３、ドレイン２０５がそれぞれ形成されることとな
る。

第２図（Ｂ）にこの状態を示してている。

更に、この上からＣＶＤ膜２２１を被着する。

そして、ソース２０３、ドレイン２０５に対応してこの
ＣＶＤ膜２２１にコンタクトホール２２７゜２２９を形
成する。その後スパッタリングによってＣＶＤ膜２２１
上にアルミニウムを堆積させ、所定のエツチングプロセ
スを経てアルミニウム配線２２３，２２５を形成する。

第２図（Ｃ）はこの状態を示している。

〈発明が解決しようとする課題〉しかしながら、このような従来の高耐圧ＭＯＳ電界効果
トランジスタにあっては、ゲート両端にドリフトチャネ
ルを形成するため、素子寸法が大きくなってしまうとい
う問題点があった。また、アルミスパイクの防止のため
に配線用コンタクトホールはソース、ドレイン領域に正
確に形成しなければならず、そのマスクアライメント精
度を高めなければならないという問題点があった。そし
て、コンタクトホールとフィールド酸化膜との間にはア
ルミスパイク防止用の所定の間隔が必要なため、素子寸
法が大きくなってしまうという問題点もあった。

そこで、本発明は、アルミニウム配線とソース・ドレイ
ン領域とをバッファメタルを介して接続することにより
、素子寸法が縮小され、アライメント精度を下げること
のできる高耐圧ＭＯＳ電界効果トランジスタを提供する
ものである。

〈課題を解決するための手段〉本発明に係る高耐圧ＭＯＳ電界効果トランジスタは、シ
リコン基板に設けたソース・ドレイン電極のゲート電極
側に、これらのソース・ドレイン電極に接してその不純
物濃度がこれらのソース・ドレイン電極のそれよりも低
いドリフトチャネルを配設するとともに、上記ソース・
ドレイン電極用配線としてアルミニウムを用いた高耐圧
ＭＯＳ電界効果トランジスタにおいて、上記アルミニウ
ム配線と上記ソース・トレイン電極との接続をバッファ
メタルを介して行ったものである。

〈作用〉本発明に係る高耐圧ＭＯＳ電界効果トランジスタは、バ
ッファメタルを介してアルミニウム配線をソース・ドレ
イン電極と接続するため、アルミスパイクは生じない。

また、バッファメタルはソース、ドレイン電極よりもチ
ャネル方向に対して長く形成することもでき、コンタク
トホール形成時のマスクアライメント精度は低くするこ
とができる。この結果、素子寸法を小さくすることがで
きる。

〈実施例〉以下、本発明の実施例を図面に基づいて説明す第１図（
Ａ）〜＜Ｃ＞は本発明に係る高耐圧ＭＯＳＦＥＴの一実
施例を示すものでその各製造工程における縦断面図であ
る。

第１図（Ｃ）には本発明の一実施例に係るＭＯＳＦＥＴ
の構造が示されている。

この図において、ｐ型のシリコン基板１０１にｎ型のソ
ース１０３、ドレイン１０５を配設している。１０７は
ポリシリコンのゲートでソース１０３・ドレイン１０５
間に配設しである。このゲ−）　１０７直下の基板１０
１上にはゲート酸化膜１０９が薄く形成されている。ま
た、１１１はＬｏｃｏｓ法によるフィールド酸化膜であ
る。

このポリシリコンゲート１０７のエツジ（端部）の下方
でソース１０３、ドレイン１０５との間の基板１０１表
面には低濃度（ｎ−）のドリフトチャネル１１３，１１
５がそれぞれ形成されている。

これらのドリフトチャネル１１３，１１５は、該ソース
・ドレイン電極１０３．１０５の不純物濃度よりも低濃
度に形成されており、ソース、ドレイン接合表面領域の
電界集中によるなだれ降伏の発生を防止するものである
。

また、これらのドリフトチャネル（ＬＤＤ）１１３．１
１５の上のゲート酸化膜部分１１７，１１９はその膜厚
がゲート直下部分１０９よりも厚く形成されている。

１３１．１３３は、これらのソース１０３、ドレイン１
０５上に被着、形成されたポリシリコンのバッファメタ
ルである。

なお、１２１はＣＶＤ酸化膜を示している。このＣＶＤ
酸化膜１２１はこれらのバッファメタル１３１．１３３
およびゲート１０７を被覆している。また、１２３．１
２５は、ＣＶＤ酸化膜１２１に形成されたコンタクトホ
ール１２７．１２９を介してそれぞれバッファメタル１
３１．１３３に接続されたアルミニウム配線を示してい
る。したがって、アルミニウム配線１２３．１２５はこ
れらのバッファメタル１３１，１３３をそれぞれ介して
上記ソース１０３、ドレイン１０６にそれぞれ接続され
ている。

以下、一実施例の作用について説明する。

まず、ｐ型のシリコン基板１０１上に熱酸化膜（Ｓ　ｉ
　０２膜）１０２を所定の厚さに生成する。次に、この
熱酸化膜１０２上にＳｉＮ膜（図示していない）を被着
、所定のパターニングを施してＬａｃｏｓ領域の熱酸化
膜の表面を露出させる。そして、このＳｉＮ膜をマスク
として熱酸化法によってＬＯＧＯＳ酸化膜（フィールド
５ｉ０２）１１１を形成する。そして、ＳｉＮ膜を除去
した後、ゲート酸化膜１０９を形成する。したがフて、
基板１０１のソース・ドレイン形成予定領域の表面は露
出されている。第１図（Ａ）はこの状態を示している。

次に、例えばイオン注入法等によってｎ型の不純物をソ
ース・ドレイン形成予定領域に注入して高濃度のソース
１０３、ドレイン１０５を形成する。更に、これらの基
板１０１および酸化膜１０９の表面全面にポリシリコン
を所定の厚さに被着する。そして、マスクプロセスによ
り、このポリシリコン膜に所定のパターニングを施して
ポリシリコンゲート１０７、およびソース、ドレインに
それぞれ対応したバッファメタル層１３Ｌ１３３を形成
する。なお、このバッファメタル層１３１．１３３はソ
ース１０３、ドレイン１０５にそれぞれ接続されている
。

また、これらのポリシリコン（ゲート１０７、バッファ
メタル１３１．１３３）をマスクとし、５ｉ０２膜１０
９を介してＳｉ基板１０１にｎ型不純物のイオン注入を
行う（第１図（Ｂ））。ポリシリコン層のセルファライ
ンによりゲート１０７のエツジ下方の基板１０１にドリ
フトチャネル用低濃度不純物層１１３．１１５を形成す
るものである。と同時にそのドリフトチャネル１１３．
１１５の各表面上に厚膜の５ｉ０２層１１７，１１９を
形成する。

次に、これらのポリシリコン膜（１０７，１３１，１３
３）上にＣＶＤ膜１２１を被着する。そして、このＣＶ
Ｄ膜１２１にコンタクトホール１２７．１２９を形成す
る。更に、このＣＶＤ膜ｌ２工上に配線用金属としての
アルミニウムをスパッタリングする。その後、エツチン
グによりアルミニウム配線１２３．１２５を形成する。

この結果、ポリシリコンのバッファメタル１３１．１３
３とアルミニウム配線１２３．１２５とは接続、結線さ
れる。第１図（Ｃ）にこの状態を示している。なお、バ
ッフ７メタルとしてはこの他にもモリブデン、タングス
テン等の金属がある。

工程数を減少することができる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｃ）は本発明の一実施例に係る高耐圧
ＭＯＳ電界効果トランジスタのその製造各工程における
縦断面図、第２図（Ａ）〜（Ｃ）は従来の高耐圧ＭＯＳ
電界効果トランジスタのその製造各工程における縦断面
図である。〈効果〉以上説明してきたように、本発明によれば、素子の寸法
を縮小することができる。また、ベリラド（埋め込み）
コンタクトソース・トレインとしたため、アロイスパイ
クがなく、高耐圧素子として接合破壊に強い。また、マ
スクアライメント精度を低くすることができる。さらに、上記実施例にあっては、コンタクトホールとＬ
ＯＣＯ５間の距離を０とすることができ、集積化に好適
なものとなる。また、ゲート形成と同時にバッファメタ
ル層を形成することができ、１０１−　◆　壷　・　・
　・　・１０３　・　・　・　・　φ　・　・１０５・・・・・舎・１０７争−φ・・・φ １１３、１１５　・　・　・１２３、１２５　・　・　・１３１、１３３　・　・　・

Claims

【特許請求の範囲】

（１）シリコン基板に設けたソース・ドレイン電極のゲ
ート電極側に、これらのソース・ドレイン電極に接して
その不純物濃度がこれらのソース・ドレイン電極のそれ
よりも低いドリフトチャネルを配設するとともに、上記
ソース・ドレイン電極用配線としてアルミニウムを用い
た高耐圧ＭＯＳ電界効果トランジスタにおいて、上記アルミニウム配線と上記ソース・ドレイン電極との
接続をバッファメタルを介して行ったことを特徴とする
高耐圧ＭＯＳ電界効果トランジスタ。