JP2851069B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2851069B2 JP2851069B2 JP21212989A JP21212989A JP2851069B2 JP 2851069 B2 JP2851069 B2 JP 2851069B2 JP 21212989 A JP21212989 A JP 21212989A JP 21212989 A JP21212989 A JP 21212989A JP 2851069 B2 JP2851069 B2 JP 2851069B2
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- drain
- semiconductor device
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置に係わり、特に、微細素子の高耐
圧および高速動作に対して優れた半導体装置に関するも
のである。
圧および高速動作に対して優れた半導体装置に関するも
のである。
（従来の技術） 半導体素子の高速化、高集積化が進められている中
で、SOI（Silicon−On−Insulator）MOSトランジスタは
ラッチアップフリー、耐ソフトエラー、低浮遊容量な
ど、バルクSi素子にはない多くの利点を有する半導体素
子である。
で、SOI（Silicon−On−Insulator）MOSトランジスタは
ラッチアップフリー、耐ソフトエラー、低浮遊容量な
ど、バルクSi素子にはない多くの利点を有する半導体素
子である。
最近、極薄いSOI膜で形成されたMOSFETにおいては、
従来の厚いSOI膜を用いたMOSトランジスタに対して、大
幅な性能の改善が行われていることが示されている。
従来の厚いSOI膜を用いたMOSトランジスタに対して、大
幅な性能の改善が行われていることが示されている。
しかし、この薄いSOI MOSトランジスタではドレイン
耐圧が低下するのみならずソース，ドレイン領域からの
電極取り出しに際し、電極取りだし孔を開孔する際に用
いられる、反応性イオンエッチングによる深さ方向の制
御が難しく、ソース，ドレイン抵抗が増大するという不
都合さを招く。また、湿式の化学エッチング法を用いる
と、絶縁膜とSOI膜とのエッチングの選択性は容易に得
られるが接続孔の面積の制御性が低下する。さらに、こ
の時、電極接続孔を開孔する際、レジストマスクを用い
ているため、ゲートとソース、ドレイン電極との位置関
係に合わせる余裕が必要であり、素子の微細化の障害と
なっている。
耐圧が低下するのみならずソース，ドレイン領域からの
電極取り出しに際し、電極取りだし孔を開孔する際に用
いられる、反応性イオンエッチングによる深さ方向の制
御が難しく、ソース，ドレイン抵抗が増大するという不
都合さを招く。また、湿式の化学エッチング法を用いる
と、絶縁膜とSOI膜とのエッチングの選択性は容易に得
られるが接続孔の面積の制御性が低下する。さらに、こ
の時、電極接続孔を開孔する際、レジストマスクを用い
ているため、ゲートとソース、ドレイン電極との位置関
係に合わせる余裕が必要であり、素子の微細化の障害と
なっている。
（発明が解決しようとする課題） 本発明の目的は上記の点に鑑み薄膜SOI MOSトランジ
スタにおけるソース、ドレイン電極形成が容易にかつ、
ドレイン耐圧に優れた構造を有する半導体装置を提供す
るところにある。
スタにおけるソース、ドレイン電極形成が容易にかつ、
ドレイン耐圧に優れた構造を有する半導体装置を提供す
るところにある。
［発明の構成］ （課題を解決するための手段） 本発明の半導体装置の要旨は、薄膜SOI下の絶縁膜中
の高融点金属膜が、薄膜SOI MOSトランジスタのゲート
をマスクとしてイオン注入法により自己整合的にソー
ス、ドレイン領域を形成し、続いて、ゲート及び、ゲー
ト側壁部に絶縁膜で形成されたサイドウォールをマスク
として反応性イオンエッチングによって自己整合的にソ
ース、ドレイン領域端部の断面を露出させ、薄膜SOIの
ソース及びドレインの断面においてのみ高融点金属膜で
接続されているところにある。
の高融点金属膜が、薄膜SOI MOSトランジスタのゲート
をマスクとしてイオン注入法により自己整合的にソー
ス、ドレイン領域を形成し、続いて、ゲート及び、ゲー
ト側壁部に絶縁膜で形成されたサイドウォールをマスク
として反応性イオンエッチングによって自己整合的にソ
ース、ドレイン領域端部の断面を露出させ、薄膜SOIの
ソース及びドレインの断面においてのみ高融点金属膜で
接続されているところにある。
（作用） 本発明によれば、チャネル領域のSOIが薄い状態に維
持できるため、ゲート・ドレイン間、ゲート・ソース間
の寄生容量が小さくすることが可能となり、又ソース、
ドレイン拡散層領域を出来るかぎり小さくし、薄膜SOI
下の絶縁膜中の高融点金属膜に接続することによって、
ソース、ドレイン領域の寄生抵抗が減少させることが可
能となるため、スイッチング特性が改善される。
持できるため、ゲート・ドレイン間、ゲート・ソース間
の寄生容量が小さくすることが可能となり、又ソース、
ドレイン拡散層領域を出来るかぎり小さくし、薄膜SOI
下の絶縁膜中の高融点金属膜に接続することによって、
ソース、ドレイン領域の寄生抵抗が減少させることが可
能となるため、スイッチング特性が改善される。
さらに、ドレイン近傍における薄膜SOI下の絶縁膜中
に高融点金属膜がドレイン拡散層より下に位置されてい
る事によって、ドレイン近傍の電界が緩和されるためホ
ットエレクトロンの発生が少ない、かつ、ドレイン耐圧
が向上する作用をする。
に高融点金属膜がドレイン拡散層より下に位置されてい
る事によって、ドレイン近傍の電界が緩和されるためホ
ットエレクトロンの発生が少ない、かつ、ドレイン耐圧
が向上する作用をする。
（実施例） 本発明の一実施例について、図面を参照して説明す
る。第１図は（ａ）は本発明の一実施例の半導体装置の
上面図である。又、第１図（ｂ）は第１図（ａ）のＡ−
Ａ線に沿った切断面図である。第２図（ａ）〜（ｉ）に
この実施例の製造方法を示す。
る。第１図は（ａ）は本発明の一実施例の半導体装置の
上面図である。又、第１図（ｂ）は第１図（ａ）のＡ−
Ａ線に沿った切断面図である。第２図（ａ）〜（ｉ）に
この実施例の製造方法を示す。
まず、第２図（ａ）に示す如く、単結晶シリコン基板
201上にCVD法で層間絶縁膜としてシリコン酸化膜202を
1.5μｍの厚さに堆積する。次に、全面に、例えば、タ
ングステン金属膜203を厚さ約0.2μｍ形成する（第２図
（ｂ））。次に、タングステン金属膜203をシリコン酸
化膜パターンをマスク（図示省略）として、例えば、過
酸化水素溶液でエッチングし、所定の位置にタングステ
ン金属膜203パターンを形成する（第２図（ｃ））。次
に、CVD法で、全面に、層間絶縁膜としてシリコン酸化
膜202を約0.5μｍの厚さに堆積する（第２図（ｄ））。
さらに、酸化膜表面を平坦化技術によって平坦にした
後、全面に多結晶シリコン膜204を0.5μｍの厚さに堆積
し、更に、その上にCVD酸化膜を0.5μｍの厚さに堆積す
る。その後、電子ビームアニール（加速電圧12Kev,ビー
ム電流6mA）行い、多結晶シリコン膜204を溶融再結晶化
させる。
201上にCVD法で層間絶縁膜としてシリコン酸化膜202を
1.5μｍの厚さに堆積する。次に、全面に、例えば、タ
ングステン金属膜203を厚さ約0.2μｍ形成する（第２図
（ｂ））。次に、タングステン金属膜203をシリコン酸
化膜パターンをマスク（図示省略）として、例えば、過
酸化水素溶液でエッチングし、所定の位置にタングステ
ン金属膜203パターンを形成する（第２図（ｃ））。次
に、CVD法で、全面に、層間絶縁膜としてシリコン酸化
膜202を約0.5μｍの厚さに堆積する（第２図（ｄ））。
さらに、酸化膜表面を平坦化技術によって平坦にした
後、全面に多結晶シリコン膜204を0.5μｍの厚さに堆積
し、更に、その上にCVD酸化膜を0.5μｍの厚さに堆積す
る。その後、電子ビームアニール（加速電圧12Kev,ビー
ム電流6mA）行い、多結晶シリコン膜204を溶融再結晶化
させる。
しかる後、弗化アンモニア液でCVD酸化膜を除去し、
例えば、ボロンイオン注入することによって所定濃度の
Ｐ型シリコン層を形成する。次に、再結晶されたシリコ
ン膜204の表面を温度900℃の熱酸化により厚さ200Åの
ゲート酸化膜205を形成する（第２図（ｅ））。
例えば、ボロンイオン注入することによって所定濃度の
Ｐ型シリコン層を形成する。次に、再結晶されたシリコ
ン膜204の表面を温度900℃の熱酸化により厚さ200Åの
ゲート酸化膜205を形成する（第２図（ｅ））。
次いで、ゲート電極となる多結晶シリコン膜206とシ
リコン窒化膜207を順次にCVD法で形成し、パターンニン
グする。そして、第２図（ｆ）に示すようにＮ型不純
物、例えば、燐イオンをイオン注入しソース領域208及
びドレイン領域209を形成する。その後、露出している
ゲート電極の多結晶シリコン膜の側壁を熱酸化膜210を
形成する。次いで、CVD法により全面にシリコン窒化膜
を形成し側壁残し技術により、該、側壁にシリコン窒化
膜211を残置させる（第２図（ｇ））。
リコン窒化膜207を順次にCVD法で形成し、パターンニン
グする。そして、第２図（ｆ）に示すようにＮ型不純
物、例えば、燐イオンをイオン注入しソース領域208及
びドレイン領域209を形成する。その後、露出している
ゲート電極の多結晶シリコン膜の側壁を熱酸化膜210を
形成する。次いで、CVD法により全面にシリコン窒化膜
を形成し側壁残し技術により、該、側壁にシリコン窒化
膜211を残置させる（第２図（ｇ））。
次に、ゲート領域及びコンタクト領域を含むようにマ
スク材料（例えば、レジスト）212をパターニングし、
反応イオンエッチング（RIE）により酸化膜205、シリコ
ン層（SOI）209、及び、シリコン酸化膜202を順次選択
エッチングし、タングステン膜203を露出させる（第２
図（ｂ））。マスク材料212を除去した後、第２図
（ｉ）に示す様に、WF6及びSiH4の混合ガスを親ガスと
して選択的にタングステン金属膜214を成長させ、酸化
膜202中のタングステン金属膜203とソース領域208ある
いはドレイン領域209をそれぞれ接続させる。以降、通
常のパッシベーション工程とアルミ配線工程などを経
て、本発明の一実施例の半導体装置が出来上がる。
スク材料（例えば、レジスト）212をパターニングし、
反応イオンエッチング（RIE）により酸化膜205、シリコ
ン層（SOI）209、及び、シリコン酸化膜202を順次選択
エッチングし、タングステン膜203を露出させる（第２
図（ｂ））。マスク材料212を除去した後、第２図
（ｉ）に示す様に、WF6及びSiH4の混合ガスを親ガスと
して選択的にタングステン金属膜214を成長させ、酸化
膜202中のタングステン金属膜203とソース領域208ある
いはドレイン領域209をそれぞれ接続させる。以降、通
常のパッシベーション工程とアルミ配線工程などを経
て、本発明の一実施例の半導体装置が出来上がる。
この構造によれば、チャネル領域のSOIが薄い状態に
維持できるため、ゲート・ドレイン間、ゲート・ソース
間の寄生容量を小さくすることができ、又、ソース・ド
レイン拡散層領域を出来る限り小さくし、薄膜SOI下の
絶縁膜中の高融点金属に接続することによって、ソース
・ドレイン領域の寄生抵抗を減少させることが可能で、
スイッチング特性が改善される。
維持できるため、ゲート・ドレイン間、ゲート・ソース
間の寄生容量を小さくすることができ、又、ソース・ド
レイン拡散層領域を出来る限り小さくし、薄膜SOI下の
絶縁膜中の高融点金属に接続することによって、ソース
・ドレイン領域の寄生抵抗を減少させることが可能で、
スイッチング特性が改善される。
［発明の効果］ 本発明の構造によれば、寄生容量、および、寄生抵抗
が極めて小さいため高速な半導体装置が得られる。又、
ドレイン近傍の電界が緩和されるためホットエレクトロ
ンの発生が少ない、かつ、ドレイン耐圧の高い高信頼性
の半導体装置が得られる。
が極めて小さいため高速な半導体装置が得られる。又、
ドレイン近傍の電界が緩和されるためホットエレクトロ
ンの発生が少ない、かつ、ドレイン耐圧の高い高信頼性
の半導体装置が得られる。
第１図（ａ）は本発明によるMOSFETの上面図、第１図
（ｂ）は第１図（ａ）のＡ−Ａ線に沿った縦断面図、第
２図（ａ）〜（ｉ）は本発明の一実施例の半導体装置の
製造工程を示す断面図である。 201……半導体基板、202……絶縁膜、203,214……高融
点金属膜、204……MOS素子領域、208……ソース領域、2
09……ドレイン領域、205……ゲート酸化膜、206……多
結晶シリコン、210……側壁酸化膜、207,211……シリコ
ン窒化膜。
（ｂ）は第１図（ａ）のＡ−Ａ線に沿った縦断面図、第
２図（ａ）〜（ｉ）は本発明の一実施例の半導体装置の
製造工程を示す断面図である。 201……半導体基板、202……絶縁膜、203,214……高融
点金属膜、204……MOS素子領域、208……ソース領域、2
09……ドレイン領域、205……ゲート酸化膜、206……多
結晶シリコン、210……側壁酸化膜、207,211……シリコ
ン窒化膜。
Claims (1)
- 【請求項１】第一の絶縁膜上に形成された半導体層と、
前記半導体層の対向する側部に設けられた一対の不純物
領域と、前記一致の不純物領域に挟まれた前記半導体層
の領域上に第二の絶縁膜を介して形成されたゲート電極
と、前記第一絶縁膜に埋設されることで前記半導体層の
下面より下に位置する第一の高融点金属膜と、前記第一
の高融点金属膜と前記不純物領域の側面とを電気的に接
続する接続領域とを備えることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21212989A JP2851069B2 (ja) | 1989-08-19 | 1989-08-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21212989A JP2851069B2 (ja) | 1989-08-19 | 1989-08-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0377378A JPH0377378A (ja) | 1991-04-02 |
| JP2851069B2 true JP2851069B2 (ja) | 1999-01-27 |
Family
ID=16617374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21212989A Expired - Fee Related JP2851069B2 (ja) | 1989-08-19 | 1989-08-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2851069B2 (ja) |
-
1989
- 1989-08-19 JP JP21212989A patent/JP2851069B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0377378A (ja) | 1991-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |