JPH0532911B2 - - Google Patents
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- 239000010410 layer Substances 0.000 claims description 143
- 238000009792 diffusion process Methods 0.000 claims description 61
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 34
- 239000012535 impurity Substances 0.000 claims description 32
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 26
- 235000012239 silicon dioxide Nutrition 0.000 claims description 25
- 239000000377 silicon dioxide Substances 0.000 claims description 25
- 238000004519 manufacturing process Methods 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000001020 plasma etching Methods 0.000 claims description 5
- 239000002356 single layer Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims 1
- 229910045601 alloy Inorganic materials 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 31
- 230000000873 masking effect Effects 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 239000000463 material Substances 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000001465 metallisation Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000003486 chemical etching Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- FRIKWZARTBPWBN-UHFFFAOYSA-N [Si].O=[Si]=O Chemical compound [Si].O=[Si]=O FRIKWZARTBPWBN-UHFFFAOYSA-N 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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Description
【発明の詳細な説明】
（発明の背景）
本発明は二重拡散技術によつて製造される電力
用の金属−酸化物−半導体電界効果トランジスタ
（MOS−FET）に関するものである。更に詳し
く言えば本発明は、最少数のマスキング工程を用
いてかかるトランジスタを製造する方法、かかる
トランジスタの製造に際してソース層とベース層
との間にオーム短絡部を形成する方法、およびそ
のようにして製造されたトランジスタに関する。
用の金属−酸化物−半導体電界効果トランジスタ
（MOS−FET）に関するものである。更に詳し
く言えば本発明は、最少数のマスキング工程を用
いてかかるトランジスタを製造する方法、かかる
トランジスタの製造に際してソース層とベース層
との間にオーム短絡部を形成する方法、およびそ
のようにして製造されたトランジスタに関する。
一般的に言うと、公知の電力用MOS−FETは
単一のシリコン半導体ウエーハ上に形成された多
数（実際には数千）のユニツトセルから成つてい
る。その場合、各素子の寸法は300ミル（7.6mm）
平方程度であり、また各素子中のあらゆるセルは
電気的に並列接続されている。各セルの幅は通例
５〜50ミクロンである。後記に一層詳しく説明さ
れるごとく、電力用MOS−FETを製造するため
の公知方法の一例として二重拡散技術があるが、
この方法では先ず最初にたとえばＮ形半導体材料
から成る共通ドレイン領域が用意される。かかる
ドレイン領域の内部に第１の拡散工程によつてベ
ース領域が形成され、次いで第２の拡散工程によ
つてベース領域の内部に完全に包含されるように
ソース領域が形成される。ドレイン領域がＮ形で
ある場合、第１の拡散工程ではアクセプタ不純物
の使用によつてＰ形のベース領域が形成され、ま
た第２の拡散工程ではドナ不純物の使用によつて
N+形のソース領域が形成される。
単一のシリコン半導体ウエーハ上に形成された多
数（実際には数千）のユニツトセルから成つてい
る。その場合、各素子の寸法は300ミル（7.6mm）
平方程度であり、また各素子中のあらゆるセルは
電気的に並列接続されている。各セルの幅は通例
５〜50ミクロンである。後記に一層詳しく説明さ
れるごとく、電力用MOS−FETを製造するため
の公知方法の一例として二重拡散技術があるが、
この方法では先ず最初にたとえばＮ形半導体材料
から成る共通ドレイン領域が用意される。かかる
ドレイン領域の内部に第１の拡散工程によつてベ
ース領域が形成され、次いで第２の拡散工程によ
つてベース領域の内部に完全に包含されるように
ソース領域が形成される。ドレイン領域がＮ形で
ある場合、第１の拡散工程ではアクセプタ不純物
の使用によつてＰ形のベース領域が形成され、ま
た第２の拡散工程ではドナ不純物の使用によつて
N+形のソース領域が形成される。
電力用MOS−FET構造物におけるソース、ベ
ースおよびドレイン領域は、寄生バイポーラトラ
ンジスタのエミツタ、ベースおよびコレクタにそ
れぞれ相当している。公知の通り、電力用MOS
−FETの動作中にかかる寄生バイポーラトラン
ジスタがターンオンすると、電力用MOS−FET
の阻止電圧およびdV／dt定格値が実質的に低下
する。従つて、電力用MOS−FETの動作中にお
ける寄生バイポーラトランジスタのターンオンを
防止するため、ソースおよびベース領域を成す層
同士をオーム接触手段によつて短絡するのが通例
である。
ースおよびドレイン領域は、寄生バイポーラトラ
ンジスタのエミツタ、ベースおよびコレクタにそ
れぞれ相当している。公知の通り、電力用MOS
−FETの動作中にかかる寄生バイポーラトラン
ジスタがターンオンすると、電力用MOS−FET
の阻止電圧およびdV／dt定格値が実質的に低下
する。従つて、電力用MOS−FETの動作中にお
ける寄生バイポーラトランジスタのターンオンを
防止するため、ソースおよびベース領域を成す層
同士をオーム接触手段によつて短絡するのが通例
である。
現在製造されている公知の電力用MOS−FET
の構造に基づけば最高６回のマスキング工程が要
求されるのであつて、有用な素子を得るためには
その内の何回かについて高い精度の位置合せを行
う必要がある。特に、ソース・ベース間短絡部を
形成する際には、第１および第２の拡散工程間に
おいてベース領域の一部の表面区域上に選択的な
マスキングを施して拡散障壁を形成することによ
り、次のソース拡散用の不純物がかかる区域のベ
ース領域内に侵入することが防止される。その
後、ソース電極用の金属被膜を設置すれば、かか
るソース電極の一部がベース領域の予めマスクさ
れた区域に対してもオーム接触を作ることにな
る。
の構造に基づけば最高６回のマスキング工程が要
求されるのであつて、有用な素子を得るためには
その内の何回かについて高い精度の位置合せを行
う必要がある。特に、ソース・ベース間短絡部を
形成する際には、第１および第２の拡散工程間に
おいてベース領域の一部の表面区域上に選択的な
マスキングを施して拡散障壁を形成することによ
り、次のソース拡散用の不純物がかかる区域のベ
ース領域内に侵入することが防止される。その
後、ソース電極用の金属被膜を設置すれば、かか
るソース電極の一部がベース領域の予めマスクさ
れた区域に対してもオーム接触を作ることにな
る。
このような公知の電力用MOS−FET製造技術
においては、ソース・ベース間短絡部を形成する
ためのマスクパターンを特別の製造工程において
正確に位置合せしなければならない上、オン状態
において導電性に寄与することのない短絡部が
MOS−FETの各ユニツトセルの表面区域の相当
部分を占めることにもなる。
においては、ソース・ベース間短絡部を形成する
ためのマスクパターンを特別の製造工程において
正確に位置合せしなければならない上、オン状態
において導電性に寄与することのない短絡部が
MOS−FETの各ユニツトセルの表面区域の相当
部分を占めることにもなる。
（発明の概要）
さて本発明の目的の１つは、最少数のマスキン
グ工程を用いて製造し得る二重拡散形の電力用
MOS−FETを提供することにある。
グ工程を用いて製造し得る二重拡散形の電力用
MOS−FETを提供することにある。
また、従来のマスキング操作によつて製造され
るMOS−FETおよび本発明のマスキング操作に
よつて製造されるMOS−FETのいずれに関して
も有用な、二重拡散形の電力用MOS−FETにお
いて一体化されたソース・ベース間短絡部を形成
する方法を提供することも本発明の目的の１つで
ある。
るMOS−FETおよび本発明のマスキング操作に
よつて製造されるMOS−FETのいずれに関して
も有用な、二重拡散形の電力用MOS−FETにお
いて一体化されたソース・ベース間短絡部を形成
する方法を提供することも本発明の目的の１つで
ある。
本発明の一側面に従つて簡単に述べれば、一導
電形（たとえばＮ形）のドレイン領域を含みかつ
主面を有する半導体基板上に形成されたユニツト
セルから成る二重拡散形の電力用MOS−FETが
提供される。通例は他方の主面上において、金属
被膜から成るドレイン端子がドレイン領域に対し
て電気的に接続されている。ベース領域を構成す
るため、ドレイン領域内には反対の導電形（この
場合にはＰ形）を示す第１の領域が形成されてい
る。かかる第１の領域は有限の横方向広がりを示
し、かつ主面内に終端する外周を有している。ま
た、ソース領域を構成するため、ベース領域の内
部に完全に包含されるようにして前記の一導電形
（この場合にはＮ形）を示す第２の領域が形成さ
れ、その横方向広がりおよび深さはベース領域の
場合より小さくなつている。かかる第２の領域は
主面内に終端しかつベース領域の外周の内側に離
隔して位置する外周を有している結果、主面内に
おいてベース領域は共にＮ形半導体材料から成る
ソース領域とドレイン領域との間に反対導電形
（この場合にはＰ形）の帯状部として存在するこ
とになる。第２の領域に対してはソース端子が電
気的に接続されている。主面上には第１の領域の
帯状部を少なくとも横方向に覆うように導電性の
ゲート電極およびゲート絶縁層が形成され、また
ゲート電極に対してはゲート端子が電気的に接続
されている。最後に、主面の下方において第１の
領域（ベース領域）と第２の領域（ソース領域）
との間にオーム短絡部が形成されている。
電形（たとえばＮ形）のドレイン領域を含みかつ
主面を有する半導体基板上に形成されたユニツト
セルから成る二重拡散形の電力用MOS−FETが
提供される。通例は他方の主面上において、金属
被膜から成るドレイン端子がドレイン領域に対し
て電気的に接続されている。ベース領域を構成す
るため、ドレイン領域内には反対の導電形（この
場合にはＰ形）を示す第１の領域が形成されてい
る。かかる第１の領域は有限の横方向広がりを示
し、かつ主面内に終端する外周を有している。ま
た、ソース領域を構成するため、ベース領域の内
部に完全に包含されるようにして前記の一導電形
（この場合にはＮ形）を示す第２の領域が形成さ
れ、その横方向広がりおよび深さはベース領域の
場合より小さくなつている。かかる第２の領域は
主面内に終端しかつベース領域の外周の内側に離
隔して位置する外周を有している結果、主面内に
おいてベース領域は共にＮ形半導体材料から成る
ソース領域とドレイン領域との間に反対導電形
（この場合にはＰ形）の帯状部として存在するこ
とになる。第２の領域に対してはソース端子が電
気的に接続されている。主面上には第１の領域の
帯状部を少なくとも横方向に覆うように導電性の
ゲート電極およびゲート絶縁層が形成され、また
ゲート電極に対してはゲート端子が電気的に接続
されている。最後に、主面の下方において第１の
領域（ベース領域）と第２の領域（ソース領域）
との間にオーム短絡部が形成されている。
本発明の一実施態様に従えば、ソース端子はソ
ース領域の上に設置された好ましくはアルミニウ
ムの金属領域ら成り、そしてベース領域とソース
領域との間のオーム短絡部はソース端子用の金属
電極から第２の領域を貫通して部分的に第１の領
域内まで伸びる少なくとも１つのマイクロアロイ
（microalloy）スパイクから成る。かかるマイク
ロアロイ・スパイクは、金属電極を設置した後の
半導体基板を適当な条件下で加熱することによつ
て形成される。
ース領域の上に設置された好ましくはアルミニウ
ムの金属領域ら成り、そしてベース領域とソース
領域との間のオーム短絡部はソース端子用の金属
電極から第２の領域を貫通して部分的に第１の領
域内まで伸びる少なくとも１つのマイクロアロイ
（microalloy）スパイクから成る。かかるマイク
ロアロイ・スパイクは、金属電極を設置した後の
半導体基板を適当な条件下で加熱することによつ
て形成される。
以上の記載および以下の詳細な説明からわかる
通り、本発明に基づく一体化されたソース・ベー
ス間短絡部の形成方法およびそれによつて形成さ
れた短絡部は、自己整合性の実現および最少数の
マスキング工程の使用によつてMOS−FETの全
体的構造および製造方法を簡易化するという点で
極めて有意義である。
通り、本発明に基づく一体化されたソース・ベー
ス間短絡部の形成方法およびそれによつて形成さ
れた短絡部は、自己整合性の実現および最少数の
マスキング工程の使用によつてMOS−FETの全
体的構造および製造方法を簡易化するという点で
極めて有意義である。
本発明の別の側面に従つて簡単に述べれば、二
重拡散形電力用MOS−FETの製造方法が提供さ
れる。かかる方法においては、先ず最初に、一導
電形（たとえばＮ形）のドレイン領域を含みかつ
主面を有するシリコン半導体ウエーハ基板が用意
される。次に、第１の絶縁層（またはゲート絶縁
層）、導電性のゲート電極層（たとえば高濃度の
不純物を添加したN+形の多結晶質シリコン層）、
第２の絶縁層および第３の絶縁層が主面上に相次
いで形成され、その結果として第３の絶縁層が最
上部に位置することになる。
重拡散形電力用MOS−FETの製造方法が提供さ
れる。かかる方法においては、先ず最初に、一導
電形（たとえばＮ形）のドレイン領域を含みかつ
主面を有するシリコン半導体ウエーハ基板が用意
される。次に、第１の絶縁層（またはゲート絶縁
層）、導電性のゲート電極層（たとえば高濃度の
不純物を添加したN+形の多結晶質シリコン層）、
第２の絶縁層および第３の絶縁層が主面上に相次
いで形成され、その結果として第３の絶縁層が最
上部に位置することになる。
ここで重要な点は、全部で３回のマスキング工
程しか必要とされないことにある。先ず、最終的
に少なくとも１つのベース領域および少なくとも
１つのソース領域を形成するための窓を持つた第
１のマスクが第３の絶縁層上に設置される。次
に、相次ぐエツチング工程により、第１のマスク
の窓によつて限定された開口が少なくとも第３の
絶縁層、第２の絶縁層およびゲート電極層中に形
成される。かかるエツチングに際し、ゲート電極
層はアンダーカツトを受ける。その後、第１のマ
スクは除去される。
程しか必要とされないことにある。先ず、最終的
に少なくとも１つのベース領域および少なくとも
１つのソース領域を形成するための窓を持つた第
１のマスクが第３の絶縁層上に設置される。次
に、相次ぐエツチング工程により、第１のマスク
の窓によつて限定された開口が少なくとも第３の
絶縁層、第２の絶縁層およびゲート電極層中に形
成される。かかるエツチングに際し、ゲート電極
層はアンダーカツトを受ける。その後、第１のマ
スクは除去される。
次に、２つの不純物導入工程が実施されるが、
その際には各種の層中の窓が不純物障壁として役
立つ。詳しく述べれば、第１の不純物導入工程に
おいては、第１のマスクによつて限定された開口
を通してドレイン領域と反対の導電形を示す第１
の領域を形成するのに適した不純物（たとえばＰ
形半導体材料を生成するためのアクセプタ不純
物）をドレイン領域内に導入することによつてベ
ース領域が形成される。かかるベース領域の横方
向広がりは、第１のマスクによつて限定された開
口の寸法により部分的に決定され、かつまた不純
物導入時間およびその他の工程変数にも依存す
る。
その際には各種の層中の窓が不純物障壁として役
立つ。詳しく述べれば、第１の不純物導入工程に
おいては、第１のマスクによつて限定された開口
を通してドレイン領域と反対の導電形を示す第１
の領域を形成するのに適した不純物（たとえばＰ
形半導体材料を生成するためのアクセプタ不純
物）をドレイン領域内に導入することによつてベ
ース領域が形成される。かかるベース領域の横方
向広がりは、第１のマスクによつて限定された開
口の寸法により部分的に決定され、かつまた不純
物導入時間およびその他の工程変数にも依存す
る。
続く第２の不純物導入工程によつてソース領域
が形成される。すなわち、やはり第１のマスクに
よつて限定された開口を通して、前記の一導電形
（この場合にはＮ形）を示す第２の領域を形成す
るのに適した不純物がベース領域内に導入され
る。ここで重要なのは、ベース領域のいかなる部
分にも追加の不純物障壁を設置する必要がないと
いうことである。かかるソース領域はベース領域
の内部に完全に包含されるように形成される結
果、主面内において第１の領域（ベース領域）は
ソース領域とドレイン領域との間に反対の導電形
の帯状部として存在することになる。ソース領域
の導入に際してはまた、少なくともゲート電極層
を貫通する開口の側壁上に二酸化シリコン層が生
成される。
が形成される。すなわち、やはり第１のマスクに
よつて限定された開口を通して、前記の一導電形
（この場合にはＮ形）を示す第２の領域を形成す
るのに適した不純物がベース領域内に導入され
る。ここで重要なのは、ベース領域のいかなる部
分にも追加の不純物障壁を設置する必要がないと
いうことである。かかるソース領域はベース領域
の内部に完全に包含されるように形成される結
果、主面内において第１の領域（ベース領域）は
ソース領域とドレイン領域との間に反対の導電形
の帯状部として存在することになる。ソース領域
の導入に際してはまた、少なくともゲート電極層
を貫通する開口の側壁上に二酸化シリコン層が生
成される。
次に、第１のマスクによつて限定された第３の
絶縁層の開口内にある区域内において、ソース領
域の表面上の絶縁層が平行ビームによつて除去さ
れる。平行ビームの使用により、かかるエツチン
グはゲート電極層に設けられた開口の側壁上の二
酸化シリコン層を除去することなしに進行する。
絶縁層の開口内にある区域内において、ソース領
域の表面上の絶縁層が平行ビームによつて除去さ
れる。平行ビームの使用により、かかるエツチン
グはゲート電極層に設けられた開口の側壁上の二
酸化シリコン層を除去することなしに進行する。
続く第２のマスキング工程により、ソース領域
の位置とは異なる素子部分にゲート接触区域が限
定される。第２のマスクの窓を利用したエツチン
グにより、第３の絶縁層および第２の絶縁層が多
結晶質シリコンのゲート電極層に達するまで相次
いで除去される。その後、第２のマスクが除去さ
れる。
の位置とは異なる素子部分にゲート接触区域が限
定される。第２のマスクの窓を利用したエツチン
グにより、第３の絶縁層および第２の絶縁層が多
結晶質シリコンのゲート電極層に達するまで相次
いで除去される。その後、第２のマスクが除去さ
れる。
次に、アルミニウムのごとき電極金属をウエー
ハ上に設置し、それから第３のマスクを用いてパ
ターン形成を施すことにより、ソース端子および
ゲート端子が形成される。
ハ上に設置し、それから第３のマスクを用いてパ
ターン形成を施すことにより、ソース端子および
ゲート端子が形成される。
最後に、ベース領域およびソース領域をそれぞ
れ構成する第１の領域および第２の領域の間にオ
ーム短絡部を形成するため、ウエーハを加熱する
ことにより、金属のソース電極からソース領域を
貫通して部分的にベース領域内まで伸びる少なく
とも１つのマイクロアロイ・スパイクを形成す
る。
れ構成する第１の領域および第２の領域の間にオ
ーム短絡部を形成するため、ウエーハを加熱する
ことにより、金属のソース電極からソース領域を
貫通して部分的にベース領域内まで伸びる少なく
とも１つのマイクロアロイ・スパイクを形成す
る。
この時点において、ゲート接触区域を限定する
窓を持つた第２のマスクが設置され、それから第
３の絶縁層および第２の絶縁層がエツチングによ
り相次いで除去される結果、ゲート電極用の開口
が形成される。その後、第２のマスクが除去され
る。
窓を持つた第２のマスクが設置され、それから第
３の絶縁層および第２の絶縁層がエツチングによ
り相次いで除去される結果、ゲート電極用の開口
が形成される。その後、第２のマスクが除去され
る。
最後に、ウエーハ上に電極金属を設置し、それ
から第３のマスクを用いてパターン形成を施すこ
とにより、ソース電極層およびゲート電極層が形
成される。かかるソース電極層はＶ形溝内に伸
び、そして第２の領域および第１の領域の両方と
オーム接触する。
から第３のマスクを用いてパターン形成を施すこ
とにより、ソース電極層およびゲート電極層が形
成される。かかるソース電極層はＶ形溝内に伸
び、そして第２の領域および第１の領域の両方と
オーム接触する。
本発明に基づくソース・ベース間短絡部の形成
方法は本発明の最少マスキング技術と併用して自
己整合性のチヤネルを持つた二重拡散形の電力用
MOS−FETを製造する場合に特に有利であると
は言え、その他の技術によつて製造される電力用
MOS−FETに対してかかる方法を適用すること
も可能である。
方法は本発明の最少マスキング技術と併用して自
己整合性のチヤネルを持つた二重拡散形の電力用
MOS−FETを製造する場合に特に有利であると
は言え、その他の技術によつて製造される電力用
MOS−FETに対してかかる方法を適用すること
も可能である。
本発明の新規な特徴は前記特許請求の範囲中に
明確に記載されているとは言え、本発明の構成お
よび内容は添付の図面を参照しながら以下の詳細
な説明を読めば最も良く理解されるはずである。
明確に記載されているとは言え、本発明の構成お
よび内容は添付の図面を参照しながら以下の詳細
な説明を読めば最も良く理解されるはずである。
（従来例の説明）
先ず、本発明の理解を一層容易なものとするた
め、従来の二重拡散形電力用MOS−FETの一例
が第１および２図に関連して詳細に説明される。
特に、第１および２図に示された従来のMOS−
FET製造技術では最高６回のマスキング工程が
要求されるのであつて、有用な素子を得るために
はその際に高い精度の位置合せを行うことが必要
である点に留意すべきである。
め、従来の二重拡散形電力用MOS−FETの一例
が第１および２図に関連して詳細に説明される。
特に、第１および２図に示された従来のMOS−
FET製造技術では最高６回のマスキング工程が
要求されるのであつて、有用な素子を得るために
はその際に高い精度の位置合せを行うことが必要
である点に留意すべきである。
最初に第２図に関連して説明すると、完成した
従来の電力用MOS−FETは単一の半導体ウエー
ハ１８上に形成された多数（実際には数千）のユ
ニツトセル１６から成つていて、各素子上のユニ
ツトセル同士は電気的に並列接続されている。か
かるユニツトセル１６は、Ｎ形またはN-形のシ
リコン半導体材料から成りかつ高不純物濃度の
N+形基板２４を介してオーム接触した共通の金
属電極２２を具備する共通のドレイン領域２０を
有している。
従来の電力用MOS−FETは単一の半導体ウエー
ハ１８上に形成された多数（実際には数千）のユ
ニツトセル１６から成つていて、各素子上のユニ
ツトセル同士は電気的に並列接続されている。か
かるユニツトセル１６は、Ｎ形またはN-形のシ
リコン半導体材料から成りかつ高不純物濃度の
N+形基板２４を介してオーム接触した共通の金
属電極２２を具備する共通のドレイン領域２０を
有している。
ユニツトセル１６はまた、後述のごとき二重拡
散技術によつて形成された個別のソース領域２６
およびベース領域２８をも有している。基板表面
２９においては、各ベース領域２８はＮ形のソー
ス領域２６とドレイン領域２０との間にＰ形半導
体材料の帯状部３０として存在している。金属電
極３２は素子の大部分を被覆しており、かつソー
ス領域２６およびベース領域２８の両方とオーム
接触している。この場合、各ベース領域２８との
接触を容易にするため、半導体ウエーハの表面に
まで達するベース領域２８の延長部３４が形成さ
れている。かかる延長部３４は短絡片と見なすこ
とができるわけで、それは必然的に一定の表面区
域を占めることになる。このように金属電極３２
は、共通のソース電極としてばかりでなく所要の
ソース・ベース間短絡部としても役立つのであ
る。
散技術によつて形成された個別のソース領域２６
およびベース領域２８をも有している。基板表面
２９においては、各ベース領域２８はＮ形のソー
ス領域２６とドレイン領域２０との間にＰ形半導
体材料の帯状部３０として存在している。金属電
極３２は素子の大部分を被覆しており、かつソー
ス領域２６およびベース領域２８の両方とオーム
接触している。この場合、各ベース領域２８との
接触を容易にするため、半導体ウエーハの表面に
まで達するベース領域２８の延長部３４が形成さ
れている。かかる延長部３４は短絡片と見なすこ
とができるわけで、それは必然的に一定の表面区
域を占めることになる。このように金属電極３２
は、共通のソース電極としてばかりでなく所要の
ソース・ベース間短絡部としても役立つのであ
る。
電界効果トランジスタのエンハンスメント形動
作を可能にするチヤネルを作るため、ゲート絶縁
層３８によつて隔離された導電性のゲート電極３
６が少なくともベース領域２８を成すＰ形半導体
材料の帯状部３０の上に横方向に重なるように半
導体ウエーハ１８の表面２９上に配置されてい
る。金属ゲート電極を具備したMOS−FETも多
いとは言え、製造上の都合から電力用MOS−
FETでは高濃度の不純物添加によつて高い導電
率を有する多結晶質シリコン層をゲート電極とし
て使用するのが通例である。この場合にもMOS
−FETという名称は保存される。第２図の断面
図からは明らかでないが、ゲート電極材料の複数
個のセグメント３６は孔のあいた単一の層で構成
され、従つて互いに電気的に接続されている。
作を可能にするチヤネルを作るため、ゲート絶縁
層３８によつて隔離された導電性のゲート電極３
６が少なくともベース領域２８を成すＰ形半導体
材料の帯状部３０の上に横方向に重なるように半
導体ウエーハ１８の表面２９上に配置されてい
る。金属ゲート電極を具備したMOS−FETも多
いとは言え、製造上の都合から電力用MOS−
FETでは高濃度の不純物添加によつて高い導電
率を有する多結晶質シリコン層をゲート電極とし
て使用するのが通例である。この場合にもMOS
−FETという名称は保存される。第２図の断面
図からは明らかでないが、ゲート電極材料の複数
個のセグメント３６は孔のあいた単一の層で構成
され、従つて互いに電気的に接続されている。
ゲート電極セグメント３６の上面は、適当な絶
縁材（たとえば二酸化シリコン層４０および窒化
シリコン層４２）によつて保護されている。
縁材（たとえば二酸化シリコン層４０および窒化
シリコン層４２）によつて保護されている。
ゲート端子用としてゲート触接窓４４が形成さ
れ、かつこの窓を通してゲート電極材料３６とオ
ーム接触するように金属被膜４６が設置されてい
る。完成した素子の上面は、ソース・ベース用の
金属被膜３２とゲート用の金属被膜４６との間の
絶縁ギヤツプ４８を除けば金属被膜でほぼ完全に
覆われている。
れ、かつこの窓を通してゲート電極材料３６とオ
ーム接触するように金属被膜４６が設置されてい
る。完成した素子の上面は、ソース・ベース用の
金属被膜３２とゲート用の金属被膜４６との間の
絶縁ギヤツプ４８を除けば金属被膜でほぼ完全に
覆われている。
多数のユニツトセル１６が形成されていて、そ
の数は前述のごとく数千にも上る。ここでは特に
平面図を示さないが、各種の適当な配列が知られ
ている。たとえば、個々のセル１６は密集した六
角形パターン、正方形、または長方形のストリツ
プを成すように配列されることがある。数千のユ
ニツトセル１６が存在するとは言つても、ゲート
接触窓４４はほんの僅かしか形成されない。流れ
るゲート電流が比較的少ないため、互いに接続さ
れたゲート電極に対して極めて低い抵抗が要求さ
れることはない。
の数は前述のごとく数千にも上る。ここでは特に
平面図を示さないが、各種の適当な配列が知られ
ている。たとえば、個々のセル１６は密集した六
角形パターン、正方形、または長方形のストリツ
プを成すように配列されることがある。数千のユ
ニツトセル１６が存在するとは言つても、ゲート
接触窓４４はほんの僅かしか形成されない。流れ
るゲート電流が比較的少ないため、互いに接続さ
れたゲート電極に対して極めて低い抵抗が要求さ
れることはない。
動作について述べれば、各ユニツトセル１６は
通常では非導通状態にあつて、比較的高い耐圧を
有している。ゲート端子用の金属被膜４６を介し
てゲート電極３６に正の電圧を印加すると、ゲー
ト絶縁層３８を介してベース領域２８内に広がる
電界が生じ、それによつてゲート電極３６および
絶縁層３８の下方に位置する表面２９の直下に薄
いＮ形の導電性チヤネルが誘起される。公知の通
り、ゲート電圧が高くなるほどかかる導電性チヤ
ネルは厚くなり、従つて流れる動作電流は多くな
る。電流はソース領域２６とドレイン領域２０と
の間の表面２９近くを水平に流れ、次いでドレイ
ン領域２０および基板２４中を垂直に流れて金属
電極２２に達する。
通常では非導通状態にあつて、比較的高い耐圧を
有している。ゲート端子用の金属被膜４６を介し
てゲート電極３６に正の電圧を印加すると、ゲー
ト絶縁層３８を介してベース領域２８内に広がる
電界が生じ、それによつてゲート電極３６および
絶縁層３８の下方に位置する表面２９の直下に薄
いＮ形の導電性チヤネルが誘起される。公知の通
り、ゲート電圧が高くなるほどかかる導電性チヤ
ネルは厚くなり、従つて流れる動作電流は多くな
る。電流はソース領域２６とドレイン領域２０と
の間の表面２９近くを水平に流れ、次いでドレイ
ン領域２０および基板２４中を垂直に流れて金属
電極２２に達する。
次に第１および２図の両方に関連して説明する
と、典型的な従来の製造方法においては、所望の
電圧を支持するのに適した厚さおよび抵抗率を有
するＮ／N+形エピタキシヤルウエーハ１８が先
ず最初に用意される。詳しく述べれば、ウエーハ
１８は約15ミル（0.38mm）の厚さおよび0.01Ω・
cm程度の抵抗率を持つたN+形のシリコン基板２
４を含んでいる。また、ウエーハ１８のＮ形不純
物添加部分２０は最終的に電力用MOS−FETの
共通ドレイン領域を成すものである。
と、典型的な従来の製造方法においては、所望の
電圧を支持するのに適した厚さおよび抵抗率を有
するＮ／N+形エピタキシヤルウエーハ１８が先
ず最初に用意される。詳しく述べれば、ウエーハ
１８は約15ミル（0.38mm）の厚さおよび0.01Ω・
cm程度の抵抗率を持つたN+形のシリコン基板２
４を含んでいる。また、ウエーハ１８のＮ形不純
物添加部分２０は最終的に電力用MOS−FETの
共通ドレイン領域を成すものである。
ウエーハ１８、更に詳しく言えばドレイン領域
２０は主面２９を有していて、その上に幾つかの
層が相次いで設置される。すなわち、先ず炉内に
おいて酸素の存在下で加熱することによりドレイ
ン領域２０の表面２９上にゲート絶縁層（酸化物
層）３８が生成される。次に、導電率の高いゲー
ト電極３６が設置されるが、これはたとえば高濃
度のリンを添加したたとえば1.1ミクロンの多結
晶質シリコン層から成り得る。
２０は主面２９を有していて、その上に幾つかの
層が相次いで設置される。すなわち、先ず炉内に
おいて酸素の存在下で加熱することによりドレイ
ン領域２０の表面２９上にゲート絶縁層（酸化物
層）３８が生成される。次に、導電率の高いゲー
ト電極３６が設置されるが、これはたとえば高濃
度のリンを添加したたとえば1.1ミクロンの多結
晶質シリコン層から成り得る。
次に、多結晶質シリコン層３６上に第２の二酸
化シリコン層４０が生成される。場合によつて
は、それに続いて窒化シリコン層４２が設置され
る。
化シリコン層４０が生成される。場合によつて
は、それに続いて窒化シリコン層４２が設置され
る。
ウエーハ上に一様な表面層が形成された後、ベ
ース領域用Ｐ形不純物拡散の位置を限定するため
に微細形状のホトレジストマスク（図示せず）が
設置され、そして適当なエツチング技術により上
部の４つの層４２，４０，３６および３８がドレ
イン領域２０の表面２９に達するまで除去され
る。その後、Ｐ形のベース領域２８を形成するた
め、適当なアクセプタ不純物をドレイン領域２０
内にたとえば３ミクロンの深さまで拡散させるこ
とから成る第１の拡散工程が実施される。また、
かかるＰ形不純物拡散と同時に臨時の酸化物層５
２がウエーハ表面上に生成される。
ース領域用Ｐ形不純物拡散の位置を限定するため
に微細形状のホトレジストマスク（図示せず）が
設置され、そして適当なエツチング技術により上
部の４つの層４２，４０，３６および３８がドレ
イン領域２０の表面２９に達するまで除去され
る。その後、Ｐ形のベース領域２８を形成するた
め、適当なアクセプタ不純物をドレイン領域２０
内にたとえば３ミクロンの深さまで拡散させるこ
とから成る第１の拡散工程が実施される。また、
かかるＰ形不純物拡散と同時に臨時の酸化物層５
２がウエーハ表面上に生成される。
次に、このような従来の方法では、第２の拡散
に先立つて酸化物層５２の一部から成る拡散障壁
が形成される。そのためには、比較的精密な位置
合せを必要とする微細形状のホトレジストマスク
（図示せず）の使用により、第１の拡散工程に際
して生成された酸化物層５２がベース領域の一部
分上にのみ残存するようにすることが必要であ
る。
に先立つて酸化物層５２の一部から成る拡散障壁
が形成される。そのためには、比較的精密な位置
合せを必要とする微細形状のホトレジストマスク
（図示せず）の使用により、第１の拡散工程に際
して生成された酸化物層５２がベース領域の一部
分上にのみ残存するようにすることが必要であ
る。
ホトレジストマスクの除去後、適当なドナ不純
物をベース領域内に拡散させることから成る第２
の拡散工程が実施され、それによつてN+形のソ
ース領域２６が形成される。それと同時に、ゲー
ト電極３６の側縁には酸化物リツプ５４が生成さ
れる。
物をベース領域内に拡散させることから成る第２
の拡散工程が実施され、それによつてN+形のソ
ース領域２６が形成される。それと同時に、ゲー
ト電極３６の側縁には酸化物リツプ５４が生成さ
れる。
次に、ウエーハの表面全域にわたつて二酸化シ
リコン層（図示せず）が設けられ、そして接触区
域を限定するための第３のマスクが設置される。
かかる第３のマスクを使用しながら、Ｐ形ベース
領域２８の延長部３４上の酸化物層５２および
N+形ソース領域２６上に生成されたばかりの二
酸化シリコン層がエツチングによつて除去され
る。その際には層４２および４０も除去され、そ
れによつてゲート接触窓４４が形成される。
リコン層（図示せず）が設けられ、そして接触区
域を限定するための第３のマスクが設置される。
かかる第３のマスクを使用しながら、Ｐ形ベース
領域２８の延長部３４上の酸化物層５２および
N+形ソース領域２６上に生成されたばかりの二
酸化シリコン層がエツチングによつて除去され
る。その際には層４２および４０も除去され、そ
れによつてゲート接触窓４４が形成される。
次に、ウエーハ上に金属（好ましくはアルミニ
ウム）を蒸着させ、それから別のマスクを用いて
エツチングを施すことにより、ゲート端子４６を
取巻く絶縁ギヤツプ４８を除いてユニツトセル１
６のほぼ全域を覆う金属被膜３２および４６が設
置される。このような従来の構造に基づけば、ソ
ース電極３２がソース領域２６とオーム接触する
と同時に、延長部３４を介してＰ形のベース領域
２８ともオーム接触する。このようにして、寄生
バイポーラトランジスタのターンオンを防止する
ためのソース・ベース間短絡部が形成されるわけ
である。
ウム）を蒸着させ、それから別のマスクを用いて
エツチングを施すことにより、ゲート端子４６を
取巻く絶縁ギヤツプ４８を除いてユニツトセル１
６のほぼ全域を覆う金属被膜３２および４６が設
置される。このような従来の構造に基づけば、ソ
ース電極３２がソース領域２６とオーム接触する
と同時に、延長部３４を介してＰ形のベース領域
２８ともオーム接触する。このようにして、寄生
バイポーラトランジスタのターンオンを防止する
ためのソース・ベース間短絡部が形成されるわけ
である。
以上の説明からわかる通り、ソース領域とベー
ス領域との間に一体形成された短絡部を有する電
力用MOS−FETの従来の製造方法においては、
幾つかのマスキング工程、位置合せおよびソース
拡散障壁が要求されるのである。
ス領域との間に一体形成された短絡部を有する電
力用MOS−FETの従来の製造方法においては、
幾つかのマスキング工程、位置合せおよびソース
拡散障壁が要求されるのである。
（本発明の好ましい実施例の説明）
残りの第３〜９図には、本発明に基づく方法お
よびそれによつて製造された電力用MOS−FET
が示されている。
よびそれによつて製造された電力用MOS−FET
が示されている。
先ず第３図について説明すれば、一体化された
ソース・ベース間短絡部を有する自己整合性の二
重拡散形MOS−FETを本発明に従つて製造する
ためには、先ず最初にＮ／N+形エピタキシヤル
ウエーハ６０が用意される。かかるウエーハ６０
は高濃度の不純物を添加したN+形の基板６２お
よびその上にエピタキシヤル成長させた一導電形
（たとえばＮ形）のドレイン領域６４から成り、
かつ主面６６を有している。次に第１の絶縁層
（またはゲート電極層）６８が形成されるが、こ
れは炉内においてウエーハ６０を酸素の存在下で
加熱することにより生成された単一の二酸化シリ
コン層から成ることが好ましい。あるいはまた、
たとえば、上記のごとくして生成させた二酸化シ
リコン層とその上に窒化シリコン層を設置したも
ので第１の絶縁層６８を構成してもよい。その
後、導電性のゲート電極層７０が設置される。こ
れは、たとえば、1.1ミクロンの多結晶質シリコ
ン層に高濃度のリンを添加することによつて形成
された導電率の高いN+形層で構成し得る。この
ような構造の場合、ゲート電極は実際には金属か
ら成るわけでないが、電気的に見ればそれと同等
のものである。
ソース・ベース間短絡部を有する自己整合性の二
重拡散形MOS−FETを本発明に従つて製造する
ためには、先ず最初にＮ／N+形エピタキシヤル
ウエーハ６０が用意される。かかるウエーハ６０
は高濃度の不純物を添加したN+形の基板６２お
よびその上にエピタキシヤル成長させた一導電形
（たとえばＮ形）のドレイン領域６４から成り、
かつ主面６６を有している。次に第１の絶縁層
（またはゲート電極層）６８が形成されるが、こ
れは炉内においてウエーハ６０を酸素の存在下で
加熱することにより生成された単一の二酸化シリ
コン層から成ることが好ましい。あるいはまた、
たとえば、上記のごとくして生成させた二酸化シ
リコン層とその上に窒化シリコン層を設置したも
ので第１の絶縁層６８を構成してもよい。その
後、導電性のゲート電極層７０が設置される。こ
れは、たとえば、1.1ミクロンの多結晶質シリコ
ン層に高濃度のリンを添加することによつて形成
された導電率の高いN+形層で構成し得る。この
ような構造の場合、ゲート電極は実際には金属か
ら成るわけでないが、電気的に見ればそれと同等
のものである。
次に、好ましくは単一の二酸化シリコン層から
成る第２の絶縁層７２が多結晶質シリコン層７０
上に形成される。この第２の絶縁層７２は、第９
図に示されるような完成後のゲート電極７０と完
成後のソース電極１０２との間を良好に絶縁分離
するために6000〜7000オングストロームの厚さを
有するのが通例である。第２の絶縁層７２の形成
後、好ましくは単一の窒化シリコン層あるいはた
とえば単一の酸化アルミニウム層から成る第３の
絶縁層７４が第２の絶縁層７２上に設置される。
（第３の絶縁層７４の果たす役割については後述
する。）これら４つの層６８，７０，７２および
７４は相次いで設置され、しかもウエーハ表面の
全域にわたつて存在している。
成る第２の絶縁層７２が多結晶質シリコン層７０
上に形成される。この第２の絶縁層７２は、第９
図に示されるような完成後のゲート電極７０と完
成後のソース電極１０２との間を良好に絶縁分離
するために6000〜7000オングストロームの厚さを
有するのが通例である。第２の絶縁層７２の形成
後、好ましくは単一の窒化シリコン層あるいはた
とえば単一の酸化アルミニウム層から成る第３の
絶縁層７４が第２の絶縁層７２上に設置される。
（第３の絶縁層７４の果たす役割については後述
する。）これら４つの層６８，７０，７２および
７４は相次いで設置され、しかもウエーハ表面の
全域にわたつて存在している。
次に、通常のホトレジスト技術に従い、最終的
にソース領域およびベース領域を限定するのに役
立つ窓７８を持つた第１のマスク７７が第３の絶
縁層７４上に設置される。この第１のマスク７７
は比較的微細形状のマスクであるが、正確な位置
合せは不要である。なぜなら、これは最初のマス
クである上、この時点に至るまでのウエーハはも
つぱら一様な層のみから成つているためである。
特に重要なことは、本発明の方法においては第１
のマスク７８が唯一の微細形状マスクである点に
ある。なお、第３図には第１のマスク７７を設置
した直後のウエーハが示されている。
にソース領域およびベース領域を限定するのに役
立つ窓７８を持つた第１のマスク７７が第３の絶
縁層７４上に設置される。この第１のマスク７７
は比較的微細形状のマスクであるが、正確な位置
合せは不要である。なぜなら、これは最初のマス
クである上、この時点に至るまでのウエーハはも
つぱら一様な層のみから成つているためである。
特に重要なことは、本発明の方法においては第１
のマスク７８が唯一の微細形状マスクである点に
ある。なお、第３図には第１のマスク７７を設置
した直後のウエーハが示されている。
次に第４図を参照しながら好適な方法を説明す
れば、第３の絶縁層７４、第２の絶縁層７２、多
結晶質シリコン層（ゲート電極層）７０および第
１の絶縁層６８がエツチングにより相次いで除去
される結果、第１のマスク７７の窓７８によつて
限定される区域内に開口８０，８２，８４および
８６がそれぞれ形成される。この場合、ゲート電
極層７０にはアンダーカツトを施すことが必要で
ある。更に詳しく述べれば、第３の絶縁層７４が
単一の窒化シリコン層から成る場合、これはプラ
ズマエツチングによつて除去される。次いで、第
２の絶縁層７２が単一の二酸化シリコン層から成
る場合、これは化学的エツチングによつて除去さ
れる。次いで、多結晶質シリコン層７０がプラズ
マエツチングによつて除去されるが、この場合の
エツチングは後述されるような理由から多結晶質
シリコン層７０を横方向に沿つて顕著に後退させ
るのに十分な時間にわたつて継続される。実際に
は、たとえば1.0ミクロン程度のアンダーカツト
を施せば十分である。最後に、第１の絶縁層６８
が単一の二酸化シリコン層６８から成る場合、こ
れは化学的エツチングによつて除去される。その
後、ホトレジスト層（マスク）７７を除去すれ
ば、第４図に示された状態のウエーハが得られ
る。
れば、第３の絶縁層７４、第２の絶縁層７２、多
結晶質シリコン層（ゲート電極層）７０および第
１の絶縁層６８がエツチングにより相次いで除去
される結果、第１のマスク７７の窓７８によつて
限定される区域内に開口８０，８２，８４および
８６がそれぞれ形成される。この場合、ゲート電
極層７０にはアンダーカツトを施すことが必要で
ある。更に詳しく述べれば、第３の絶縁層７４が
単一の窒化シリコン層から成る場合、これはプラ
ズマエツチングによつて除去される。次いで、第
２の絶縁層７２が単一の二酸化シリコン層から成
る場合、これは化学的エツチングによつて除去さ
れる。次いで、多結晶質シリコン層７０がプラズ
マエツチングによつて除去されるが、この場合の
エツチングは後述されるような理由から多結晶質
シリコン層７０を横方向に沿つて顕著に後退させ
るのに十分な時間にわたつて継続される。実際に
は、たとえば1.0ミクロン程度のアンダーカツト
を施せば十分である。最後に、第１の絶縁層６８
が単一の二酸化シリコン層６８から成る場合、こ
れは化学的エツチングによつて除去される。その
後、ホトレジスト層（マスク）７７を除去すれ
ば、第４図に示された状態のウエーハが得られ
る。
次に第５図を見ると、適当な清浄操作の後、好
ましくは第１の拡散工程によつてトランジスタの
ベース領域７６がドレイン領域６４内に導入され
る。更に詳しく述べれば、反対導電形の領域を形
成するのに適した不純物が第１のマスク７７によ
り限定された開口８０，８２，８４および８６を
通してドレイン領域６４内に拡散させられる。図
示の場合には、アクセプタ不純物を拡散させるこ
とによつてベース領域７６用のＰ形半導体材料が
得られる。ベース領域７６を形成するための第１
の拡散工程は、たとえば約３ミクロンの深さに達
するまで実施される。ベース領域７６の横方向広
がりは、第１のマスク７７によつて限定された開
口８０，８２，８４および８６の寸法に部分的に
依存すると共に、その他の工程変数たとえば時
間、温度および圧力にも依存する。なお、ベース
領域７６は主面６６内に終端する外周７９を有し
ている。
ましくは第１の拡散工程によつてトランジスタの
ベース領域７６がドレイン領域６４内に導入され
る。更に詳しく述べれば、反対導電形の領域を形
成するのに適した不純物が第１のマスク７７によ
り限定された開口８０，８２，８４および８６を
通してドレイン領域６４内に拡散させられる。図
示の場合には、アクセプタ不純物を拡散させるこ
とによつてベース領域７６用のＰ形半導体材料が
得られる。ベース領域７６を形成するための第１
の拡散工程は、たとえば約３ミクロンの深さに達
するまで実施される。ベース領域７６の横方向広
がりは、第１のマスク７７によつて限定された開
口８０，８２，８４および８６の寸法に部分的に
依存すると共に、その他の工程変数たとえば時
間、温度および圧力にも依存する。なお、ベース
領域７６は主面６６内に終端する外周７９を有し
ている。
次に、位置合せを伴うマスキング工程を必要と
することなく、好ましくは第２の拡散工程によつ
てトランジスタのソース領域８８がベース領域７
６内に導入される。更に詳しく述べれば、前記一
導電形の拡散領域を形成するのに適した不純物が
同じ開口８０，８２，８４および８６を通して導
入される。図示の場合には、ドナ不純物を拡散さ
せることによつて不純物濃度の高いN+形ソース
領域８８が形成される。かかる第２の拡散工程は
1.0ミクロン程度の深さに達するまで実施される。
それによつて形成されるソース領域８８は第１の
拡散工程によつて形成されたベース領域７６の内
部に完全に包含されるわけで、前者の深さおよび
横方向広がりは後者の場合より小さい。その結
果、主面６６内においては、ベース領域７６はソ
ース領域８８（N+形）とドレイン領域６４（N-
形）との間に反対導電形（Ｐ形）の帯状部９０と
して存在することになる。
することなく、好ましくは第２の拡散工程によつ
てトランジスタのソース領域８８がベース領域７
６内に導入される。更に詳しく述べれば、前記一
導電形の拡散領域を形成するのに適した不純物が
同じ開口８０，８２，８４および８６を通して導
入される。図示の場合には、ドナ不純物を拡散さ
せることによつて不純物濃度の高いN+形ソース
領域８８が形成される。かかる第２の拡散工程は
1.0ミクロン程度の深さに達するまで実施される。
それによつて形成されるソース領域８８は第１の
拡散工程によつて形成されたベース領域７６の内
部に完全に包含されるわけで、前者の深さおよび
横方向広がりは後者の場合より小さい。その結
果、主面６６内においては、ベース領域７６はソ
ース領域８８（N+形）とドレイン領域６４（N-
形）との間に反対導電形（Ｐ形）の帯状部９０と
して存在することになる。
更に、ソース領域８８を形成するための第２の
拡散工程中には、ソース領域８８の表面上に二酸
化シリコン層９２が生成され、また多結晶質シリ
コン層７０の側壁８４上にも二酸化シリコン層９
２の延長部９３が生成される。この段階における
ウエーハは第５図に示されたような状態にある。
拡散工程中には、ソース領域８８の表面上に二酸
化シリコン層９２が生成され、また多結晶質シリ
コン層７０の側壁８４上にも二酸化シリコン層９
２の延長部９３が生成される。この段階における
ウエーハは第５図に示されたような状態にある。
次に、第６図に示されるごとく、好ましくは反
応性イオンエツチング、あるいはたとえばイオン
ミリング（ion milling）によつてソース領域８
８の表面上の二酸化シリコン層９２（第５図）が
除去される。そのためには、シリコンに比べ二酸
化シリコンに対して高い選択率を持つた平行ビー
ム９４が使用される。平行ビーム・イオンエツチ
ング法の一例に従えば、高周波電源によりウエー
ハを励振してエツチング用イオンをウエーハ表面
に対し垂直に振動させ、それによつて指向性効果
を得るようにする。平行ビーム９４による二酸化
シリコン層９２の除去に際しては、第３の絶縁層
７４がMOS−FETの上面を保護するように作用
し、開口８０の縁はシヤドーマスクを成すことに
なる。平行ビーム９４による二酸化シリコン層９
２の除去の結果として、多結晶質シリコン層７０
の側壁８４上の二酸化シリコン層９２が除去され
ることはない。
応性イオンエツチング、あるいはたとえばイオン
ミリング（ion milling）によつてソース領域８
８の表面上の二酸化シリコン層９２（第５図）が
除去される。そのためには、シリコンに比べ二酸
化シリコンに対して高い選択率を持つた平行ビー
ム９４が使用される。平行ビーム・イオンエツチ
ング法の一例に従えば、高周波電源によりウエー
ハを励振してエツチング用イオンをウエーハ表面
に対し垂直に振動させ、それによつて指向性効果
を得るようにする。平行ビーム９４による二酸化
シリコン層９２の除去に際しては、第３の絶縁層
７４がMOS−FETの上面を保護するように作用
し、開口８０の縁はシヤドーマスクを成すことに
なる。平行ビーム９４による二酸化シリコン層９
２の除去の結果として、多結晶質シリコン層７０
の側壁８４上の二酸化シリコン層９２が除去され
ることはない。
次に、第７図に示されるごとく、ゲート接触窓
を規定するための第２のマスク９６が設置され
る。かかるマスク９６を使用しながら、（少なく
とも窒化シリコンからなる場合には）第３の絶縁
層７４がプラズマエツチングによつて除去され、
次いで第２の絶縁層７２が化学的エツチングによ
つて除去される結果、ゲート電極用の窓として開
口９８および１００が形成される。その後、第２
のマスク９６が除去され、そしてウエーハの清浄
操作が行われる。
を規定するための第２のマスク９６が設置され
る。かかるマスク９６を使用しながら、（少なく
とも窒化シリコンからなる場合には）第３の絶縁
層７４がプラズマエツチングによつて除去され、
次いで第２の絶縁層７２が化学的エツチングによ
つて除去される結果、ゲート電極用の窓として開
口９８および１００が形成される。その後、第２
のマスク９６が除去され、そしてウエーハの清浄
操作が行われる。
次に、第８図に示されるごとく、電極金属（好
ましくはアルミニウム）が好ましくは蒸着によつ
て素子上に設置され、次いでパターン形成を施す
ことによつてソース電極層（端子）１０２および
ゲート電極層（端子）１０３が形成される。本発
明の好適な方法においては、かかるパターン形成
のために第３のマスクが必要である。また、基板
６２の金属被覆によつて共通ドレイン電極１０５
が設置されるが、この場合にはパターン形成は不
要である。
ましくはアルミニウム）が好ましくは蒸着によつ
て素子上に設置され、次いでパターン形成を施す
ことによつてソース電極層（端子）１０２および
ゲート電極層（端子）１０３が形成される。本発
明の好適な方法においては、かかるパターン形成
のために第３のマスクが必要である。また、基板
６２の金属被覆によつて共通ドレイン電極１０５
が設置されるが、この場合にはパターン形成は不
要である。
ソース領域８８とベース領域７６との間にオー
ム短絡部を形成するため、素子全体を熱処理する
ことによつて第９図に示されるようなマイクロア
ロイ生成が実施される。更に詳しく述べれば、ソ
ース領域８８を完全に貫通して部分的にベース領
域７６内まで伸びるマイクロアロイ・スパイク１
０４が生成される。所望の結果を得るためには、
工程変数を正確に選定しなければならないことは
言うまでもない。なお、本発明の範囲の限定では
なく例示を目的として述べれば、厚さが約0.7ミ
クロンより小さいN+形ソース領域８８の場合、
所望の程度のマイクロアロイを生成させるために
は窒素雰囲気中において45℃で１時間の加熱を行
えば十分である。
ム短絡部を形成するため、素子全体を熱処理する
ことによつて第９図に示されるようなマイクロア
ロイ生成が実施される。更に詳しく述べれば、ソ
ース領域８８を完全に貫通して部分的にベース領
域７６内まで伸びるマイクロアロイ・スパイク１
０４が生成される。所望の結果を得るためには、
工程変数を正確に選定しなければならないことは
言うまでもない。なお、本発明の範囲の限定では
なく例示を目的として述べれば、厚さが約0.7ミ
クロンより小さいN+形ソース領域８８の場合、
所望の程度のマイクロアロイを生成させるために
は窒素雰囲気中において45℃で１時間の加熱を行
えば十分である。
マイクロアロイ生成のメカニズムを述べれば、
ソース領域８８およびベース領域７６のシリコン
がソース端子１０２のアルミニウム中に溶解し、
その結果としてマイクロアロイ・スパイク１０４
が下方へ向つて生成されるのである。
ソース領域８８およびベース領域７６のシリコン
がソース端子１０２のアルミニウム中に溶解し、
その結果としてマイクロアロイ・スパイク１０４
が下方へ向つて生成されるのである。
マイクロアロイ生成の程度は、幾つかの変数を
制御することによつて変化させることができる。
かかる変数としては、たとえば、(1)ソース電極
（端子）１０２として使用される金属の種類（純
粋なアルミニウムまたは任意のアルミニウム−シ
リコン合金）、(2)熱処理の温度および時間並びに
雰囲気、(3)基板の結晶配向および表面状態、そし
て(4)ソースおよびベース拡散の深さおよび濃度が
挙げられる。
制御することによつて変化させることができる。
かかる変数としては、たとえば、(1)ソース電極
（端子）１０２として使用される金属の種類（純
粋なアルミニウムまたは任意のアルミニウム−シ
リコン合金）、(2)熱処理の温度および時間並びに
雰囲気、(3)基板の結晶配向および表面状態、そし
て(4)ソースおよびベース拡散の深さおよび濃度が
挙げられる。
このようなマイクロアロイ生成技術によれば、
第９図からわかる通り、ソース領域８８とベース
領域７６との間に所要のオーム短絡部が形成され
るから、従来のMOS−FETにおいて必要とされ
てきた短絡片（第２図）が排除されることにな
る。その結果、それを形成するためのマスキング
工程が不要となるばかりでなく、ユニツトセルの
寸法も削減されることになる。
第９図からわかる通り、ソース領域８８とベース
領域７６との間に所要のオーム短絡部が形成され
るから、従来のMOS−FETにおいて必要とされ
てきた短絡片（第２図）が排除されることにな
る。その結果、それを形成するためのマスキング
工程が不要となるばかりでなく、ユニツトセルの
寸法も削減されることになる。
以上、本発明の自己整合技術について説明した
が、電力用MOS−FET中にソース・ベース間短
絡部を形成するための上記技術が第１および２図
に関連して記載された従来方法とほぼ同等なその
他の方法に対しても適用し得ることは言うまでも
ない。
が、電力用MOS−FET中にソース・ベース間短
絡部を形成するための上記技術が第１および２図
に関連して記載された従来方法とほぼ同等なその
他の方法に対しても適用し得ることは言うまでも
ない。
本明細書中に特定の実施例を例示したが、それ
以外にも様々な変形実施例が可能であることは当
業者にとつて自明であろう。たとえば、第９図の
電力用MOS−FETのドレイン領域６４内にベー
ス領域７６およびソース領域８８のそれぞれを上
記のごとき拡散操作ではなくイオン注入法によつ
て導入すれば、第３図の二酸化シリコン層６８を
第４図に示されるごとくに除去した後、第５図に
示されるごとくに二酸化シリコン層９２を設置す
ることが不要となる。なぜなら、イオン注入法に
よれば二酸化シリコン層６８を貫通して適当な不
純物をドレイン領域６４内に導入することができ
るからである。また、上記の電力用MOS−FET
のソース電極およびドレイン電極は上記のごとき
蒸着技術ではなくスパツタリング技術によつて設
置することもできる。このように、本発明の精神
および範囲から逸脱しない限り、かかる変形実施
例の全てが前記特許請求の範囲によつて包括され
ることを了解すべきである。
以外にも様々な変形実施例が可能であることは当
業者にとつて自明であろう。たとえば、第９図の
電力用MOS−FETのドレイン領域６４内にベー
ス領域７６およびソース領域８８のそれぞれを上
記のごとき拡散操作ではなくイオン注入法によつ
て導入すれば、第３図の二酸化シリコン層６８を
第４図に示されるごとくに除去した後、第５図に
示されるごとくに二酸化シリコン層９２を設置す
ることが不要となる。なぜなら、イオン注入法に
よれば二酸化シリコン層６８を貫通して適当な不
純物をドレイン領域６４内に導入することができ
るからである。また、上記の電力用MOS−FET
のソース電極およびドレイン電極は上記のごとき
蒸着技術ではなくスパツタリング技術によつて設
置することもできる。このように、本発明の精神
および範囲から逸脱しない限り、かかる変形実施
例の全てが前記特許請求の範囲によつて包括され
ることを了解すべきである。
第１図はベース短絡片用の拡散障壁がまだ存在
している製造段階を示す従来の二重拡散形電力用
MOS−FETの断面図、第２図は実質的に完成し
た従来の二重拡散形電力用MOS−FETの断面
図、第３図は本発明に従つて自己整合性の電力用
MOS−FETセルを形成するために初期加工を施
した後の半導体ウエーハを示す断面図、第４図は
引続いて上部４層をエツチングによつて除去しか
つ第１のマスクを取除いた後におけるセルの状態
を示す断面図、第５図はベース拡散およびソース
拡散を施した後のウエーハを示す断面図、第６図
はソース領域上に生成した酸化物層を平行ビーム
で除去したところを示す断面図、第７図は第２の
マスキング工程およびそれに続くエツチングによ
つてゲート電極を露出させたところを示す断面
図、第８図は第３のマスキング工程を用いて設置
されたソース端子およびゲート端子用の金属被膜
を示す断面図、第９図は本発明のマイクロアロイ
生成技術によつて一体形成されたソース・ベース
間短絡部を示す側断面図である。 図中、６０はウエーハ、６２は基板、６４はド
レイン領域、６６は主面、６８はゲート絶縁層ま
たは第１の絶縁層、７０はゲート電極層または多
結晶質シリコン層、７２は第２の絶縁層、７４は
第３の絶縁層、７６は第１の領域またはベース領
域、７７は第１のマスク、７８は第１のマスクの
窓、７９は第１の領域の外周、８０は第３の絶縁
層の開口、８２は第２の絶縁層の開口、８４はゲ
ート電極層の開口または側壁、８６は第１の絶縁
層の開口、８８は第２の領域またはソース領域、
９０は帯状部、９２は二酸化シリコン層、９３は
その延長部、９４は平行ビーム、９６は第２のマ
スク、９８は第３の絶縁層の開口、１００は第２
の絶縁層の開口、１０２はソース端子、１０３は
ゲート端子、１０４はマイクロアロイ・スパイ
ク、１０５はドレイン端子を表わす。
している製造段階を示す従来の二重拡散形電力用
MOS−FETの断面図、第２図は実質的に完成し
た従来の二重拡散形電力用MOS−FETの断面
図、第３図は本発明に従つて自己整合性の電力用
MOS−FETセルを形成するために初期加工を施
した後の半導体ウエーハを示す断面図、第４図は
引続いて上部４層をエツチングによつて除去しか
つ第１のマスクを取除いた後におけるセルの状態
を示す断面図、第５図はベース拡散およびソース
拡散を施した後のウエーハを示す断面図、第６図
はソース領域上に生成した酸化物層を平行ビーム
で除去したところを示す断面図、第７図は第２の
マスキング工程およびそれに続くエツチングによ
つてゲート電極を露出させたところを示す断面
図、第８図は第３のマスキング工程を用いて設置
されたソース端子およびゲート端子用の金属被膜
を示す断面図、第９図は本発明のマイクロアロイ
生成技術によつて一体形成されたソース・ベース
間短絡部を示す側断面図である。 図中、６０はウエーハ、６２は基板、６４はド
レイン領域、６６は主面、６８はゲート絶縁層ま
たは第１の絶縁層、７０はゲート電極層または多
結晶質シリコン層、７２は第２の絶縁層、７４は
第３の絶縁層、７６は第１の領域またはベース領
域、７７は第１のマスク、７８は第１のマスクの
窓、７９は第１の領域の外周、８０は第３の絶縁
層の開口、８２は第２の絶縁層の開口、８４はゲ
ート電極層の開口または側壁、８６は第１の絶縁
層の開口、８８は第２の領域またはソース領域、
９０は帯状部、９２は二酸化シリコン層、９３は
その延長部、９４は平行ビーム、９６は第２のマ
スク、９８は第３の絶縁層の開口、１００は第２
の絶縁層の開口、１０２はソース端子、１０３は
ゲート端子、１０４はマイクロアロイ・スパイ
ク、１０５はドレイン端子を表わす。
Claims (1)
- 【特許請求の範囲】 １ (a)一導電形のドレイン領域を含みかつ主面を
有する半導体基板、(b)前記ドレイン領域に対して
電気的に接続されたドレイン端子、(c)前記ドレイ
ン領域内に形成されてベース領域を構成すると共
に、有限の横方向広がりを示しかつ前記主面内に
終端する外周を有する反対導電形の第１の拡散領
域、(d)前記第１の拡散領域の内部に完全に包含さ
れかつ前記第１の拡散領域より小さい横方向広が
りおよび深さを有するように形成されてソース領
域を構成すると共に、前記主面内に終端しかつ前
記第１の拡散領域の前記外周の内側に離隔して位
置する外周を有していて、前記主面内において前
記第１の拡散領域が該ソース領域と前記ドレイン
領域との間に前記反対導電形の帯状部として存在
するようにする前記一導電形の第２の拡散領域、
(e)前記第２の拡散領域に対して電気的に接続され
たソース端子、(f)少なくとも前記第１の拡散領域
の前記帯状部を覆うように前記主面上に配置され
たゲート絶縁層、(g)少なくとも前記第１の拡散領
域の前記帯状部を横方向に覆うように前記ゲート
絶縁層上に配置された導電性のゲート電極、(h)前
記ゲート電極に対して電気的に接続されたゲート
端子、並びに(i)前記主面の下方に形成された、前
記第１の拡散領域と前記第２の拡散領域との間の
オーム短絡部を有し、 前記ソース端子が前記第２の拡散領域を覆うよ
うに設置された金属電極から成り、かつ前記オー
ム短絡部が前記ソース端子の金属電極から前記第
２の拡散領域を貫通して部分的に前記第１の拡散
領域内まで伸びる少なくとも１つのマイクロアロ
イ・スパイクから成ることを特徴とする二重拡散
形電力用MOS−FET。 ２ 前記ソース端子の金属電極がアルミニウムか
ら成る特許請求の範囲第１項記載の二重拡散形電
力用MOS−FET。 ３ 単一の半導体基板上に形成されかつ互いに電
気的に並列接続された多数のユニツトセルを含む
ような形式の二重拡散形電力用MOS−FETにお
いて、(a)一導電形の共通ドレイン領域を含みかつ
主面を有する半導体基板、(b)前記ドレイン領域に
対して電気的に接続された共通ドレイン端子、(c)
前記ドレイン領域内に形成されて前記ユニツトセ
ルのそれぞれに対応したベース領域を構成すると
共に、各々が有限の横方向広がりを示しかつ前記
主面内に終端する外周を有する反対導電形の第１
の拡散領域群、(d)対応する前記第１の拡散領域の
内部に完全に包含されかつ対応する前記第１の拡
散領域より小さい横方向広がりおよび深さを有す
るように形成されて前記ユニツトセルのそれぞれ
に対応したソース領域を構成すると共に、各々が
前記主面内に終端しかつ対応する前記第１の拡散
領域の前記外周の内側に離隔して位置する外周を
有していて、前記主面内において対応する前記第
１の拡散領域が対応する前記ソース領域と前記ド
レイン領域との間に前記反対導電形の帯状部とし
て存在するようにする前記一導電形の第２の拡散
領域群、(e)前記第２の拡散領域群に対して電気的
に接続された共通ソース端子、(f)少なくとも前記
第１の拡散領域群の前記帯状部を覆うように前記
主面上に配置されたゲート絶縁層、(g)少なくとも
前記第１の拡散領域群の前記帯状部を横方向に覆
うように、前記ゲート絶縁層上に配置された導電
性の共通ゲート電極、(h)前記共通ゲート電極に対
して電気的に接続されたゲート端子、並びに(i)前
記主面の下方に形成された、各々の前記ユニツト
セルの前記第１の拡散領域と前記第２の拡散領域
との間のオーム短絡部を有し、 前記共通ソース端子が前記第２の拡散領域を覆
うように設置された金属電極から成り、かつ前記
オーム短絡部の各々が前記共通ソース端子の金属
電極から対応する前記ユニツトセルの前記第２の
拡散領域を貫通して部分的に前記第１の拡散領域
内まで伸びる少なくとも１つのマイクロアロイ・
スパイクから成ることを特徴とする二重拡散形電
力用MOS−FET。 ４ 前記共通ソース端子の金属電極がアルミニウ
ムから成る特許請求の範囲第３項記載の二重拡散
形電力用MOS−FET。 ５ (A)一導電形のドレイン領域を含みかつ主面を
有するシリコン半導体ウエーハ基板を用意し、(B)
前記主面上に第１の絶縁層、導電性のゲート電極
層、第２の絶縁層および第３の絶縁層を相次いで
形成し、(C)最終的に少なくとも１つのベース領域
および少なくとも１つのソース領域を限定するた
めの窓を持つた第１のマスクを前記第３の絶縁層
上に設置し、(D)少なくとも前記第３の絶縁層、前
記第２の絶縁層および前記ゲート電極層に相次い
でエツチングを施して前記第１のマスクの前記窓
により限定された区域内に開口を形成すると共に
前記ゲート電極層にはアンダーカツトを施し、(E)
前記第１のマスクを除去し、(F)前記第１のマスク
によつて限定された前記開口を通して、反対導電
形の領域を形成するのに適した不純物を前記ドレ
イン領域内に導入することにより、前記第１のマ
スクによつて限定された前記開口の寸法に部分的
に依存する横方向広がりを有するベース領域を構
成する前記反対導電形の第１の領域を形成し、(G)
やはり前記第１のマスクによつて限定された前記
開口を通して、前記一導電形の領域を形成するの
に適した不純物を前記ベース領域内に導入するこ
とにより、前記ベース領域の内部に完全に包含さ
れるソース領域を構成し、そのため前記主面内に
おいて前記第１の領域が前記ソース領域と前記ド
レイン領域との間に前記反対導電形の帯状部とし
て存在するように前記一導電形の第２の領域を形
成し、(H)少なくとも前記ゲート電極層を貫通する
開口の側壁上に二酸化シリコン層を生成させ、(I)
前記ゲート電極層を貫通する開口の側壁上の前記
二酸化シリコン層を除去することなく、前記第１
のマスクによつて限定された前記第３の絶縁層の
開口内にある区域内において前記ソース領域の表
面上の絶縁層を平行ビームによつて除去し、(J)前
記ウエーハの前記ソース領域の位置とは異なる部
分上に少なくとも１つのゲート接触区域を限定す
るための窓を持つた第２のマスクを設置し、(K)前
記第３の絶縁層および前記第２の絶縁層に相次い
でエツチングを施すことにより、前記第２のマス
クの前記窓によつて限定された区域内に前記ゲー
ト電極層にまで達する開口を形成し、(L)前記第２
のマスクを除去し、(M)前記ウエーハ上に電極金属
を設置し、次いで第３のマスクを用いてパターン
形成を施すことによりソース端子およびゲート端
子を形成し、次いで(N)前記ウエーハを加熱するこ
とにより、前記ソース端子から前記第２の領域を
貫通して部分的に前記第１の領域内まで伸びる少
なくとも１つのマスクロアロイ・スパイクを生成
させて前記第１の領域と前記第２の領域との間に
オーム短絡部を形成する諸工程から成ることを特
徴とする二重拡散形電力用MOS−FETの製造方
法。 ６ 前記第３の絶縁層、前記第２の絶縁層および
前記ゲート電極層に相次いでエツチングを施す前
記工程に続いて前記第１の絶縁層にエツチングが
施される特許請求の範囲第５項記載の方法。 ７ 前記ベース領域内に不純物を導入して第２の
領域を形成する前記工程に続いて前記ソース領域
の表面上に二酸化シリコン層が生成される特許請
求の範囲第６項記載の方法。 ８ 前記第１の絶縁層が単一の二酸化シリコン層
から成る特許請求の範囲第５項記載の方法。 ９ 前記第２の絶縁層が単一の二酸化シリコン層
から成る特許請求の範囲第５または８項記載の方
法。 １０ 前記第３の絶縁層が単一の窒化シリコン層
から成る特許請求の範囲第５または８項記載の方
法。 １１ 平行ビームによつて絶縁層を除去する前記
工程が平行ビームを用いた反応性イオンエツチン
グによつて前記絶縁層を除去することから成る特
許請求の範囲第５項記載の方法。 １２ 前記ドレイン領域内に不純物を導入して第
１の領域を形成する前記工程および前記ベース領
域内に不純物を導入して第２の領域を形成する前
記工程がそれぞれの不純物を拡散させることから
成る特許請求の範囲第５項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US33697282A | 1982-01-04 | 1982-01-04 | |
| US336,972 | 1982-01-04 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4321066A Division JPH05251709A (ja) | 1982-01-04 | 1992-12-01 | ソース・ベース間短絡部を有する電力用ｍｏｓ−ｆｅｔおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58138076A JPS58138076A (ja) | 1983-08-16 |
| JPH0532911B2 true JPH0532911B2 (ja) | 1993-05-18 |
Family
ID=23318531
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58000020A Granted JPS58138076A (ja) | 1982-01-04 | 1983-01-04 | ソ−ス・ベ−ス間短絡部を有する電力用ｍｏｓ−ｆｅｔおよびその製造方法 |
| JP4321066A Pending JPH05251709A (ja) | 1982-01-04 | 1992-12-01 | ソース・ベース間短絡部を有する電力用ｍｏｓ−ｆｅｔおよびその製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4321066A Pending JPH05251709A (ja) | 1982-01-04 | 1992-12-01 | ソース・ベース間短絡部を有する電力用ｍｏｓ−ｆｅｔおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (2) | JPS58138076A (ja) |
| CA (1) | CA1197023A (ja) |
| DE (1) | DE3240162C2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3240162C2 (de) * | 1982-01-04 | 1996-08-01 | Gen Electric | Verfahren zum Herstellen eines doppelt-diffundierten Leistungs-MOSFET mit Source-Basis-Kurzschluß |
| CA1216968A (en) * | 1983-09-06 | 1987-01-20 | Victor A.K. Temple | Insulated-gate semiconductor device with improved base-to-source electrode short and method of fabricating said short |
| FR2570880A1 (fr) * | 1984-09-27 | 1986-03-28 | Rca Corp | Procede de fabrication d'un transistor a effet de champ a grille isolee et transistor ainsi obtenu |
| JPS6184864A (ja) * | 1984-09-28 | 1986-04-30 | ゼネラル・エレクトリツク・カンパニイ | ベース・ソース電極短絡部を持つ絶縁ゲート半導体素子 |
| EP0229362B1 (en) * | 1986-01-10 | 1993-03-17 | General Electric Company | Semiconductor device and method of fabrication |
| IT1204243B (it) * | 1986-03-06 | 1989-03-01 | Sgs Microelettronica Spa | Procedimento autoallineato per la fabbricazione di celle dmos di piccole dimensioni e dispositivi mos ottenuti mediante detto procedimento |
| DE3719597A1 (de) * | 1986-07-01 | 1988-01-14 | Gen Electric | Metalloxid-halbleiter-vorrichtungen mit schwellenwert-stabilitaet und weniger kurzschluessen zwischen tor- und quellenelektroden |
| JPS6344773A (ja) * | 1986-08-12 | 1988-02-25 | Matsushita Electronics Corp | 縦形ｍｏｓトランジスタの製造方法 |
| JPS6439775A (en) * | 1987-08-06 | 1989-02-10 | Fuji Electric Co Ltd | Formation of electrode film of semiconductor device |
| JPH01235277A (ja) * | 1988-03-15 | 1989-09-20 | Nec Corp | 縦型電界効果トランジスタ |
| JP2726481B2 (ja) * | 1989-03-10 | 1998-03-11 | 株式会社東芝 | Ｍｏｓ型半導体装置の製造方法 |
| DE19600780B4 (de) * | 1996-01-11 | 2006-04-13 | Micronas Gmbh | Verfahren zum Kontaktieren von Bereichen mit verschiedener Dotierung in einem Halbleiterbauelement und Halbleiterbauelement |
| US6104060A (en) * | 1996-02-20 | 2000-08-15 | Megamos Corporation | Cost savings for manufacturing planar MOSFET devices achieved by implementing an improved device structure and fabrication process eliminating passivation layer and/or field plate |
| DE10007415C2 (de) * | 2000-02-18 | 2002-01-24 | Infineon Technologies Ag | Halbleiterbauelement |
| JP4970660B2 (ja) * | 2001-04-17 | 2012-07-11 | ローム株式会社 | 半導体装置およびその製法 |
| JP4909465B2 (ja) * | 2001-03-28 | 2012-04-04 | ローム株式会社 | 半導体装置およびその製法 |
| JP4854868B2 (ja) * | 2001-06-14 | 2012-01-18 | ローム株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4219835A (en) * | 1978-02-17 | 1980-08-26 | Siliconix, Inc. | VMOS Mesa structure and manufacturing process |
| DE3016749A1 (de) * | 1980-04-30 | 1981-11-05 | Siemens AG, 1000 Berlin und 8000 München | Kontakt fuer mis-halbleiterbauelement und verfahren zu seiner herstellung |
| JPS6211017Y2 (ja) * | 1981-01-09 | 1987-03-16 | ||
| DE3240162C2 (de) * | 1982-01-04 | 1996-08-01 | Gen Electric | Verfahren zum Herstellen eines doppelt-diffundierten Leistungs-MOSFET mit Source-Basis-Kurzschluß |
-
1982
- 1982-10-29 DE DE3240162A patent/DE3240162C2/de not_active Expired - Lifetime
- 1982-12-22 CA CA000418340A patent/CA1197023A/en not_active Expired
-
1983
- 1983-01-04 JP JP58000020A patent/JPS58138076A/ja active Granted
-
1992
- 1992-12-01 JP JP4321066A patent/JPH05251709A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58138076A (ja) | 1983-08-16 |
| JPH05251709A (ja) | 1993-09-28 |
| DE3240162C2 (de) | 1996-08-01 |
| CA1197023A (en) | 1985-11-19 |
| DE3240162A1 (de) | 1983-07-14 |
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