JP2726481B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JP2726481B2 JP2726481B2 JP1059305A JP5930589A JP2726481B2 JP 2726481 B2 JP2726481 B2 JP 2726481B2 JP 1059305 A JP1059305 A JP 1059305A JP 5930589 A JP5930589 A JP 5930589A JP 2726481 B2 JP2726481 B2 JP 2726481B2
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- Japan
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- transition metal
- gate electrode
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はライフタイムの制御工程を含むMOS型半導
体装置の製造方法に関する。
体装置の製造方法に関する。
（従来の技術） 高耐圧化、オン抵抗低減化が図られたMOS型半導体装
置として、二重拡散型絶縁ゲート電界効果トランジスタ
（以下、Ｄ−MOS FETと称する）が知られている。一般
にこのＤ−MOS FETではスイッチング速度の高速化を図
るため、チャネルベース領域にライフタイム・キラーと
しての遷移金属を導入することが行われている。
置として、二重拡散型絶縁ゲート電界効果トランジスタ
（以下、Ｄ−MOS FETと称する）が知られている。一般
にこのＤ−MOS FETではスイッチング速度の高速化を図
るため、チャネルベース領域にライフタイム・キラーと
しての遷移金属を導入することが行われている。
次に、DMOS FETの従来の制御方法を第２図の断面図
により説明する。まず、N+型のシリコン基板１上にＮ型
のエピタキシャル層２を形成し、さらに周知の方法によ
り、このエピタキシャル層２上にゲート酸化膜３及び多
結晶シリコンからなるゲート電極４を形成する。そし
て、エピタキシャル層２内にＰ型のチャネルベース領域
５を、さらにこのチャネルベース領域５内にＮ型のソー
ス領域６を形成する。この後、全面にCVD（化学気相成
長）膜７を堆積した後、上記チャネルベース領域５及び
ソース領域６が露出するようにこのCVD膜７の一部を選
択的に除去する。続いて、ライフタイムを制御するため
に全面に例えばPtからなる遷移金属層10を真空蒸着法に
より堆積形成し、熱処理を行って遷移金属をチャネルベ
ース領域５に導入する。その後、図示しないが、上記遷
移金属層10を全面除去し、電極材料である金属、例えば
アルミニウムを全面に堆積し、さらにこれをパターニン
グしてソース電極及びゲート電極を形成する。また、裏
面である高濃度の基板１の露出面にも電極材料である金
属を堆積してドレイン電極を形成する。
により説明する。まず、N+型のシリコン基板１上にＮ型
のエピタキシャル層２を形成し、さらに周知の方法によ
り、このエピタキシャル層２上にゲート酸化膜３及び多
結晶シリコンからなるゲート電極４を形成する。そし
て、エピタキシャル層２内にＰ型のチャネルベース領域
５を、さらにこのチャネルベース領域５内にＮ型のソー
ス領域６を形成する。この後、全面にCVD（化学気相成
長）膜７を堆積した後、上記チャネルベース領域５及び
ソース領域６が露出するようにこのCVD膜７の一部を選
択的に除去する。続いて、ライフタイムを制御するため
に全面に例えばPtからなる遷移金属層10を真空蒸着法に
より堆積形成し、熱処理を行って遷移金属をチャネルベ
ース領域５に導入する。その後、図示しないが、上記遷
移金属層10を全面除去し、電極材料である金属、例えば
アルミニウムを全面に堆積し、さらにこれをパターニン
グしてソース電極及びゲート電極を形成する。また、裏
面である高濃度の基板１の露出面にも電極材料である金
属を堆積してドレイン電極を形成する。
このような方法で製造されたＤ−MOS FETでは、チャ
ネルベース領域５に導入された遷移金属がライフタイム
・キラーとして作用し、高速スイッチング動作が達成さ
れる。
ネルベース領域５に導入された遷移金属がライフタイム
・キラーとして作用し、高速スイッチング動作が達成さ
れる。
ところで、ライフタイム制御用の遷移金属層10を形成
する場合、上記従来の方法ではチャネルベース領域５及
びソース領域６の表面上に堆積するようにしている。す
ると堆積時に発生した二次電子によりゲート電極４が帯
電し、ゲート電極４とソース領域６との間に高電界が発
生する。この結果、その間のゲート酸化膜３が静電破壊
を引き起こしてゲート・ソース間が短絡した状態になっ
てしまう。これが原因で、製造歩留りの悪化を招いてい
る。
する場合、上記従来の方法ではチャネルベース領域５及
びソース領域６の表面上に堆積するようにしている。す
ると堆積時に発生した二次電子によりゲート電極４が帯
電し、ゲート電極４とソース領域６との間に高電界が発
生する。この結果、その間のゲート酸化膜３が静電破壊
を引き起こしてゲート・ソース間が短絡した状態になっ
てしまう。これが原因で、製造歩留りの悪化を招いてい
る。
（発明が解決しようとする課題） このように従来の方法では、ライフタイム制御用の遷
移金属層を堆積する際にゲート電極をフローティング状
態にして行っているため、堆積時に発生する二次電子の
影響により、ゲート・ソース間が短絡し、製造歩留りが
悪化するという欠点がある。
移金属層を堆積する際にゲート電極をフローティング状
態にして行っているため、堆積時に発生する二次電子の
影響により、ゲート・ソース間が短絡し、製造歩留りが
悪化するという欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、ライフタイム制御用の遷移金属層
を堆積する際にゲート・ソース間の短絡事故の発生が防
止でき、もって、製造歩留りが高いMOS型半導体装置の
製造方法を提供することにある。
であり、その目的は、ライフタイム制御用の遷移金属層
を堆積する際にゲート・ソース間の短絡事故の発生が防
止でき、もって、製造歩留りが高いMOS型半導体装置の
製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明のMOS型半導体装置の製造方法は、第１導電
型の半導体基板上にゲート絶縁膜を介してゲート電極を
形成する工程と、上記基板主表面内に第２導電型のチャ
ネルベース領域を選択的に形成する工程と、全主表面に
絶縁性の保護膜を堆積する工程と、上記保護膜に少なく
とも上記チャネルベース領域が露出するような第１の開
口部並びに上記ゲート電極の一部が露出するような第２
の開口部とを形成する工程と、上記第１、第２の開口部
を含んで全主表面に真空蒸着法により遷移金属層を、上
記チャネルベース領域とゲート電極を同電位に保ちつつ
堆積する工程と、熱処理を行うことにより上記遷移金属
層から少なくとも上記チャネルベース領域内に遷移金属
を導入する工程とを具備したことを特徴とする。
型の半導体基板上にゲート絶縁膜を介してゲート電極を
形成する工程と、上記基板主表面内に第２導電型のチャ
ネルベース領域を選択的に形成する工程と、全主表面に
絶縁性の保護膜を堆積する工程と、上記保護膜に少なく
とも上記チャネルベース領域が露出するような第１の開
口部並びに上記ゲート電極の一部が露出するような第２
の開口部とを形成する工程と、上記第１、第２の開口部
を含んで全主表面に真空蒸着法により遷移金属層を、上
記チャネルベース領域とゲート電極を同電位に保ちつつ
堆積する工程と、熱処理を行うことにより上記遷移金属
層から少なくとも上記チャネルベース領域内に遷移金属
を導入する工程とを具備したことを特徴とする。
（作用） この発明の製造方法では、絶縁性の保護膜に第１の開
口部と第２の開口部を形成することにより、その後の真
空蒸着法による遷移金属層の堆積形成時には、チャネル
ベース領域と、ゲート電極とが同電位に保たれ、二次電
子による影響が回避される。
口部と第２の開口部を形成することにより、その後の真
空蒸着法による遷移金属層の堆積形成時には、チャネル
ベース領域と、ゲート電極とが同電位に保たれ、二次電
子による影響が回避される。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図（ａ）ないし（ｄ）はこの発明をＤ−MOS FET
の製造方法に実施した場合の製造工程を順次示す断面図
である。まず、第１図（ａ）に示すように、N+型のシリ
コン基板１上にＮ型のエピタキシャル層２を形成した
後、周知の方法により、ゲート酸化膜３上に多結晶シリ
コンからなるゲート電極４、Ｐ型のチャネベース領域
５、Ｎ型のソース領域６及び表面保護膜７をそれぞれ形
成する。すなわち、熱酸化法によってエピタキシャル層
２上に熱酸化膜を形成した後、多結晶シリコン層を堆積
し、この熱酸化膜と多結晶シリコン層とを同時にパター
ニングしてゲート酸化膜３とゲート電極４を形成する。
次にゲート電極４をマスクにエピタキシャル層２内にＰ
型不純物を拡散させてチャネルベース領域５を形成し、
さらに適当なマスクを新たに形成し、これを用いてチャ
ネルベース領域５内にＮ型不純物を拡散させてソース領
域６を形成する。続いてCVD法（化学気相成長法）によ
り全面にシリコン酸化膜を堆積して表面保護膜７を形成
し、続いてこれを選択的に除去することにより、チャネ
ルベース領域５の一部並びにソース領域６の一部が露出
するような形状の開口部８とゲート電極４の一部が露出
するような形状の開口部９を形成する。
の製造方法に実施した場合の製造工程を順次示す断面図
である。まず、第１図（ａ）に示すように、N+型のシリ
コン基板１上にＮ型のエピタキシャル層２を形成した
後、周知の方法により、ゲート酸化膜３上に多結晶シリ
コンからなるゲート電極４、Ｐ型のチャネベース領域
５、Ｎ型のソース領域６及び表面保護膜７をそれぞれ形
成する。すなわち、熱酸化法によってエピタキシャル層
２上に熱酸化膜を形成した後、多結晶シリコン層を堆積
し、この熱酸化膜と多結晶シリコン層とを同時にパター
ニングしてゲート酸化膜３とゲート電極４を形成する。
次にゲート電極４をマスクにエピタキシャル層２内にＰ
型不純物を拡散させてチャネルベース領域５を形成し、
さらに適当なマスクを新たに形成し、これを用いてチャ
ネルベース領域５内にＮ型不純物を拡散させてソース領
域６を形成する。続いてCVD法（化学気相成長法）によ
り全面にシリコン酸化膜を堆積して表面保護膜７を形成
し、続いてこれを選択的に除去することにより、チャネ
ルベース領域５の一部並びにソース領域６の一部が露出
するような形状の開口部８とゲート電極４の一部が露出
するような形状の開口部９を形成する。
次に、第１図（ｂ）に示すように、全面にPtやAu等の
遷移金属を真空蒸着法により堆積して遷移金属層10を形
成する。この工程の際に二次電子が放出されるが、堆積
される遷移金属層10によってゲート電極４とソース領域
６とが同電位に保たれているので、従来のようなゲート
電極４の帯電現象がなくなり、ゲート電極４とソース領
域６との間のゲート酸化膜３の静電破壊は起こらない。
その後860℃で60分程の加熱処理を行い、遷移金属層10
からチャネルベース領域５に対してライフタイム・キラ
ーとしての遷移金属原子を導入することにより、ライフ
タイム制御を行う。
遷移金属を真空蒸着法により堆積して遷移金属層10を形
成する。この工程の際に二次電子が放出されるが、堆積
される遷移金属層10によってゲート電極４とソース領域
６とが同電位に保たれているので、従来のようなゲート
電極４の帯電現象がなくなり、ゲート電極４とソース領
域６との間のゲート酸化膜３の静電破壊は起こらない。
その後860℃で60分程の加熱処理を行い、遷移金属層10
からチャネルベース領域５に対してライフタイム・キラ
ーとしての遷移金属原子を導入することにより、ライフ
タイム制御を行う。
次に、王水を用いて上記遷移金属層10を全面除去した
後、第１図（ｃ）に示すように、真空蒸着法によって電
極材料である金属、例えばアルミニウムからなる金属層
11を一様の厚みに堆積する。
後、第１図（ｃ）に示すように、真空蒸着法によって電
極材料である金属、例えばアルミニウムからなる金属層
11を一様の厚みに堆積する。
続いて、周知の写真蝕刻法により上記金属層11をパタ
ーニングし、第１図（ｄ）に示すようにソース電極12と
ゲート電極13とを形成する。その後、裏面である高濃度
の基板１の露出面にも電極材料である金属を堆積してド
レイン電極を形成することにより完成する。
ーニングし、第１図（ｄ）に示すようにソース電極12と
ゲート電極13とを形成する。その後、裏面である高濃度
の基板１の露出面にも電極材料である金属を堆積してド
レイン電極を形成することにより完成する。
この実施例の方法によれば、遷移金属層10を形成する
工程の際に、堆積される遷移金属層10によってゲート電
極４とソース領域６とが同電位に保たれる。このため、
従来のようなゲート電極４の帯電現象がなくなり、ゲー
ト電極４とソース領域６との間のゲート酸化膜３の静電
破壊は起こらず、ゲート・ソース間の短絡事故発生が防
止できる。
工程の際に、堆積される遷移金属層10によってゲート電
極４とソース領域６とが同電位に保たれる。このため、
従来のようなゲート電極４の帯電現象がなくなり、ゲー
ト電極４とソース領域６との間のゲート酸化膜３の静電
破壊は起こらず、ゲート・ソース間の短絡事故発生が防
止できる。
［発明の効果］ 以上説明したようにこの発明によれば、ライフタイム
制御用の遷移金属を堆積する際に、ゲート・ソース間の
短絡事故の発生が防止でき、もって、製造歩留りが高い
MOS型半導体装置の製造方法を提供することができる。
制御用の遷移金属を堆積する際に、ゲート・ソース間の
短絡事故の発生が防止でき、もって、製造歩留りが高い
MOS型半導体装置の製造方法を提供することができる。
第１図（ａ）ないし（ｄ）はこの発明の一実施例方法の
主要な工程を示す断面図、第２図は従来方法を説明する
ための断面図である。 １……N+型シリコン基板、２……Ｎ型エピタキシャル
層、３……ゲート酸化膜、４……ゲート電極、５……チ
ャネルベース、６……ソース領域、７……CVD膜、8,9…
…開口部、10……遷移金属層、11……金属層、12……ソ
ース電極、13……ゲート電極。
主要な工程を示す断面図、第２図は従来方法を説明する
ための断面図である。 １……N+型シリコン基板、２……Ｎ型エピタキシャル
層、３……ゲート酸化膜、４……ゲート電極、５……チ
ャネルベース、６……ソース領域、７……CVD膜、8,9…
…開口部、10……遷移金属層、11……金属層、12……ソ
ース電極、13……ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−138076（ＪＰ，Ａ) 特開 昭61−290768（ＪＰ，Ａ) 特開 昭58−39065（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１導電型の半導体基板上にゲート絶縁膜
を介してゲート電極を形成する工程と、 上記基板主表面内に第２導電型のチャネルベース領域を
選択的に形成する工程と、 全主表面に絶縁性の保護膜を堆積する工程と、 上記保護膜に少なくとも上記チャネルベース領域が露出
するような第１の開口部並びに上記ゲート電極の一部が
露出するような第２の開口部とを形成する工程と、 上記第１、第２の開口部を含んで全主表面に真空蒸着法
により遷移金属層を、上記チャネルベース領域とゲート
電極を同電位に保ちつつ堆積する工程と、 熱処理を行うことにより上記遷移金属層から少なくとも
上記チャネルベース領域内に遷移金属を導入する工程と を具備したことを特徴とするMOS型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059305A JP2726481B2 (ja) | 1989-03-10 | 1989-03-10 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059305A JP2726481B2 (ja) | 1989-03-10 | 1989-03-10 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02238635A JPH02238635A (ja) | 1990-09-20 |
| JP2726481B2 true JP2726481B2 (ja) | 1998-03-11 |
Family
ID=13109529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059305A Expired - Fee Related JP2726481B2 (ja) | 1989-03-10 | 1989-03-10 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2726481B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU7937198A (en) * | 1997-07-03 | 1999-01-25 | Hamamatsu Photonics K.K. | Discharge tube and method of calibrating laser wavelength by using the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3240162C2 (de) * | 1982-01-04 | 1996-08-01 | Gen Electric | Verfahren zum Herstellen eines doppelt-diffundierten Leistungs-MOSFET mit Source-Basis-Kurzschluß |
| JPS61290768A (ja) * | 1985-06-19 | 1986-12-20 | Tdk Corp | 縦形半導体装置およびその製造方法 |
-
1989
- 1989-03-10 JP JP1059305A patent/JP2726481B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02238635A (ja) | 1990-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |