JPH0465132A - 二重拡散型ｍｏｓ ｆｅｔの製造方法 - Google Patents
二重拡散型ｍｏｓ ｆｅｔの製造方法Info
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- JPH0465132A JPH0465132A JP2176344A JP17634490A JPH0465132A JP H0465132 A JPH0465132 A JP H0465132A JP 2176344 A JP2176344 A JP 2176344A JP 17634490 A JP17634490 A JP 17634490A JP H0465132 A JPH0465132 A JP H0465132A
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- 238000009792 diffusion process Methods 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000000034 method Methods 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 229920005591 polysilicon Polymers 0.000 claims abstract description 25
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000000206 photolithography Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、大電流高電圧用で知られる二重拡散型ＭＯ
Ｓ ＦＥＴの製造方法に関するものである。
Ｓ ＦＥＴの製造方法に関するものである。
（従来の技術）
半導体装置はその用途に応じた適正な特性が要求され、
例えば、プラズマデイスプレィやエレクトロルミネッセ
ンスデイスプレィ用ドライバＩＣ等であれば、耐圧に優
れるトランジスタが必要となる。
例えば、プラズマデイスプレィやエレクトロルミネッセ
ンスデイスプレィ用ドライバＩＣ等であれば、耐圧に優
れるトランジスタが必要となる。
このような高耐圧トランジスタの一つとして、二重拡散
型ＭＯ５ＦＥＴが知られている。この二重拡散型ＭＯ５
ＦＥＴの製造方法としては、例えば、以下に説明するよ
うな方法がある。
型ＭＯ５ＦＥＴが知られている。この二重拡散型ＭＯ５
ＦＥＴの製造方法としては、例えば、以下に説明するよ
うな方法がある。
第２図（Ａ）ないし第２図（Ｆ）は、例えば文献（ソリ
ッド・ステート・テクノロージ ５ｏｌｉｄ ｓｔａｔ
ｅｔｅｃｈｎｏｌｏｇｙ、 １９８６．１． Ｐ ４
４に開示されている二重拡散型？ＩＯ５ＦＥＴ装置の従
来の製造方法の説明に供する工程図であり、主な工程に
おける装置の１セル部分の様子を断面図をもって示した
工程図である。
ッド・ステート・テクノロージ ５ｏｌｉｄ ｓｔａｔ
ｅｔｅｃｈｎｏｌｏｇｙ、 １９８６．１． Ｐ ４
４に開示されている二重拡散型？ＩＯ５ＦＥＴ装置の従
来の製造方法の説明に供する工程図であり、主な工程に
おける装置の１セル部分の様子を断面図をもって示した
工程図である。
この従来の製造方法によれば、第２図（Ａ）に示すよう
に、比抵抗０．００４Ω・１程度のＮ型半導体基板１１
上にＬＰＥ法等の好適な結晶成長技術により、比抵抗１
〜３Ω・１程度のＮ型シリコンエピタキシャル１Ｊ１３
が形成される。
に、比抵抗０．００４Ω・１程度のＮ型半導体基板１１
上にＬＰＥ法等の好適な結晶成長技術により、比抵抗１
〜３Ω・１程度のＮ型シリコンエピタキシャル１Ｊ１３
が形成される。
次に、公知のホトリソグラフィ法およびイオン注入法に
より、Ｎ型エピタキシャル層１３の所定領域に表面不純
物濃度が１０１９ｉｏｎｓ／ｃｆｆｌで拡散層深さが１
／ｆｆｉ程度のＰ゛゛散層１５が形成される。
より、Ｎ型エピタキシャル層１３の所定領域に表面不純
物濃度が１０１９ｉｏｎｓ／ｃｆｆｌで拡散層深さが１
／ｆｆｉ程度のＰ゛゛散層１５が形成される。
次に、Ｐ゛゛散層１５を有するＮ型エピタキシャル層１
３上に膜厚が５００人程層上ゲート酸化膜が熱処理によ
り、さらに膜厚が３０００人程度０Ｎ型ポリシリコン膜
がＣＶＤ （化学気相成長）法により、この順にそれぞ
れ形成される（図示せず）。
３上に膜厚が５００人程層上ゲート酸化膜が熱処理によ
り、さらに膜厚が３０００人程度０Ｎ型ポリシリコン膜
がＣＶＤ （化学気相成長）法により、この順にそれぞ
れ形成される（図示せず）。
次いで、これらのポリシリコン膜およびゲート酸化膜が
公知のホトリソグラフィ技術により加工され、第２図（
Ｂ）に示すように、ゲートポリシリコンパターン１９お
よびゲート酸化膜パターン１７がそれぞれ形成される。
公知のホトリソグラフィ技術により加工され、第２図（
Ｂ）に示すように、ゲートポリシリコンパターン１９お
よびゲート酸化膜パターン１７がそれぞれ形成される。
次に、ゲートポリシリコンパターン１９をマスクとして
、ポロン等のＰ型不純物がＮ型エピタキシャル層１３に
注入され、このＮ型エピタキシャル層１３中に表面不純
物濃度が１０”１ｏｎｓ ／ ｃｊで拡散深さが２ｎ程
度のＰ型拡散層２１が第２図（ｃ）に示すように形成さ
れる。
、ポロン等のＰ型不純物がＮ型エピタキシャル層１３に
注入され、このＮ型エピタキシャル層１３中に表面不純
物濃度が１０”１ｏｎｓ ／ ｃｊで拡散深さが２ｎ程
度のＰ型拡散層２１が第２図（ｃ）に示すように形成さ
れる。
またこのＰ型拡散層２１が形成されるときに、Ｐ゛゛散
層１５の不純物がこのＮ型エピタキシャル層１３中に拡
散され、拡散深さが３μ程度のＰ゛型型数散層１５ａ形
成される。
層１５の不純物がこのＮ型エピタキシャル層１３中に拡
散され、拡散深さが３μ程度のＰ゛型型数散層１５ａ形
成される。
次に、公知のホトリソグラフィ技術により、Ｐ型拡散層
２１上の所定部分に、第２図（Ｄ）に示すように、レジ
ストパターン２３が形成され、その後、ゲートポリシリ
コンパターン１９とレジストパターン２３をマスクとし
てＰ型拡散層２１に対して、砒素等のＮ型不純物がイオ
ン打込み等の従来公知の方法により打ち込まれ、表面不
純物濃度が１０”１ｏｎｓ／ｃｆｆｌで、拡散深さが０
．５ ｎ程度（ＤＮ゛型拡散拡散層２５−ス領域）が形
成される。
２１上の所定部分に、第２図（Ｄ）に示すように、レジ
ストパターン２３が形成され、その後、ゲートポリシリ
コンパターン１９とレジストパターン２３をマスクとし
てＰ型拡散層２１に対して、砒素等のＮ型不純物がイオ
ン打込み等の従来公知の方法により打ち込まれ、表面不
純物濃度が１０”１ｏｎｓ／ｃｆｆｌで、拡散深さが０
．５ ｎ程度（ＤＮ゛型拡散拡散層２５−ス領域）が形
成される。
次に、第２図（Ｅ）に示すように、レジスト２３を除去
し、その後、試料上にＣＶＤ法により、厚さが６０００
人程度０酸化膜２７が堆積され、次いで、公知のホトリ
ソグラフィ技術およびエツチング技術により、この酸化
膜２７にコンタクトホール２９が形成される。
し、その後、試料上にＣＶＤ法により、厚さが６０００
人程度０酸化膜２７が堆積され、次いで、公知のホトリ
ソグラフィ技術およびエツチング技術により、この酸化
膜２７にコンタクトホール２９が形成される。
次に、第２図（Ｆ）に示すように、厚さが１μ程度のＡ
Ｉ等の配線金属３１が試料上に被着され、この配線金属
３１がコンタクトホール２９を通してＰ゛型型数散層１
５ａＮ゛゛拡散７１２５にそれぞれ接続される。
Ｉ等の配線金属３１が試料上に被着され、この配線金属
３１がコンタクトホール２９を通してＰ゛型型数散層１
５ａＮ゛゛拡散７１２５にそれぞれ接続される。
以上の工程により、二重拡散型ＭＯ５ＦＥＴ装置が形成
される。この二重拡散型ＭＯ５ＦＥＴ装置においては、
Ｎ型半導体基板】１側がドレイン領域になり、電流は第
２図（Ｆ）にＰで示す経路をほぼ流れる。
される。この二重拡散型ＭＯ５ＦＥＴ装置においては、
Ｎ型半導体基板】１側がドレイン領域になり、電流は第
２図（Ｆ）にＰで示す経路をほぼ流れる。
（発明が解決しようとする諜Ｂ）
しかしながら、以上述べた従来の製造方法では、第２図
（Ｅ）で説明したコンタクトホール２９を形成するとき
に、新たにレジストパターン２３を形成する必要があっ
た。
（Ｅ）で説明したコンタクトホール２９を形成するとき
に、新たにレジストパターン２３を形成する必要があっ
た。
したがって、このレジストパターン２３の形成のために
、ゲートポリシリコンパターン１９に対し、それぞれマ
スク合わせが必要になる。このため、ゲートポリシリコ
ンパターン１９のＮ型エピタキシャル層１３を露出する
幅Ｗ（第２図（Ｂ）参照）はマスク合わせ余裕を見込ん
だ寸法にしなければならず、装置の小型化の大きな妨げ
になるという問題点があった。
、ゲートポリシリコンパターン１９に対し、それぞれマ
スク合わせが必要になる。このため、ゲートポリシリコ
ンパターン１９のＮ型エピタキシャル層１３を露出する
幅Ｗ（第２図（Ｂ）参照）はマスク合わせ余裕を見込ん
だ寸法にしなければならず、装置の小型化の大きな妨げ
になるという問題点があった。
例えば、１回のマスク合わせに必要な合わせ余裕を２Ｉ
ｒｍとすると、ゲートポリシリコンパターン１９におい
ては、一つの開口部（第２図（Ｂ）にＷで示す）毎に４
７ＩＮ以上の合わせ余裕がａ・要となる。
ｒｍとすると、ゲートポリシリコンパターン１９におい
ては、一つの開口部（第２図（Ｂ）にＷで示す）毎に４
７ＩＮ以上の合わせ余裕がａ・要となる。
例えば、５０ｘ５００〜１００．ｘ１００個程度０開口
部を有するゲートポリシリコンパターンを用いている二
重拡散型ＭＯ３ＦＥＴ装置を考えた場合、合わせ余裕の
ために、４０００〜１６００００μｍの面積の増大を招
いてしまう。
部を有するゲートポリシリコンパターンを用いている二
重拡散型ＭＯ３ＦＥＴ装置を考えた場合、合わせ余裕の
ために、４０００〜１６００００μｍの面積の増大を招
いてしまう。
この発明は前記従来技術が持っている問題点のうち、Ｎ
゛型型数散層形成するときの新たにレジストパターンを
形成することによる素子面積の増大という問題点につい
て解決した二重拡散型ＭＯ３ＦＥＴの製造方法を提供す
るものである。
゛型型数散層形成するときの新たにレジストパターンを
形成することによる素子面積の増大という問題点につい
て解決した二重拡散型ＭＯ３ＦＥＴの製造方法を提供す
るものである。
（課題を解決するための手段）
この発明は前記問題点を解決するために、二重拡散型Ｍ
ＯＳＦＥＴの製造方法において、Ｎ９型拡散層を形成す
る際に斜めからイオンを打ち込むことによりゲートポリ
シリコンパターンとセルファラインで形成する工程を導
入したものである。
ＯＳＦＥＴの製造方法において、Ｎ９型拡散層を形成す
る際に斜めからイオンを打ち込むことによりゲートポリ
シリコンパターンとセルファラインで形成する工程を導
入したものである。
（作 用）
この発明によれば、二重拡散型−〇ｓ ＦＥＴの製造方
法において、以上のような工程を導入したので、ソース
領域のＮ゛型型数散層形成時にイオンを斜め方向から打
ち込むから、Ｎ゛型型数散層形成用マスクを要すること
なく、ゲートポリシリコンパターンとセルファラインで
Ｎ゛型型数散層形成できることになり、したがって、前
記問題点を除去できる。
法において、以上のような工程を導入したので、ソース
領域のＮ゛型型数散層形成時にイオンを斜め方向から打
ち込むから、Ｎ゛型型数散層形成用マスクを要すること
なく、ゲートポリシリコンパターンとセルファラインで
Ｎ゛型型数散層形成できることになり、したがって、前
記問題点を除去できる。
（実施例）
以下、この発明の二重拡散型ＭＯＳ ＦＥＴの製造方法
の実施例について図面に基づき説明する。第１図（Ａ）
ないし第１図（Ｅ）はその一実施例を説明するための工
程断面図である。
の実施例について図面に基づき説明する。第１図（Ａ）
ないし第１図（Ｅ）はその一実施例を説明するための工
程断面図である。
まず、第１図（Ａ）に示すように、第２図の従来例と同
様に、比抵抗０．００４Ω・１程度のＮ型半導体基板１
上に公知のエピタキシャル技術を用いて、比抵抗２Ω・
１．厚さ２０１１１程度のＮ型エピタキシャル層２を形
成する。
様に、比抵抗０．００４Ω・１程度のＮ型半導体基板１
上に公知のエピタキシャル技術を用いて、比抵抗２Ω・
１．厚さ２０１１１程度のＮ型エピタキシャル層２を形
成する。
次いで、公知のホトリソグラフィ技術およびイオン注入
技術により、所定領域に、表面不純物濃度が１０１″１
ｏｎｓ／ｃｄで、深さＩＢの第１のＰ型拡散層を形成す
る。
技術により、所定領域に、表面不純物濃度が１０１″１
ｏｎｓ／ｃｄで、深さＩＢの第１のＰ型拡散層を形成す
る。
次いで、膜厚５００人程層上ゲート酸化膜４を熱酸化法
によって、膜厚３０００人程度Ｏｘ型ポリシリコン膜５
をＣＶＤ法にて形成し、このＮ型ポリシリコン膜５およ
びゲート酸化膜４をホトリソグラフィおよび工、チング
技術により、図示のごとくに開口部を設ける。
によって、膜厚３０００人程度Ｏｘ型ポリシリコン膜５
をＣＶＤ法にて形成し、このＮ型ポリシリコン膜５およ
びゲート酸化膜４をホトリソグラフィおよび工、チング
技術により、図示のごとくに開口部を設ける。
次に、第１図（Ｂ）に示すように、Ｎ型ポリシリコン膜
５および開口部をマスクとして、ポロンを加速電圧４０
ＫｅＶ、ドーズ量Ｉ Ｘ １０目ｆａｎｓ ／ ｃｄの
条件でイオンの打込みを施して、１１００″Ｃで１００
分程度の熱処理を施し、第２のＰ型拡散層６を形成する
。
５および開口部をマスクとして、ポロンを加速電圧４０
ＫｅＶ、ドーズ量Ｉ Ｘ １０目ｆａｎｓ ／ ｃｄの
条件でイオンの打込みを施して、１１００″Ｃで１００
分程度の熱処理を施し、第２のＰ型拡散層６を形成する
。
次いで、第１図（ｃ）に示すように、砒素を加速電圧４
０ＫｅＶ、ドーズ量Ｉ Ｘ １０” １ｏｎｓ ／ ｃ
ｊの条件でイオン打込みを施す、このとき、イオン打込
みをＮ型半導体基板１の垂直方向から傾斜させることに
より、斜線部分ＡはＮ型ポリシリコン膜５によりマスク
され、Ｎ型拡散層７が形成される。
０ＫｅＶ、ドーズ量Ｉ Ｘ １０” １ｏｎｓ ／ ｃ
ｊの条件でイオン打込みを施す、このとき、イオン打込
みをＮ型半導体基板１の垂直方向から傾斜させることに
より、斜線部分ＡはＮ型ポリシリコン膜５によりマスク
され、Ｎ型拡散層７が形成される。
この垂直方向からの角度は開口部幅およびゲート酸化膜
４の膜厚、Ｎ型ポリシリコン膜５の膜厚によって異なる
が、この実施例では、開口部幅を３μとし、ゲート酸化
膜４の膜厚およびＮ型ポリシリコン膜５の膜厚を前述の
とおりで、７５°〜８０゛である。
４の膜厚、Ｎ型ポリシリコン膜５の膜厚によって異なる
が、この実施例では、開口部幅を３μとし、ゲート酸化
膜４の膜厚およびＮ型ポリシリコン膜５の膜厚を前述の
とおりで、７５°〜８０゛である。
次に、上記第１図（ｃ）の工程におけるイオン打込み時
に、ウェハを回転させることにより、セル状に形成され
ているＮ型ポリシリコン膜５の開口部の所定の領域すべ
てに第１図（Ｄ＞に示すように、Ｎ型拡散層７が形成さ
れる。
に、ウェハを回転させることにより、セル状に形成され
ているＮ型ポリシリコン膜５の開口部の所定の領域すべ
てに第１図（Ｄ＞に示すように、Ｎ型拡散層７が形成さ
れる。
次いで、第１図（Ｅ）に示すように、中間絶縁膜８を形
成した後、コンタクトホールを形成し、このコンタクト
ホールを通して配線金属９で第１のＰ型拡散層３とＮ型
拡散層７を電気的に接続するように、従来と同様の方法
でこの配線金属９を形成する。
成した後、コンタクトホールを形成し、このコンタクト
ホールを通して配線金属９で第１のＰ型拡散層３とＮ型
拡散層７を電気的に接続するように、従来と同様の方法
でこの配線金属９を形成する。
この場合、第１図（Ｅ）からも明らかなように、配線金
属９は第１のＰ型拡散層３とＮ型拡散層７とは電気的に
接続されているが、ゲート電極となるＮ型ポリシリコン
膜５とは、中間絶縁膜８により絶縁されている。
属９は第１のＰ型拡散層３とＮ型拡散層７とは電気的に
接続されているが、ゲート電極となるＮ型ポリシリコン
膜５とは、中間絶縁膜８により絶縁されている。
（発明の効果）
以上詳細に説明したように、この発明によれば、ソース
領域のＮ型拡散層の形成時にイオン打込みを行う際に、
傾斜角度をっけて施すようにしたので、従来必要とされ
たＮ型拡散層形成用のマスクの必要がなくなり、工程の
簡略化が図れる。
領域のＮ型拡散層の形成時にイオン打込みを行う際に、
傾斜角度をっけて施すようにしたので、従来必要とされ
たＮ型拡散層形成用のマスクの必要がなくなり、工程の
簡略化が図れる。
さらに、Ｎ型ポリシリコン膜とこのマスクの合わせ余裕
をなくすることができ、したがって、素子の縮小が可能
になり、歩留りの向上やコスト低減の効果が期待できる
。
をなくすることができ、したがって、素子の縮小が可能
になり、歩留りの向上やコスト低減の効果が期待できる
。
第１図（Ａ）ないし第１図（Ｅ）はこの発明の二重拡散
型ＭＯ５ＦＥＴの製造方法の一実施例を説明するための
工程断面図、第２図（Ａ）ないし第２図（Ｆ）は従来の
二重拡散型ＭＯ５ＦＥＴの製造方法を説明するための工
程断面図である。 １・・・Ｎ型半導体基板、２・・・Ｎ型エピタキシャル
層、３・・・第１のＰ型拡散層、４・・・ゲート酸化膜
、５・・・Ｎ型ポリシリコン膜、６・・・第２のＰ型拡
散層、７・・・Ｎ型拡散層、８・・・中間絶縁膜、９・
・・配線金属。 本発明の工程断面図 第１図 配線金属 １５；Ｐ＋拡散層 従来の工程断面図 第２ 図 （ｃ） ２５：Ｎ＋型型数散 層来の工程断面図
型ＭＯ５ＦＥＴの製造方法の一実施例を説明するための
工程断面図、第２図（Ａ）ないし第２図（Ｆ）は従来の
二重拡散型ＭＯ５ＦＥＴの製造方法を説明するための工
程断面図である。 １・・・Ｎ型半導体基板、２・・・Ｎ型エピタキシャル
層、３・・・第１のＰ型拡散層、４・・・ゲート酸化膜
、５・・・Ｎ型ポリシリコン膜、６・・・第２のＰ型拡
散層、７・・・Ｎ型拡散層、８・・・中間絶縁膜、９・
・・配線金属。 本発明の工程断面図 第１図 配線金属 １５；Ｐ＋拡散層 従来の工程断面図 第２ 図 （ｃ） ２５：Ｎ＋型型数散 層来の工程断面図
Claims (1)
- 【特許請求の範囲】 （ａ）第１導電型の半導体基板に、第２導電型の第１の
拡散層を選択的に形成する工程と、 （ｂ）ゲート酸化膜、およびゲート電極となる第１導電
型のポリシリコン膜を上記半導体基板上に形成する工程
と、 （ｃ）上記ゲート酸化膜、および上記ポリシリコン膜の
２層の膜の少なくとも上記第１の拡散層を含んだ領域を
選択的に除去して開口部を形成する工程と、 （ｄ）上記開口部から第２導電型の不純物を導入して第
２の拡散層を形成する工程と、 （ｅ）上記開口部から、第１導電型の不純物をイオン打
込み法により上記半導体基板の垂直方向に対して一定以
上の角度を付けて導入し第３の拡散層を形成する工程と
、 （ｆ）上記第１および第３の拡散層と電気的に接続され
、かつゲート電極とは絶縁される配線金属を形成する工
程と、 よりなる二重拡散型ＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2176344A JPH0465132A (ja) | 1990-07-05 | 1990-07-05 | 二重拡散型ｍｏｓ ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2176344A JPH0465132A (ja) | 1990-07-05 | 1990-07-05 | 二重拡散型ｍｏｓ ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0465132A true JPH0465132A (ja) | 1992-03-02 |
Family
ID=16011952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2176344A Pending JPH0465132A (ja) | 1990-07-05 | 1990-07-05 | 二重拡散型ｍｏｓ ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0465132A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0689239A1 (en) * | 1994-06-23 | 1995-12-27 | STMicroelectronics S.r.l. | Manufacturing process for MOS-technology power devices |
| EP0693773A1 (en) * | 1994-07-14 | 1996-01-24 | STMicroelectronics S.r.l. | VDMOS power device and manufacturing process thereof |
| EP0696054A1 (en) * | 1994-07-04 | 1996-02-07 | STMicroelectronics S.r.l. | Process for the manufacturing of high-density MOS-technology power devices |
| CN109148590A (zh) * | 2018-08-30 | 2019-01-04 | 全球能源互联网研究院有限公司 | 半导体器件及其制备方法 |
-
1990
- 1990-07-05 JP JP2176344A patent/JPH0465132A/ja active Pending
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