JP2003298063A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
(57)【要約】
【課題】 ショートチャネル効果を抑制しかつ駆動力を
向上させることのできる電界効果トランジスタを提供す
ることを目的とする。 【解決手段】 対向する一対のチャネル面を有するチャ
ネル領域２と、チャネル面上にそれぞれ形成された一対
のゲート電極（３，４）と、離間して形成され、チャネ
ル領域２を挟む位置に配置されたソース領域５及びドレ
イン領域６とを具備し、一対のゲート電極（３，４）の
間隔が、ソース領域５側の方がドレイン領域６側よりも
大きい電界効果トランジスタ。
向上させることのできる電界効果トランジスタを提供す
ることを目的とする。 【解決手段】 対向する一対のチャネル面を有するチャ
ネル領域２と、チャネル面上にそれぞれ形成された一対
のゲート電極（３，４）と、離間して形成され、チャネ
ル領域２を挟む位置に配置されたソース領域５及びドレ
イン領域６とを具備し、一対のゲート電極（３，４）の
間隔が、ソース領域５側の方がドレイン領域６側よりも
大きい電界効果トランジスタ。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタに関する。
スタに関する。
【０００２】
【従来の技術】現在、超高速ＭＯＳＦＥＴ（Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、ゲート
長（Ｌｇ）に代表される素子の寸法を縮小することによ
り、その性能を向上させてきている。
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、ゲート
長（Ｌｇ）に代表される素子の寸法を縮小することによ
り、その性能を向上させてきている。
【０００３】しかしながらゲート長が極端に短くなる
と、ゲートを閉状態にした場合でもソース領域及びドレ
イン領域間の電位差により電荷が漏れてしまうというシ
ョートチャネル効果が発生してしまう。この結果、電界
効果トランジスタにおいてスイッチング動作が出来なく
なるという問題が生じる。
と、ゲートを閉状態にした場合でもソース領域及びドレ
イン領域間の電位差により電荷が漏れてしまうというシ
ョートチャネル効果が発生してしまう。この結果、電界
効果トランジスタにおいてスイッチング動作が出来なく
なるという問題が生じる。
【０００４】このショートチャネル効果を抑制するため
に、チャネル面の両側からゲート電圧を印加するダブル
ゲート構造の電界効果トランジスタが提案されている。
に、チャネル面の両側からゲート電圧を印加するダブル
ゲート構造の電界効果トランジスタが提案されている。
【０００５】このダブルゲート構造の電界効果トランジ
スタは、極めて狭い面間隔に配置されたゲート電極でチ
ャネル面を挟むため、チャネル領域に十分な電圧を印加
できるのでゲート閉状態においても電荷の漏れを抑制す
る。
スタは、極めて狭い面間隔に配置されたゲート電極でチ
ャネル面を挟むため、チャネル領域に十分な電圧を印加
できるのでゲート閉状態においても電荷の漏れを抑制す
る。
【０００６】しかしながら、ダブルゲート構造の電界効
果トランジスタは、ゲート間隔を極めて狭く配置するた
めに、チャネル領域の厚さも小さくなるので、ゲート開
状態において流れる電流量が少なくなり駆動力が小さい
という問題がある。
果トランジスタは、ゲート間隔を極めて狭く配置するた
めに、チャネル領域の厚さも小さくなるので、ゲート開
状態において流れる電流量が少なくなり駆動力が小さい
という問題がある。
【０００７】
【発明が解決しようとする課題】上述したように、従来
のダブルゲート構造の電界効果トランジスタでは、ショ
ートチャネル効果を抑制はするものの駆動力が小さいと
いう問題があった。
のダブルゲート構造の電界効果トランジスタでは、ショ
ートチャネル効果を抑制はするものの駆動力が小さいと
いう問題があった。
【０００８】本発明は、このような問題点に鑑みてなさ
れたもので、ショートチャネル効果を抑制しかつ駆動力
を向上させることのできる電界効果トランジスタを提供
することを目的とする。
れたもので、ショートチャネル効果を抑制しかつ駆動力
を向上させることのできる電界効果トランジスタを提供
することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ソース領域及びドレイン領域を有し、そ
のソース領域及びドレイン領域間に、相対する主面を有
する基体と、前記主面に設けられた一対のゲート電極と
具備し、前記一対のゲート電極の間隔が、前記ソース領
域側において前記ドレイン領域側よりも大きいことを特
徴とする電界効果トランジスタを提供する。
に、本発明は、ソース領域及びドレイン領域を有し、そ
のソース領域及びドレイン領域間に、相対する主面を有
する基体と、前記主面に設けられた一対のゲート電極と
具備し、前記一対のゲート電極の間隔が、前記ソース領
域側において前記ドレイン領域側よりも大きいことを特
徴とする電界効果トランジスタを提供する。
【００１０】このとき前記基体が半導体により形成され
ていることが好ましい。
ていることが好ましい。
【００１１】また、前記一対のゲート電極の間隔が、前
記ソース領域側から前記ドレイン領域側に次第に小さく
なっていることが好ましい。
記ソース領域側から前記ドレイン領域側に次第に小さく
なっていることが好ましい。
【００１２】また、前記ソース領域を内側に、前記ドレ
イン領域を外側に位置するように前記電界効果トランジ
スタを複数個環状に配置することが好ましい。
イン領域を外側に位置するように前記電界効果トランジ
スタを複数個環状に配置することが好ましい。
【００１３】また、前記複数個の電界効果トランジスタ
は、ｐ型及びｎ型が混在しており、ｐ型の方がｎ型より
も多いことが好ましい。
は、ｐ型及びｎ型が混在しており、ｐ型の方がｎ型より
も多いことが好ましい。
【００１４】また、中心部にドレイン電極を具備し、前
記複数個の電界効果トランジスタのドレイン領域が前記
ドレイン電極の周りに配置されていることが好ましい。
記複数個の電界効果トランジスタのドレイン領域が前記
ドレイン電極の周りに配置されていることが好ましい。
【００１５】
【発明の実施の形態】以下、図面を用いて、本発明の実
施形態について詳細に説明する。なお、本発明は、以下
の実施形態に限定されるものではなく、種々選択して用
いることができる。
施形態について詳細に説明する。なお、本発明は、以下
の実施形態に限定されるものではなく、種々選択して用
いることができる。
【００１６】（実施形態１）図１は、本発明の実施形態
１に関わる電界効果トランジスタの斜視図である。
１に関わる電界効果トランジスタの斜視図である。
【００１７】図１に示すように、シリコン基板１上に楔
形に成形された基体２が形成されている。この基体２
は、シリコン等の半導体により形成されている。また、
基体２中にはチャネル領域が形成されている。
形に成形された基体２が形成されている。この基体２
は、シリコン等の半導体により形成されている。また、
基体２中にはチャネル領域が形成されている。
【００１８】基体２は、対向する一対のチャネル面を具
備し、このチャネル面上にそれぞれ一対のゲート電極３
及び４が形成されている。チャネル面上とゲート電極３
及び４間には、それぞれゲート絶縁膜（図示せず）が形
成されている。
備し、このチャネル面上にそれぞれ一対のゲート電極３
及び４が形成されている。チャネル面上とゲート電極３
及び４間には、それぞれゲート絶縁膜（図示せず）が形
成されている。
【００１９】基体２を挟むように、離間してソース領域
５及びドレイン領域６が形成されている。ソース領域５
及びドレイン領域６は、チャネル領域が延在している方
向でチャネル領域を挟む位置に形成されている。また、
ソース領域５及びドレイン領域６は、シリコン等の半導
体により形成され、不純物ドープされている。
５及びドレイン領域６が形成されている。ソース領域５
及びドレイン領域６は、チャネル領域が延在している方
向でチャネル領域を挟む位置に形成されている。また、
ソース領域５及びドレイン領域６は、シリコン等の半導
体により形成され、不純物ドープされている。
【００２０】基体２は、シリコン基板１に対して突出し
て形成された壁状の凸部であり、その形状はソース領域
５側の幅が、ドレイン領域６側の幅よりも広い楔形とな
っている。すなわち一対のゲート電極３及び４の間隔
は、ソース領域５側の間隔Ｗ１のほうがドレイン領域６
側の間隔Ｗ２よりも大きい。また、一対のゲート電極３
及び４の間隔は、ソース領域５側からドレイン領域６側
に次第に小さくなっている。
て形成された壁状の凸部であり、その形状はソース領域
５側の幅が、ドレイン領域６側の幅よりも広い楔形とな
っている。すなわち一対のゲート電極３及び４の間隔
は、ソース領域５側の間隔Ｗ１のほうがドレイン領域６
側の間隔Ｗ２よりも大きい。また、一対のゲート電極３
及び４の間隔は、ソース領域５側からドレイン領域６側
に次第に小さくなっている。
【００２１】基体２の具体的な寸法は、ソース領域５に
接する部分の幅を１０ｎｍ、ドレイン領域６に接する部
分の幅を６ｎｍとしている。これらの幅は、一対のゲー
ト電極３及び４のソース領域５側の間隔Ｗ１及びドレイ
ン領域６側の間隔Ｗ２から、図示しないゲート絶縁膜の
膜厚を引いたものとほぼ一致する。また、基体２の高さ
Ｌｗは２０ｎｍである。また、チャネル領域の長さ、こ
こではソース領域５と接する部分からドレイン領域６と
接する部分の距離Ｌｇは、３０ｎｍである。
接する部分の幅を１０ｎｍ、ドレイン領域６に接する部
分の幅を６ｎｍとしている。これらの幅は、一対のゲー
ト電極３及び４のソース領域５側の間隔Ｗ１及びドレイ
ン領域６側の間隔Ｗ２から、図示しないゲート絶縁膜の
膜厚を引いたものとほぼ一致する。また、基体２の高さ
Ｌｗは２０ｎｍである。また、チャネル領域の長さ、こ
こではソース領域５と接する部分からドレイン領域６と
接する部分の距離Ｌｇは、３０ｎｍである。
【００２２】ソース領域５及びドレイン領域６の幅は、
それぞれチャネル領域と接する部分の幅と同じでよい。
ただしドレイン領域６の幅は、抵抗を下げるために広く
してもよい。
それぞれチャネル領域と接する部分の幅と同じでよい。
ただしドレイン領域６の幅は、抵抗を下げるために広く
してもよい。
【００２３】次に、ゲート電極の間隔がソース領域から
ドレイン領域まで、次第に狭くなっている電界効果トラ
ンジスタと、ゲート電極の間隔が一定の電界効果トラン
ジスタについて、ゲート電圧とドレイン電流の関係をシ
ミュレーションによって求めた結果を示す。
ドレイン領域まで、次第に狭くなっている電界効果トラ
ンジスタと、ゲート電極の間隔が一定の電界効果トラン
ジスタについて、ゲート電圧とドレイン電流の関係をシ
ミュレーションによって求めた結果を示す。
【００２４】図２に示すように、（１）ソース領域（不
純物濃度１×１０２０ｃｍ−３）、チャネル領域（不純
物濃度１×１０１５ｃｍ−３）及びドレイン領域（不純
物濃度１×１０２０ｃｍ−３）の幅が全て５ｎｍである
ダブルゲート構造の電界効果トランジスタ及び（２）ソ
ース領域（不純物濃度１×１０２０ｃｍ−３）側のチャ
ネル領域（不純物濃度１×１０１５ｃｍ−３）の幅が
３．３４ｎｍ、ドレイン領域（不純物濃度１×１０２０
ｃｍ−３）側のチャネル領域の幅が１．６７ｎｍである
ダブルゲート構造の電界効果トランジスタについて、シ
ミュレーションした。ゲート長は共に２０ｎｍである。
純物濃度１×１０２０ｃｍ−３）、チャネル領域（不純
物濃度１×１０１５ｃｍ−３）及びドレイン領域（不純
物濃度１×１０２０ｃｍ−３）の幅が全て５ｎｍである
ダブルゲート構造の電界効果トランジスタ及び（２）ソ
ース領域（不純物濃度１×１０２０ｃｍ−３）側のチャ
ネル領域（不純物濃度１×１０１５ｃｍ−３）の幅が
３．３４ｎｍ、ドレイン領域（不純物濃度１×１０２０
ｃｍ−３）側のチャネル領域の幅が１．６７ｎｍである
ダブルゲート構造の電界効果トランジスタについて、シ
ミュレーションした。ゲート長は共に２０ｎｍである。
【００２５】図３は、ゲート電圧とドレイン電流の関係
を示す特性図である。
を示す特性図である。
【００２６】図３に示すように、（２）に示すソース側
が広い構造では、０．２Ｖ以下のゲート電圧の低い領域
でドレイン電流が、（１）に示す通常の構造のものより
も少ない特性が得られている。すなわち、電界効果トラ
ンジスタの閉状におけるショートチャンネル効果が抑制
されていることが分かる。
が広い構造では、０．２Ｖ以下のゲート電圧の低い領域
でドレイン電流が、（１）に示す通常の構造のものより
も少ない特性が得られている。すなわち、電界効果トラ
ンジスタの閉状におけるショートチャンネル効果が抑制
されていることが分かる。
【００２７】また、（２）に示すソース側が広い構造で
は、０．４Ｖ以上のゲート電圧の高い領域では、（１）
に示す通常の構造と同様にドレイン電流量が高くなって
いることが分かる。これは駆動力が向上できることを示
唆している。
は、０．４Ｖ以上のゲート電圧の高い領域では、（１）
に示す通常の構造と同様にドレイン電流量が高くなって
いることが分かる。これは駆動力が向上できることを示
唆している。
【００２８】このように、本実施形態による構造は、ゲ
ート閉状で、ショートチャネル効果を抑制し、かつゲー
ト開状で駆動電流量を十分に確保できるということがい
える。
ート閉状で、ショートチャネル効果を抑制し、かつゲー
ト開状で駆動電流量を十分に確保できるということがい
える。
【００２９】なお、比較として（１）のチャネル幅を、
（２）程度に狭くした場合は、ゲート閉状で、ショート
チャネル効果を抑制することは可能であるが、駆動電流
は（２）に比較して、非常に低いものであると予想され
る。
（２）程度に狭くした場合は、ゲート閉状で、ショート
チャネル効果を抑制することは可能であるが、駆動電流
は（２）に比較して、非常に低いものであると予想され
る。
【００３０】次に、本実施形態に関する電界効果トラン
ジスタの製造方法について、図４乃至図１０を用いて説
明する。
ジスタの製造方法について、図４乃至図１０を用いて説
明する。
【００３１】本実施形態に関する電界効果トランジスタ
は、例えば、埋め込み酸化膜上に、ＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｅｒ）層が積層された基板
を用いて、基板表面に熱酸化膜のマスクを形成し、ドラ
イエッチング法にて楔形の突起を作成する。次に、ドラ
イエッチングによりダメージを受けた突起の表面を回復
させるために、高温で熱酸化を施す。
は、例えば、埋め込み酸化膜上に、ＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｅｒ）層が積層された基板
を用いて、基板表面に熱酸化膜のマスクを形成し、ドラ
イエッチング法にて楔形の突起を作成する。次に、ドラ
イエッチングによりダメージを受けた突起の表面を回復
させるために、高温で熱酸化を施す。
【００３２】この高温熱酸化の過程で、突起は、その大
きさが小さくなる。その後、表面の酸化膜マスクを除去
し、表面処理を施した後にゲート加工及びソース領域及
びドレイン領域の加工をして電界効果トランジスタが完
成する。
きさが小さくなる。その後、表面の酸化膜マスクを除去
し、表面処理を施した後にゲート加工及びソース領域及
びドレイン領域の加工をして電界効果トランジスタが完
成する。
【００３３】今回例としてあげる製造方法は２種類であ
る。ひとつはゲート加工を施してから、ソース領域及び
ドレイン領域の加工を行うものである。他方は先にソー
ス領域及びドレイン領域の加工を施し、その後にゲート
加工を行うものである。
る。ひとつはゲート加工を施してから、ソース領域及び
ドレイン領域の加工を行うものである。他方は先にソー
ス領域及びドレイン領域の加工を施し、その後にゲート
加工を行うものである。
【００３４】先ず、ゲート加工を先に行う製造方法の例
を説明する。
を説明する。
【００３５】ここでは厚さ１００ｎｍの埋め込み酸化膜
上に、厚さ１００ｎｍのＳＯＩ層が積層された基板を用
いる。埋め込み酸化膜の膜厚は、プロセス上からの大き
な制約は無い。ただし、埋め込み酸化膜上のシリコン層
などを、埋め込み酸化膜とのエッチング速度の差を利用
して、選択エッチングする工程が用いられるため、埋め
込み酸化膜の厚さが数ｎｍ以下ではプロセスに注意が必
要となる。
上に、厚さ１００ｎｍのＳＯＩ層が積層された基板を用
いる。埋め込み酸化膜の膜厚は、プロセス上からの大き
な制約は無い。ただし、埋め込み酸化膜上のシリコン層
などを、埋め込み酸化膜とのエッチング速度の差を利用
して、選択エッチングする工程が用いられるため、埋め
込み酸化膜の厚さが数ｎｍ以下ではプロセスに注意が必
要となる。
【００３６】ＳＯＩ層の厚さは、最終的に形成される突
起の高さ以上の値が要求される。突起の高さはチャンネ
ル領域の高さＬｗ（図１）を決定する値となるため、５
０ｎｍ以上は必要となる。最大値については、素子設計
上からは制約は少ないが、突起の高さ或いは底面に対す
る高さの比（アスペクト比）が大きいとプロセスが難し
くなるため、１μｍ以下が望ましい。
起の高さ以上の値が要求される。突起の高さはチャンネ
ル領域の高さＬｗ（図１）を決定する値となるため、５
０ｎｍ以上は必要となる。最大値については、素子設計
上からは制約は少ないが、突起の高さ或いは底面に対す
る高さの比（アスペクト比）が大きいとプロセスが難し
くなるため、１μｍ以下が望ましい。
【００３７】先ず、図４に示すように、シリコン基板１
０、埋め込み酸化膜１１及びＳＯＩ層１２の積層構造を
有するＳＯＩ基板を準備する。
０、埋め込み酸化膜１１及びＳＯＩ層１２の積層構造を
有するＳＯＩ基板を準備する。
【００３８】図４中、（ａ）は、上面図、（ｂ）はＡＡ
断面図、（ｃ）はＢＢ断面図である。以下図５乃至図１
０について同じである。
断面図、（ｃ）はＢＢ断面図である。以下図５乃至図１
０について同じである。
【００３９】図４に示すように、ＳＯＩ基板のＳＯＩ層
１２上にＳｉＮ層１３を形成し、長さ２μｍ、幅２０ｎ
ｍ〜４０ｎｍのレジストパターン１４を形成する。
１２上にＳｉＮ層１３を形成し、長さ２μｍ、幅２０ｎ
ｍ〜４０ｎｍのレジストパターン１４を形成する。
【００４０】次に、図５に示すように、レジストパター
ン１４（図４）をマスクとして、エッチングすること
で、楔型のＳｉＮマスク１３を形成する。次に、ＳｉＮ
マスク１３をマスクとして、エッチングすることで楔形
のシリコン突起１２を形成する。このとき、埋め込み酸
化膜１１が露出する。
ン１４（図４）をマスクとして、エッチングすること
で、楔型のＳｉＮマスク１３を形成する。次に、ＳｉＮ
マスク１３をマスクとして、エッチングすることで楔形
のシリコン突起１２を形成する。このとき、埋め込み酸
化膜１１が露出する。
【００４１】シリコン突起部は、後にチャネル領域及
び、これを挟むようにソース領域及びドレイン領域が形
成される。シリコン突起１２の側面が（０１０）面或い
は（１００）面を向いていることが望ましい。また、
（１１０）面或いはそれと等価の面でもよい。これらの
面を有することで、電荷の移動度を大きくすることがで
きる。
び、これを挟むようにソース領域及びドレイン領域が形
成される。シリコン突起１２の側面が（０１０）面或い
は（１００）面を向いていることが望ましい。また、
（１１０）面或いはそれと等価の面でもよい。これらの
面を有することで、電荷の移動度を大きくすることがで
きる。
【００４２】次に、図６に示すように、ＳｉＮマスク１
３を残したまま、熱酸化処理を行う。こうすることでド
ライエッチングのダメージ層を除去することができる。
このときＳｉＮマスク１３で覆われた上面は酸化が進ま
ないが、カバーの無い側面は酸化され、シリコン突起１
２の幅が狭くなる。シリコン突起１２の側面を５ｎｍ酸
化した場合、その幅は片面で５ｎｍ、両面で１０ｎｍ薄
くなり、１０ｎｍ〜３０ｎｍの楔形となる。
３を残したまま、熱酸化処理を行う。こうすることでド
ライエッチングのダメージ層を除去することができる。
このときＳｉＮマスク１３で覆われた上面は酸化が進ま
ないが、カバーの無い側面は酸化され、シリコン突起１
２の幅が狭くなる。シリコン突起１２の側面を５ｎｍ酸
化した場合、その幅は片面で５ｎｍ、両面で１０ｎｍ薄
くなり、１０ｎｍ〜３０ｎｍの楔形となる。
【００４３】次に、ＳｉＮマスク１３を除去し、シリコ
ン突起１２を露出させ、前処理をした後、シリコン突起
１２の表面を熱酸化する。このときの酸化膜の厚さは４
ｎｍである。その結果、シリコン突起１２の幅は８ｎｍ
〜２８ｎｍとなる。
ン突起１２を露出させ、前処理をした後、シリコン突起
１２の表面を熱酸化する。このときの酸化膜の厚さは４
ｎｍである。その結果、シリコン突起１２の幅は８ｎｍ
〜２８ｎｍとなる。
【００４４】次に、図７に示すように、全面に厚さ２０
０ｎｍの多結晶シリコン１５を堆積する。このときの多
結晶シリコン１５には高濃度の燐を添加する。燐の添加
は多結晶シリコン１５をＣＶＤ法等により、堆積時に同
時に不純物添加する方法でも、イオン注入により導入す
る方法でもいずれでも良い。図中１６は、シリコン酸化
膜である。
０ｎｍの多結晶シリコン１５を堆積する。このときの多
結晶シリコン１５には高濃度の燐を添加する。燐の添加
は多結晶シリコン１５をＣＶＤ法等により、堆積時に同
時に不純物添加する方法でも、イオン注入により導入す
る方法でもいずれでも良い。図中１６は、シリコン酸化
膜である。
【００４５】次に、図８に示すように、多結晶シリコン
１５をゲート加工する。このとき、ゲート加工でマスク
に用いたレジストを利用し、シリコン突起１２のエクス
テンションイオン注入もできる。
１５をゲート加工する。このとき、ゲート加工でマスク
に用いたレジストを利用し、シリコン突起１２のエクス
テンションイオン注入もできる。
【００４６】次に、図９に示すように、側壁加工を行う
ことで側壁絶縁膜１７を形成する。ここではＣＶＤ法で
ＳｉＯ２層を堆積後、選択エッチングで側壁のみＳｉＯ
２を残して側壁絶縁膜１７とした。このとき多結晶シリ
コン層１５と、シリコン突起１２の高さが異なるため、
選択エッチングの条件を多結晶シリコン１５の側面にの
み酸化物が残る用に設定すれば、シリコン突起１２側壁
のＳｉＯ２は完全除去される。その結果ゲートのみ側壁
が残り、フィン側面及び上面は歪Ｓｉ層が露出する。
ことで側壁絶縁膜１７を形成する。ここではＣＶＤ法で
ＳｉＯ２層を堆積後、選択エッチングで側壁のみＳｉＯ
２を残して側壁絶縁膜１７とした。このとき多結晶シリ
コン層１５と、シリコン突起１２の高さが異なるため、
選択エッチングの条件を多結晶シリコン１５の側面にの
み酸化物が残る用に設定すれば、シリコン突起１２側壁
のＳｉＯ２は完全除去される。その結果ゲートのみ側壁
が残り、フィン側面及び上面は歪Ｓｉ層が露出する。
【００４７】次に、図１０に示すように、ソース領域１
８及びドレイン領域１９をシリコンの選択成長で形成す
る。ここではシリコン結晶が露出したシリコン突起１２
上にのみ新たなシリコン層が成長する。このときホウ素
を添加した選択成長を行うことによりソース領域１８及
びドレイン領域１９の不純物添加ができる。最後にゲー
ト電極、ソース電極、ドレイン電極を形成して電界効果
トランジスタが完成する。
８及びドレイン領域１９をシリコンの選択成長で形成す
る。ここではシリコン結晶が露出したシリコン突起１２
上にのみ新たなシリコン層が成長する。このときホウ素
を添加した選択成長を行うことによりソース領域１８及
びドレイン領域１９の不純物添加ができる。最後にゲー
ト電極、ソース電極、ドレイン電極を形成して電界効果
トランジスタが完成する。
【００４８】（実施形態２）次に、本発明の実施形態２
に関わる電界効果トランジスタについて説明する。本実
施形態では、複数のチャネル領域を連結してひとつの電
界効果トランジスタを形成する例を示す。
に関わる電界効果トランジスタについて説明する。本実
施形態では、複数のチャネル領域を連結してひとつの電
界効果トランジスタを形成する例を示す。
【００４９】図１１は、楔形のチャネル領域となる基体
が３個並べて形成された電界効果トランジスタの斜視図
である。
が３個並べて形成された電界効果トランジスタの斜視図
である。
【００５０】図１１に示すように、ソース領域及びドレ
イン領域をそれぞれ配線で共通に接続され、ゲート電極
に共通のゲート電圧が印加されるようになっている。こ
のように複数のチャネル領域を形成して共有させること
で、より駆動電流量を稼ぐことができる。
イン領域をそれぞれ配線で共通に接続され、ゲート電極
に共通のゲート電圧が印加されるようになっている。こ
のように複数のチャネル領域を形成して共有させること
で、より駆動電流量を稼ぐことができる。
【００５１】図１２は、本実施形態の変形例に関わる電
界効果トランジスタの上面図である。ここではドレイン
端を中心にチャネル領域を環状に配置している。中心部
にはドレイン電極が配置されている。各チャネル領域の
ダブルゲートはそれぞれゲート配線によって共通のゲー
ト電圧が印加されるようになっている。また、ソース領
域も配線によって共通化されている。
界効果トランジスタの上面図である。ここではドレイン
端を中心にチャネル領域を環状に配置している。中心部
にはドレイン電極が配置されている。各チャネル領域の
ダブルゲートはそれぞれゲート配線によって共通のゲー
ト電圧が印加されるようになっている。また、ソース領
域も配線によって共通化されている。
【００５２】このように楔形の基体をドレイン領域が中
心側になるように環状に配置することによって素子面積
を小さくする上で有効である。
心側になるように環状に配置することによって素子面積
を小さくする上で有効である。
【００５３】また、電界効果トランジスタは、通常正孔
の移動度が電子の移動より低くいために、ｐ型電界効果
トランジスタの駆動力がｎ型電界効果トランジスタの駆
動力より低い。
の移動度が電子の移動より低くいために、ｐ型電界効果
トランジスタの駆動力がｎ型電界効果トランジスタの駆
動力より低い。
【００５４】したがって図１３に示すような環状に配置
した電界効果トランジスタにおいて、ｎ型電界効果トラ
ンジスタとｐ型電界効果トランジスタの数を調整するこ
とにより実効的なチャンネル幅を制御するようにすれば
よい。こうすることで駆動力の差の補正が可能となる。
具体的には、ｐ型電界効果トランジスタの数ｐをｎ型電
界効果トランジスタの数ｎよりも多くすればよい。
した電界効果トランジスタにおいて、ｎ型電界効果トラ
ンジスタとｐ型電界効果トランジスタの数を調整するこ
とにより実効的なチャンネル幅を制御するようにすれば
よい。こうすることで駆動力の差の補正が可能となる。
具体的には、ｐ型電界効果トランジスタの数ｐをｎ型電
界効果トランジスタの数ｎよりも多くすればよい。
【００５５】次に、本実施形態の電界効果トランジスタ
の製造方法について、図１３乃至図１９を用いて説明す
る。図では、２つの基体を具備する電界効果トランジス
タの製造方法について示している。
の製造方法について、図１３乃至図１９を用いて説明す
る。図では、２つの基体を具備する電界効果トランジス
タの製造方法について示している。
【００５６】先ず、図１４に示すように、埋め込み酸化
膜１１上にＳｉＧｅからなるＳＯＩ層１２が形成された
ＳＯＩ基板を準備する。ここではＳＯＩ層１２の厚さを
２００ｎｍである。
膜１１上にＳｉＧｅからなるＳＯＩ層１２が形成された
ＳＯＩ基板を準備する。ここではＳＯＩ層１２の厚さを
２００ｎｍである。
【００５７】図１４中、（ａ）は、上面図、（ｂ）はＡ
Ａ断面図、（ｃ）はＢＢ断面図である。以下図１５乃至
図２０について同じである。
Ａ断面図、（ｃ）はＢＢ断面図である。以下図１５乃至
図２０について同じである。
【００５８】図１４に示すように、ＳＯＩ基板のＳＯＩ
層１２上に酸化膜２０を厚さ１０ｎｍＣＶＤ法により堆
積し、この酸化膜２０上にＳｉＮ膜２１を厚さ１０ｎｍ
堆積する。次に、ソース領域及びドレイン領域となる部
分にＳｉＮ膜２１が残るようにエッチングをし、酸化膜
２０を露出させる。さらに、チャネル領域となる基体に
酸化膜２０が残るようにエッチングしてＳＯＩ層１２を
露出させる。
層１２上に酸化膜２０を厚さ１０ｎｍＣＶＤ法により堆
積し、この酸化膜２０上にＳｉＮ膜２１を厚さ１０ｎｍ
堆積する。次に、ソース領域及びドレイン領域となる部
分にＳｉＮ膜２１が残るようにエッチングをし、酸化膜
２０を露出させる。さらに、チャネル領域となる基体に
酸化膜２０が残るようにエッチングしてＳＯＩ層１２を
露出させる。
【００５９】このときチャネル領域となる基体を覆う酸
化膜２０の幅は２４０ｎｍ〜２６０ｎｍとした。
化膜２０の幅は２４０ｎｍ〜２６０ｎｍとした。
【００６０】次に、図１５に示すように、酸化膜２０及
びＳｉＮ膜２１をマスクとして、ドライエッチングする
ことによって、チャネル領域の基体２２を形成する。こ
れによりソース領域２３及びドレイン領域２４の間にチ
ャネル領域の基体２２が形成される。このときチャネル
領域の基体２２の側面が（０１０）面となるよう、マス
クを設計する。
びＳｉＮ膜２１をマスクとして、ドライエッチングする
ことによって、チャネル領域の基体２２を形成する。こ
れによりソース領域２３及びドレイン領域２４の間にチ
ャネル領域の基体２２が形成される。このときチャネル
領域の基体２２の側面が（０１０）面となるよう、マス
クを設計する。
【００６１】次に、図１６に示すように、熱酸化を施す
ことによって、酸化膜２５を形成する。このとき表面を
ＳｉＮ膜２１で覆われたソース領域２３及びドレイン領
域２４は酸化されないが、ＳｉＮ膜２１で覆われていな
いチャネル領域の基体２２の表面は酸化される。
ことによって、酸化膜２５を形成する。このとき表面を
ＳｉＮ膜２１で覆われたソース領域２３及びドレイン領
域２４は酸化されないが、ＳｉＮ膜２１で覆われていな
いチャネル領域の基体２２の表面は酸化される。
【００６２】すなわちチャネル領域の基体２２は、上部
はＣＶＤ酸化膜２５で覆われ、側面は熱酸化膜２６で覆
われる。この熱酸化によりチャネル領域の基体２２をお
よそ１００ｎｍ酸化する。その結果チャネル領域の基体
２２は、高さ１００ｎｍ、幅２０ｎｍ〜４０ｎｍとな
る。
はＣＶＤ酸化膜２５で覆われ、側面は熱酸化膜２６で覆
われる。この熱酸化によりチャネル領域の基体２２をお
よそ１００ｎｍ酸化する。その結果チャネル領域の基体
２２は、高さ１００ｎｍ、幅２０ｎｍ〜４０ｎｍとな
る。
【００６３】ここでチャネル領域の基体２２の上面には
予め薄い酸化膜２０が形成されていたため、側面の酸化
の速度が、酸化開始時にわずかに速い。
予め薄い酸化膜２０が形成されていたため、側面の酸化
の速度が、酸化開始時にわずかに速い。
【００６４】次に、図１７に示すように、ソース領域２
３及びドレイン領域２４を覆うＳｉＮ膜を除去した後
に、燐のイオン注入をする。このときソース領域２３及
びドレイン領域２４にはイオンは注入されるが、チャネ
ル領域の基体２２は熱酸化で形成された厚い酸化膜で覆
われているため、イオンは注入されない。
３及びドレイン領域２４を覆うＳｉＮ膜を除去した後
に、燐のイオン注入をする。このときソース領域２３及
びドレイン領域２４にはイオンは注入されるが、チャネ
ル領域の基体２２は熱酸化で形成された厚い酸化膜で覆
われているため、イオンは注入されない。
【００６５】次に、図１８に示すように、ソース領域２
３及びドレイン領域２４上、チャネル領域の突起基体上
の酸化膜を除去し、ＳｉＧｅ表面を露出させたのち、こ
のＳｉＧｅ層の表面を厚さ３ｎｍ熱酸化する。
３及びドレイン領域２４上、チャネル領域の突起基体上
の酸化膜を除去し、ＳｉＧｅ表面を露出させたのち、こ
のＳｉＧｅ層の表面を厚さ３ｎｍ熱酸化する。
【００６６】次に、チャネル領域の基体２２の隙間を埋
め込むようにＣＶＤ法により多結晶シリコン２５を堆積
する。ここで多結晶シリコン２５にはホウ素を添加す
る。これはＣＶＤ法による堆積時に同時にホウ素を添加
する方法でも、後からイオン注入により導入方法でも良
い。
め込むようにＣＶＤ法により多結晶シリコン２５を堆積
する。ここで多結晶シリコン２５にはホウ素を添加す
る。これはＣＶＤ法による堆積時に同時にホウ素を添加
する方法でも、後からイオン注入により導入方法でも良
い。
【００６７】次に、図２０に示すように、ゲートの幅で
多結晶シリコン２５を残し、周囲を除去して、ソース領
域２３及びドレイン領域２４、ゲート多結晶部にそれぞ
れ電極を形成して電界効果トランジスタが出来上がる。
多結晶シリコン２５を残し、周囲を除去して、ソース領
域２３及びドレイン領域２４、ゲート多結晶部にそれぞ
れ電極を形成して電界効果トランジスタが出来上がる。
【００６８】
【発明の効果】ゲート閉状のショートチャンネル効果の
抑制をしながら、ゲート開状の駆動力を向上させること
ができる。
抑制をしながら、ゲート開状の駆動力を向上させること
ができる。
【図１】 本発明の実施形態１に関わる電界効果トラン
ジスタの斜視図。
ジスタの斜視図。
【図２】 （１）従来のダブルゲート構造の電界効果ト
ランジスタ及び（２）本発明のダブルゲート構造の電界
効果トランジスタについて、シミュレーションするため
の寸法を示した図。
ランジスタ及び（２）本発明のダブルゲート構造の電界
効果トランジスタについて、シミュレーションするため
の寸法を示した図。
【図３】 ゲート電圧とドレイン電流の関係を示す特性
図。
図。
【図４】 本発明の実施形態１に関わる電界効果トラン
ジスタの製造方法を説明する各主要工程の断面図。
ジスタの製造方法を説明する各主要工程の断面図。
【図５】 本発明の実施形態１に関わる電界効果トラン
ジスタの製造方法を説明する各主要工程の断面図。
ジスタの製造方法を説明する各主要工程の断面図。
【図６】 本発明の実施形態１に関わる電界効果トラン
ジスタの製造方法を説明する各主要工程の断面図。
ジスタの製造方法を説明する各主要工程の断面図。
【図７】 本発明の実施形態１に関わる電界効果トラン
ジスタの製造方法を説明する各主要工程の断面図。
ジスタの製造方法を説明する各主要工程の断面図。
【図８】 本発明の実施形態１に関わる電界効果トラン
ジスタの製造方法を説明する各主要工程の断面図。
ジスタの製造方法を説明する各主要工程の断面図。
【図９】 本発明の実施形態１に関わる電界効果トラン
ジスタの製造方法を説明する各主要工程の断面図。
ジスタの製造方法を説明する各主要工程の断面図。
【図１０】 本発明の実施形態１に関わる電界効果トラ
ンジスタの製造方法を説明する各主要工程の断面図。
ンジスタの製造方法を説明する各主要工程の断面図。
【図１１】 本発明の実施形態２に関わる電界効果トラ
ンジスタの斜視図。
ンジスタの斜視図。
【図１２】 本発明の実施形態２に関わる電界効果トラ
ンジスタの変形例。
ンジスタの変形例。
【図１３】 本発明の実施形態２に関わる電界効果トラ
ンジスタの変形例。
ンジスタの変形例。
【図１４】 本発明の実施形態２に関わる電界効果トラ
ンジスタの製造方法を説明する各主要工程の断面図。
ンジスタの製造方法を説明する各主要工程の断面図。
【図１５】 本発明の実施形態２に関わる電界効果トラ
ンジスタの製造方法を説明する各主要工程の断面図。
ンジスタの製造方法を説明する各主要工程の断面図。
【図１６】 本発明の実施形態２に関わる電界効果トラ
ンジスタの製造方法を説明する各主要工程の断面図。
ンジスタの製造方法を説明する各主要工程の断面図。
【図１７】 本発明の実施形態２に関わる電界効果トラ
ンジスタの製造方法を説明する各主要工程の断面図。
ンジスタの製造方法を説明する各主要工程の断面図。
【図１８】 本発明の実施形態２に関わる電界効果トラ
ンジスタの製造方法を説明する各主要工程の断面図。
ンジスタの製造方法を説明する各主要工程の断面図。
【図１９】 本発明の実施形態２に関わる電界効果トラ
ンジスタの製造方法を説明する各主要工程の断面図。
ンジスタの製造方法を説明する各主要工程の断面図。
【図２０】 本発明の実施形態２に関わる電界効果トラ
ンジスタの製造方法を説明する各主要工程の断面図。
ンジスタの製造方法を説明する各主要工程の断面図。
１・・・基板
２・・・チャネル領域の基体
３・・・ゲート電極
４・・・ゲート電極
５・・・ソース領域
６・・・ドレイン領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１Ｄ
３２１Ｃ
３２１Ｅ
(72)発明者 高木 信一
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝研究開発センター内
(72)発明者 松澤 一也
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
Ｆターム(参考） 5F048 AA00 AA08 AC01 AC04 BA16
BB01 BB05 BC03 BD01
5F110 AA01 AA07 CC01 CC02 CC10
DD05 DD13 EE09 EE22 EE30
EE45 FF02 FF23 GG01 GG02
GG12 GG17 GG23 GG25 GG28
GG29 GG60 HJ01 HJ13 HJ16
HK09 HK13 HK32 HK39 HM15
Claims (6)
- 【請求項１】ソース領域及びドレイン領域を有し、その
ソース領域及びドレイン領域間に、相対する主面を有す
る基体と、 前記主面に設けられた一対のゲート電極と具備し、 前記一対のゲート電極の間隔が、前記ソース領域側にお
いて前記ドレイン領域側よりも大きいことを特徴とする
電界効果トランジスタ。 - 【請求項２】前記基体が半導体により形成されているこ
とを特徴とする請求項１記載の電界効果トランジスタ。 - 【請求項３】前記一対のゲート電極の間隔が、前記ソー
ス領域側から前記ドレイン領域側に次第に小さくなって
いることを特徴とする請求項１或いは請求項２記載の電
界効果トランジスタ。 - 【請求項４】前記ソース領域を内側に、前記ドレイン領
域を外側に位置するように前記電界効果トランジスタを
複数個環状に配置することを特徴とする請求項１乃至請
求項３のいずれかに記載の電界効果トランジスタを用い
た電界効果トランジスタ。 - 【請求項５】前記複数個の電界効果トランジスタは、ｐ
型及びｎ型が混在しており、ｐ型の方がｎ型よりも多い
ことを特徴とする請求項４記載の電界効果トランジス
タ。 - 【請求項６】中心部にドレイン電極を具備し、前記複数
個の電界効果トランジスタのドレイン領域が前記ドレイ
ン電極の周りに配置されていることを特徴とする請求項
４或いは請求項５記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002097049A JP3605086B2 (ja) | 2002-03-29 | 2002-03-29 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002097049A JP3605086B2 (ja) | 2002-03-29 | 2002-03-29 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003298063A true JP2003298063A (ja) | 2003-10-17 |
| JP3605086B2 JP3605086B2 (ja) | 2004-12-22 |
Family
ID=29387593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002097049A Expired - Fee Related JP3605086B2 (ja) | 2002-03-29 | 2002-03-29 | 電界効果トランジスタ |
Country Status (1)
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|---|---|
| JP (1) | JP3605086B2 (ja) |
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