WO2019012839A1 - トランジスタ及び電子機器 - Google Patents

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WO2019012839A1
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semiconductor layer
transistor
channel region
central portion
gate electrode
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PCT/JP2018/020894
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French (fr)
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克彦 深作
三宅　慎一
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection

Definitions

  • the present disclosure relates to a transistor and an electronic device.
  • the film thickness of the gate insulating film becomes extremely thin due to miniaturization, and it becomes difficult to stably control the film thickness.
  • a short channel effect causes an increase in current (so-called off-state leakage current) which flows at the time of non-operation.
  • a three-dimensional structure transistor aiming at higher performance and miniaturization than planar type transistors has been promoted by forming field effect transistors with a structure in which three-dimensional elements are considered.
  • a field effect transistor FET
  • Fin-FET field effect transistor having a Fin (plate-like) type active region
  • Patent Document 1 discloses that it is effective to use a Fin-FET in order to realize a high performance LSI (Large Scale Integration) circuit.
  • An ESD (electro-static discharge) protection device suitable for the LSI circuit is disclosed.
  • the transistor characteristics are controlled by controlling the amount of ion impurities introduced into the gate electrode of the transistor and controlling the work function of the gate electrode.
  • the technology according to the present disclosure has been produced in view of the above circumstances.
  • the present disclosure proposes new and improved transistors and electronic devices whose characteristics are more easily controlled.
  • a semiconductor substrate an insulating layer provided on the semiconductor substrate, a semiconductor layer provided on the insulating layer in a projecting manner, the semiconductor layer straddling a part of the semiconductor layer, and A gate electrode provided on the insulating layer, and a central portion of a channel region of the semiconductor layer covered with the gate electrode is different from at least one end of the channel region of the semiconductor layer
  • a transistor is provided, provided in a shape.
  • the semiconductor substrate an insulating layer provided on the semiconductor substrate, a semiconductor layer provided on the insulating layer in a projecting manner, and the semiconductor straddling a part of the semiconductor layer And a gate electrode provided on the insulating layer, wherein a central portion of a channel region covered with the gate electrode of the semiconductor layer is at least one end of the channel region of the semiconductor layer
  • An electronic device comprising: a circuit including transistors provided in different shapes.
  • the threshold voltage is locally controlled by changing the shape of the semiconductor layer at the central portion and the end portion of the channel region to increase the GIDL current while increasing the threshold voltage of the entire transistor. It is possible to suppress.
  • FIG. 1 is a schematic perspective view showing a configuration of a transistor according to a first embodiment of the present disclosure.
  • FIG. 7 is a schematic transmission top view showing the configuration of the transistor according to the same embodiment.
  • FIG. 7 is a longitudinal cross-sectional view in which the transistor is cut along a plane orthogonal to the extending direction of the semiconductor layer in the central portion of the channel region in the embodiment.
  • FIG. 14 is a longitudinal cross-sectional view in which the transistor is cut in a plane orthogonal to the extending direction of the semiconductor layer at an end portion of the channel region in the same embodiment.
  • FIG. 21 is a schematic perspective view illustrating one step of the method of manufacturing the transistor according to the same embodiment.
  • FIG. 21 is a schematic perspective view illustrating one step of the method of manufacturing the transistor according to the same embodiment.
  • FIG. 21 is a schematic perspective view illustrating one step of the method of manufacturing the transistor according to the same embodiment.
  • FIG. 21 is a schematic perspective view illustrating one step of the method of manufacturing the transistor according to the same embodiment.
  • It is a typical penetration top view showing composition of a transistor concerning a 2nd embodiment of this indication.
  • FIG. 7 is a longitudinal cross-sectional view in which the transistor is cut along a plane orthogonal to the extending direction of the semiconductor layer in the central portion of the channel region in the embodiment.
  • FIG. 14 is a longitudinal cross-sectional view in which the transistor is cut in a plane orthogonal to the extending direction of the semiconductor layer at an end portion of the channel region in the same embodiment. It is a typical penetration top view showing composition of a transistor concerning a 3rd embodiment of this indication.
  • FIG. 7 is a longitudinal cross-sectional view in which the transistor is cut along a plane orthogonal to the extending direction of the semiconductor layer in the central portion of the channel region in the embodiment.
  • FIG. 14 is a longitudinal cross-sectional view in which the transistor is cut in a plane orthogonal to the extending direction of the semiconductor layer at an end portion of the channel region in the same embodiment.
  • FIG. 1 is a graph showing the relationship between the voltage (V g ) applied to the gate electrode of the transistor and the current (I d ) flowing to the drain electrode of the transistor.
  • portable devices such as smartphones, tablet terminals and laptops are widely used. These portable devices are required to reduce the power consumption of the various circuits mounted in order to extend the operation time. For example, it is required to further reduce the leak current (also referred to as off current) flowing to the transistor in non-operation.
  • leak current also referred to as off current
  • V th the threshold voltage (V th ) is given by Equation 1 below.
  • V fb is a flat band voltage (V)
  • the second term (2 ⁇ b ) on the right side is the difference (V) between the Fermi potential and the intrinsic potential.
  • ⁇ si is the dielectric constant of silicon and q is the charge (C).
  • Na is the impurity concentration (m -3 ) of the semiconductor substrate on which the transistor is formed, and C ox is the capacity (F) of the gate insulating film.
  • Equation 2 the flat band voltage (V fb ) in Equation 1 is expressed by Equation 2 below.
  • Equation 2 g g is the work function of the gate electrode, and s s is the work function of the semiconductor substrate on which the transistor is formed.
  • Equation 1 it is possible to increase the threshold voltage (V th ) of the transistor and reduce the off current of the transistor by increasing the flat band voltage V fb and the impurity concentration Na of the semiconductor substrate. Recognize. Further, according to Equation 2, it can be understood that the flat band voltage V fb can be increased by increasing the work function g g of the gate electrode.
  • the technology according to the present disclosure has been made in view of the above circumstances.
  • the present disclosure provides a transistor in which the off current is further reduced by raising the threshold voltage of the transistor while suppressing the increase in the GIDL current.
  • FIG. 2 is a schematic perspective view showing the configuration of the transistor according to the present embodiment.
  • the transistor 100 according to the present embodiment includes a semiconductor substrate 140, an insulating layer 130, a semiconductor layer 110, and a gate electrode 120.
  • the transistor 100 according to the present embodiment can be configured to have a so-called Fin-FET structure.
  • the semiconductor substrate 140 is a support on which a circuit including the transistor 100 is formed.
  • the semiconductor substrate 140 may be a polycrystalline, single crystal or amorphous silicon (Si) substrate.
  • the semiconductor substrate 140 may be a so-called SOI (Silicon On Insulator) substrate in which an insulating film such as SiO 2 is sandwiched in the silicon substrate described above.
  • the semiconductor substrate 140 may be, for example, a compound semiconductor substrate such as a gallium arsenide (GaAs) substrate, a gallium nitride (GaN) substrate, or another type of semiconductor substrate such as a silicon carbide (SiC) substrate.
  • the substrate may be formed by depositing silicon (Si) or the like on a substrate formed of a material other than a semiconductor such as sapphire.
  • the insulating layer 130 is provided on the semiconductor substrate 140.
  • the insulating layer 130 may be made of an inorganic insulator, and may be made of an inorganic oxide or an inorganic nitride.
  • the insulating layer 130 may be made of silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiON) or the like, and aluminum oxide (Al 2 O 3 ) or titanium oxide (TiO 2 ) And so on.
  • the insulating layer 130 may be formed by depositing the above-described inorganic oxide or inorganic nitride on the semiconductor substrate 140, and is formed by oxidizing the surface of the semiconductor substrate 140 to a predetermined depth. It is also good.
  • the semiconductor layer 110 is made of a semiconductor and is provided on the insulating layer 130 so as to protrude therefrom. Specifically, the semiconductor layer 110 is provided on the insulating layer 130 in a plate-like shape or a rod-like shape extended in one direction. Although not illustrated in FIG. 2, in the channel region covered with the gate electrode 120, the semiconductor layer 110 is provided in a shape in which the central portion of the semiconductor layer 110 and the end portion of the semiconductor layer 110 are different. This will be described in detail later.
  • the semiconductor layer 110 may be formed of silicon or the like into which an n-type impurity (phosphorus, arsenic or the like) or a p-type impurity (boron, aluminum or the like) is introduced to enhance conductivity.
  • the semiconductor layer 110 may be made of the same material as the semiconductor substrate 140, and may be provided to penetrate the insulating layer 130 and protrude from the semiconductor substrate 140.
  • the semiconductor substrate 140 is processed by etching or the like to form the vertically protruding semiconductor layer 110, and thereafter, the insulating layer 130 is formed on the semiconductor substrate 140. It can be formed by filming.
  • the semiconductor layer 110 is formed by digging the semiconductor substrate 140 which is a support of the transistor 100 instead of forming the semiconductor layer 110 by etching. it can.
  • the manufacturing process of the transistor 100 can be simplified.
  • the gate electrode 120 is provided on the insulating layer 130 across part of the semiconductor layer 110. Specifically, the gate electrode 120 is provided to straddle a portion of the semiconductor layer 110 and to sandwich the semiconductor layer 110. That is, the gate electrode 120 is provided along the shape of the semiconductor layer 110 so as to cover the semiconductor layer 110 which is provided on the insulating layer 130 in a projecting manner.
  • each of the end portions of the semiconductor layer 110 protruding from the gate electrode 120 functions as a source region 110S and a drain region 110D.
  • the semiconductor layer 110 covered with the gate electrode 120 functions as a channel region, and the conductivity is controlled by the voltage applied to the gate electrode 120. Therefore, although not shown, a source electrode is connected to one end of the semiconductor layer 110 functioning as the source region 110S, and a drain electrode is connected to the other end of the semiconductor layer 110 functioning as the drain region 110D. Be done.
  • the gate electrode 120 may be formed of polysilicon or the like, and titanium (Ti), molybdenum (Mo), tantalum (Ta), tungsten (W), niobium (Nb), nickel (Ni), zirconium ( It may be formed of a metal such as Zr), gold (Au), silver (Ag), aluminum (Al) or copper (Cu), or an alloy or metal compound of these.
  • the gate electrode 120 may be formed in a multilayer structure in which a plurality of layers made of the above-described materials are stacked. According to such a multilayer structure, the gate electrode 120 can reduce the wiring resistance and the like, and can control the work function more precisely.
  • a gate insulating film (not shown) may be provided on the semiconductor layer 110, and the gate electrode 120 may be straddled on the semiconductor layer 110 with the gate insulating film interposed therebetween.
  • the gate insulating film may be formed of, for example, an inorganic oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON), and a dielectric such as hafnium oxide (HfO 2 ) It may be formed of a body material or a ferroelectric material.
  • the transistor 100 When the gate insulating film is provided over the semiconductor layer 110, the transistor 100 functions as a so-called Fin-FET type transistor in which the semiconductor layer 110 in the vicinity of the surface provided with the gate insulating film functions as a channel.
  • the transistor 100 in the case where a gate insulating film is not provided over the semiconductor layer 110, the transistor 100 is a so-called tri-gate type in which the semiconductor layers 110 in the vicinity of three surfaces in contact with the semiconductor layer 110 and the gate electrode 120 function as a channel. It functions as a multi-gate transistor.
  • FIG. 3A is a schematic transmission top view showing the configuration of the transistor according to the present embodiment.
  • FIG. 3B is a longitudinal cross-sectional view in which the transistor 100 is cut in a plane orthogonal to the extending direction of the semiconductor layer 110 at the central portion of the channel region.
  • FIG. 3C is a longitudinal cross-sectional view in which the transistor 100 is cut in a plane orthogonal to the extending direction of the semiconductor layer 110 at an end portion of the channel region.
  • the semiconductor layer 110 is provided in such a shape that the width of the central portion of the channel region is larger than the width of the end portion of the channel region. .
  • the width of the semiconductor layer 110C in the center portion of the channel region shown in FIG. 3B and W FC, the width of the semiconductor layer 110E of the end of the channel region shown in FIG. 3C When W FE, the semiconductor layer 110 , W FC is formed to be larger than W FE .
  • the end portion of the channel region of the semiconductor layer 110 represents a region in which an equipotential surface from the source region 110S or the drain region 110D is spread.
  • the end portion of the channel region of the semiconductor layer 110 represents a region of the same size as a region where a lightly doped drain (LDD) is formed in a planar transistor of the same generation.
  • LDD lightly doped drain
  • the length Ch E of the end of the channel region of the semiconductor layer 110 when the length of the channel region in the extension direction of the semiconductor layer 110 (ie, the channel length) is Ch W , the length Ch E of the end of the channel region of the semiconductor layer 110 is It corresponds to a length of 5% to 15% of Ch W. Therefore, the end of the channel region of the semiconductor layer 110 represents a range of 5% to 15% of the length Ch W of the channel region from the edge of the channel region. More specifically, when the length Ch W of the channel region in the extending direction of the semiconductor layer 110 is 300 nm, the length Ch E of the end of the channel region of the semiconductor layer 110 may be approximately 20 nm to 50 nm. In this case, the length Ch C of the center portion of the channel region of the semiconductor layer 110 is about 200 nm ⁇ 260 nm obtained by dividing the Ch E ⁇ 2 from Ch W.
  • the threshold voltage (V th ) which is the operation threshold of the transistor 100 is changed.
  • the threshold voltage can be further increased. Therefore, by increasing the width of the central semiconductor layer 110 which occupies most of the channel region, the transistor 100 can increase the threshold voltage and reduce the off-state leakage current (off-state current).
  • the threshold voltage of the transistor 100 is locally viewed from the end of the channel region. Is lower.
  • the difference between the drain potential and the voltage applied to the gate electrode 120 can be alleviated, so that the transistor 100 suppresses an increase in the gate electric field induced leak (GIDL) current. be able to.
  • GIDL gate electric field induced leak
  • the transistor 100 according to the present embodiment can reduce the off current while suppressing an increase in the GIDL current by changing the width of the semiconductor layer 110 between the central portion and the end portion of the channel region. . That is, by controlling the width of the semiconductor layer 110, the transistor 100 according to the embodiment can control the transistor characteristics to have desired characteristics.
  • the end portion whose width is smaller than that in the central portion includes at least the end portion provided on the drain region 110D side. Since the GIDL current is generated on the side of the drain region 110D, the width of the semiconductor layer 110 may be the same as that of the central portion at the end of the channel region on the side of the source region 110S.
  • the manufacturing process can be simplified if the end on the source region 110S side of the channel region and the end on the drain region 110D side are processed so as to be symmetrical to each other. Therefore, the manufacturing cost of the transistor 100 can be reduced by processing both ends of the channel region of the semiconductor layer 110 so as to be symmetrical to each other.
  • V th the threshold voltage of the transistor 100 is used in combination with the above to further enhance the effect of reducing the off current while suppressing the increase in the GIDL current.
  • the threshold voltage of the transistor 100 (that is, the work function of the gate electrode 120) can also be controlled by the amount and polarity of impurities introduced into the semiconductor layer 110. Therefore, also by reversing the polarity (p-type or n-type) of the ion impurity introduced at the central portion and the end portion of the semiconductor layer 110 in the channel region, the off current is reduced while suppressing the increase in the GIDL current. It is possible. For example, in the case where the transistor 100 is formed as an n-type transistor, a p-type impurity such as boron is introduced into the entire semiconductor layer 110, and phosphorus or arsenic is contained in a region corresponding to the central portion of the semiconductor layer 110 in the channel region. Introduce further n-type impurities. According to this, since the transistor 100 can increase the threshold voltage while suppressing an increase in GIDL current, the off current can be further reduced.
  • the threshold voltage of the transistor 100 (that is, the work function of the gate electrode 120) can also be controlled by the characteristics of the gate insulating film provided between the gate electrode 120 and the semiconductor layer 110. Therefore, also by changing the material of the gate insulating film between the central portion and the end portion of the semiconductor layer 110 in the channel region, it is possible to reduce the off current while suppressing the increase in the GIDL current. For example, after forming hafnium oxide (HfO 2 ) as a gate insulating film on the semiconductor layer 110, the gate insulating film in a region corresponding to the central portion of the semiconductor layer 110 in the channel region is removed by etching or the like.
  • hafnium oxide HfO 2
  • titanium nitride (TiN) is formed as a gate insulating film in a region corresponding to the semiconductor layer 110 in the channel region. According to this, since the work function at the gate changes in the central portion and the end portion of the channel region, the transistor 100 can increase the threshold voltage while suppressing an increase in GIDL current. Thus, the transistor 100 can further reduce the off current.
  • FIGS. 4A to 4D are schematic perspective views for explaining one step of the method for manufacturing the transistor 100 according to the present embodiment.
  • the transistor 100 is an n-type transistor.
  • the manufacturing method in the case where the transistor 100 is a p-type transistor is substantially the same as that of the n-type transistor, and thus the description thereof is omitted here.
  • a silicon substrate is prepared as the semiconductor substrate 141.
  • the semiconductor layer 110 is formed on the semiconductor substrate 140 by patterning the semiconductor substrate 141 using photolithography and etching.
  • the width of the semiconductor layer 110 corresponding to the central portion of the channel region is larger than the width of the semiconductor layer 110 corresponding to the end portion of the channel region due to the formation of the gate electrode 120 in the latter stage. It is formed.
  • the semiconductor layer 110 may extend in one direction, and may be formed in a plate-like shape in which a central portion is expanded.
  • the width (W FC ) may be 56 nm
  • the width (W FE ) of the semiconductor layer at the end may be 7 nm.
  • an impurity is introduced into the semiconductor layer 110.
  • the semiconductor layer 110 may be doped with p-type impurities such as boron at 5 kV / 1 ⁇ 10 13 cm ⁇ 2 .
  • the insulating layer 130 made of silicon oxide (SiO 2 ) is formed over the entire surface of the semiconductor substrate 140, and then the region where the semiconductor layer 110 is formed is selectively etched to project the semiconductor layer 110 from the insulating layer 130. Exposed to set up.
  • the gate electrode 120 is formed.
  • a metal material such as titanium (Ti), molybdenum (Mo), or tantalum (Ta) can be used.
  • the transistor 100 according to this embodiment can be formed by electrically connecting an electrode and a wiring to each terminal.
  • FIG. 5A is a schematic transmission top view showing the configuration of the transistor according to the present embodiment.
  • FIG. 5B is a longitudinal cross-sectional view in which the transistor 100 is cut in a plane orthogonal to the extending direction of the semiconductor layer 112 at the central portion of the channel region.
  • FIG. 5C is a longitudinal cross-sectional view in which the transistor 100 is cut in a plane orthogonal to the extending direction of the semiconductor layer 112 at one end of the channel region.
  • the central portion of the semiconductor layer 112 and the end portion of the semiconductor layer 112 are provided in different shapes.
  • the semiconductor layer 112 is provided in such a shape that the taper of the central portion of the channel region is larger than the taper of the end portion of the channel region.
  • the configuration other than the shape of the semiconductor layer 112 is substantially the same as the configuration described in the first embodiment, and thus the description thereof is omitted here.
  • T FE the semiconductor layer 112
  • T FC is formed to be larger than T FE .
  • the width of the semiconductor layer 112 may be the same at the central portion and the end portion of the channel region.
  • the definition of the end portion of the channel region of the semiconductor layer 112 and the central portion of the channel region of the semiconductor layer 112 is as described in the first embodiment. That is, the end portion of the channel region of the semiconductor layer 112 represents a region in which the equipotential surface from the source region or the drain region is spread.
  • the length Ch E of the end of the channel region of the semiconductor layer 112 when the length of the channel region in the extension direction of the semiconductor layer 112 (ie, the channel length) is Ch W , the length Ch E of the end of the channel region of the semiconductor layer 112 is It corresponds to a length of 5% to 15% of Ch W. Therefore, the end of the channel region of the semiconductor layer 112 represents a range of 5% to 15% of the length Ch W of the channel region from the edge of the channel region. More specifically, when the length Ch W of the channel region in the extension direction of the semiconductor layer 112 is 300 nm, the length Ch E of the end of the channel region of the semiconductor layer 112 may be approximately 20 nm to 50 nm. In this case, the length Ch C of the center portion of the channel region of the semiconductor layer 112 is about 200 nm ⁇ 260 nm obtained by dividing the Ch E ⁇ 2 from Ch W.
  • the threshold voltage (V th ) which is the operation threshold of the transistor 100 is changed.
  • the threshold voltage can be further increased. Therefore, by increasing the tilt angle of the central semiconductor layer 112 which occupies most of the channel region, the transistor 100 can increase the threshold voltage and reduce the off-state leakage current (off-state current).
  • the inclination angle of the semiconductor layer 112 at the end portion of the channel region is smaller than the inclination angle of the semiconductor layer 112 at the central portion of the channel region, The threshold voltage is lowered.
  • the difference between the drain potential and the voltage applied to the gate electrode 120 can be alleviated, so that the transistor 100 suppresses an increase in the gate electric field induced leak (GIDL) current. be able to.
  • GIDL gate electric field induced leak
  • the transistor 100 according to the present embodiment can reduce the off current while suppressing the increase in the GIDL current by changing the tilt angle of the semiconductor layer 112 between the central portion and the end portion of the channel region. it can. That is, the transistor 100 according to the present embodiment can control the transistor characteristics to have desired characteristics by controlling the tilt angle of the semiconductor layer 110.
  • FIG. 6A is a schematic transmission top view showing the configuration of the transistor according to the present embodiment.
  • FIG. 6B is a longitudinal cross-sectional view in which the transistor 100 is cut in a plane orthogonal to the extending direction of the semiconductor layer 113 in the central portion of the channel region.
  • FIG. 6C is a longitudinal cross-sectional view in which the transistor 100 is cut in a plane orthogonal to the extending direction of the semiconductor layer 113 at one end of the channel region.
  • the central portion of the semiconductor layer 113 and the end portion of the semiconductor layer 113 are provided in different shapes.
  • the semiconductor layer 113 is provided so that the height of the central portion of the channel region is higher than the height of the end portion of the channel region.
  • the configuration other than the shape of the semiconductor layer 113 is substantially the same as the configuration described in the first embodiment, and thus the description thereof is omitted here.
  • H FE the semiconductor layer 113
  • H FC the semiconductor layer 113, H FC is formed to be larger than H FE.
  • the heights of the semiconductor layer 113C and the semiconductor layer 113E represent the height in the vertical direction from the semiconductor substrate 140, respectively.
  • the width of the semiconductor layer 113 may be the same at the central portion and the end portion of the channel region.
  • the definition of the end portion of the channel region of the semiconductor layer 113 and the central portion of the channel region of the semiconductor layer 113 is as described in the first embodiment. That is, the end portion of the channel region of the semiconductor layer 113 represents a region in which the equipotential surface from the source region or the drain region is spread.
  • the length Ch E of the end of the channel region of the semiconductor layer 113 when the length of the channel region in the extension direction of the semiconductor layer 113 (ie, the channel length) is Ch W , the length Ch E of the end of the channel region of the semiconductor layer 113 is It corresponds to a length of 5% to 15% of Ch W. Therefore, the end of the channel region of the semiconductor layer 113 represents a range of 5% to 15% of the length Ch W of the channel region from the edge of the channel region. More specifically, when the length Ch W of the channel region in the extension direction of the semiconductor layer 113 is 300 nm, the length Ch E of the end of the channel region of the semiconductor layer 113 may be approximately 20 nm to 50 nm. In this case, the length Ch C of the center portion of the channel region of the semiconductor layer 113 is about 200 nm ⁇ 260 nm obtained by dividing the Ch E ⁇ 2 from Ch W.
  • the electric field distribution in the semiconductor layer 113 in the channel region can be changed by changing the shape of the semiconductor layer 113. Therefore, the threshold voltage (V th ) which is the operation threshold of the transistor 100 is changed. Can. Specifically, by increasing the height of the semiconductor layer 113, the threshold voltage can be further increased. Accordingly, the threshold voltage can be increased and the off-state leakage current (off current) can be reduced by increasing the height of the semiconductor layer 113 in the central portion which occupies most of the channel region.
  • the threshold of the transistor 100 is locally viewed from the end of the channel region. The voltage goes down.
  • the difference between the drain potential and the voltage applied to the gate electrode 120 can be alleviated, so that the transistor 100 suppresses an increase in the gate electric field induced leak (GIDL) current. be able to.
  • GIDL gate electric field induced leak
  • the transistor 100 according to the present embodiment can reduce the off current while suppressing the increase in the GIDL current by changing the height of the semiconductor layer 113 between the central portion and the end portion of the channel region. it can. That is, by controlling the height of the semiconductor layer 113, the transistor 100 according to this embodiment can control transistor characteristics to have desired characteristics.
  • the transistor 100 according to each embodiment of the present disclosure can be applied to, for example, a transistor in an ESD protection circuit that prevents the internal circuit from being destroyed by electrostatic discharge (ESD).
  • ESD electrostatic discharge
  • FIG. 7 is a circuit diagram showing an example of an ESD protection circuit to which the transistor 100 according to the present embodiment can be applied.
  • the ESD protection circuit 10 is a circuit for protecting the internal circuit 15 from the ESD surge.
  • the ESD protection circuit 10 includes a resistance element 11, a capacitance element 12, a CMOS inverter 13, and a clamp transistor 14 between the power supply line 1 and the ground line 2.
  • a power supply voltage Vdd is supplied to the power supply wiring 1.
  • the ground wiring 2 is connected to the ground terminal to be the ground potential Vss.
  • resistance element 11 may be a resistance element formed of a material such as polysilicon.
  • a gate electrode of a MOS transistor formed of polysilicon can be used as the resistance element 11.
  • the resistance value of the resistive element 11 can be controlled by the size of the element of the resistive element 11.
  • the capacitive element 12 may be a capacitive element with low bias dependency.
  • a capacitor having a gate insulating film of a MOS transistor as a dielectric, or a capacitor having an insulating film between wiring layers as a dielectric can be used as the capacitive element 12.
  • the capacitance value of the capacitive element 12 can be controlled by the size of the element of the capacitive element 12.
  • the resistance value of the resistive element 11 and the capacitance value of the capacitive element 12 are time constants of an RC series circuit including the resistive element 11 and the capacitive element 12 in consideration of the application of the ESD protection circuit 10 and the model of the assumed ESD surge current. Is designed to have a desired value.
  • the resistance value of the resistance element 11 can be appropriately designed, for example, in the range of 1000 ⁇ to 10 M ⁇ , and the resistance value of the capacitance element 12 can be appropriately designed, for example, in the range of 1 pF to 10 pF.
  • the RC series circuit is designed with a time constant of about 1 ⁇ s as a standard.
  • the potential (voltage signal) at the connection point between the resistive element 11 and the capacitive element 12 is input, and the inverted input potential is output to the gate of the clamp transistor 14.
  • the drain is connected to the power supply line 1, the source is connected to the ground line 2, and the gate is connected to the output of the CMOS inverter 13. Therefore, the on / off control of the clamp transistor 14 is performed by the output signal (voltage signal) from the CMOS inverter 13. Further, the drain of the clamp transistor 14 is connected to the well.
  • the clamp transistor 14 can be configured by the transistor 100 according to the present embodiment.
  • the ESD protection circuit 10 can protect the internal circuit 15 from the ESD surge current.
  • the clamp transistor 14 included in the ESD protection circuit 10 is turned on when the ESD surge current is generated, and thus is maintained in the off state in the standby state. Therefore, by applying the transistor 100 according to the present embodiment to the clamp transistor 14 and reducing the off current, it is possible to reduce the power consumption during standby of the ESD protection circuit 10.
  • the transistor 100 according to each embodiment of the present disclosure can be applied to elements included in circuits mounted in various electronic devices. Subsequently, examples of electronic devices to which the transistor 100 according to the embodiment can be applied will be described with reference to FIGS. 8A to 8C. 8A to 8C are external views showing an example of an electronic device to which the transistor 100 according to the present embodiment can be applied.
  • the transistor 100 according to this embodiment can be applied to an element in a circuit mounted on an electronic device such as a smartphone.
  • the smartphone 900 includes a display unit 901 that displays various information, and an operation unit 903 configured of a button or the like that receives an operation input by the user.
  • the transistor 100 according to the present embodiment may be applied to an element in a control circuit that controls various operations of the smartphone 900.
  • the transistor 100 according to this embodiment can be applied to an element in a circuit mounted in an electronic device such as a digital camera.
  • the digital camera 910 includes a main body (camera body) 911, an interchangeable lens unit 913, a grip 915 gripped by the user at the time of photographing, A monitor unit 917 for displaying information and an EVF (Electronic View Finder) 919 for displaying a through image observed by the user at the time of shooting are provided.
  • 8B is an external view of the digital camera 910 as viewed from the front (ie, object side)
  • FIG. 8C is an external view of the digital camera 910 as viewed from the rear (ie, photographer side).
  • the transistor 100 according to the present embodiment may be applied to an element in a control circuit that controls various operations of the digital camera 910.
  • the electronic device to which the transistor 100 according to this embodiment is applied is not limited to the above example.
  • the transistor 100 according to the present embodiment can be applied to an element in a circuit mounted in an electronic device in any field.
  • an electronic device for example, a glasses-type wearable device, an HMD (Head Mounted Display), a television device, an electronic book, a PDA (Personal Digital Assistant), a notebook personal computer, a video camera, a game device, etc. are illustrated. be able to.
  • the transistor 100 according to an embodiment of the present disclosure suppresses the increase in the GIDL current by changing the shape of the semiconductor layer 110 between the central portion and the end portion of the channel region.
  • the threshold voltage of the entire transistor 100 can be increased.
  • the transistor 100 according to this embodiment can obtain desired transistor characteristics for reducing off current by controlling the shape of the semiconductor layer 110.
  • the first to third embodiments described above can also be implemented by combining at least two or more.
  • the semiconductor layer 110 is formed such that the volume of the central portion of the channel region of the semiconductor layer 110 is larger than the volume of the end portion of the channel region of the semiconductor layer 110.
  • the transistor 100 can further increase the threshold voltage of the transistor 100 while suppressing an increase in GIDL current, so that the off current can be further reduced.
  • a semiconductor substrate An insulating layer provided on the semiconductor substrate; A semiconductor layer convexly provided on the insulating layer; A gate electrode provided on the semiconductor layer and the insulating layer across part of the semiconductor layer; Equipped with A central portion of a channel region covered with the gate electrode of the semiconductor layer is provided in a shape different from at least one end of the channel region of the semiconductor layer.
  • Ion impurities are introduced into the semiconductor layer, Any of the above (1) to (5), wherein the ion impurity introduced into the central portion of the channel region of the semiconductor layer and the ion impurity introduced into the end portion of the channel region of the semiconductor layer have different polarities.
  • a semiconductor substrate, an insulating layer provided on the semiconductor substrate, a semiconductor layer provided on the insulating layer in a projecting manner, and the semiconductor layer and the insulating layer across a portion of the semiconductor layer A transistor provided with a gate electrode provided, wherein a central portion of a channel region of the semiconductor layer covered by the gate electrode is provided in a shape different from at least one end of the channel region of the semiconductor layer Circuits, including , An electronic device.

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Abstract

【課題】特性の制御がより容易なトランジスタ及び電子機器を提供する。 【解決手段】半導体基板と、前記半導体基板の上に設けられた絶縁層と、前記絶縁層の上に凸設された半導体層と、前記半導体層の一部を跨いで前記半導体層及び前記絶縁層の上に設けられたゲート電極と、を備え、前記半導体層の前記ゲート電極で覆われたチャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部とは異なる形状にて設けられる、トランジスタ。

Description

トランジスタ及び電子機器
　本開示は、トランジスタ及び電子機器に関する。
　近年、集積回路内の電界効果トランジスタでは、高性能化及び微細化が進んでいる。
　一方で、一般的なプレナー型のトランジスタでは、微細化によってゲート絶縁膜の膜厚が極めて薄くなってしまうため、膜厚を安定して制御することが困難になってしまう。また、微細化によってチャネル幅が縮小したトランジスタでは、短チャネル効果によって、非動作時に流れる電流（いわゆる、オフステート・リーク電流）が大きくなってしまう。
　そこで、電界効果トランジスタを三次元的な要素を考慮した構造にて形成することで、プレナー型トランジスタを超える高性能化及び微細化を目指す立体構造トランジスタの開発が進められている。このような立体構造トランジスタとしては、例えば、Ｆｉｎ（板状）型の活性領域を有する電界効果トランジスタ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）（いわゆる、Ｆｉｎ－ＦＥＴ）を挙げることができる。
　例えば、下記の特許文献１には、高性能なＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）回路を実現するためには、Ｆｉｎ－ＦＥＴを用いることが有効であることが開示されており、Ｆｉｎ－ＦＥＴで構成されたＬＳＩ回路に好適なＥＳＤ（ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ）保護素子が開示されている。また、特許文献１では、トランジスタのゲート電極に導入されるイオン不純物の量を制御し、ゲート電極の仕事関数を制御することで、トランジスタ特性を制御している。
特開２００７－５３３１６号公報
　しかし、トランジスタ等の最先端の製造工程において、上記の特許文献１に開示されるようなゲート電極の仕事関数の制御を行う場合、別途、仕事関数を制御するための工程が必要となるため、工程数が増加し、製造コストが増加してしまう。
　本開示に係る技術は、上記事情に鑑みて生み出されたものである。本開示では、より容易に特性が制御された、新規かつ改良されたトランジスタ及び電子機器を提案する。
　本開示によれば、半導体基板と、前記半導体基板の上に設けられた絶縁層と、前記絶縁層の上に凸設された半導体層と、前記半導体層の一部を跨いで前記半導体層及び前記絶縁層の上に設けられたゲート電極と、を備え、前記半導体層の前記ゲート電極で覆われたチャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部とは異なる形状にて設けられる、トランジスタが提供される。
　また、本開示によれば、半導体基板と、前記半導体基板の上に設けられた絶縁層と、前記絶縁層の上に凸設された半導体層と、前記半導体層の一部を跨いで前記半導体層及び前記絶縁層の上に設けられたゲート電極と、を備え、前記半導体層の前記ゲート電極で覆われたチャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部とは異なる形状にて設けられるトランジスタを含む回路、を備える、電子機器が提供される。
　本開示によれば、半導体層の形状をチャネル領域の中央部と端部とで変更することによって、スレッショルド電圧を局所的に制御し、トランジスタ全体でのスレッショルド電圧を高めつつ、ＧＩＤＬ電流の増加を抑制することが可能である。
　以上説明したように本開示によれば、トランジスタ特性の制御をより容易に行うことが可能である。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
トランジスタのゲート電極に印加される電圧と、トランジスタのドレイン電極に流れる電流との関係を示すグラフ図である。 本開示の第１の実施形態に係るトランジスタの構成を示す模式的な斜視図である。 同実施形態に係るトランジスタの構成を示す模式的な透過上面図である。 同実施形態において、チャネル領域の中央部にて半導体層の延伸方向と直交する面でトランジスタを切断した縦断面図である。 同実施形態において、チャネル領域の端部にて、半導体層の延伸方向と直交する面でトランジスタを切断した縦断面図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な斜視図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な斜視図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な斜視図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な斜視図である。 本開示の第２の実施形態に係るトランジスタの構成を示す模式的な透過上面図である。 同実施形態において、チャネル領域の中央部にて半導体層の延伸方向と直交する面でトランジスタを切断した縦断面図である。 同実施形態において、チャネル領域の端部にて、半導体層の延伸方向と直交する面でトランジスタを切断した縦断面図である。 本開示の第３の実施形態に係るトランジスタの構成を示す模式的な透過上面図である。 同実施形態において、チャネル領域の中央部にて半導体層の延伸方向と直交する面でトランジスタを切断した縦断面図である。 同実施形態において、チャネル領域の端部にて、半導体層の延伸方向と直交する面でトランジスタを切断した縦断面図である。 本開示の各実施形態に係るトランジスタが適用され得るＥＳＤ保護回路の一例を示す回路図である。 本開示の各実施形態に係るトランジスタが適用され得る電子機器の一例を示す外観図である。 本開示の各実施形態に係るトランジスタが適用され得る電子機器の一例を示す外観図である。 本開示の各実施形態に係るトランジスタが適用され得る電子機器の一例を示す外観図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板又は層が積層される方向を上方向と表すことがある。
　なお、説明は以下の順序で行うものとする。
　１．第１の実施形態
　　１．１．トランジスタの特性
　　１．２．トランジスタの構成
　　１．３．トランジスタの製造方法
　２．第２の実施形態
　３．第３の実施形態
　４．適用例
　　４．１．ＥＳＤ保護素子への適用
　　４．２．電子機器への適用
　５．まとめ
　＜１．第１の実施形態＞
　（１．１．トランジスタの特性）
　まず、図１を参照して、本開示の第１の実施形態に係るトランジスタの特性について説明する。図１は、トランジスタのゲート電極に印加される電圧（Ｖｇ）と、トランジスタのドレイン電極に流れる電流（Ｉｄ）との関係を示すグラフ図である。
　近年、スマートフォン、タブレット端末及びラップトップなどのポータブル機器が広く普及している。これらのポータブル機器では、稼働時間を延長するために、搭載される各種回路の消費電力を低減することが求められている。例えば、非動作時のトランジスタに流れるリーク電流（オフ電流ともいう）をより小さくすることが求められている。
　ここで、トランジスタのオフ電流を低減するためには、例えば、トランジスタの動作閾値であるスレッショルド電圧（Ｖｔｈ）を制御することが考えられる。すなわち、図１に示すように、トランジスタのスレッショルド電圧を高くすることで、オフ電流（Ｉｏｆｆ＠Ｖｇ＝０Ｖ）を低減することができる。
　具体的には、スレッショルド電圧（Ｖｔｈ）は、下記の式１にて与えられる。
Figure JPOXMLDOC01-appb-M000001
　式１において、Ｖｆｂはフラットバンド電圧（Ｖ）であり、右辺第２項（２Ψｂ）はフェルミポテンシャルと真性ポテンシャルとの差分（Ｖ）である。εｓｉはシリコンの誘電率であり、ｑは電荷（Ｃ）である。Ｎａはトランジスタが形成される半導体基板の不純物濃度（ｍ－３）であり、Ｃｏｘはゲート絶縁膜の容量（Ｆ）である。
　また、式１におけるフラットバンド電圧（Ｖｆｂ）は、下記の式２によって表される。
Figure JPOXMLDOC01-appb-M000002
　式２において、Φｇはゲート電極の仕事関数であり、Φｓはトランジスタが形成される半導体基板の仕事関数である。
　式１によれば、フラットバンド電圧Ｖｆｂ及び半導体基板の不純物濃度Ｎａを高くすることによって、トランジスタのスレッショルド電圧（Ｖｔｈ）を高くし、トランジスタのオフ電流を低減することが可能であることがわかる。また、式２によれば、フラットバンド電圧Ｖｆｂは、ゲート電極の仕事関数Φｇを増加させることによって、高くすることが可能であることがわかる。
　しかし、ゲート電極の仕事関数Φｇを増加させた場合、ドレイン電位と、ゲート電極に印加される電圧との差が大きくなるため、チャネル内部で電界が急激に変化することになる。そのため、ゲート電極の端部でゲート電界起因リーク（Ｇａｔｅ　Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ　Ｌｅａｋａｇｅ：ＧＤＩＬ）電流が増加してしまう。したがって、トランジスタのオフ電流を低減させるためには、トランジスタのスレッショルド電圧（Ｖｔｈ）を高くしつつ、かつＧＤＩＬ電流の増加も抑制することが重要である。
　本開示に係る技術は、上記事情に鑑みてなされたものである。本開示は、ＧＩＤＬ電流の増加を抑制しつつ、トランジスタのスレッショルド電圧を高くすることによって、オフ電流がより低減されたトランジスタを提供するものである。
　（１．２．トランジスタの構成）
　以下では、図２～図３Ｃを参照して、本実施形態に係るトランジスタの構成について説明する。図２は、本実施形態に係るトランジスタの構成を示す模式的な斜視図である。
　図２に示すように、本実施形態に係るトランジスタ１００は、半導体基板１４０と、絶縁層１３０と、半導体層１１０と、ゲート電極１２０と、を備える。本実施形態に係るトランジスタ１００は、いわゆるＦｉｎ－ＦＥＴ構造で構成され得る。
　半導体基板１４０は、トランジスタ１００を含む回路が形成される支持体である。例えば、半導体基板１４０は、多結晶、単結晶又はアモルファスのシリコン（Ｓｉ）基板であってもよい。または、半導体基板１４０は、上記のシリコン基板の内部にＳｉＯ２などの絶縁膜が挟み込まれた、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板であってもよい。さらには、半導体基板１４０は、例えば、ガリウムヒ素（ＧａＡｓ）基板などの化合物半導体基板、窒化ガリウム（ＧａＮ）基板、又はシリコンカーバイド（ＳｉＣ）基板等の他の種類の半導体基板が用いられてもよく、サファイア等の半導体以外の材料によって形成された基板にシリコン（Ｓｉ）等を成膜した基板であってもよい。
　絶縁層１３０は、半導体基板１４０の上に設けられる。具体的には、絶縁層１３０は、無機絶縁体にて構成され、無機酸化物又は無機窒化物で構成されてもよい。例えば、絶縁層１３０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などで構成されてもよく、酸化アルミニウム（Ａｌ２Ｏ３）又は酸化チタン（ＴｉＯ２）などで構成されてもよい。絶縁層１３０は、半導体基板１４０の上に上記の無機酸化物又は無機窒化物を成膜することで形成されてもよく、半導体基板１４０の表面から所定の深さまでを酸化することで形成されてもよい。
　半導体層１１０は、半導体で構成され、絶縁層１３０の上に凸設される。具体的には、半導体層１１０は、絶縁層１３０の上に、一方向に延伸された板状形状又は棒状形状にて設けられる。図２では、図示されないが、半導体層１１０は、ゲート電極１２０で覆われたチャネル領域において、半導体層１１０の中央部と半導体層１１０の端部とが異なる形状にて設けられる。これについては、詳細に後述する。例えば、半導体層１１０は、導電性を高めるためにｎ型不純物（リン、ヒ素など）又はｐ型不純物（ホウ素、アルミニウムなど）を導入したシリコン等で形成されてもよい。
　ここで、半導体層１１０は、半導体基板１４０と同じ材料で構成され、絶縁層１３０を貫通して半導体基板１４０から突出して設けられてもよい。このような場合、図２Ａに示すような構造は、半導体基板１４０をエッチング等にて加工して、垂直に突出した半導体層１１０を形成し、その後、半導体基板１４０の上に絶縁層１３０を成膜することで形成することができる。この構造によれば、半導体材料を成膜した後、エッチングすることで半導体層１１０を形成するのではなく、トランジスタ１００の支持体である半導体基板１４０を掘りこんで半導体層１１０を形成することができる。よって、トランジスタ１００の製造工程を簡略化することが可能である。
　ゲート電極１２０は、半導体層１１０の一部を跨いで絶縁層１３０の上に設けられる。具体的には、ゲート電極１２０は、半導体層１１０の一部を跨ぎ、かつ半導体層１１０を挟持するように設けられる。すなわち、ゲート電極１２０は、半導体層１１０の形状に沿って、絶縁層１３０の上に凸設された半導体層１１０を覆うように設けられる。
　ただし、ゲート電極１２０は、半導体層１１０の一部の上にのみ設けられるため、一方向に延伸された半導体層１１０の各々の端部は、ゲート電極１２０からそれぞれ突出する。本実施形態に係るトランジスタ１００では、ゲート電極１２０から突出した半導体層１１０の端部の各々がソース領域１１０Ｓ及びドレイン領域１１０Ｄとして機能する。また、ゲート電極１２０で覆われた半導体層１１０は、チャネル領域として機能し、ゲート電極１２０に印加される電圧によって導電性が制御される。したがって、図示しないものの、ソース領域１１０Ｓとして機能する半導体層１１０の一方の端部には、ソース電極が接続され、ドレイン領域１１０Ｄとして機能する半導体層１１０の他方の端部には、ドレイン電極が接続される。
　例えば、ゲート電極１２０は、ポリシリコン等にて形成されてもよく、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）若しくは銅（Ｃｕ）等の金属、又はこれらの合金若しくは金属化合物にて形成されてもよい。または、ゲート電極１２０は、上述した材料からなる層を複数種積層した多層構造にて形成されてもよい。このような多層構造によれば、ゲート電極１２０は、配線抵抗等を低下させたり、仕事関数をより精密に制御したりすることが可能である。
　なお、半導体層１１０の上にはゲート絶縁膜（図示せず）が設けられ、ゲート電極１２０は、ゲート絶縁膜を介して半導体層１１０の上に跨設されていてもよい。ゲート絶縁膜は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または酸窒化シリコン（ＳｉＯＮ）などの無機酸窒化物で形成されてもよく、酸化ハフニウム（ＨｆＯ２）等の誘電体材料又は強誘電体材料によって形成されてもよい。
　半導体層１１０の上にゲート絶縁膜が設けられる場合、トランジスタ１００は、ゲート絶縁膜が設けられた面の近傍の半導体層１１０がチャネルとして機能する、いわゆるＦｉｎ－ＦＥＴ型のトランジスタとして機能する。また、半導体層１１０の上にゲート絶縁膜が設けられない場合、トランジスタ１００は、半導体層１１０及びゲート電極１２０が互いに接する三面の近傍の半導体層１１０がチャネルとして機能する、いわゆるＴｒｉ－ｇａｔｅ型のマルチゲートトランジスタとして機能する。
　ここで、図３Ａ～図３Ｃを参照して、ゲート電極１２０で覆われたチャネル領域における半導体層１１０の形状について説明する。図３Ａは、本実施形態に係るトランジスタの構成を示す模式的な透過上面図である。図３Ｂは、チャネル領域の中央部にて、半導体層１１０の延伸方向と直交する面でトランジスタ１００を切断した縦断面図である。図３Ｃは、チャネル領域の端部にて、半導体層１１０の延伸方向と直交する面でトランジスタ１００を切断した縦断面図である。
　図３Ａに示すように、ゲート電極１２０で覆われた領域をチャネル領域とすると、半導体層１１０は、チャネル領域の中央部の幅がチャネル領域の端部の幅よりも大きくなる形状にて設けられる。具体的には、図３Ｂに示すチャネル領域の中央部の半導体層１１０Ｃの幅をＷＦＣとし、図３Ｃに示すチャネル領域の端部の半導体層１１０Ｅの幅をＷＦＥとすると、半導体層１１０は、ＷＦＣがＷＦＥよりも大きくなるように形成される。
　ここで、半導体層１１０のチャネル領域の端部とは、ソース領域１１０Ｓ又はドレイン領域１１０Ｄからの等電位面が広がっている領域を表す。換言すると、半導体層１１０のチャネル領域の端部とは、同世代のプレナー型トランジスタにおいて、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）が形成される領域と同様の大きさの領域を表す。
　例えば、図３Ａに示すように、半導体層１１０の延伸方向におけるチャネル領域の長さ（すなわち、チャネル長）をＣｈＷとした場合、半導体層１１０のチャネル領域の端部の長さＣｈＥは、ＣｈＷの５％～１５％の長さに相当する。したがって、半導体層１１０のチャネル領域の端部とは、チャネル領域の縁からチャネル領域の長さＣｈＷの５％～１５％の範囲を表す。より具体的には、半導体層１１０の延伸方向におけるチャネル領域の長さＣｈＷが３００ｎｍである場合、半導体層１１０のチャネル領域の端部の長さＣｈＥは、おおよそ２０ｎｍ～５０ｎｍとしてもよい。このような場合、半導体層１１０のチャネル領域の中央部の長さＣｈＣは、ＣｈＷからＣｈＥ×２を除算した約２００ｎｍ～２６０ｎｍとなる。
　本実施形態では、半導体層１１０の形状を変えることで、チャネル領域の半導体層１１０内の電界分布を変化させることができるため、トランジスタ１００の動作閾値であるスレッショルド電圧（Ｖｔｈ）を変化させることができる。具体的には、半導体層１１０の幅を大きくすることで、スレッショルド電圧をより高くすることができる。したがって、トランジスタ１００は、チャネル領域の大部分を占める中央部の半導体層１１０の幅を大きくすることで、スレッショルド電圧を高くし、オフ時のリーク電流（オフ電流）を低減することができる。
　一方で、チャネル領域の端部の半導体層１１０の幅は、チャネル領域の中央部の半導体層１１０の幅よりも小さくなるため、チャネル領域の端部を局所的に見ると、トランジスタ１００のスレッショルド電圧は低くなる。これにより、チャネル領域の端部では、ドレイン電位と、ゲート電極１２０に印加される電圧との差を緩和させることができるため、トランジスタ１００は、ゲート電界起因リーク（ＧＩＤＬ）電流の増加を抑制することができる。
　したがって、本実施形態に係るトランジスタ１００は、半導体層１１０の幅をチャネル領域の中央部と、端部とで変更することによって、ＧＩＤＬ電流の増加を抑制しつつ、オフ電流を低減することができる。すなわち、本実施形態に係るトランジスタ１００は、半導体層１１０の幅を制御することで、トランジスタ特性を所望の特性に制御することが可能である。
　なお、チャネル領域の半導体層１１０において、中央部よりも幅が小さくなる端部は、ドレイン領域１１０Ｄ側に設けられた端部を少なくとも含む。ＧＩＤＬ電流は、ドレイン領域１１０Ｄ側に発生するため、ソース領域１１０Ｓ側のチャネル領域の端部では、半導体層１１０の幅は中央部と同じであってもよい。ただし、チャネル領域のソース領域１１０Ｓ側の端部、及びドレイン領域１１０Ｄ側の端部は、互いに対称になるように形状加工した方が製造工程を簡略化することができる。したがって、半導体層１１０のチャネル領域の両方の端部は、互いに対称となるように形状加工されることによって、トランジスタ１００の製造コストを低減することができる。
　本実施形態に係るトランジスタ１００では、ＧＩＤＬ電流の増加を抑制しながらオフ電流を低減する効果をさらに高めるために、トランジスタ１００のスレッショルド電圧（Ｖｔｈ）を変化させる他の方法を上記と組み合わせて使用してもよい。
　具体的には、トランジスタ１００のスレッショルド電圧（すなわち、ゲート電極１２０の仕事関数）は、半導体層１１０に導入する不純物の量及び極性によっても制御することが可能である。したがって、チャネル領域の半導体層１１０の中央部と、端部とで導入するイオン不純物の極性（ｐ型又はｎ型）を反転させることによっても、ＧＩＤＬ電流の増加を抑制しながらオフ電流を低減することが可能である。例えば、トランジスタ１００をｎ型トランジスタとして形成する場合、半導体層１１０全体には、ホウ素等のｐ型不純物を導入し、チャネル領域の半導体層１１０の中央部に相当する領域には、リン又はヒ素などのｎ型不純物をさらに導入する。これによれば、トランジスタ１００は、ＧＩＤＬ電流の増加を抑制しながらスレッショルド電圧を高くすることが可能であるため、オフ電流をより低減することが可能である。
　または、トランジスタ１００のスレッショルド電圧（すなわち、ゲート電極１２０の仕事関数）は、ゲート電極１２０及び半導体層１１０の間に設けられるゲート絶縁膜の特性によっても制御することが可能である。したがって、チャネル領域の半導体層１１０の中央部と、端部とでゲート絶縁膜の材質を変化させることによっても、ＧＩＤＬ電流の増加を抑制しながらオフ電流を低減することが可能である。例えば、ゲート絶縁膜として酸化ハフニウム（ＨｆＯ２）を半導体層１１０の上に成膜した後、チャネル領域の半導体層１１０の中央部に相当する領域のゲート絶縁膜をエッチング等で除去する。その後、チャネル領域の半導体層１１０に相当する領域にゲート絶縁膜として窒化チタン（ＴｉＮ）を成膜する。これによれば、トランジスタ１００は、チャネル領域の中央部と、端部とでゲートにおける仕事関数が変化するため、ＧＩＤＬ電流の増加を抑制しながらスレッショルド電圧を高くすることが可能となる。したがって、トランジスタ１００は、オフ電流をより低減することが可能である。
　（１．３．トランジスタの製造方法）
　次に、図４Ａ～図４Ｄを参照して、本実施形態に係るトランジスタ１００の製造方法について説明する。図４Ａ～図４Ｄは、本実施形態に係るトランジスタ１００の製造方法の一工程を説明する模式的な斜視図である。
　以下では、トランジスタ１００がｎ型トランジスタである場合の製造方法について説明する。トランジスタ１００がｐ型トランジスタである場合の製造方法は、ｎ型トランジスタの場合と実質的にほぼ同様であるため、ここでの説明は省略する。
　まず、図４Ａに示すように、半導体基板１４１としてシリコン基板を用意する。
　次に、図４Ｂに示すように、フォトリソグラフィ及びエッチングを用いて、半導体基板１４１をパターニングすることで、半導体基板１４０の上に、半導体層１１０を形成する。
　ここで、半導体層１１０は、後段のゲート電極１２０の形成によってチャネル領域の中央部に相当する半導体層１１０の幅が、チャネル領域の端部に相当する半導体層１１０の幅よりも大きくなるように形成される。図４Ｂに示すように、半導体層１１０は、一方向に延伸しており、かつ中央部が膨らんだ板状形状に形成されてもよい。例えば、半導体層１１０が延伸する方向のチャネル領域の長さ（ＣｈＷ）を３００ｎｍとし、チャネル領域の端部の長さ（ＣｈＥ）を５０ｎｍとしたとき、中央部の半導体層の幅（ＷＦＣ）を５６ｎｍとし、端部の半導体層の幅（ＷＦＥ）を７ｎｍとしてもよい。
　続いて、図４Ｃに示すように、半導体層１１０に不純物を導入する。例えば、半導体層１１０には、ホウ素等のｐ型不純物を５ｋＶ／１×１０１３ｃｍ－２でドーピングしてもよい。その後、酸化シリコン（ＳｉＯ２）からなる絶縁層１３０を半導体基板１４０全面に成膜した後、半導体層１１０が形成された領域を選択的にエッチングすることで、半導体層１１０が絶縁層１３０から凸設するように露出させる。
　さらに、図４Ｄに示すように、ゲート電極１２０が形成されるチャネル領域の半導体層１１０の上に、ゲート絶縁膜（図示せず）として酸化ハフニウム（ＨｆＯ２）を形成した後、ゲート電極１２０を形成する。ゲート電極１２０としては、例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）又はタンタル（Ｔａ）などの金属材料を用いることができる。
　その後、電極及び配線を各々の端子に電気的に接続することによって、本実施形態に係るトランジスタ１００を形成することができる。
　＜２．第２の実施形態＞
　続いて、図５Ａ～図５Ｃを参照して、本開示の第２の実施形態に係るトランジスタ１００について説明する。図５Ａは、本実施形態に係るトランジスタの構成を示す模式的な透過上面図である。図５Ｂは、チャネル領域の中央部にて、半導体層１１２の延伸方向と直交する面でトランジスタ１００を切断した縦断面図である。図５Ｃは、チャネル領域の一方の端部にて、半導体層１１２の延伸方向と直交する面でトランジスタ１００を切断した縦断面図である。
　本実施形態に係るトランジスタ１００は、ゲート電極１２０で覆われたチャネル領域において、半導体層１１２の中央部と、半導体層１１２の端部とが異なる形状にて設けられる。具体的には、半導体層１１２は、チャネル領域の中央部のテーパーがチャネル領域の端部のテーパーよりも大きい形状にて設けられる。半導体層１１２の形状以外の構成については、実質的に第１の実施形態にて説明した構成と同様であるため、ここでの説明は省略する。
　例えば、図５Ｂに示すチャネル領域の中央部の半導体層１１２Ｃの傾斜角度をＴＦＣとし、図５Ｃに示すチャネル領域の端部の半導体層１１２Ｅの傾斜角度をＴＦＥとすると、半導体層１１２は、ＴＦＣがＴＦＥよりも大きくなるように形成される。なお、図５Ａに示すように、半導体層１１２の幅は、チャネル領域の中央部及び端部で同じであってもよい。
　ここで、半導体層１１２のチャネル領域の端部、及び半導体層１１２のチャネル領域の中央部の定義については、第１の実施形態で説明したとおりである。すなわち、半導体層１１２のチャネル領域の端部は、ソース領域又はドレイン領域からの等電位面が広がっている領域を表す。
　例えば、図５Ａに示すように、半導体層１１２の延伸方向におけるチャネル領域の長さ（すなわち、チャネル長）をＣｈＷとした場合、半導体層１１２のチャネル領域の端部の長さＣｈＥは、ＣｈＷの５％～１５％の長さに相当する。したがって、半導体層１１２のチャネル領域の端部とは、チャネル領域の縁からチャネル領域の長さＣｈＷの５％～１５％の範囲を表す。より具体的には、半導体層１１２の延伸方向におけるチャネル領域の長さＣｈＷが３００ｎｍである場合、半導体層１１２のチャネル領域の端部の長さＣｈＥは、おおよそ２０ｎｍ～５０ｎｍとしてもよい。このような場合、半導体層１１２のチャネル領域の中央部の長さＣｈＣは、ＣｈＷからＣｈＥ×２を除算した約２００ｎｍ～２６０ｎｍとなる。
　本実施形態では、半導体層１１２の形状を変えることで、チャネル領域の半導体層１１２内の電界分布を変化させることができるため、トランジスタ１００の動作閾値であるスレッショルド電圧（Ｖｔｈ）を変化させることができる。具体的には、半導体層１１２の傾斜角度を大きくすることで、スレッショルド電圧をより高くすることができる。したがって、トランジスタ１００は、チャネル領域の大部分を占める中央部の半導体層１１２の傾斜角度を大きくすることで、スレッショルド電圧を高くし、オフ時のリーク電流（オフ電流）を低減することができる。
　一方で、チャネル領域の端部の半導体層１１２の傾斜角度は、チャネル領域の中央部の半導体層１１２の傾斜角度よりも小さくなるため、チャネル領域の端部を局所的に見ると、トランジスタ１００のスレッショルド電圧は低くなる。これにより、チャネル領域の端部では、ドレイン電位と、ゲート電極１２０に印加される電圧との差を緩和させることができるため、トランジスタ１００は、ゲート電界起因リーク（ＧＩＤＬ）電流の増加を抑制することができる。
　したがって、本実施形態に係るトランジスタ１００は、半導体層１１２の傾斜角度をチャネル領域の中央部と、端部とで変更することによって、ＧＩＤＬ電流の増加を抑制しつつ、オフ電流を低減することができる。すなわち、本実施形態に係るトランジスタ１００は、半導体層１１０の傾斜角度を制御することで、トランジスタ特性を所望の特性に制御することが可能である。
　＜３．第３の実施形態＞
　次に、図６Ａ～図６Ｃを参照して、本開示の第３の実施形態に係るトランジスタ１００について説明する。図６Ａは、本実施形態に係るトランジスタの構成を示す模式的な透過上面図である。図６Ｂは、チャネル領域の中央部にて、半導体層１１３の延伸方向と直交する面でトランジスタ１００を切断した縦断面図である。図６Ｃは、チャネル領域の一方の端部にて、半導体層１１３の延伸方向と直交する面でトランジスタ１００を切断した縦断面図である。
　本実施形態に係るトランジスタ１００は、ゲート電極１２０で覆われたチャネル領域において、半導体層１１３の中央部と、半導体層１１３の端部とが異なる形状にて設けられる。具体的には、半導体層１１３は、チャネル領域の中央部の高さがチャネル領域の端部の高さよりも高い形状にて設けられる。半導体層１１３の形状以外の構成については、実質的に第１の実施形態にて説明した構成と同様であるため、ここでの説明は省略する。
　例えば、図６Ｂに示すチャネル領域の中央部の半導体層１１３Ｃの高さをＨＦＣとし、図６Ｃに示すチャネル領域の端部の半導体層１１３Ｅの高さをＨＦＥとすると、半導体層１１３は、ＨＦＣがＨＦＥよりも大きくなるように形成される。半導体層１１３Ｃ及び半導体層１１３Ｅの高さは、それぞれ半導体基板１４０から垂直方向の高さを表す。なお、図６Ａに示すように、半導体層１１３の幅は、チャネル領域の中央部及び端部で同じであってもよい。
　ここで、半導体層１１３のチャネル領域の端部、及び半導体層１１３のチャネル領域の中央部の定義については、第１の実施形態で説明したとおりである。すなわち、半導体層１１３のチャネル領域の端部は、ソース領域又はドレイン領域からの等電位面が広がっている領域を表す。
　例えば、図６Ａに示すように、半導体層１１３の延伸方向におけるチャネル領域の長さ（すなわち、チャネル長）をＣｈＷとした場合、半導体層１１３のチャネル領域の端部の長さＣｈＥは、ＣｈＷの５％～１５％の長さに相当する。したがって、半導体層１１３のチャネル領域の端部とは、チャネル領域の縁からチャネル領域の長さＣｈＷの５％～１５％の範囲を表す。より具体的には、半導体層１１３の延伸方向におけるチャネル領域の長さＣｈＷが３００ｎｍである場合、半導体層１１３のチャネル領域の端部の長さＣｈＥは、おおよそ２０ｎｍ～５０ｎｍとしてもよい。このような場合、半導体層１１３のチャネル領域の中央部の長さＣｈＣは、ＣｈＷからＣｈＥ×２を除算した約２００ｎｍ～２６０ｎｍとなる。
　本実施形態では、半導体層１１３の形状を変えることで、チャネル領域の半導体層１１３内の電界分布を変化させることができるため、トランジスタ１００の動作閾値であるスレッショルド電圧（Ｖｔｈ）を変化させることができる。具体的には、半導体層１１３の高さを高くすることで、スレッショルド電圧をより高くすることができる。したがって、トランジスタ１００は、チャネル領域の大部分を占める中央部の半導体層１１３の高さを高くすることで、スレッショルド電圧を高くし、オフ時のリーク電流（オフ電流）を低減することができる。
　一方で、チャネル領域の端部の半導体層１１３の高さは、チャネル領域の中央部の半導体層１１３の高さよりも低くなるため、チャネル領域の端部を局所的に見ると、トランジスタ１００のスレッショルド電圧は低くなる。これにより、チャネル領域の端部では、ドレイン電位と、ゲート電極１２０に印加される電圧との差を緩和させることができるため、トランジスタ１００は、ゲート電界起因リーク（ＧＩＤＬ）電流の増加を抑制することができる。
　したがって、本実施形態に係るトランジスタ１００は、半導体層１１３の高さをチャネル領域の中央部と、端部とで変更することによって、ＧＩＤＬ電流の増加を抑制しつつ、オフ電流を低減することができる。すなわち、本実施形態に係るトランジスタ１００は、半導体層１１３の高さを制御することで、トランジスタ特性を所望の特性に制御することが可能である。
　＜４．適用例＞
　（４．１．ＥＳＤ保護回路への適用）
　本開示の各実施形態に係るトランジスタ１００は、例えば、内部回路の静電気（Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）による破壊を防止するＥＳＤ保護回路内のトランジスタに適用することができる。図７を参照して、本実施形態に係るトランジスタ１００が適用され得るＥＳＤ保護回路の例について説明する。図７は、本実施形態に係るトランジスタ１００が適用され得るＥＳＤ保護回路の一例を示す回路図である。
　図７に示すように、ＥＳＤ保護回路１０は、ＥＳＤサージから内部回路１５を保護するための回路である。ＥＳＤ保護回路１０は、電源配線１及びグランド配線２の間に、抵抗素子１１と、容量素子１２と、ＣＭＯＳインバータ１３と、クランプトランジスタ１４とを備える。なお、電源配線１には、電源電圧Ｖｄｄが供給される。一方、グランド配線２は、グランド端子に接続されることでグランド電位Ｖｓｓとなる。
　抵抗素子１１は、具体的には、ポリシリコン等の材料で形成された抵抗素子などであってもよい。例えば、抵抗素子１１として、ポリシリコンで形成されたＭＯＳトランジスタのゲート電極を用いることができる。抵抗素子１１の抵抗値は、抵抗素子１１の素子の大きさによって制御することが可能である。
　容量素子１２は、具体的には、バイアス依存性の低い容量素子であってもよい。例えば、容量素子１２は、ＭＯＳトランジスタのゲート絶縁膜を誘電体とするキャパシタ、又は配線層間の絶縁膜を誘電体とするキャパシタなどを用いることができる。容量素子１２の容量値は、容量素子１２の素子の大きさによって制御することが可能である。
　抵抗素子１１の抵抗値及び容量素子１２の容量値は、ＥＳＤ保護回路１０の用途、及び想定するＥＳＤサージ電流のモデルを考慮して、抵抗素子１１及び容量素子１２からなるＲＣ直列回路の時定数が所望の値となるように設計される。抵抗素子１１の抵抗値は、例えば、１０００Ω～１０ＭΩの範囲で適宜設計されることができ、容量素子１２の抵抗値は、例えば、１ｐＦ～１０ｐＦの範囲で適宜設計されることができる。
　例えば、ＥＳＤサージ電流のモデルとして、ＨＢＭ（Ｈｕｍａｎ　Ｂｏｄｙ　Ｍｏｄｅｌ）を想定する場合、ＲＣ直列回路は、目安として１μ秒程度の時定数にて設計される。このような場合、抵抗素子１１の抵抗値（Ｒ）を１ＭΩとし、容量素子１２の容量値（Ｃ）を１ｐＦとすることで、ＲＣ直列回路の時定数をＲ×Ｃ＝１ＭΩ×１ｐＦ＝１μ秒と設計することができる。
　ＣＭＯＳインバータ１３では、抵抗素子１１と容量素子１２との間の接続点の電位（電圧信号）が入力され、反転した入力電位がクランプトランジスタ１４のゲートに出力される。
　クランプトランジスタ１４では、ドレインが電源配線１と接続され、ソースがグランド配線２に接続され、ゲートがＣＭＯＳインバータ１３の出力に接続される。したがって、クランプトランジスタ１４のオンオフ制御は、ＣＭＯＳインバータ１３からの出力信号（電圧信号）により行われる。また、クランプトランジスタ１４のドレインは、ウェルと接続される。なお、クランプトランジスタ１４は、本実施形態に係るトランジスタ１００にて構成され得る。
　ここで、ＥＳＤサージ（高電圧パルス）がＥＳＤ保護回路１０に印加された場合、抵抗素子１１及び容量素子１２で構成されるＲＣ直列回路に貫通電流が流れ、ＣＭＯＳインバータ１３の入力端の電圧レベルが「Ｈｉｇｈ」レベルから「Ｌｏｗ」レベルに変化する。ここで、クランプトランジスタ１４のゲートには、「Ｌｏｗ」レベルを反転させた「Ｈｉｇｈ」レベルの電圧信号がＣＭＯＳインバータ１３の出力端から印加される。これにより、クランプトランジスタ１４がオン状態（導通状態）となるため、クランプトランジスタ１４のドレイン－ソース間にＥＳＤサージ電流が流れ、該ＥＳＤサージ電流はグランド配線２に放出される。
　以上の動作により、ＥＳＤ保護回路１０は、内部回路１５をＥＳＤサージ電流から保護することができる。ＥＳＤ保護回路１０に含まれるクランプトランジスタ１４は、ＥＳＤサージ電流が発生した場合にオン状態となるため、待機時にはオフ状態を維持する。そのため、本実施形態に係るトランジスタ１００をクランプトランジスタ１４に適用し、オフ電流を低減させることによって、ＥＳＤ保護回路１０の待機時の消費電力を低減させることができる。
　（４．２．電子機器への適用）
　本開示の各実施形態に係るトランジスタ１００は、様々の電子機器に搭載される回路に内の素子に適用することができる。続いて、図８Ａ～図８Ｃを参照して、本実施形態に係るトランジスタ１００が適用され得る電子機器の例について説明する。図８Ａ～図８Ｃは、本実施形態に係るトランジスタ１００が適用され得る電子機器の一例を示す外観図である。
　例えば、本実施形態に係るトランジスタ１００は、スマートフォンなどの電子機器に搭載される回路内の素子に適用することができる。具体的には、図８Ａに示すように、スマートフォン９００は、各種情報を表示する表示部９０１と、ユーザによる操作入力を受け付けるボタン等から構成される操作部９０３と、を備える。ここで、スマートフォン９００の各種動作を制御する制御回路内の素子には、本実施形態に係るトランジスタ１００が適用されてもよい。
　例えば、本実施形態に係るトランジスタ１００は、デジタルカメラなどの電子機器に搭載される回路内の素子に適用することができる。具体的には、図８Ｂ及び図８Ｃに示すように、デジタルカメラ９１０は、本体部（カメラボディ）９１１と、交換式のレンズユニット９１３と、撮影時にユーザによって把持されるグリップ部９１５と、各種情報を表示するモニタ部９１７と、撮影時にユーザによって観察されるスルー画を表示するＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ　Ｖｉｅｗ　Ｆｉｎｄｅｒ）９１９と、を備える。なお、図８Ｂは、デジタルカメラ９１０を前方（すなわち、被写体側）から眺めた外観図であり、図８Ｃは、デジタルカメラ９１０を後方（すなわち、撮影者側）から眺めた外観図である。ここで、デジタルカメラ９１０の各種動作を制御する制御回路内の素子には、本実施形態に係るトランジスタ１００が適用されてもよい。
　なお、本実施形態に係るトランジスタ１００が適用される電子機器は、上記例示に限定されない。本実施形態に係るトランジスタ１００は、あらゆる分野の電子機器に搭載される回路内の素子に適用することが可能である。このような電子機器としては、例えば、眼鏡型ウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ　Ｍｏｕｎｔｅｄ　Ｄｉｓｐｌａｙ）、テレビジョン装置、電子ブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータ、ビデオカメラ又はゲーム機器等を例示することができる。
　＜５．まとめ＞
　以上にて説明したように、本開示の一実施形態に係るトランジスタ１００は、半導体層１１０の形状をチャネル領域の中央部と端部とで変更することによって、ＧＩＤＬ電流の増加を抑制しつつ、トランジスタ１００全体のスレッショルド電圧を高くすることができる。したがって、すなわち、本実施形態に係るトランジスタ１００は、半導体層１１０の形状を制御することで、オフ電流を低減させる所望のトランジスタ特性を得ることが可能である。
　上記で説明した第１～第３の実施形態は、少なくとも２つ以上を組み合わせて実施することも可能である。このような場合、半導体層１１０は、半導体層１１０のチャネル領域の中央部の体積の方が半導体層１１０のチャネル領域の端部の体積よりも大きくなるように形成される。これにより、トランジスタ１００は、ＧＩＤＬ電流の増加を抑制しつつ、トランジスタ１００のスレッショルド電圧をさらに高くすることができるため、オフ電流をさらに低減することができる。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　半導体基板と、
　前記半導体基板の上に設けられた絶縁層と、
　前記絶縁層の上に凸設された半導体層と、
　前記半導体層の一部を跨いで前記半導体層及び前記絶縁層の上に設けられたゲート電極と、
を備え、
　前記半導体層の前記ゲート電極で覆われたチャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部とは異なる形状にて設けられる、トランジスタ。
（２）
　前記半導体層の前記チャネル領域の中央部は、前記半導体層の前記チャネル領域の一方の端部よりも体積が大きくなる形状にて設けられる、前記（１）に記載のトランジスタ。
（３）
　前記半導体層の前記チャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部よりも幅が広い形状にて設けられる、前記（２）に記載のトランジスタ。
（４）
　前記半導体層の前記チャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部よりも大きなテーパーが付いた形状にて設けられる、前記（２）に記載のトランジスタ。
（５）
　前記半導体層の前記チャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部よりも前記半導体基板からの突出高さが高い形状にて設けられる、前記（２）に記載のトランジスタ。
（６）
　前記半導体層には、イオン不純物が導入され、
　前記半導体層の前記チャネル領域の中央部に導入されるイオン不純物と、前記半導体層の前記チャネル領域の端部に導入されるイオン不純物とは極性が異なる、前記（１）～（５）のいずれか一項に記載のトランジスタ。
（７）
　前記ゲート電極は、前記半導体層の上に設けられたゲート絶縁膜を介して、前記半導体層の上に設けられる、前記（１）～（６）のいずれか一項に記載のトランジスタ。
（８）
　前記半導体層は、前記絶縁層を貫通して、前記半導体基板から突出して設けられる、前記（１）～（７）のいずれか一項に記載のトランジスタ。
（９）
　前記チャネル領域から突出した前記半導体層には、ソース電極又はドレイン電極が接続される、前記（１）～（８）のいずれか一項に記載のトランジスタ。
（１０）
　前記半導体層において、前記中央部と異なる形状にて設けられる少なくとも一方の端部は、前記ドレイン電極が接続される側の端部である、前記（９）に記載のトランジスタ。
（１１）
　前記トランジスタは、保護素子を構成する回路に設けられる、前記（１）～（１０）のいずれか一項に記載のトランジスタ。
（１２）
　半導体基板と、前記半導体基板の上に設けられた絶縁層と、前記絶縁層の上に凸設された半導体層と、前記半導体層の一部を跨いで前記半導体層及び前記絶縁層の上に設けられたゲート電極と、を備え、前記半導体層の前記ゲート電極で覆われたチャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部とは異なる形状にて設けられるトランジスタを含む回路、
を備える、電子機器。
　１　　　電源配線
　２　　　グランド配線
　１０　　保護回路
　１１　　抵抗素子
　１２　　容量素子
　１３　　インバータ
　１４　　クランプトランジスタ
　１５　　内部回路
　１００　　　トランジスタ
　１１０　　　半導体層
　１１０Ｄ　　ドレイン領域
　１１０Ｓ　　ソース領域
　１２０　　　ゲート電極
　１３０　　　絶縁層
　１４０　　　半導体基板

Claims (12)

  1. 　半導体基板と、
    　前記半導体基板の上に設けられた絶縁層と、
    　前記絶縁層の上に凸設された半導体層と、
    　前記半導体層の一部を跨いで前記半導体層及び前記絶縁層の上に設けられたゲート電極と、
    を備え、
    　前記半導体層の前記ゲート電極で覆われたチャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部とは異なる形状にて設けられる、トランジスタ。
  2. 　前記半導体層の前記チャネル領域の中央部は、前記半導体層の前記チャネル領域の一方の端部よりも体積が大きくなる形状にて設けられる、請求項１に記載のトランジスタ。
  3. 　前記半導体層の前記チャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部よりも幅が広い形状にて設けられる、請求項２に記載のトランジスタ。
  4. 　前記半導体層の前記チャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部よりも大きなテーパーが付いた形状にて設けられる、請求項２に記載のトランジスタ。
  5. 　前記半導体層の前記チャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部よりも前記半導体基板からの突出高さが高い形状にて設けられる、請求項２に記載のトランジスタ。
  6. 　前記半導体層には、イオン不純物が導入され、
    　前記半導体層の前記チャネル領域の中央部に導入されるイオン不純物と、前記半導体層の前記チャネル領域の端部に導入されるイオン不純物とは極性が異なる、請求項１に記載のトランジスタ。
  7. 　前記ゲート電極は、前記半導体層の上に設けられたゲート絶縁膜を介して、前記半導体層の上に設けられる、請求項１に記載のトランジスタ。
  8. 　前記半導体層は、前記絶縁層を貫通して、前記半導体基板から突出して設けられる、請求項１に記載のトランジスタ。
  9. 　前記チャネル領域から突出した前記半導体層には、ソース電極又はドレイン電極が接続される、請求項１に記載のトランジスタ。
  10. 　前記半導体層において、前記中央部と異なる形状にて設けられる少なくとも一方の端部は、前記ドレイン電極が接続される側の端部である、請求項９に記載のトランジスタ。
  11. 　前記トランジスタは、保護素子を構成する回路に設けられる、請求項１に記載のトランジスタ。
  12. 　半導体基板と、前記半導体基板の上に設けられた絶縁層と、前記絶縁層の上に凸設された半導体層と、前記半導体層の一部を跨いで前記半導体層及び前記絶縁層の上に設けられたゲート電極と、を備え、前記半導体層の前記ゲート電極で覆われたチャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部とは異なる形状にて設けられるトランジスタを含む回路、
    を備える、電子機器。
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