WO2023234101A1 - 固体撮像装置 - Google Patents

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WO2023234101A1
WO2023234101A1 PCT/JP2023/018939 JP2023018939W WO2023234101A1 WO 2023234101 A1 WO2023234101 A1 WO 2023234101A1 JP 2023018939 W JP2023018939 W JP 2023018939W WO 2023234101 A1 WO2023234101 A1 WO 2023234101A1
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capacitor
layer
signal
solid
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PCT/JP2023/018939
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Inventor
慎一 三宅
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/59—Control of the dynamic range by controlling the amount of charge storable in the pixel, e.g. modification of the charge conversion ratio of the floating node capacitance
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present disclosure relates to a solid-state imaging device.
  • Solid-state imaging devices are equipped with an ADC (Analog to Digital Converter) that digitally converts analog pixel signals photoelectrically converted by pixels.
  • ADC Analog to Digital Converter
  • a single slope ADC generally includes a comparator that compares a pixel analog signal and a reference signal, and a counter that measures the time until the reference signal substantially matches the analog signal.
  • a single slope type ADC has the advantage that it has a simple structure and can save space. For this reason, in a solid-state imaging device using a single slope type ADC, a comparator that can accurately compare a pixel signal and a reference signal is required (see, for example, Patent Document 1).
  • a solid-state imaging device using a single-slope ADC it is common to compare a pixel signal transferred from each pixel to a signal line with a reference signal.
  • the signal line is provided with a comparator and a load current source.
  • the comparator has a transistor, and for example, a pixel signal is input to the source of the transistor, and a reference signal is input to the gate of the transistor. Thereby, a comparison operation is performed by turning on or off the transistor depending on the difference in signal level between the pixel signal and the reference signal.
  • the present disclosure has been made in view of the above-mentioned problems, and provides a solid-state imaging device that can expand the dynamic range compared to conventional devices and output high-quality image data with low power consumption.
  • a photoelectric conversion element a charge-voltage conversion section that converts the charge photoelectrically converted by the photoelectric conversion element into a voltage, and a charge-voltage conversion section connected to the charge-voltage conversion section, a capacitor that adjusts the voltage level of the charge-voltage converter; a first semiconductor layer in which at least one of the photoelectric conversion element and the capacitor is disposed; and a first semiconductor layer that transmits a pixel signal according to the voltage level of the charge-voltage converter.
  • a solid-state imaging device is provided that includes a signal line and a comparator that is placed on the signal line and compares the pixel signal with a predetermined reference signal.
  • the battery may further include a reference signal generation section that generates a reference signal whose voltage level can change depending on time, and the capacitor may adjust the voltage level of the charge-voltage conversion section based on the reference signal.
  • the device may further include a switching element that is connected to the capacitor and increases or decreases the voltage level of the capacitor while it continues to be turned on or off.
  • the capacitor includes a first electrode connected to the charge-voltage converter, a second electrode to which the reference signal is applied, and an insulator layer disposed between the first electrode and the second electrode. May have.
  • the first electrode and the second electrode may be arranged apart from each other in a plane direction of a wiring layer connected to the charge-voltage converter.
  • the first electrode and the second electrode may be arranged apart from each other in a stacking direction of wiring layers connected to the charge-voltage converter.
  • the capacitor includes a first wiring layer and a second wiring layer stacked on the first semiconductor layer, and an insulator layer disposed between the first wiring layer and the second wiring layer. , the first wiring layer, the second wiring layer, and the insulator layer.
  • a pixel including the photoelectric conversion element, the capacitor, and a pixel circuit may be arranged in the first semiconductor layer.
  • the capacitor and the charge-voltage converter may be provided for each pixel.
  • the capacitor and the charge-voltage converter may be shared by a plurality of the pixels.
  • the device may include a first chip having the first semiconductor layer, and a second chip stacked on the first chip and having a second semiconductor layer, and the comparator may be provided in the second semiconductor layer. .
  • first chip having the first semiconductor layer
  • second chip stacked on the first chip and having a second semiconductor layer
  • the comparator is provided in the second semiconductor layer and the capacitor may be placed at a joint between the first chip and the second chip.
  • the bonding portion may include a first conductive layer, a second conductive layer, and an insulator layer disposed between the first conductive layer and the second conductive layer.
  • the first conductive layer, the insulator layer, and the second conductive layer may be arranged along the stacking direction of the first chip and the second chip.
  • the pixel circuit includes at least one transistor that controls reading out charges photoelectrically converted by the photoelectric conversion element, and the capacitor includes a first electrode disposed at the same layer height as the gate electrode of the transistor, and
  • the semiconductor device may include a second electrode disposed at the same layer height as a source region and a drain region of the transistor, and an insulator layer disposed at the same layer height as a gate insulating film of the transistor.
  • a well region may be provided in which at least a portion of the capacitor is arranged, and the flat band voltage may be controlled by adjusting the amount of impurity in at least a portion of the well region.
  • the chip may include a first chip having the first semiconductor layer, and a second chip stacked on the first chip and having a third semiconductor layer, and the comparator may be provided in the third semiconductor layer. .
  • FIG. 1 is a block diagram schematically showing a solid-state imaging device according to the present disclosure.
  • FIG. 2 is a circuit diagram showing an example of a circuit configuration of a pixel.
  • FIG. 2 is a perspective view schematically showing a flat chip structure of a solid-state imaging device.
  • FIG. 1 is a perspective view schematically showing a stacked chip structure of a solid-state imaging device.
  • FIG. 2 is a block diagram showing an example of the basic configuration of an analog-to-digital conversion section and peripheral sections.
  • FIG. 2 is a circuit diagram showing an example of a comparator and peripheral parts in the basic configuration.
  • FIG. 3 is a waveform diagram showing an input signal input to a comparator in the basic configuration.
  • FIG. 3 is a waveform diagram showing an input signal input to a comparator in the basic configuration.
  • FIG. 2 is a block diagram of an analog-to-digital converter and its peripheral parts in the first embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating an example of a comparator and its peripheral parts in a first embodiment of the present disclosure.
  • 3 is a timing chart for explaining the operation of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 3 is a waveform diagram showing an input signal input to a comparator in the first embodiment of the present disclosure.
  • FIG. 3 is a circuit diagram showing an example in which a plurality of pixels share a part of a pixel circuit.
  • FIG. 2 is a circuit diagram showing an example of a comparator and its peripheral parts when a reference signal is separated into a first reference signal and a second reference signal.
  • FIG. 7 is an operation timing chart when a reference signal is separated into a first reference signal and a second reference signal and supplied to a pixel and a comparator, respectively.
  • FIG. 2 is a circuit diagram of a pixel in which a reference signal generation section is provided.
  • FIG. 1 is a cross-sectional view of a stacked solid-state imaging device according to a first embodiment of the present disclosure.
  • FIG. 2 is a schematic diagram showing a cross-sectional structure of a capacitor in which electrodes are arranged to face each other in a stacking direction in a wiring layer region.
  • FIG. 2 is a schematic diagram showing a cross-sectional structure of a capacitor in which electrodes are arranged along one wiring layer.
  • FIG. 7 is a schematic diagram showing a cross-sectional structure of a capacitor within a pixel in a second embodiment of the present disclosure.
  • FIG. 7 is a schematic diagram showing a cross-sectional structure of a capacitor within a pixel in a third embodiment of the present disclosure.
  • FIG. 7 is a cross-sectional view of a pixel in a fourth embodiment of the present disclosure.
  • FIG. 7 is a cross-sectional view of a stacked solid-state imaging device according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a cross-sectional view of a pixel in a fifth embodiment of the present disclosure.
  • FIG. 12 is a circuit diagram illustrating an example of a comparator and its peripheral parts in a fifth embodiment of the present disclosure.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 2 is an explanatory diagram showing an example of installation positions of an outside-vehicle information detection section and an imaging section.
  • the solid-state imaging device may include components and functions that are not shown or explained. The following description does not exclude components or features not shown or described.
  • FIG. 1 is a block diagram schematically showing a solid-state imaging device 1 according to the present disclosure.
  • the solid-state imaging device 1 includes a pixel array section 11, a row selection section 12, an analog-to-digital conversion section 13, a logic circuit section 14, and a timing control section 15.
  • the pixel array section 11 has a configuration in which a plurality of pixels 20 are two-dimensionally arranged in a matrix.
  • the column direction is the direction in which the plurality of row selection lines 31 are arranged, and the direction in which each signal line 32 extends.
  • the row direction is the direction in which the plurality of signal lines 32 are arranged, and the direction in which each row selection line 31 extends.
  • one row of pixels 20 arranged in the row direction is called a pixel row
  • one column of pixels 20 arranged in the column direction is called a pixel column.
  • a row selection line 31 is arranged for each pixel row. One end of the row selection line 31 is connected to an output end of the row selection section 12 corresponding to each row.
  • a signal line 32 is arranged for each pixel column.
  • Each signal line 32 transmits a pixel signal VIMG output from each pixel 20 in the corresponding pixel column.
  • the pixel signal VIMG transmitted through each signal line 32 is input to the analog-digital converter 13.
  • the pixel 20 includes a photoelectric conversion element and a pixel circuit, which are not shown in FIG.
  • the photoelectric conversion element receives subject light and generates a charge depending on the amount of light received. The generated charge is converted into a pixel signal VIMG by a pixel circuit.
  • the pixel signal VIMG is a voltage signal corresponding to the charge generated by the photoelectric conversion element.
  • the row selection unit 12 is composed of a shift register, an address decoder, etc.
  • a plurality of row selection lines 31 are connected to the row selection section 12 as described above.
  • the row selection section 12 sequentially drives the plurality of row selection lines 31 to sequentially select corresponding pixel rows in the pixel array section 11.
  • the row selection unit 12 performs two types of scanning, reading and sweeping, on multiple pixel rows.
  • reading each pixel 20 in the selected pixel row transmits a charge corresponding to the amount of received light as an analog pixel signal VIMG to the analog-to-digital converter 13 through the corresponding signal line 32.
  • sweeping each pixel 20 in the selected pixel row performs a reset process to flush unnecessary charges from the pixel circuit and start a new exposure.
  • the analog-digital converter 13 converts the reference voltage generated by DA (Digital to Analog) conversion into a digital pixel signal based on the result of comparing the pixel signal VIMG transmitted via the signal line 32. . This digital pixel signal is transmitted to the logic circuit section 14.
  • DA Digital to Analog
  • the logic circuit unit 14 performs predetermined signal processing on the digital pixel signal to generate image data.
  • Signal processing includes, for example, vertical line defect, point defect correction, signal clamping, parallel-to-serial conversion, compression, encoding, addition, averaging, intermittent operation, and the like.
  • This image data is output as an output signal from the solid-state imaging device 1 to a subsequent device.
  • the timing control unit 15 generates various timing signals and a clock signal CLK based on a synchronization signal given from the outside. Then, the timing control section 15 controls the timing of the row selection section 12, analog-to-digital conversion section 13, and logic circuit section 14 based on these generated signals.
  • FIG. 2 is a circuit diagram showing an example of the circuit configuration of the pixel 20.
  • the pixel 20 in FIG. 2 includes a photoelectric conversion element 21 and a pixel circuit 30.
  • the pixel circuit 30 includes a transfer transistor 22, a reset transistor 23, an amplification transistor 24, and a selection transistor 25.
  • a connection node to which each of the transfer transistor 22, reset transistor 23, and amplification transistor 24 is connected is a floating diffusion (floating diffusion region/impurity diffusion region). Note that in this specification, the floating diffusion is referred to as a charge-voltage conversion section FD.
  • the pixel signal VIMG output from the pixel 20 is input to the above-mentioned analog-to-digital converter 13 via the signal line 32.
  • the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25 in the pixel circuit 30 are, for example, NMOS (N channel Metal-Oxide-Semiconductor) transistors. do.
  • NMOS N channel Metal-Oxide-Semiconductor
  • the conductivity type of the four transistors illustrated here is arbitrary, and all transistors may be composed of PMOS (P channel Metal-Oxide Semiconductor) transistors, or NMOS transistors and PMOS transistors may be mixed.
  • the pixel circuit 30 has a 4Tr configuration including four transistors (Tr) will be described, but the present invention is not limited to this.
  • the selection transistor 25 it is possible to omit the selection transistor 25 and have a 3Tr configuration in which the amplification transistor 24 has the function of the selection transistor 25, or if necessary, it is also possible to have a configuration of 5Tr or more by increasing the number of transistors. .
  • the transfer transistor 22, the reset transistor 23, and the selection transistor 25 are each used for scanning control of the pixel 20, and are turned on or off by a signal given from the row selection section 12 described above.
  • the gates of the three transistors used for scanning control of the pixel 20 are connected to the row selection section 12 by a row selection line 31, but are not shown in FIG. 2.
  • the photoelectric conversion element 21 When the pixel 20 receives light, the photoelectric conversion element 21 accumulates photoelectric charges according to the amount of incident light.
  • a photodiode As this photoelectric conversion element 21, for example, a photodiode is used.
  • the photoelectric conversion element 21 has either a cathode electrode or an anode electrode connected to the transfer transistor 22 .
  • the other electrode is connected to a reference potential node VRLD such as ground.
  • VRLD reference potential node
  • the transfer transistor 22 is used to switch the transfer of photocharges.
  • the transfer transistor 22 has a source connected to the photoelectric conversion element 21 and a drain connected to the charge voltage conversion section FD.
  • the transfer transistor 22 is turned on by applying a transfer signal TRG whose gate is active at a high level (for example, a high potential side power supply VDD level, which will be described later) from the row selection unit 12. Thereby, the photocharges accumulated in the photoelectric conversion element 21 are transferred to the charge-voltage conversion section FD.
  • the reset transistor 23 is used to reset the amount of photocharge within the pixel 20.
  • the reset transistor 23 has a source connected to the charge voltage conversion unit FD, and a drain connected to a node of the high potential side power supply VDD.
  • the reset transistor 23 is turned on by receiving a reset signal RST, which is active at a high level, from the row selection section 12 to its gate. As a result, the charges in the charge-voltage converter FD are discharged to the node of the high-potential side power supply VDD, thereby resetting the charge-voltage converter FD.
  • the charge-voltage conversion unit FD converts the photocharge transferred from the photoelectric conversion element 21 into voltage.
  • the amplification transistor 24 is used as an input section of a source follower for the signal from the charge-voltage conversion section FD.
  • the amplification transistor 24 has a gate connected to the charge-voltage conversion unit FD, a drain connected to a node of the high potential side power supply VDD, and a source connected to the selection transistor 25.
  • the amplification transistor 24 transmits the signal of the photoelectric conversion element 21 by varying the current from the high-potential side power supply VDD flowing to the selection transistor 25 based on the voltage of the charge-voltage conversion unit FD.
  • the selection transistor 25 is used to switch signal transmission from the pixel 20.
  • the selection transistor 25 has a drain connected to the amplification transistor 24 and a source connected to the signal line 32, respectively.
  • the selection transistor 25 is turned on when the row selection section 12 supplies the selection signal SEL, which is active at a high level, to its gate. Thereby, the signal output from the drain of the amplification transistor 24 is transmitted to the analog-to-digital converter 13 via the signal line 32 as the pixel signal VIMG.
  • the pixel signal VIMG output from the selection transistor 25 in each pixel 20 belonging to the pixel row connected to the row selection line 31 selected by the row selection section 12 in the pixel array section 11 in FIG. 32 to the analog-to-digital converter 13 at the same timing.
  • the potential level of the charge-voltage converter FD in the pixel 20 changes between a state in which photocharges are transferred and a state in which the photocharges are reset.
  • the former state is the potential level of the pixel signal VIMG based on photoelectric conversion.
  • the latter state is a potential level (also called a reset level) at which the pixel signal VIMG is reset.
  • the row selection unit 12 performs an operation of selecting a reset level of a pixel signal VIMG of each pixel 20 for each pixel row, and an operation of selecting a pixel signal VIMG photoelectrically converted in each pixel 20 for each pixel row.
  • Examples of the semiconductor chip structure of the solid-state imaging device 1 having the above configuration include a flat type semiconductor chip structure and a stacked type semiconductor chip structure.
  • the pixel structure when the substrate surface on which the wiring layer is formed is the front surface (front surface), it is also possible to use a back-illuminated pixel structure that captures light irradiated from the back surface side on the opposite side. However, a front-illuminated pixel structure that takes in light irradiated from the front side can also be used.
  • FIG. 3A is a perspective view schematically showing the flat chip structure of the solid-state imaging device 1.
  • each component of the peripheral circuit section of the pixel array section 11 is arranged on a semiconductor chip 41 having a pixel array section 11 in which pixels 20 are arranged in a matrix. It has a similar structure.
  • the row selection section 12, analog-digital conversion section 13, logic circuit section 14, timing control section 15, etc. are arranged on the same semiconductor chip 41 as the pixel array section 11, the row selection section 12, analog-digital conversion section 13, logic circuit section 14, timing control section 15, etc. are arranged.
  • pads 42 for external connection and power supply are provided at both left and right ends of the semiconductor chip 41, for example.
  • FIG. 3B is an exploded perspective view schematically showing the stacked semiconductor chip structure of the solid-state imaging device 1.
  • a stacked semiconductor chip structure a so-called stacked structure, is a structure in which at least two semiconductor chips, a first layer semiconductor chip and a second layer semiconductor chip, are stacked.
  • the first layer semiconductor chip disposed on the light incident side has a pixel array section 11 in which pixels 20 including photoelectric conversion elements 21 are two-dimensionally arranged in a matrix.
  • CMOS Image Sensor CMOS Image Sensor chip 43.
  • Pads 42 for external connection and power supply are provided, for example, at both left and right ends of the first layer CIS chip 43.
  • the second layer semiconductor chip is a so-called logic circuit in which a peripheral circuit section of the pixel array section 11, that is, a row selection section 12, an analog-to-digital conversion section 13, a logic circuit section 14, a timing control section 15, etc. are arranged.
  • the chip is 44.
  • the pixel array section 11 on the first-layer CIS chip 43 and the peripheral circuit section on the second-layer logic chip 44 are connected by Cu-Cu bonding, etc., in which Cu electrodes are directly bonded to each other, and various signals are transmitted. Perform transmission.
  • the CIS chip 43 and the logic chip 44 may be connected by vias, bumps, etc. in addition to Cu--Cu bonding.
  • the manufacturing process can be simplified by consolidating the pixel 20 portion and the circuit portion of the solid-state imaging device 1 into one semiconductor chip 41.
  • the manufacturing process can be made different for each chip. That is, a process suitable for manufacturing a pixel array can be applied to the first layer CIS chip 43, and a process suitable for manufacturing a circuit part can be applied to the second layer logic chip 44. This makes it possible to optimize the process when manufacturing the solid-state imaging device 1. In particular, it becomes possible to apply cutting-edge processes to the production of circuit parts.
  • FIGS. 3A and 3B Note that the arrangement of the pixel array section 11, row selection section 12, analog-to-digital conversion section 13, logic circuit section 14, and timing control section 15 shown in FIGS. 3A and 3B is merely an example; This is not limited to examples.
  • FIG. 4 is a block diagram showing an example of the basic configuration of the analog-to-digital converter 13 and its peripheral parts.
  • the analog-to-digital converter 13 includes a plurality of analog-to-digital converters provided corresponding to each pixel column of the pixel array section 11.
  • the analog-to-digital converter 130 is used to convert the analog pixel signal VIMG into a digital pixel signal.
  • the analog-to-digital converter 130 receives the pixel signal VIMG from the pixel array section 11, the clock signal CLK from the timing control section 15, and the reference signal VREF from the reference signal generation section 16. Furthermore, the analog-digital converter 130 outputs a digital pixel signal obtained by converting the pixel signal VIMG to the logic circuit unit 14.
  • analog-to-digital converter 130 In this specification, a single slope type is used as the analog-to-digital converter 130. In this case, one analog-to-digital converter 130 has a comparator 131 and a counter 132.
  • the comparator 131 is used to compare the pixel signal VIMG with the reference signal VREF.
  • the comparator 131 compares the pixel signal VIMG transmitted via the signal line 32 and the reference signal VREF from the reference signal generation section 16.
  • An output node that outputs the comparison result of the comparator 131 is connected to a counter 132.
  • the comparator 131 compares the pixel signal VIMG and the reference signal VREF, and outputs a first state (eg, high level) when the reference signal VREF is larger than the pixel signal VIMG, for example. Furthermore, when the reference signal VREF is less than or equal to the pixel signal VIMG, the output is in the second state (eg, low level).
  • the comparator 131 inputs a pulse signal having a pulse width corresponding to the signal level of the pixel signal VIMG, specifically, the magnitude of the signal level, to the counter 132 as a comparison result.
  • the counter 132 is used to measure the period until the output signal of the comparator 131 is inverted, and output a digital pixel signal according to the length of the period.
  • the output signal of the comparator 131 and the output signal of the timing control section 15 are input to the counter 132 .
  • the digital pixel signal output from the counter 132 is input to the logic circuit section 14.
  • the counter 132 performs a counting operation in synchronization with the clock signal CLK from the timing control section 15, and measures the period of the pulse width of the output signal of the comparator 131. For example, the period from when the pixel signal VIMG falls below the reference signal VREF until it exceeds the reference signal VREF is measured.
  • the counter 132 generates a count value through this counting operation, and outputs it to the logic circuit section 14 as a digital pixel signal.
  • the input analog pixel signal VIMG can be converted into a digital pixel signal according to the period until the magnitude relationship between the pixel signal VIMG and the reference signal VREF changes.
  • the analog-to-digital converter 130 is arranged one-to-one for each pixel column of the pixel array section 11, but one analog-to-digital converter 130 is arranged for a plurality of pixel columns. It is also possible to have a configuration in which
  • FIG. 5 is a circuit diagram showing an example of the comparator 131 and its peripheral parts in the basic configuration.
  • the comparator 131 in FIG. 5 includes an input transistor 1311, an output transistor 1312, a capacitor 1313, an auto-zero switch 1314, an input load current source 1315, and an output load current source 1316.
  • the comparator 131 is connected to the pixel column via the signal line 32. Further, the comparator 131 is connected to the reference signal generation section 16 and the counter 132 as described above.
  • the pixel 20 is arranged in the first semiconductor layer 51, and the comparator 131, the reference signal generation section 16, and the counter 132 are arranged in the second semiconductor layer 52.
  • the CIS chip 43 has a first semiconductor layer 51
  • the logic chip 44 has a second semiconductor layer 52. Note that the CIS chip 43 and the logic chip 44 may each have a plurality of semiconductor layers.
  • the reference signal generation section 16 supplies a ramp wave-like reference signal VREF to the comparator 131 in synchronization with the clock signal CLK given by the timing control section 15.
  • the ramp wave is a signal whose potential level changes over time, and is typically a sawtooth wave.
  • the signal waveform of reference signal VREF is not always sawtooth.
  • the reference signal VREF may include a ramp wave for the reset level of the pixel signal VIMG, or a ramp wave for the pixel signal VIMG.
  • Capacitor 1313 is used to transmit reference signal VREF to comparator 131.
  • Capacitor 1313 is connected between the output node of reference signal generation section 16 and the gate of input transistor 1311.
  • Capacitor 1313 serves as an input capacitance for reference signal VREF, and transmits reference signal VREF to input transistor 1311 while absorbing the offset.
  • the input transistor 1311 is used to compare the reference signal VREF and the pixel signal VIMG.
  • a PMOS (P channel Metal-Oxide-Semiconductor) transistor is used as the input transistor 1311.
  • the source of the input transistor 1311 is connected to one end of the signal line 32, and the drain is connected to one end of the input side load current source 1315 and the output transistor 1312. Further, the gate of the input transistor 1311 is connected to a capacitor 1313.
  • the input transistor 1311 receives the pixel signal VIMG on its source side and receives the reference signal VREF on its gate. Thereby, the input transistor 1311 compares the signal level of the pixel signal VIMG and the signal level of the reference signal VREF, and controls the drain voltage according to the comparison result.
  • the drain voltage of the input transistor 1311 becomes high when the signal level of the pixel signal VIMG is smaller than the signal level of the reference signal VREF, and the signal level of the pixel signal VIMG matches the signal level of the reference signal VREF. Then it becomes low.
  • the auto-zero switch 1314 is used for initializing the input transistor 1311.
  • Auto-zero switch 1314 is connected between the gate and drain of input transistor 1311.
  • the auto-zero switch 1314 is controlled to be turned on (closed) or off (opened) by a drive signal. When turned on, the auto-zero switch 1314 performs an auto-zero (initialization operation) that short-circuits the gate and drain of the input transistor 1311.
  • the auto-zero switch 1314 can be configured using a PMOS transistor or an NMOS transistor. By providing the auto-zero switch 1314, the capacitor 1313 can store charge based on the drain voltage of the input transistor 1311, and the offset of the input transistor 1311 can be adjusted.
  • the input side load current source 1315 has one end connected to the input transistor 1311 and one end of the signal line 32, and the other end connected to a low potential side power source (for example, ground).
  • the input side load current source 1315 supplies a constant current to the series connection circuit of the input transistor 1311 and the signal line 32.
  • the output side load current source 1316 has one end connected to the input transistor 1311 and one end of the signal line 32, and the other end connected to a low potential side power source (eg, ground).
  • the output side load current source 1316 supplies a constant current to the series connection circuit of the output transistor 1312 and the signal line 32.
  • the output transistor 1312 is used to output the comparison result between the reference signal VREF and the pixel signal VIMG.
  • Output transistor 1312 is, for example, a PMOS transistor.
  • the source of the output transistor 1312 is connected to one end of the signal line 32, and the gate is connected to the drain of the input transistor 1311.
  • the output transistor 1312 outputs a signal from the drain indicating whether the voltage difference between the pixel signal VIMG input to the source and the drain voltage of the input transistor 1311 input to the gate exceeds a predetermined threshold voltage.
  • This signal is a signal indicating the comparison result between the pixel signal VIMG and the reference signal VREF, and is sent to the counter 132.
  • the input transistor 1311 is in the off state, and its drain voltage (gate voltage of the output transistor 1312) becomes high, so that the output transistor The drain voltage of 1312 becomes high.
  • the drain voltage of the input transistor 1311 (gate voltage of the output transistor 1312) becomes low, and the drain voltage of the output transistor 1312 becomes low.
  • FIG. 6 is a waveform diagram showing the input signal input to the comparator 131 in the basic configuration of FIG. 5.
  • the pixel signal VIMG and the reference signal VREF are input to the comparator 131.
  • the signal level of the pixel signal VIMG changes depending on the amount of light received by the pixel 20.
  • pixel signal VIMG1, pixel signal VIMG2, and pixel signal VIMG3, in order of decreasing amount of received light In FIG. 6, a reference signal VREF and pixel signals VIMG1, VIMG2, and VIMG3 are illustrated. Further, the reference signal VREF and the pixel signals VIMG1, VIMG2, and VIMG3 intersect at timings PT1, PT2, and PT3, respectively.
  • the signal level of the reference signal VREF changes depending on time.
  • the signal level of the pixel signal VIMG decreases when the pixel 20 receives light.
  • the degree of decrease in the signal level of the pixel signal VIMG differs depending on the amount of light received by the pixel 20. For example, the higher the brightness of light is received, the more the signal level of the pixel signal VIMG decreases.
  • FIG. 6 shows timings PT1, PT2, and PT3 at which three pixel signals VIMG1, VIMG2, and VIMG3 having different signal levels intersect with the reference signal VREF.
  • the pixel signal VIMG3 with the largest amount of received light crosses the reference signal VREF at timing PT3, when the reference signal VREF is lower than the others.
  • the signal level of the pixel signal VIMG changes greatly depending on the amount of received light, and the signal level of the reference signal VREF needs to change accordingly.
  • This basic configuration has an input transistor 1311 in the comparator 131 on the signal line 32, which makes the solid-state imaging device 1 more compact and power saving compared to a configuration in which the comparator 131 is not on the signal line 32. It has the advantage of being possible. However, the dynamic range of the pixel signal VIMG on the signal line 32 is reduced due to the potential difference generated between the source and drain of the input transistor 1311. In particular, the accuracy of comparing the high-luminance side pixel signal VIMG with the reference signal VREF decreases, which becomes a factor in deteriorating image quality. Each embodiment described below is characterized by being able to solve this problem.
  • FIG. 7 is a block diagram of the analog-to-digital converter 13 and its peripheral parts in the first embodiment of the present disclosure.
  • the comparator 131 in FIG. 4 compares the pixel signal VIMG and the reference signal VREF
  • the comparator 131 in FIG. 7 compares the pixel signal VIMG and the reference voltage signal VSTD.
  • the reference voltage signal VSTD is a signal with a fixed potential level, for example, the ground voltage level.
  • reference signal VREF similar to that in FIG. 4 is supplied to pixel 20 instead of comparator 131.
  • FIG. 7 reference signal VREF similar to that in FIG. 4 is supplied to pixel 20 instead of comparator 131.
  • FIG. 8 is a circuit diagram showing an example of the comparator 131 and its peripheral parts in the first embodiment of the present disclosure.
  • the pixel 20 includes a capacitor 27. Further, one end of the capacitor 1313 in the comparator 131 is connected to a low potential power source (eg, ground) that is the reference voltage signal VSTD.
  • a low potential power source eg, ground
  • the capacitor 27 is used to change the potential level of the charge-voltage converter FD according to the signal level of the reference signal VREF.
  • the capacitor 27 is inserted between the charge voltage converter FD and the output node of the reference signal generator 16, and is supplied with the reference signal VREF from the reference signal generator 16.
  • Capacitor 1313 is used as an input capacitance for reference voltage signal VSTD. Capacitor 1313 transmits reference voltage signal VSTD to input transistor 1311 while absorbing the offset.
  • FIG. 9 shows a timing chart for explaining the operation of the solid-state imaging device 1 in the first embodiment of the present disclosure.
  • the timing chart in FIG. 9 shows the signal levels of the selection signal SEL that drives the selection transistor 25 in the pixel 20, the reset signal RST that drives the reset transistor 23, and the transfer signal TRG that drives the transfer transistor 22.
  • the timing chart in FIG. 9 further shows the pixel signal VSD on the signal line 32 when the capacitor 27 is not provided, the reference signal VREF input to the capacitor 27, the auto zero signal AZ input to the gate of the auto zero switch 1314, and the capacitor 27.
  • the pixel signal VIMG on the signal line 32 is shown when the reference signal VREF is supplied to one end of the signal line 32.
  • the reset transistor 23 is first turned on and the photocharge is reset (times t1 to t2). As a result, the potential of the charge voltage converter FD becomes the reset level.
  • the reset level is a potential level that differs slightly for each pixel 20.
  • the auto-zero switch 1314 of the comparator 131 is also turned on, and the offset adjustment of the input transistor 1311 is performed (times t1 to t3).
  • the charge-voltage converter FD receives the reference signal VREF from the reference signal generator 16 during the period from time t1 to t4.
  • the charge-voltage converter FD has a potential level where the signal level of the reference signal VREF is superimposed on the reset level.
  • Reference signal VREF is set to an initial potential (offset potential) within a period from time t4 to time t5. This period is a settling period of the comparator 131 for detecting the reset level of the pixel 20.
  • the signal level of the reference signal VREF changes with time, and the signal level of the pixel signal VIMG on the charge-voltage converter FD and the signal line 32 also changes with time accordingly.
  • the output logic of the comparator 131 changes.
  • a digital signal corresponding to this timing is the reset level of the pixel 20.
  • the period from time t2 to t6 is the reset level detection period for the pixel 20.
  • the period from time t6 to t10 is a period for detecting the potential level of the pixel signal VIMG based on photoelectric conversion.
  • a settling period for the comparator 131 is provided (times t8 to t9).
  • the reference signal VREF is at an offset potential.
  • the output logic of the comparator 131 changes.
  • the selection transistor 25 is turned off, and the selected state of the pixel 20 is canceled.
  • the signal amplitude is larger than the signal amplitude of the pixel signal VIMG on the signal line 32 when supplied.
  • the broken line in FIG. 9 shows the signal waveform of the pixel signal VIMG that received low-intensity light
  • the solid line shows the signal waveform of the pixel signal VIMG that received high-intensity light.
  • the solid-state imaging device 1 in FIG. 8 can make the signal amplitude of the pixel signal VIMG on the signal line 32 smaller than the solid-state imaging device 1 in FIG. 5, and the power supply potential level can be lowered accordingly, so power consumption can be reduced. .
  • FIG. 10 is a waveform diagram showing an input signal input to the comparator 131 in the first embodiment of the present disclosure. Similar to FIG. 6, FIG. 10 shows a pixel signal VIMG1, a pixel signal VIMG2, and a pixel signal VIMG3 in descending order of the amount of light received by the pixel 20. Further, FIG. 10 shows the reference voltage signal VSTD to be compared with the pixel signals VIMG1, VIMG2, and VIMG3, and the timings PT1, PT2, and PT3 at which the pixel signals VIMG1, VIMG2, and VIMG3 intersect with the reference voltage signal VSTD, respectively. . As shown in FIG. 10, the comparator 131 always compares the pixel signal VIMG on the signal line 32 with the reference voltage signal VSTD whose potential level is fixed. can be expanded.
  • the degree of change in the signal level due to the luminance of the pixel signal VIMG is reduced, and the comparator 131 compares the pixel signal VIMG with a reference voltage signal VSTD whose potential level is fixed, so that the pixel signal VIMG is equal to the reference voltage signal VSTD. Detect the timing of intersection.
  • an input transistor 1311 is connected to the signal line 32 in the same way as in FIG. It is raised by VREF and is not affected by the potential difference between the source and drain of the input transistor 1311. Therefore, there is no possibility that the dynamic range will be narrowed due to the potential difference between the source and drain of the input transistor 1311. Further, in the solid-state imaging device 1 of FIG. 8, the power supply potential of the pixel 20 can be lowered, so power consumption can be reduced.
  • FIG. 11 is a circuit diagram showing an example in which four pixels 201, 202, 203, and 204 share a part of the pixel circuit 30.
  • the four pixels 201, 202, 203, and 204 each have separate photoelectric conversion elements 211, 212, 213, and 214, and transfer transistors 221, 222, 223, and 224.
  • These four pixels 201, 202, 203, and 204 share the charge-voltage conversion unit FD, the capacitor 27, the reset transistor 23, the amplification transistor 24, and the selection transistor 25.
  • the drains of the transfer transistors 221, 222, 223, and 224 in the four pixels 201, 202, 203, and 204 are connected to the charge-voltage converter FD.
  • the charges photoelectrically converted by the four photoelectric conversion elements 21 in the four pixels 201, 202, 203, and 204 are transferred to the charge voltage conversion unit FD by sequentially turning on the four transfer transistors 221, 222, 223, and 224. and is superimposed on the signal level of the reference signal VREF.
  • the reference signal VREF includes a slope portion where the potential level changes linearly over time and an offset portion where the potential level is fixed.
  • the slope portion of the reference signal VREF is used for comparison with the pixel signal VIMG, and the offset portion is used to ensure that the output of the comparator 131 is inverted and to ensure the linearity of the comparator 131. Since the reference signal VREF in FIG. 9 alternately includes slope portions and offset portions, the potential level of the pixel signal VIMG on the signal line 32 changes depending on the potential level of the offset portion.
  • the waveform of the pixel signal VIMG on the signal line 32 becomes dull when the reference signal VREF switches from the slope portion to the offset portion, and it takes a long settling time until the waveform becomes stable. It is necessary to ensure that
  • the slope part and the offset part of the reference signal VREF in FIG. 9 are separated, the offset part is inputted to the comparator 131, and the slope part may be used as the reference signal input to the pixel 20.
  • the reference signal VREF including the slope portion will be referred to as a first reference signal VREF1
  • the reference signal VREF including the offset portion will be referred to as a second reference signal VREF2.
  • FIG. 12 is a circuit diagram showing an example of the comparator 131 and its peripheral parts when the reference signal VREF is separated into a first reference signal VREF1 and a second reference signal VREF2.
  • the first reference signal VREF1 is supplied to one end of the capacitor 27 within the pixel 20.
  • the second reference signal VREF2 is input to one end of the capacitor 27 connected to the gate of the input transistor 1311 in the comparator 131.
  • the second reference signal VREF2 is a signal with a potential level obtained by inverting the offset portion of the original reference signal VREF.
  • the gate voltage of the input transistor 1311 changes depending on the potential level of the second reference signal VREF2. Therefore, like the comparator 131 in FIG. 8, the comparator 131 in FIG. 12 can compare the reference signal VREF including the slope portion and the offset portion with the pixel signal VIMG.
  • FIG. 13 is an operation timing chart when the reference signal VREF is separated into a first reference signal VREF1 and a second reference signal VREF2 and supplied to the pixel 20 and the comparator 131, respectively.
  • the first reference signal VREF1 including the slope portion is superimposed on the pixel signal VIMG, and the offset portion is no longer superimposed.
  • the waveform of the pixel signal VIMG on the signal line 32 does not become dull due to the large time constant of the signal line 32, and there is no need to wait for its settling.
  • the reference signal generation unit 16 may be provided within the pixel 20. In this case, there is no need to dispose the reference signal generation unit 16 on the circuit chip side, so it is possible to downsize the circuit chip and reduce power consumption.
  • FIG. 14 is a circuit diagram of a pixel 20 incorporating a reference signal generation section 16.
  • the pixel 20 in FIG. 14 includes a reference signal generation section 16 and a lamp reset transistor 161.
  • the reference signal generation section 16 in FIG. 14 includes a constant current transistor 162 and a capacitor 27. In this example, a PMOS transistor is used as the constant current transistor 162, and an NMOS transistor is used as the lamp reset transistor 161, but the conductivity type of the transistor is arbitrary.
  • the capacitor 27 in the reference signal generation section 16 functions as a capacitor for current integration.
  • the constant current transistor 162 has a source connected to one end of the capacitor 27, a drain connected to a constant voltage power supply, and a gate inputted with a lamp reset signal RST. While the lamp reset signal RST is at a low level, the constant current transistor 162 causes a constant current to flow through one end of the capacitor 27 . As a result, the potential level of the charge-voltage converter FD increases almost linearly.
  • the lamp reset transistor 161 is used to reset the charge accumulated in the capacitor 27 within the pixel 20.
  • the lamp reset transistor 161 has a source connected to the reference potential node of the photoelectric conversion element 21, a drain connected to one end of the capacitor 27, and a gate to which a reset signal RST is input. While the reset signal RST is at a high level, the potential level at one end of the capacitor 27 is reset to the level of the reference potential node (eg, ground voltage node).
  • FIG. 15 is a cross-sectional view of the stacked solid-state imaging device 1 according to the first embodiment of the present disclosure.
  • the solid-state imaging device 1 shown in FIG. 15 has a structure in which a CIS chip 43 and a logic chip 44 are stacked.
  • the CIS chip 43 is constructed by stacking an epitaxially grown silicon layer 437, a pixel circuit arrangement region 434, and a wiring layer region 435 on a silicon substrate.
  • a photoelectric conversion layer 433 in which the photoelectric conversion element 21 is arranged is provided in the silicon layer 437.
  • the microlens 431 and the color filter 432 are stacked on the light incident side of the photoelectric conversion layer 433 in the CIS chip 43.
  • a microlens 431 is arranged on the light incident side of the color filter 432.
  • the light focused by the microlens 431 enters the color filter 432 and is separated into wavelengths.
  • the light of each wavelength separated by the color filter 432 is photoelectrically converted by the photoelectric conversion layer 433.
  • the photocharges generated by photoelectric conversion are transferred to the pixel circuit 30 to generate a voltage signal.
  • a plurality of transistors forming the pixel circuit 30 have a stacked structure and are arranged in a pixel circuit arrangement area 434.
  • a wiring layer region 435 is arranged between the pixel circuit arrangement region 434 and the logic chip 44, and a plurality of wiring layers connected to the pixel circuit 30 are stacked.
  • the CIS chip 43 and the logic chip 44 are connected at a connecting portion 436 by, for example, a Cu--Cu junction to perform signal transmission.
  • the capacitor 27 in the pixel 20 shown in FIG. 8 is realized by an inter-wiring capacitance. Specifically, in the process of forming a wiring layer, an electrode connected to the reference signal generation unit 16 and a charge voltage The electrodes connected to the conversion section FD are arranged close to each other. As a result, a MOM (Metal-Oxide-Metal) capacitor is formed by the two electrodes and the insulating layer between them, and this MOM capacitor is used as the capacitor 27.
  • the insulating layer disposed around the two electrodes may be made of an insulating material other than a silicon oxide film, such as a silicon nitride film.
  • 16A and 16B are schematic cross-sectional views showing the cross-sectional structure of the capacitor 27 in the pixel 20 shown in FIG. 8.
  • the charge voltage converter FD is arranged in the pixel circuit arrangement area 434, and the reference signal generator 16 is arranged on the logic chip 44 side.
  • the capacitor 27 is formed at the boundary between the M1 wiring layer 4351 and the M2 wiring layer 4352 in the wiring layer region 435.
  • the electrode connected to the charge-voltage converter FD is arranged in the M1 wiring layer 4351.
  • the electrode connected to the reference signal generation section 16 is arranged in the M2 wiring layer 4352.
  • These electrodes are arranged facing each other in the stacking direction. Since these electrodes are surrounded by an insulating layer such as a silicon oxide film, this insulating layer acts as a dielectric, and a capacitor 27 is formed in the stacking direction.
  • FIG. 16B shows an example in which a capacitor 27 is formed in the plane direction by two wiring layers having the same height and an insulating layer between them.
  • the capacitor 27 in the pixel 20 shown in FIG. 8 can be formed during the process of forming the wiring layer, and there is no need to add a new process, so manufacturing is easy. be.
  • the capacitor 27 is arranged as an inter-wiring capacitance within the pixel 20, and the signal level of the charge-voltage converter FD is adjusted. Further, a comparator 131 arranged on the signal line 32 compares the pixel signal VIMG with a reference signal having a constant signal level. As a result, the signal level of the pixel signal VIMG when the output signal of the comparator 131 is inverted can be made constant regardless of the amount of incident light, and as a result, compared to the basic configuration of FIG. Dynamic range can be expanded.
  • the capacitor 27 is formed using an insulating layer that insulates the electrodes in the wiring layer region 435 (for example, the M1 wiring layer 4351 or the M2 wiring layer 4352), whereas the capacitor 27 is In the embodiment, an insulator layer for the capacitor 27 is provided separately from an insulator layer that insulates electrodes in the wiring layer. More specifically, in the second embodiment of the present disclosure, two electrodes and an insulator layer are newly provided in the wiring layer region 435 in FIG. 15 to form the capacitor 27 in the pixel 20. The two electrodes and the insulator layer are inserted between the M1 wiring layer 4351 and the M2 wiring layer 4352, for example in a wiring process. In the second embodiment of the present disclosure, the capacitor 27 in the pixel 20 is configured with an electrode connected to the charge-voltage converter FD, an electrode connected to the reference signal generator 16, and the above-mentioned insulator layer. It is characterized by
  • FIG. 17 is a schematic diagram showing a cross-sectional structure of the capacitor 27 in the pixel 20 in the second embodiment of the present disclosure.
  • an insulating layer 438 is newly provided between the M1 wiring layer 4351 and the M2 wiring layer 4352, and electrodes connected to the reference signal generation section 16 and a charge voltage are provided on both sides of this insulating layer 438.
  • the electrodes connected to the conversion section FD are arranged.
  • the capacitor 27 is formed as an MIM (Metal-Insulator-Metal) capacitor having two electrodes and an insulator layer 438.
  • the material used for the insulator layer 438 is, for example, SiO 2 , SiN, Ta 2 O 5 , ZrO 2 , AI 2 O 3 or the like.
  • the second embodiment of the present disclosure has two electrodes connected to the M1 wiring layer 4351 and the M2 wiring layer 4352, and an insulator layer disposed between these electrodes, compared to the first embodiment. 438 is required.
  • FIG. 18 is a schematic diagram showing a cross-sectional structure of the capacitor 27 of the pixel 20 in the third embodiment of the present disclosure.
  • the CIS chip 43 and the logic chip 44 are connected by a connection portion 436 made of, for example, a Cu--Cu junction.
  • the Cu--Cu bond has a structure in which the Cu layer on the CIS chip 43 side and the Cu layer on the logic chip 44 side are directly bonded. Although a plurality of Cu--Cu bonding portions are provided at the interface between the CIS chip 43 and the logic chip 44, there is still an empty area at the interface. Therefore, in the third embodiment, the capacitor 27 is formed using this empty area.
  • two electrodes are formed using a part of the Cu layer on the CIS chip 43 side, and an insulator layer 438 is placed between them.
  • Capacitor 27 composed of two electrodes and insulator layer 438 has the above-mentioned MIM structure.
  • the reference signal generating section 16 is arranged on the logic chip 44 side, and the reference signal VREF is supplied to one electrode on the CIS chip 43 side through the Cu layer of the logic chip 44 by a Cu--Cu junction.
  • the capacitor 27 may be formed of a Cu layer on the logic chip 44 side.
  • one may be formed from a Cu layer on the CIS chip 43 side, and the other may be formed from a Cu layer on the logic chip 44 side.
  • the insulator layer 438 may be provided on the logic chip 44 side, the CIS chip 43 side, or between the logic chip 44 and the CIS chip 43.
  • the third embodiment of the present disclosure can form the capacitor 27 within the pixel 20 during the bonding process between the CIS chip 43 and the logic chip 44, compared to the second embodiment. Therefore, no additional process is required, and since the capacitor 27 can be formed along the Cu--Cu bonding portion, there is no need to newly secure a location for the capacitor 27, and the solid-state imaging device 1 can be miniaturized.
  • the capacitor 27 is formed in the wiring layer region 435 or the connection portion 436, but the capacitor 27 may be formed in the pixel circuit arrangement region 434.
  • the capacitor 27 is formed in the well region of the silicon layer 437 using a MOS (Metal-Oxide-Semiconductor) capacitor having the same structure as each transistor (hereinafter sometimes referred to as a pixel transistor) constituting the pixel circuit 30. Good too.
  • MOS Metal-Oxide-Semiconductor
  • FIG. 19 is a cross-sectional view of the pixel 20 in the fourth embodiment of the present disclosure.
  • a well region 4341 P well region
  • Well region 4341 can be set to any voltage separately from silicon layer 437.
  • the region under the gate insulating film of the well region 4341 in FIG. 19 is an N+ impurity diffusion region. This N+ impurity diffusion region functions as one electrode of the capacitor 27.
  • An insulator layer 438 is arranged on the well region 4341, and a conductor layer 439 functioning as the other electrode of the capacitor 27 is arranged thereon.
  • the insulator layer 438 and the conductor layer 439 are formed in the process of forming the gate oxide film and gate electrode of the pixel transistor.
  • the capacitor 27 made of a MOS capacitor having the same structure as the pixel transistor can be formed in the process of forming the pixel transistor. Therefore, since the capacitor 27 can be formed in the pixel circuit arrangement region 434 by simply adding an injection step, there is no need to newly secure a location for the capacitor 27 in the wiring layer region 435, and the solid-state imaging device 1 can be miniaturized. Further, by implanting a high concentration impurity into the channel region of the well region 4341 in the silicon layer 437 where the capacitor 27 is arranged, the flat band voltage can be controlled, thereby obtaining a MOS capacitance without voltage dependence.
  • the well region 4341 is arranged at the same layer height as the photoelectric conversion element 21, and the capacitor 27 is formed using the well region 4341 as an electrode.
  • the well region 4341 is arranged in a layer different from the layer in which the photoelectric conversion element 21 is arranged, and the capacitor 27 is formed using this well region 4341 as an electrode.
  • FIG. 20 is a cross-sectional view of a stacked solid-state imaging device 1 according to the fifth embodiment of the present disclosure.
  • the pixel circuit arrangement area 434 in the solid-state imaging device 1 in FIG. 20 has a stacked structure in which a first transistor layer 4342 and a second transistor layer 4343 are stacked.
  • a transfer transistor connected to the photoelectric conversion layer 433 is arranged in the first transistor layer 4342.
  • Pixel transistors other than transfer transistors are arranged in the second transistor layer 4343.
  • FIG. 21 is a cross-sectional view of the pixel 20 in the fifth embodiment of the present disclosure.
  • FIG. 21 shows an example in which the capacitor 27 in the pixel 20 is arranged in the second transistor layer 4343. More specifically, the second transistor layer 4343 is provided with a well region 4341 (P well region) containing a large amount of p-type impurity, and an N+ impurity diffusion region within this well region 4341 serves as one electrode of the capacitor 27. Function.
  • An insulator layer 438 is arranged on the well region 4341, and a conductor layer 439 functioning as the other electrode of the capacitor 27 is arranged thereon.
  • One electrode, the insulator layer 438, and the other electrode of the capacitor 27 are formed in the process of forming the channel, gate oxide film, and gate electrode of the pixel transistor arranged in the second transistor layer 4343.
  • the amplification transistor 24 is formed together with the capacitor 27 in the second transistor layer 4343, but the capacitor 27 may be formed alone, or a pixel transistor other than the amplification transistor 24 may be formed. Good too.
  • FIG. 22 is a circuit diagram showing an example of the comparator 131 and its peripheral parts in the fifth embodiment of the present disclosure.
  • the CIS chip 43 has a first semiconductor layer 51 and a second semiconductor layer 52, and the pixel 20 and the pixel circuit 30 span the first semiconductor layer 51 and the second semiconductor layer 52. It is arranged accordingly.
  • the photoelectric conversion element 21 and the transfer transistor 22 are arranged in the first semiconductor layer 51, and the other pixel transistors are arranged in the second semiconductor layer 52, but the arrangement of the pixel transistors is not limited to this example.
  • the logic chip 44 has a third semiconductor layer 53. Similar to the second semiconductor layer 52 in FIG. 8, the comparator 131 and the like are arranged in the third semiconductor layer 53.
  • the capacitor 27 is formed within the pixel circuit arrangement region 434, so that the solid-state imaging device 1 can be miniaturized simply by adding an injection step. can be achieved. Further, by implanting a high concentration impurity into the channel region of the well region 4341 in the silicon layer 437 where the capacitor 27 is arranged, the flat band voltage can be controlled, thereby obtaining a MOS capacitance without voltage dependence. Further, since the well region 4341 serving as the electrode of the capacitor 27 is arranged in a layer separate from the photoelectric conversion element 21, the area of the capacitor 27 can be further expanded, and the degree of freedom in the capacitance of the capacitor 27 is increased.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be applied to any type of transportation such as a car, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility vehicle, an airplane, a drone, a ship, a robot, a construction machine, an agricultural machine (tractor), etc. It may also be realized as a device mounted on the body.
  • FIG. 23 is a block diagram showing a schematic configuration example of a vehicle control system 7000, which is an example of a mobile object control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 7000 includes multiple electronic control units connected via communication network 7010.
  • the vehicle control system 7000 includes a drive system control unit 7100, a body system control unit 7200, a battery control unit 7300, an outside vehicle information detection unit 7400, an inside vehicle information detection unit 7500, and an integrated control unit 7600. .
  • the communication network 7010 connecting these plurality of control units is, for example, a communication network based on any standard such as CAN (Controller Area Network), LIN (Local Interconnect Network), LAN (Local Area Network), or FlexRay (registered trademark). It may be an in-vehicle communication network.
  • CAN Controller Area Network
  • LIN Local Interconnect Network
  • LAN Local Area Network
  • FlexRay registered trademark
  • Each control unit includes a microcomputer that performs calculation processing according to various programs, a storage unit that stores programs executed by the microcomputer or parameters used in various calculations, and a drive circuit that drives various devices to be controlled. Equipped with.
  • Each control unit is equipped with a network I/F for communicating with other control units via the communication network 7010, and also communicates with devices or sensors inside and outside the vehicle through wired or wireless communication.
  • a communication I/F is provided for communication.
  • the functional configuration of the integrated control unit 7600 includes a microcomputer 7610, a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning section 7640, a beacon receiving section 7650, an in-vehicle device I/F 7660, an audio image output section 7670, An in-vehicle network I/F 7680 and a storage unit 7690 are illustrated.
  • the other control units similarly include a microcomputer, a communication I/F, a storage section, and the like.
  • the drive system control unit 7100 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 7100 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the drive system control unit 7100 may have a function as a control device such as ABS (Antilock Brake System) or ESC (Electronic Stability Control).
  • a vehicle state detection section 7110 is connected to the drive system control unit 7100.
  • the vehicle state detection unit 7110 includes, for example, a gyro sensor that detects the angular velocity of the axial rotation movement of the vehicle body, an acceleration sensor that detects the acceleration of the vehicle, or an operation amount of an accelerator pedal, an operation amount of a brake pedal, or a steering wheel. At least one sensor for detecting angle, engine rotational speed, wheel rotational speed, etc. is included.
  • the drive system control unit 7100 performs arithmetic processing using signals input from the vehicle state detection section 7110, and controls the internal combustion engine, the drive motor, the electric power steering device, the brake device, and the like.
  • the body system control unit 7200 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 7200 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 7200.
  • the body system control unit 7200 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the battery control unit 7300 controls the secondary battery 7310, which is a power supply source for the drive motor, according to various programs. For example, information such as battery temperature, battery output voltage, or remaining battery capacity is input to the battery control unit 7300 from a battery device including a secondary battery 7310. The battery control unit 7300 performs arithmetic processing using these signals, and controls the temperature adjustment of the secondary battery 7310 or the cooling device provided in the battery device.
  • the external information detection unit 7400 detects information external to the vehicle in which the vehicle control system 7000 is mounted. For example, at least one of an imaging section 7410 and an external information detection section 7420 is connected to the vehicle exterior information detection unit 7400.
  • the imaging unit 7410 includes at least one of a ToF (Time Of Flight) camera, a stereo camera, a monocular camera, an infrared camera, and other cameras.
  • the vehicle external information detection unit 7420 includes, for example, an environmental sensor for detecting the current weather or weather, or a sensor for detecting other vehicles, obstacles, pedestrians, etc. around the vehicle equipped with the vehicle control system 7000. At least one of the surrounding information detection sensors is included.
  • the environmental sensor may be, for example, at least one of a raindrop sensor that detects rainy weather, a fog sensor that detects fog, a sunlight sensor that detects the degree of sunlight, and a snow sensor that detects snowfall.
  • the surrounding information detection sensor may be at least one of an ultrasonic sensor, a radar device, and a LIDAR (Light Detection and Ranging, Laser Imaging Detection and Ranging) device.
  • the imaging section 7410 and the vehicle external information detection section 7420 may be provided as independent sensors or devices, or may be provided as a device in which a plurality of sensors or devices are integrated.
  • FIG. 24 shows an example of the installation positions of the imaging section 7410 and the vehicle external information detection section 7420.
  • the imaging units 7910, 7912, 7914, 7916, and 7918 are provided, for example, at at least one of the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle 7900.
  • An imaging unit 7910 provided in the front nose and an imaging unit 7918 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 7900.
  • Imaging units 7912 and 7914 provided in the side mirrors mainly capture images of the sides of the vehicle 7900.
  • An imaging unit 7916 provided in the rear bumper or back door mainly acquires images of the rear of the vehicle 7900.
  • the imaging unit 7918 provided above the windshield inside the vehicle is mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 24 shows an example of the imaging range of each of the imaging units 7910, 7912, 7914, and 7916.
  • Imaging range a indicates the imaging range of imaging unit 7910 provided on the front nose
  • imaging ranges b and c indicate imaging ranges of imaging units 7912 and 7914 provided on the side mirrors, respectively
  • imaging range d is The imaging range of an imaging unit 7916 provided in the rear bumper or back door is shown. For example, by superimposing image data captured by imaging units 7910, 7912, 7914, and 7916, an overhead image of vehicle 7900 viewed from above can be obtained.
  • the external information detection units 7920, 7922, 7924, 7926, 7928, and 7930 provided at the front, rear, sides, corners, and the upper part of the windshield inside the vehicle 7900 may be, for example, ultrasonic sensors or radar devices.
  • External information detection units 7920, 7926, and 7930 provided on the front nose, rear bumper, back door, and upper part of the windshield inside the vehicle 7900 may be, for example, LIDAR devices.
  • These external information detection units 7920 to 7930 are mainly used to detect preceding vehicles, pedestrians, obstacles, and the like.
  • the vehicle exterior information detection unit 7400 causes the imaging unit 7410 to capture an image of the exterior of the vehicle, and receives the captured image data. Further, the vehicle exterior information detection unit 7400 receives detection information from the vehicle exterior information detection section 7420 to which it is connected.
  • the external information detection unit 7420 is an ultrasonic sensor, a radar device, or a LIDAR device
  • the external information detection unit 7400 transmits ultrasonic waves, electromagnetic waves, etc., and receives information on the received reflected waves.
  • the external information detection unit 7400 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received information.
  • the external information detection unit 7400 may perform environment recognition processing to recognize rain, fog, road surface conditions, etc. based on the received information.
  • the vehicle exterior information detection unit 7400 may calculate the distance to the object outside the vehicle based on the received information.
  • the outside-vehicle information detection unit 7400 may perform image recognition processing or distance detection processing for recognizing people, cars, obstacles, signs, characters on the road, etc., based on the received image data.
  • the outside-vehicle information detection unit 7400 performs processing such as distortion correction or alignment on the received image data, and also synthesizes image data captured by different imaging units 7410 to generate an overhead image or a panoramic image. Good too.
  • the outside-vehicle information detection unit 7400 may perform viewpoint conversion processing using image data captured by different imaging units 7410.
  • the in-vehicle information detection unit 7500 detects in-vehicle information.
  • a driver condition detection section 7510 that detects the condition of the driver is connected to the in-vehicle information detection unit 7500.
  • the driver state detection unit 7510 may include a camera that images the driver, a biosensor that detects biometric information of the driver, a microphone that collects audio inside the vehicle, or the like.
  • the biosensor is provided, for example, on a seat surface or a steering wheel, and detects biometric information of a passenger sitting on a seat or a driver holding a steering wheel.
  • the in-vehicle information detection unit 7500 may calculate the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 7510, or determine whether the driver is dozing off. You may.
  • the in-vehicle information detection unit 7500 may perform processing such as noise canceling processing on the collected audio signal.
  • the integrated control unit 7600 controls overall operations within the vehicle control system 7000 according to various programs.
  • An input section 7800 is connected to the integrated control unit 7600.
  • the input unit 7800 is realized by, for example, a device such as a touch panel, a button, a microphone, a switch, or a lever that can be inputted by the passenger.
  • the integrated control unit 7600 may be input with data obtained by voice recognition of voice input through a microphone.
  • the input unit 7800 may be, for example, a remote control device that uses infrared rays or other radio waves, or an externally connected device such as a mobile phone or a PDA (Personal Digital Assistant) that is compatible with the operation of the vehicle control system 7000. It's okay.
  • the input unit 7800 may be, for example, a camera, in which case the passenger can input information using gestures. Alternatively, data obtained by detecting the movement of a wearable device worn by a passenger may be input. Further, the input section 7800 may include, for example, an input control circuit that generates an input signal based on information input by a passenger or the like using the input section 7800 described above and outputs it to the integrated control unit 7600. By operating this input unit 7800, a passenger or the like inputs various data to the vehicle control system 7000 and instructs processing operations.
  • the storage unit 7690 may include a ROM (Read Only Memory) that stores various programs executed by the microcomputer, and a RAM (Random Access Memory) that stores various parameters, calculation results, sensor values, etc. Further, the storage unit 7690 may be realized by a magnetic storage device such as a HDD (Hard Disc Drive), a semiconductor storage device, an optical storage device, a magneto-optical storage device, or the like.
  • ROM Read Only Memory
  • RAM Random Access Memory
  • the general-purpose communication I/F 7620 is a general-purpose communication I/F that mediates communication with various devices existing in the external environment 7750.
  • the general-purpose communication I/F7620 supports cellular communication protocols such as GSM (registered trademark) (Global System of Mobile communications), WiMAX (registered trademark), LTE (registered trademark) (Long Term Evolution), or LTE-A (LTE-Advanced). , or other wireless communication protocols such as wireless LAN (also referred to as Wi-Fi (registered trademark)) or Bluetooth (registered trademark).
  • the general-purpose communication I/F 7620 connects to a device (for example, an application server or a control server) existing on an external network (for example, the Internet, a cloud network, or an operator-specific network) via a base station or an access point, for example. You may.
  • the general-purpose communication I/F 7620 uses, for example, P2P (Peer To Peer) technology to communicate with a terminal located near the vehicle (for example, a driver, a pedestrian, a store terminal, or an MTC (Machine Type Communication) terminal). You can also connect it with a device (for example, an application server or a control server) existing on an external network (for example, the Internet, a cloud network, or an operator-specific network) via a base station or an access point, for example. You may.
  • P2P Peer To Peer
  • a terminal located near the vehicle for example, a driver, a pedestrian, a store terminal, or an MTC (Machine Type Communication) terminal. You can also connect it with
  • the dedicated communication I/F 7630 is a communication I/F that supports communication protocols developed for use in vehicles.
  • the dedicated communication I/F 7630 uses standard protocols such as WAVE (Wireless Access in Vehicle Environment), which is a combination of lower layer IEEE802.11p and upper layer IEEE1609, DSRC (Dedicated Short Range Communications), or cellular communication protocol. May be implemented.
  • the dedicated communication I/F 7630 typically supports vehicle-to-vehicle communication, vehicle-to-infrastructure communication, vehicle-to-home communication, and vehicle-to-pedestrian communication. ) communications, a concept that includes one or more of the following:
  • the positioning unit 7640 performs positioning by receiving, for example, a GNSS signal from a GNSS (Global Navigation Satellite System) satellite (for example, a GPS signal from a GPS (Global Positioning System) satellite), and determines the latitude, longitude, and altitude of the vehicle. Generate location information including. Note that the positioning unit 7640 may specify the current location by exchanging signals with a wireless access point, or may acquire location information from a terminal such as a mobile phone, PHS, or smartphone that has a positioning function.
  • GNSS Global Navigation Satellite System
  • GPS Global Positioning System
  • the beacon receiving unit 7650 receives, for example, radio waves or electromagnetic waves transmitted from a wireless station installed on the road, and obtains information such as the current location, traffic jams, road closures, or required travel time. Note that the function of the beacon receiving unit 7650 may be included in the dedicated communication I/F 7630 described above.
  • the in-vehicle device I/F 7660 is a communication interface that mediates connections between the microcomputer 7610 and various in-vehicle devices 7760 present in the vehicle.
  • the in-vehicle device I/F 7660 may establish a wireless connection using a wireless communication protocol such as wireless LAN, Bluetooth (registered trademark), NFC (Near Field Communication), or WUSB (Wireless USB).
  • the in-vehicle device I/F 7660 connects to USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface), or MHL (Mobile High).
  • USB Universal Serial Bus
  • HDMI registered trademark
  • MHL Mobile High
  • the in-vehicle device 7760 may include, for example, at least one of a mobile device or wearable device owned by a passenger, or an information device carried into or attached to the vehicle.
  • the in-vehicle device 7760 may include a navigation device that searches for a route to an arbitrary destination. or exchange data signals.
  • the in-vehicle network I/F 7680 is an interface that mediates communication between the microcomputer 7610 and the communication network 7010.
  • the in-vehicle network I/F 7680 transmits and receives signals and the like in accordance with a predetermined protocol supported by the communication network 7010.
  • the microcomputer 7610 of the integrated control unit 7600 communicates via at least one of a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning section 7640, a beacon reception section 7650, an in-vehicle device I/F 7660, and an in-vehicle network I/F 7680.
  • the vehicle control system 7000 is controlled according to various programs based on the information obtained. For example, the microcomputer 7610 calculates a control target value for a driving force generating device, a steering mechanism, or a braking device based on acquired information inside and outside the vehicle, and outputs a control command to the drive system control unit 7100. Good too.
  • the microcomputer 7610 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. Coordination control may be performed for the purpose of
  • the microcomputer 7610 controls the driving force generating device, steering mechanism, braking device, etc. based on the acquired information about the surroundings of the vehicle, so that the microcomputer 7610 can drive the vehicle autonomously without depending on the driver's operation. Cooperative control for the purpose of driving etc. may also be performed.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 7610 acquires information through at least one of a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning section 7640, a beacon reception section 7650, an in-vehicle device I/F 7660, and an in-vehicle network I/F 7680. Based on this, three-dimensional distance information between the vehicle and surrounding objects such as structures and people may be generated, and local map information including surrounding information of the current position of the vehicle may be generated. Furthermore, the microcomputer 7610 may predict dangers such as a vehicle collision, a pedestrian approaching, or entering a closed road, based on the acquired information, and generate a warning signal.
  • the warning signal may be, for example, a signal for generating a warning sound or lighting a warning lamp.
  • the audio and image output unit 7670 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 7710, a display section 7720, and an instrument panel 7730 are illustrated as output devices.
  • Display unit 7720 may include, for example, at least one of an on-board display and a head-up display.
  • the display section 7720 may have an AR (Augmented Reality) display function.
  • the output device may be other devices other than these devices, such as headphones, a wearable device such as a glasses-type display worn by the passenger, a projector, or a lamp.
  • the output device When the output device is a display device, the display device displays results obtained from various processes performed by the microcomputer 7610 or information received from other control units in various formats such as text, images, tables, graphs, etc. Show it visually. Further, when the output device is an audio output device, the audio output device converts an audio signal consisting of reproduced audio data or acoustic data into an analog signal and audibly outputs the analog signal.
  • control units connected via the communication network 7010 may be integrated as one control unit.
  • each control unit may be composed of a plurality of control units.
  • vehicle control system 7000 may include another control unit not shown.
  • some or all of the functions performed by one of the control units may be provided to another control unit.
  • predetermined arithmetic processing may be performed by any one of the control units.
  • sensors or devices connected to any control unit may be connected to other control units, and multiple control units may send and receive detection information to and from each other via communication network 7010. .
  • a photoelectric conversion element a charge-voltage converter that converts the charge photoelectrically converted by the photoelectric conversion element into a voltage
  • a capacitor that is connected to the charge-voltage converter and adjusts the voltage level of the charge-voltage converter.
  • a first semiconductor layer in which at least one of the photoelectric conversion element and the capacitor is disposed; a signal line for transmitting a pixel signal according to the voltage level of the charge-voltage conversion section; and a first semiconductor layer disposed on the signal line;
  • a solid-state imaging device including a comparator that compares a pixel signal and a predetermined reference signal.
  • the solid-state imaging device according to (2) which has a layer.
  • the solid-state imaging device according to any one of (1) to (10), wherein the capacitor is disposed at a joint between the first chip and the second chip.
  • the bonding portion includes a first conductive layer, a second conductive layer, and an insulator layer disposed between the first conductive layer and the second conductive layer. solid-state imaging device.
  • a pixel circuit including at least one transistor that controls reading out charges photoelectrically converted by the photoelectric conversion element, and the capacitor has a first electrode disposed at the same layer height as the gate electrode of the transistor.
  • a second electrode disposed at the same layer height as a source region and a drain region of the transistor; and an insulator layer disposed at the same layer height as a gate insulating film of the transistor.
  • (17) comprising a well region in which at least a portion of the capacitor is arranged;
  • 1 solid-state imaging device 11 pixel array unit, 12 row selection unit, 13 analog-digital conversion unit, 14 logic circuit unit, 15 timing control unit, 16 reference signal generation unit, 20, 201, 202, 203, 204 pixels, 21 , 211, 212, 213, 214 photoelectric conversion element, 22, 221, 222, 223, 224 transfer transistor, 23 reset transistor, 24 amplification transistor, 25 selection transistor, 27, 1313 capacitor, 30 pixel circuit, 31 row selection line, 32 Signal line, 41 Semiconductor chip, 42 Pad, 43 CIS chip, 44 Logic chip, 51 First semiconductor layer, 52 Second semiconductor layer, 53 Third semiconductor layer, 130 Analog-digital converter, 131 Comparator, 132 Counter , 161 Lamp reset transistor, 162 Constant current transistor, 431 Microlens, 432 Color filter, 433 Photoelectric conversion layer, 434 Pixel circuit arrangement area, 435 Wiring layer area, 436 Connection part, 437 Silicon layer, 438 Insulator layer, 439 Conductor Layer, 1311 Input transistor, 1312 Output transistor, 1314

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Abstract

［課題］ダイナミックレンジを拡大し、低消費電力で高画質の画像データを出力する。 ［解決手段］固体撮像装置は、光電変換素子と、前記光電変換素子で光電変換された電荷を電圧に変換する電荷電圧変換部と、前記電荷電圧変換部に接続され、前記電荷電圧変換部の電圧レベルを調整するキャパシタと、前記光電変換素子及び前記キャパシタが配置される第１半導体層と、前記電荷電圧変換部の電圧レベルに応じた画素信号を伝送する信号線と、前記信号線上に配置され、前記画素信号と所定の基準信号とを比較する比較器とを備える。

Description

固体撮像装置
　本開示は、固体撮像装置に関する。
　固体撮像装置には、画素で光電変換したアナログの画素信号を、デジタル変換するＡＤＣ（Analog to Digital Converter）が搭載されている。例えば、シングルスロープ型のＡＤＣは、一般には画素のアナログ信号と参照信号を比較する比較器と、参照信号がアナログ信号と略一致するまでの時間を計測するカウンタとを有する。
　シングルスロープ型のＡＤＣは、構造が簡易であり省面積化できるという利点を有する。このため、シングルスロープ型のＡＤＣを用いた固体撮像装置では、画素信号と参照信号とを精度よく比較可能な比較器が求められている（例えば、特許文献１参照）。
ＷＯ　２０２０／１７０５１８　Ａ１
　シングルスロープ型のＡＤＣを用いた固体撮像装置では、各画素から信号線に転送された画素信号を参照信号と比較するのが一般的である。このため、信号線には、比較器と負荷電流源が設けられる。比較器はトランジスタを有し、例えば、このトランジスタのソースに画素信号を入力し、ゲートに参照信号を入力する。これにより、画素信号と参照信号との信号レベルの差によって、トランジスタがオン又はオフすることで、比較動作が行われる。
　しかしながら、信号線上に上述したトランジスタを接続すると、トランジスタのソース－ドレイン間に電位差が生じ、この電位差により、信号線上の画素信号のダイナミックレンジが狭くなる。より具体的には、高輝度側の信号線の電圧は、上述したトランジスタのソース－ドレイン間の電位差により下がりきれず、ダイナミックレンジが狭くなる。
　本開示は、上述した課題に鑑みてなされたものであり、従来と比較してダイナミックレンジを拡大でき、低消費電力で高画質の画像データを出力できる固体撮像装置を提供するものである。
　上記の課題を解決するために、本開示によれば、光電変換素子と、前記光電変換素子で光電変換された電荷を電圧に変換する電荷電圧変換部と、前記電荷電圧変換部に接続され、前記電荷電圧変換部の電圧レベルを調整するキャパシタと、前記光電変換素子及び前記キャパシタの少なくとも一方が配置される第１半導体層と、前記電荷電圧変換部の電圧レベルに応じた画素信号を伝送する信号線と、前記信号線上に配置され、前記画素信号と所定の基準信号とを比較する比較器とを備える、固体撮像装置が提供される。
　時間に応じて電圧レベルが変化しうる参照信号を生成する参照信号生成部をさらに備え、前記キャパシタは前記参照信号に基づいて前記電荷電圧変換部の電圧レベルを調整してもよい。
　前記キャパシタに接続され、オン又はオフが継続する間に前記キャパシタの電圧レベルを増加又は減少させるスイッチング素子をさらに備えてもよい。
　前記キャパシタは、前記電荷電圧変換部に接続される第１電極と、前記参照信号が印加される第２電極と、前記第１電極及び前記第２電極の間に配置される絶縁体層とを有してもよい。
　前記第１電極及び前記第２電極は、前記電荷電圧変換部に接続される配線層の面方向に離隔して配置されてもよい。
　前記第１電極及び前記第２電極は、前記電荷電圧変換部に接続される配線層の積層方向に離隔して配置されてもよい。
　前記第１半導体層の上に積層される第１配線層及び第２配線層と、前記第１配線層及び前記第２配線層の間に配置される絶縁体層と、を備え、前記キャパシタは、前記第１配線層、前記第２配線層、及び前記絶縁体層を有してもよい。
　前記第１半導体層には、前記光電変換素子と、前記キャパシタと、画素回路とを含む画素が配置されてもよい。
　前記キャパシタ及び前記電荷電圧変換部は、前記画素ごとに設けられてもよい。
　前記キャパシタ及び前記電荷電圧変換部は、複数の前記画素で共有されてもよい。
　前記第１半導体層を有する第１チップと、前記第１チップに積層され、第２半導体層を有する第２チップと、を備え、前記比較器は、前記第２半導体層に設けられてもよい。
　前記第１半導体層を有する第１チップと、前記第１チップに積層され、第２半導体層を有する第２チップと、を備え、前記比較器は、前記第２半導体層に設けられ、前記キャパシタは、前記第１チップ及び前記第２チップの接合部分に配置されてもよい。
　前記接合部分は、第１導電層と、第２導電層と、前記第１導電層及び前記第２導電層の間に配置される絶縁体層と、を有してもよい。
　前記第１導電層、前記絶縁体層、及び前記第２導電層は、前記第１チップ及び前記第２チップの積層方向に沿って配置されてもよい。
　前記光電変換素子で光電変換された電荷を読み出す制御を行う少なくとも一つのトランジスタを含む画素回路を備え、前記キャパシタは、前記トランジスタのゲート電極と同じ層高さに配置される第１電極と、前記トランジスタのソース領域及びドレイン領域と同じ層高さに配置される第２電極と、前記トランジスタのゲート絶縁膜と同じ層高さに配置される絶縁体層と、を有してもよい。
　前記第１半導体層に積層され、前記キャパシタと、前記光電変換素子で光電変換された電荷を読み出す制御を行う少なくとも一つのトランジスタと、が配置される第２半導体層を備え、前記キャパシタは、前記トランジスタのゲート電極と同じ層高さに配置される第１電極と、前記トランジスタのソース領域及びドレイン領域と同じ層高さに配置される第２電極と、前記トランジスタのゲート絶縁膜と同じ層高さに配置される絶縁体層と、を有してもよい。
　前記キャパシタの少なくとも一部が配置されるウェル領域を備え、前記ウェル領域内の少なくとも一部の不純物の量を調整することにより、フラットバンド電圧が制御されてもよい。
　前記第１半導体層を有する第１チップと、前記第１チップに積層され、第３半導体層を有する第２チップと、を備え、前記比較器は、前記第３半導体層に設けられてもよい。
本開示に係る固体撮像装置の概略を示すブロック図である。 画素の回路構成の一例を示す回路図である。 固体撮像装置の平置型のチップ構造を模式的に示す斜視図である。 固体撮像装置の積層型のチップ構造を模式的に示す斜視図である。 アナログ－デジタル変換部及び周辺部の基本構成の一例を示すブロック図である。 基本構成における比較器及び周辺部の一例を示す回路図である。 基本構成において比較器に入力される入力信号を示す波形図である。 本開示の第１実施形態におけるアナログ－デジタル変換部及びその周辺部のブロック図である。 本開示の第１実施形態における比較器及びその周辺部の一例を示す回路図である。 本開示の第１実施形態における固体撮像装置の動作説明のためのタイミングチャートである。 本開示の第１実施形態における比較器に入力される入力信号を示す波形図である。 複数の画素で画素回路の一部を共有する例を示す回路図である。 参照信号を第１参照信号と第２参照信号に分離した場合の、比較器及びその周辺部の一例を示す回路図である。 参照信号を第１参照信号と第２参照信号とに分離して、画素及び比較器にそれぞれ供給した場合の動作タイミングチャート図である。 参照信号生成部を内部に設けた画素の回路図である。 本開示の第１実施形態における積層型の固体撮像装置の断面図である。 配線層領域内に電極を積層方向に対向して配置した、キャパシタの断面構造を示す模式図である。 １つの配線層に沿って電極を配置した、キャパシタの断面構造を示す模式図である。 本開示の第２実施形態における画素内のキャパシタの断面構造を示す模式図である。 本開示の第３実施形態における画素内のキャパシタの断面構造を示す模式図である。 本開示の第４実施形態における画素の断面図である。 本開示の第５実施形態における積層型の固体撮像装置の断面図である。 本開示の第５実施形態における画素の断面図である。 本開示の第５実施形態における比較器及びその周辺部の一例を示す回路図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、図面を参照して、固体撮像装置の実施形態について説明する。以下では、固体撮像装置の主要な構成部分を中心に説明するが、固体撮像装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　（固体撮像装置の概略構成）
　図１は、本開示に係る固体撮像装置１の概略を示すブロック図である。
　本開示に係る固体撮像装置１は、画素アレイ部１１と、行選択部１２と、アナログ－デジタル変換部１３と、ロジック回路部１４と、タイミング制御部１５とを備えている。
　画素アレイ部１１は、複数の画素２０を行列状に２次元配列した構成となっている。ここで、列方向とは、複数の行選択線３１が配置される方向であり、各信号線３２が延びる方向である。行方向とは、複数の信号線３２が配置される方向であり、各行選択線３１が延びる方向である。本明細書では、行方向に並ぶ１行分の画素２０を画素行と呼び、列方向に並ぶ１列分の画素２０を画素列と呼ぶ。画素アレイ部１１においては、画素行ごとに行選択線３１が配置されている。行選択線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。また、画素列ごとに、信号線３２が配置されている。各信号線３２は、対応する画素列内の各画素２０から出力された画素信号ＶＩＭＧを伝送する。各信号線３２により伝送された画素信号ＶＩＭＧは、アナログ－デジタル変換部１３に入力される。画素２０は、図１では不図示の光電変換素子と画素回路を有する。光電変換素子は、被写体光を受光して、受光量に応じた電荷を生成する。生成された電荷は、画素回路により画素信号ＶＩＭＧに変換される。画素信号ＶＩＭＧは、光電変換素子で生成された電荷に応じた電圧信号である。
　行選択部１２は、図示を省略するが、シフトレジスタやアドレスデコーダなどによって構成される。行選択部１２には、上述したように複数の行選択線３１が接続されている。行選択部１２は、複数の行選択線３１を順に駆動し、画素アレイ部１１内の対応する画素行を順に選択する。
　行選択部１２は、複数の画素行に対して、読出しと掃出しの２種類の走査を行う。読出しにおいては、選択された画素行内の各画素２０は受光量に応じた電荷をアナログの画素信号ＶＩＭＧとして、対応する信号線３２を通して、アナログ－デジタル変換部１３に伝送する。掃出しにおいては、選択された画素行内の各画素２０は画素回路から不要な電荷を掃き出して新たに露光を開始するためのリセット処理を行う。
　アナログ－デジタル変換部１３は、ＤＡ（Digital to Analog）変換により生成された参照電圧と、信号線３２を介して伝送された画素信号ＶＩＭＧとを比較した結果に基づいて、デジタル画素信号に変換する。このデジタル画素信号は、ロジック回路部１４に伝送される。
　ロジック回路部１４は、デジタル画素信号に対して、所定の信号処理を行い、画像データを生成する。信号処理としては、例えば、縦線欠陥、点欠陥の補正、又は、信号のクランプ、更には、パラレル－シリアル変換、圧縮、符号化、加算、平均、間欠動作などがある。この画像データは、固体撮像装置１からの出力信号として、後段の装置に出力される。
　タイミング制御部１５は、外部から与えられる同期信号に基づいて、各種のタイミング信号及びクロック信号ＣＬＫを生成する。そして、タイミング制御部１５は、これら生成した信号を基に、行選択部１２、アナログ－デジタル変換部１３、及びロジック回路部１４のタイミングを制御する。
　（画素の概略構成）
　図２は、画素２０の回路構成の一例を示す回路図である。図２の画素２０は、光電変換素子２１と画素回路３０を有する。画素回路３０は、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び選択トランジスタ２５を有する。転送トランジスタ２２、リセットトランジスタ２３、及び増幅トランジスタ２４のそれぞれが接続される接続ノードは、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）である。なお、本明細書ではフローティングディフュージョンのことを、電荷電圧変換部ＦＤと呼称する。画素２０から出力された画素信号ＶＩＭＧは、信号線３２を介して上述のアナログ－デジタル変換部１３に入力される。
　本明細書においては、画素回路３０内の転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び選択トランジスタ２５の４つのトランジスタを、例えばＮＭＯＳ（N channel Metal-Oxide-Semiconductor）トランジスタにする例を説明する。但し、ここで例示した４つのトランジスタの導電型は任意であり、すべてのトランジスタをＰＭＯＳ（P channel Metal-Oxide Semiconductor）トランジスタで構成してもよいし、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを混在させてもよい。本明細書では、画素回路３０を４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成にする例を説明するが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
　転送トランジスタ２２、リセットトランジスタ２３、及び選択トランジスタ２５はそれぞれ、画素２０の走査制御に用いられ、上述の行選択部１２から与えられる信号にてオン又はオフを切り替える。画素２０の走査制御に用いられる３つのトランジスタのゲートは、行選択部１２と行選択線３１にて接続されているが、図２では図示を省略している。
　光電変換素子２１は、画素２０が光を受光した際、入射光量に応じた光電荷を蓄積する。この光電変換素子２１としては、例えばフォトダイオードが用いられる。光電変換素子２１は、カソード電極又はアノード電極のいずれか一方の電極が転送トランジスタ２２に接続される。他方の電極は、グランド等の基準電位ノードＶＲＬＤに接続される。以降、本明細書ではカソード電極が転送トランジスタ２２に接続される例を説明する。
　転送トランジスタ２２は、光電荷の転送をスイッチングするために用いられる。転送トランジスタ２２は、ソースが光電変換素子２１に、ドレインが電荷電圧変換部ＦＤにそれぞれ接続されている。転送トランジスタ２２はゲートに、高レベル（例えば、後述の高電位側電源ＶＤＤレベル）がアクティブとなる転送信号ＴＲＧを、行選択部１２から与えることでオンする。これにより、光電変換素子２１で蓄積された光電荷は、電荷電圧変換部ＦＤに転送される。
　リセットトランジスタ２３は、画素２０内の光電荷量をリセットするために用いられる。リセットトランジスタ２３は、ソースが電荷電圧変換部ＦＤに、ドレインが高電位側電源ＶＤＤのノードにそれぞれ接続されている。リセットトランジスタ２３はゲートに、高レベルがアクティブとなるリセット信号ＲＳＴを、行選択部１２から与えられることでオンする。これにより、電荷電圧変換部ＦＤの電荷が高電位側電源ＶＤＤのノードに排出されることで、電荷電圧変換部ＦＤはリセットされる。
　電荷電圧変換部ＦＤは、光電変換素子２１から転送されてきた光電荷を、電圧に変換する。
　増幅トランジスタ２４は、電荷電圧変換部ＦＤからの信号に対するソースフォロワの入力部として用いられる。増幅トランジスタ２４は、ゲートが電荷電圧変換部ＦＤに、ドレインが高電位側電源ＶＤＤのノードに、ソースが選択トランジスタ２５にそれぞれ接続されている。増幅トランジスタ２４は、電荷電圧変換部ＦＤの電圧に基づき、選択トランジスタ２５に流れる高電位側電源ＶＤＤからの電流を変動させることで、光電変換素子２１の信号を伝送する。
　選択トランジスタ２５は、画素２０からの信号伝送をスイッチングするために用いられる。選択トランジスタ２５は、ドレインが増幅トランジスタ２４に、ソースが信号線３２にそれぞれ接続されている。選択トランジスタ２５はゲートに、高レベルがアクティブとなる選択信号ＳＥＬが、行選択部１２から与えられることでオンする。これにより、増幅トランジスタ２４のドレインから出力される信号は、画素信号ＶＩＭＧとして、信号線３２を介してアナログ－デジタル変換部１３へと伝送される。図１の画素アレイ部１１内の行選択部１２で選択された行選択線３１に接続された画素行に属する各画素２０内の選択トランジスタ２５から出力された画素信号ＶＩＭＧが、複数の信号線３２を介して同タイミングでアナログ－デジタル変換部１３に伝送される。
　上述したように、画素２０内の電荷電圧変換部ＦＤは、光電荷が転送された状態と、光電荷がリセットされた状態とで、電位レベルが変化する。前者の状態は、光電変換に基づく画素信号ＶＩＭＧの電位レベルである。後者の状態は、画素信号ＶＩＭＧをリセットした電位レベル（リセットレベルとも呼ばれる）である。行選択部１２は、各画素２０の画素信号ＶＩＭＧのリセットレベルを画素行ごとに選択する動作と、各画素２０で光電変換された画素信号ＶＩＭＧを画素行ごとに選択する動作とを行う。
　（半導体チップの概略構成）
　上記の構成の固体撮像装置１の半導体チップ構造としては、平置型の半導体チップ構造及び積層型の半導体チップ構造を例示することができる。また、画素構造については、配線層が形成される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることもできるし、表面側から照射される光を取り込む表面照射型の画素構造とすることもできる。
　図３Ａは、固体撮像装置１の平置型のチップ構造を模式的に示す斜視図である。図３Ａに示すように、平置型の半導体チップ構造は、画素２０が行列状に配置される画素アレイ部１１を有する半導体チップ４１上に、画素アレイ部１１の周辺回路部の各構成要素を配置した構造となっている。具体的には、画素アレイ部１１と同じ半導体チップ４１上に、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５等が配置されている。なお、半導体チップ４１の例えば左右両端部には、外部接続用や電源用のパッド４２が設けられている。
　図３Ｂは、固体撮像装置１の積層型の半導体チップ構造を模式的に示す分解斜視図である。図３Ｂに示すように、積層型の半導体チップ構造、所謂、積層構造は、１層目の半導体チップ及び２層目の半導体チップの少なくとも２つの半導体チップが積層された構造となっている。
　この積層型の半導体チップ構造において、光入射側に配置される１層目の半導体チップは、光電変換素子２１を含む画素２０が行列状に２次元配置される画素アレイ部１１を有する、所謂ＣIＳ(CMOS Image Sensor)チップ４３である。１層目のＣＩＳチップ４３の例えば左右両端部には、外部接続用や電源用のパッド４２が設けられている。
　２層目の半導体チップは、画素アレイ部１１の周辺回路部、即ち、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５等が配置された、所謂ロジックチップ４４である。
　１層目のＣＩＳチップ４３上の画素アレイ部１１と、２層目のロジックチップ４４上の周辺回路部とは、Ｃｕ電極同士を直接接合するＣｕ－Ｃｕ接合などで接続されて各種の信号の伝送を行う。なお、ＣＩＳチップ４３とロジックチップ４４は、Ｃｕ－Ｃｕ接合の他、ビア、バンプ等により接続してもよい。
　平置型の半導体チップ構造によれば、固体撮像装置１の画素２０部分と回路部分とを１個の半導体チップ４１に集約することで、製造プロセスを簡略化できる。これに対し、積層型の半導体チップ構造によれば、画素２０部分と回路部分とをそれぞれＣＩＳチップ４３とロジックチップ４４に分割することにより、チップごとに製造プロセスを相違させることができる。すなわち、１層目のＣＩＳチップ４３には画素アレイの作製に適したプロセスを適用でき、２層目のロジックチップ４４は回路部分の作製に適したプロセスを適用できる。これにより、固体撮像装置１の製造に当たって、プロセスの最適化を図ることができる。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
　なお、図３Ａ及び図３Ｂに示した画素アレイ部１１、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５の配置については、一例であって、この配置例に限られるものではない。
　（アナログ－デジタル変換部及びその周辺部の基本構成）
　図４は、アナログ－デジタル変換部１３及びその周辺部の基本構成の一例を示すブロック図である。固体撮像装置１において、アナログ－デジタル変換部１３は、画素アレイ部１１の各画素列に対応して設けられた複数のアナログ－デジタル変換器を有する。
　以下では、アナログ－デジタル変換部１３のうち、単一のアナログ－デジタル変換器（例えばｎ列目のアナログ－デジタル変換器１３０）について説明する。アナログ－デジタル変換器１３０は、アナログの画素信号ＶＩＭＧをデジタル画素信号に変換するために用いられる。アナログ－デジタル変換器１３０には、画素アレイ部１１から画素信号ＶＩＭＧが、タイミング制御部１５からクロック信号ＣＬＫが、参照信号生成部１６から参照信号ＶＲＥＦが、それぞれ入力される。さらに、アナログ－デジタル変換器１３０は、ロジック回路部１４に対し、画素信号ＶＩＭＧを変換したデジタル画素信号を出力する。
　本明細書では、アナログ－デジタル変換器１３０としてはシングルスロープ型を用いることとする。この場合、１つのアナログ－デジタル変換器１３０は、比較器１３１とカウンタ１３２とを有する。
　比較器１３１は、画素信号ＶＩＭＧを参照信号ＶＲＥＦと比較するために用いられる。比較器１３１は、信号線３２を介して伝送される画素信号ＶＩＭＧと、参照信号生成部１６からの参照信号ＶＲＥＦとを比較する。比較器１３１の比較結果を出力する出力ノードはカウンタ１３２に接続されている。比較器１３１は、画素信号ＶＩＭＧと参照信号ＶＲＥＦを比較し、例えば、参照信号ＶＲＥＦが画素信号ＶＩＭＧよりも大きいときに出力が第１の状態（例えば、高レベル）になる。また、参照信号ＶＲＥＦが画素信号ＶＩＭＧ以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、比較器１３１は、画素信号ＶＩＭＧの信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として、カウンタ１３２に入力する。
　カウンタ１３２は、比較器１３１の出力信号が反転するまでの期間を計測し、期間の長さに応じたデジタル画素信号を出力するために用いられる。カウンタ１３２には、比較器１３１の出力信号とタイミング制御部１５の出力信号が入力される。カウンタ１３２から出力されたデジタル画素信号は、ロジック回路部１４に入力される。カウンタ１３２は、タイミング制御部１５からのクロック信号ＣＬＫに同期してカウント動作を行い、比較器１３１の出力信号のパルス幅の期間を計測する。例えば、画素信号ＶＩＭＧが参照信号ＶＲＥＦよりも低下してから、参照信号ＶＲＥＦを上回るまでの期間を計測する。カウンタ１３２は、このカウント動作によってカウント値を生成し、デジタル画素信号としてロジック回路部１４へ出力する。
　上述したアナログ－デジタル変換器１３０によれば、入力されたアナログの画素信号ＶＩＭＧを、画素信号ＶＩＭＧと参照信号ＶＲＥＦの大小関係が変化するまでの期間に応じたデジタル画素信号に変換することができる。なお、上述の例では画素アレイ部１１の画素列に対して１対１でアナログ－デジタル変換器１３０が配置される構成を例示したが、複数の画素列に対し１つのアナログ－デジタル変換器１３０が配置される構成としてもよい。
　図５は、基本構成における比較器１３１及びその周辺部の一例を示す回路図である。ここでは図面の簡略化のために、１画素列分の回路構成について図示している。図５の比較器１３１は、入力トランジスタ１３１１、出力トランジスタ１３１２、キャパシタ１３１３、オートゼロスイッチ１３１４、入力側負荷電流源１３１５、及び、出力側負荷電流源１３１６を有する。比較器１３１は、画素列と信号線３２を介して接続される。また比較器１３１は、上述したように参照信号生成部１６及びカウンタ１３２と接続される。
　ここで、画素２０は第１半導体層５１に配置され、比較器１３１、参照信号生成部１６及びカウンタ１３２は第２半導体層５２に配置される。また、図３Ｂに示すような積層型の半導体チップ構造の場合、ＣＩＳチップ４３は第１半導体層５１を有し、ロジックチップ４４は第２半導体層５２を有する。なお、ＣＩＳチップ４３及びロジックチップ４４は、それぞれ複数の半導体層を有してもよい。
　参照信号生成部１６は、タイミング制御部１５より与えられたクロック信号ＣＬＫに同期して、比較器１３１に対しランプ波状の参照信号ＶＲＥＦを供給する。ここで、ランプ波とは、時間に応じて電位レベルが変化する信号であり、典型的には鋸波である。参照信号ＶＲＥＦの信号波形は、常に鋸波状であるとは限らない。また、参照信号ＶＲＥＦは、タイミングによって、画素信号ＶＩＭＧのリセットレベル用のランプ波を含む場合と、画素信号ＶＩＭＧ用のランプ波を含む場合がある。
　キャパシタ１３１３は、比較器１３１に参照信号ＶＲＥＦを伝達するために用いられる。キャパシタ１３１３は、参照信号生成部１６の出力ノードと、入力トランジスタ１３１１のゲートとの間に接続されている。キャパシタ１３１３は、参照信号ＶＲＥＦに対する入力容量となり、オフセットを吸収した状態で、参照信号ＶＲＥＦを入力トランジスタ１３１１に伝達する。
　入力トランジスタ１３１１は、参照信号ＶＲＥＦと画素信号ＶＩＭＧとを比較するために用いられる。入力トランジスタ１３１１は、例えばＰＭＯＳ（P channel Metal-Oxide-Semiconductor）トランジスタを用いられる。入力トランジスタ１３１１のソースは信号線３２の一端に接続され、ドレインは入力側負荷電流源１３１５の一端及び出力トランジスタ１３１２と接続されている。また、入力トランジスタ１３１１のゲートはキャパシタ１３１３と接続されている。入力トランジスタ１３１１には、ソース側に画素信号ＶＩＭＧが、ゲートに参照信号ＶＲＥＦが入力される。これにより、入力トランジスタ１３１１は画素信号ＶＩＭＧの信号レベルと参照信号ＶＲＥＦの信号レベルを比較し、比較結果に応じてドレイン電圧を制御する。より具体的には、入力トランジスタ１３１１のドレイン電圧は、画素信号ＶＩＭＧの信号レベルが参照信号ＶＲＥＦの信号レベルより小さい場合には高くなり、画素信号ＶＩＭＧの信号レベルが参照信号ＶＲＥＦの信号レベルに一致すると低くなる。
　オートゼロスイッチ１３１４は、入力トランジスタ１３１１の初期化動作のために用いられる。オートゼロスイッチ１３１４は、入力トランジスタ１３１１のゲートとドレインとの間に接続されている。オートゼロスイッチ１３１４は駆動信号によってオン（閉）／オフ（開）の制御を行う。オートゼロスイッチ１３１４は、オン状態になることにより、入力トランジスタ１３１１のゲートとドレインとの間を短絡するオートゼロ（初期化動作）を行う。オートゼロスイッチ１３１４については、ＰＭＯＳトランジスタもしくはNＭＯＳトランジスタを用いて構成することができる。オートゼロスイッチ１３１４を設けることで、キャパシタ１３１３には、入力トランジスタ１３１１のドレイン電圧を基準とする電荷を蓄積でき、入力トランジスタ１３１１のオフセット調整を行うことができる。
　入力側負荷電流源１３１５は、一端が入力トランジスタ１３１１及び信号線３２の一端に、他端が低電位側電源（例えば、グランド）に接続されている。入力側負荷電流源１３１５は、入力トランジスタ１３１１と信号線３２との直列接続回路に対して一定の電流を供給する。
　出力側負荷電流源１３１６は、一端が入力トランジスタ１３１１及び信号線３２の一端に、他端が低電位側電源、例えば、グランド）に接続されている。出力側負荷電流源１３１６は、出力トランジスタ１３１２と信号線３２との直列接続回路に対して一定の電流を供給する。
　出力トランジスタ１３１２は、参照信号ＶＲＥＦと画素信号ＶＩＭＧとの比較結果を出力するために用いられる。出力トランジスタ１３１２は、例えばＰＭＯＳトランジスタである。出力トランジスタ１３１２のソースは信号線３２の一端に、ゲートは入力トランジスタ１３１１のドレインにそれぞれ接続されている。
　出力トランジスタ１３１２は、ソースに入力される画素信号ＶＩＭＧと、ゲートに入力される入力トランジスタ１３１１のドレイン電圧との電圧差が、所定の閾値電圧を超えるか否かを示す信号をドレインから出力する。この信号は、画素信号ＶＩＭＧと参照信号ＶＲＥＦとの比較結果を示す信号であり、カウンタ１３２に送られる。上述したように、画素信号ＶＩＭＧの信号レベルが参照信号ＶＲＥＦの信号レベルより小さい場合は、入力トランジスタ１３１１はオフ状態であり、そのドレイン電圧（出力トランジスタ１３１２のゲート電圧）が高くなるため、出力トランジスタ１３１２のドレイン電圧は高くなる。一方、画素信号ＶＩＭＧの信号レベルが参照信号ＶＲＥＦの信号レベルに一致すると、入力トランジスタ１３１１のドレイン電圧（出力トランジスタ１３１２のゲート電圧）は低くなり、出力トランジスタ１３１２のドレイン電圧は低くなる。
　図６は、図５の基本構成において比較器１３１に入力される入力信号を示す波形図である。上述の通り、比較器１３１には画素信号ＶＩＭＧと参照信号ＶＲＥＦとが入力される。なお、画素信号ＶＩＭＧは、画素２０が受光した光の光量によって、信号レベルが変化する。受光光量の少ない順に、画素信号ＶＩＭＧ１、画素信号ＶＩＭＧ２、及び画素信号ＶＩＭＧ３の３つの信号レベルを考える。図６には、参照信号ＶＲＥＦと、画素信号ＶＩＭＧ１、ＶＩＭＧ２、ＶＩＭＧ３が図示されている。また、参照信号ＶＲＥＦと、画素信号ＶＩＭＧ１、ＶＩＭＧ２、ＶＩＭＧ３とは、それぞれタイミングＰＴ１、ＰＴ２及びＰＴ３で交差する。
　参照信号ＶＲＥＦは時間に応じて信号レベルが変化する。一方、画素信号ＶＩＭＧの信号レベルは、画素２０が光を受光した際に低下する。画素信号ＶＩＭＧの信号レベルの低下度合いは、画素２０が受光した光の光量によって異なる。例えば、より輝度が高い光を受光するほど、画素信号ＶＩＭＧの信号レベルの低下度合はより大きくなる。
　画素信号の信号レベルにより、比較器１３１が一致を検出するタイミングが異なる。図６は、信号レベルがそれぞれ異なる３つの画素信号ＶＩＭＧ１、ＶＩＭＧ２、ＶＩＭＧ３が参照信号ＶＲＥＦと交差するタイミングＰＴ１、ＰＴ２、ＰＴ３を示している。
　例えば、最も受光光量の多い画素信号ＶＩＭＧ３は、他と比較して参照信号ＶＲＥＦがより低下した、タイミングＰＴ３で参照信号ＶＲＥＦと交差している。このように、図５の基本構成では、受光光量によって画素信号ＶＩＭＧの信号レベルが大きく変化し、それに合わせて参照信号ＶＲＥＦの信号レベルも大きく変化させる必要がある。
　この基本構成は、比較器１３１内の入力トランジスタ１３１１が信号線３２上にあるという点で、比較器１３１が信号線３２上にはない構成に対し、固体撮像装置１を小型化及び省電力化できるという利点がある。しかし、入力トランジスタ１３１１のソース－ドレイン間に電位差が生じる分、信号線３２上の画素信号ＶＩＭＧのダイナミックレンジが低下する。特に、高輝度側の画素信号ＶＩＭＧを参照信号ＶＲＥＦと比較する精度が低下し、画質低下の要因になる。以下に説明する各実施形態では、この問題を解決できることを特徴とする。
　（本開示の第１実施形態）
　図７は、本開示の第１実施形態におけるアナログ－デジタル変換部１３及びその周辺部のブロック図である。図４の比較器１３１は、画素信号ＶＩＭＧと参照信号ＶＲＥＦの比較を行うのに対し、図７の比較器１３１は、画素信号ＶＩＭＧと基準電圧信号ＶＳＴＤとの比較を行う。基準電圧信号ＶＳＴＤは、電位レベルが固定の信号であり、例えば接地電圧レベルである。図７では、図４と同様の参照信号ＶＲＥＦは、比較器１３１ではなく、画素２０に供給される。
　図８は、本開示の第１実施形態における比較器１３１及びその周辺部の一例を示す回路図である。本開示の第１実施形態において、画素２０は、キャパシタ２７を備える。また、比較器１３１内のキャパシタ１３１３の一端は、基準電圧信号ＶＳＴＤである低電位側電源（例えば、グランド）に接続されている。
　キャパシタ２７は、電荷電圧変換部ＦＤの電位レベルを参照信号ＶＲＥＦの信号レベルに応じて変化させるために用いられる。キャパシタ２７は、電荷電圧変換部ＦＤと参照信号生成部１６の出力ノードとの間に挿入され、参照信号生成部１６から参照信号ＶＲＥＦを供給される。
　キャパシタ１３１３は、基準電圧信号ＶＳＴＤに対する入力容量として使用される。キャパシタ１３１３はオフセットを吸収した状態で、基準電圧信号ＶＳＴＤを入力トランジスタ１３１１に伝達する。
　図９は、本開示の第１実施形態における固体撮像装置１の動作説明のためのタイミングチャートを示す。図９のタイミングチャートは、画素２０内の選択トランジスタ２５を駆動する選択信号ＳＥＬ、リセットトランジスタ２３を駆動するリセット信号ＲＳＴ、及び転送トランジスタ２２を駆動する転送信号ＴＲＧの信号レベルを示している。図９のタイミングチャートは更に、キャパシタ２７を設けない場合の信号線３２上の画素信号ＶＳＤ、キャパシタ２７に入力される参照信号ＶＲＥＦ、オートゼロスイッチ１３１４のゲートに入力されるオートゼロ信号ＡＺ、及びキャパシタ２７の一端に参照信号ＶＲＥＦを供給した場合の信号線３２上の画素信号ＶＩＭＧを示している。
　電荷電圧変換部ＦＤは、選択トランジスタ２５がオンされて画素２０が選択された状態となったとき、まずリセットトランジスタ２３がオンされて光電荷がリセットされる（時刻ｔ１～ｔ２）。これにより、電荷電圧変換部ＦＤの電位はリセットレベルになる。リセットレベルは、画素２０ごとに若干異なる電位レベルである。並行して、比較器１３１においてもオートゼロスイッチ１３１４がオンされ、入力トランジスタ１３１１のオフセット調整が行われる（時刻ｔ１～ｔ３）。
　電荷電圧変換部ＦＤは、時刻ｔ１～ｔ４の期間に、参照信号生成部１６から、参照信号ＶＲＥＦの供給を受ける。リセットトランジスタ２３が時刻ｔ２でオフすると、電荷電圧変換部ＦＤは、リセットレベルに参照信号ＶＲＥＦの信号レベルが重畳された電位レベルになる。参照信号ＶＲＥＦは、時刻ｔ４～ｔ５の期間内に初期電位（オフセット電位）に設定される。この期間は画素２０のリセットレベルを検出するための比較器１３１のセトリング期間である。その後、参照信号ＶＲＥＦの信号レベルは時間とともに変化し、それに応じて電荷電圧変換部ＦＤ及び信号線３２上の画素信号ＶＩＭＧの信号レベルも時間とともに変化する。信号線３２上の画素信号ＶＩＭＧの信号レベルが基準電圧信号ＶＳＴＤと交差したときに比較器１３１の出力論理が変化する。このタイミングに応じたデジタル信号が画素２０のリセットレベルである。
　上述の通り、時刻ｔ２～ｔ６の期間は、画素２０のリセットレベル検出期間である。これに対し、時刻ｔ６～ｔ１０の期間は、光電変換に基づく画素信号ＶＩＭＧの電位レベルの検出期間である。まず、転送トランジスタ２２がオンするとき（時刻ｔ６～ｔ７）、電荷電圧変換部ＦＤには、光電変換素子２１からの光電変換による電荷が転送される。電荷電圧変換部ＦＤは、光電変換による電荷に応じた電位レベルに参照信号ＶＲＥＦの信号レベルを重畳した電位レベルになる。これにより、信号線３２上の画素信号ＶＩＭＧは、電荷電圧変換部ＦＤの電位レベルに応じた信号レベルになる。
　その後、リセットレベル検出期間と同様に、比較器１３１のセトリング期間が設けられる（時刻ｔ８～ｔ９）。セトリング期間には、参照信号ＶＲＥＦはオフセット電位になる。このセトリング期間の経過後に、画素信号ＶＩＭＧの信号レベルが基準電圧信号ＶＳＴＤと再び交差したときに比較器１３１の出力論理が変化する。時刻ｔ１０に、選択トランジスタ２５がオフされ、画素２０の選択状態は解除される。
　図５のように画素２０内にキャパシタ２７を設けない場合の信号線３２上の画素信号ＶＩＭＧの信号振幅は、図８のように画素２０内にキャパシタ２７を設けてその一端に参照信号ＶＲＥＦを供給する場合の信号線３２上の画素信号ＶＩＭＧの信号振幅よりも大きくなる。図９の破線は低輝度の光を受光した画素信号ＶＩＭＧの信号波形、実線は高輝度の光を受光した画素信号ＶＩＭＧの信号波形を示している。図８の固体撮像装置１は、図５の固体撮像装置１よりも、信号線３２上の画素信号ＶＩＭＧの信号振幅を小さくでき、その分、電源電位レベルを下げられるため、消費電力を削減できる。
　図１０は、本開示の第１実施形態における比較器１３１に入力される入力信号を示す波形図である。図１０は、図６と同様、画素２０の受光光量の少ない順に、画素信号ＶＩＭＧ１、画素信号ＶＩＭＧ２、画素信号ＶＩＭＧ３を示している。また図１０には、画素信号ＶＩＭＧ１、ＶＩＭＧ２、ＶＩＭＧ３と比較する基準電圧信号ＶＳＴＤと及び、画素信号ＶＩＭＧ１、ＶＩＭＧ２、ＶＩＭＧ３と基準電圧信号ＶＳＴＤの交差するタイミングＰＴ１、ＰＴ２、ＰＴ３とをそれぞれ示している。図１０に示すように、比較器１３１は、信号線３２上の画素信号ＶＩＭＧを、常に電位レベルが固定の基準電圧信号ＶＳＴＤと比較するため、輝度によって比較精度が変動するおそれがなく、ダイナミックレンジを広げることができる。
　本実施形態では、画素信号ＶＩＭＧの輝度による信号レベルの変化度合を小さくし、比較器１３１にて画素信号ＶＩＭＧを電位レベルが固定の基準電圧信号ＶＳＴＤと比較し、画素信号ＶＩＭＧが基準電圧信号ＶＳＴＤと交差するタイミングを検出する。図８に示すように、信号線３２上には図５と同様に入力トランジスタ１３１１が接続されているが、入力トランジスタ１３１１のソースに繋がる信号線３２上の画素信号ＶＩＭＧの信号レベルは、参照信号ＶＲＥＦにより持ち上げられており、入力トランジスタ１３１１のソース－ドレイン間の電位差による影響を受けない。よって、入力トランジスタ１３１１のソース－ドレイン間の電位差によりダイナミックレンジが狭まるおそれがなくなる。また、図８の固体撮像装置１は、画素２０の電源電位を下げられるため、消費電力を削減できる。
　なお、本開示の第１実施形態においては、画素回路３０の一部を複数の画素２０で共有してもよい。図１１は、４つの画素２０１、２０２、２０３、２０４で画素回路３０の一部を共有する例を示す回路図である。４つの画素２０１、２０２、２０３、２０４は、それぞれ別個に光電変換素子２１１、２１２、２１３、２１４と、転送トランジスタ２２１、２２２、２２３、２２４とを有する。これら４つの画素２０１、２０２、２０３、２０４は、電荷電圧変換部ＦＤ、キャパシタ２７、リセットトランジスタ２３、増幅トランジスタ２４、及び選択トランジスタ２５を共有する。４つの画素２０１、２０２、２０３、２０４内の各転送トランジスタ２２１、２２２、２２３、２２４のドレインは、電荷電圧変換部ＦＤに接続されている。４つの画素２０１、２０２、２０３、２０４内の４つの光電変換素子２１で光電変換された電荷は、４つの転送トランジスタ２２１、２２２、２２３、２２４を順にオンすることで、順に電荷電圧変換部ＦＤに転送されて、参照信号ＶＲＥＦの信号レベルと重畳される。
　図９に示すように、参照信号ＶＲＥＦは、時間に応じて電位レベルが線形に変化するスロープ部分と、電位レベルが固定のオフセット部分とを含んでいる。参照信号ＶＲＥＦのスロープ部分は、画素信号ＶＩＭＧとの比較に用いられ、オフセット部分は、比較器１３１の出力を確実に反転させ、かつ比較器１３１のリニアリティを確保するために用いられる。図９の参照信号ＶＲＥＦは、スロープ部分とオフセット部分を交互に含むため、オフセット部分の電位レベルにより信号線３２上の画素信号ＶＩＭＧの電位レベルが変化する。信号線３２の時定数は大きいため、参照信号ＶＲＥＦがスロープ部分からオフセット部分に切り替わったときに信号線３２上の画素信号ＶＩＭＧの波形が鈍ってしまい、波形が安定化するまでのセトリング時間を長めに確保する必要がある。
　このような問題点を解決するために、本開示の第１実施形態において、図９の参照信号ＶＲＥＦのスロープ部分とオフセット部分を分離し、そのうちのオフセット部分を比較器１３１に入力し、スロープ部分を画素２０に入力する基準信号としてもよい。以下では、スロープ部分を含む参照信号ＶＲＥＦを第１参照信号ＶＲＥＦ１、オフセット部分を含む参照信号ＶＲＥＦを第２参照信号ＶＲＥＦ２と呼ぶ。図１２は、参照信号ＶＲＥＦを第１参照信号ＶＲＥＦ１と第２参照信号ＶＲＥＦ２に分離した場合の、比較器１３１及びその周辺部の一例を示す回路図である。画素２０内のキャパシタ２７の一端には第１参照信号ＶＲＥＦ１が供給される。第１参照信号ＶＲＥＦ１は、オフセット部分を持たないため、信号線３２上の画素信号ＶＩＭＧの波形がオフセット部分の段差により鈍るおそれがなくなる。第２参照信号ＶＲＥＦ２は、比較器１３１内の入力トランジスタ１３１１のゲートに接続されたキャパシタ２７の一端に入力される。第２参照信号ＶＲＥＦ２は、元の参照信号ＶＲＥＦのオフセット部分を反転した電位レベルの信号である。入力トランジスタ１３１１のゲート電圧は、第２参照信号ＶＲＥＦ２の電位レベルに応じて変化する。よって、図１２の比較器１３１は、図８の比較器１３１と同様に、スロープ部分とオフセット部分を含む参照信号ＶＲＥＦと画素信号ＶＩＭＧとを比較することができる。
　図１３は、参照信号ＶＲＥＦを第１参照信号ＶＲＥＦ１と第２参照信号ＶＲＥＦ２とに分離して、画素２０及び比較器１３１にそれぞれ供給した場合の動作タイミングチャート図である。この場合、画素信号ＶＩＭＧには、スロープ部分を含む第１参照信号ＶＲＥＦ１が重畳され、オフセット部分は重畳されなくなる。これにより、信号線３２の大きい時定数の影響で、信号線３２上の画素信号ＶＩＭＧの波形が鈍ることはなく、そのセトリングを待つ必要がなくなる。
　本開示の第１実施形態においては、参照信号生成部１６を、画素２０内に設けてもよい。この場合、回路チップ側に参照信号生成部１６を配置する必要がなくなるため、回路チップの小型化及び低消費電力化が可能となる。図１４は参照信号生成部１６を内蔵する画素２０の回路図である。図１４の画素２０は、参照信号生成部１６と、ランプリセットトランジスタ１６１を有する。図１４の参照信号生成部１６は、定電流トランジスタ１６２とキャパシタ２７を有する。この例では、定電流トランジスタ１６２としてＰＭＯＳトランジスタを、ランプリセットトランジスタ１６１としてNＭＯＳトランジスタを用いる例を示すが、トランジスタの導電型は任意である。
　参照信号生成部１６内のキャパシタ２７は、電流積分用のキャパシタとして機能する。定電流トランジスタ１６２は、ソースがキャパシタ２７の一端に、ドレインが定電圧電源にそれぞれ接続されており、またゲートにはランプリセット信号ＲＳＴが入力される。ランプリセット信号ＲＳＴが低レベルの期間内は、定電流トランジスタ１６２は定電流をキャパシタ２７の一端に流す。これにより、電荷電圧変換部ＦＤの電位レベルはほぼ線形に上昇する。
　ランプリセットトランジスタ１６１は、画素２０内のキャパシタ２７に蓄積された電荷をリセットするために用いられる。ランプリセットトランジスタ１６１は、ソースが光電変換素子２１の基準電位ノードに、ドレインがキャパシタ２７の一端にそれぞれ接続されており、またゲートにはリセット信号ＲＳＴが入力される。リセット信号ＲＳＴが高レベルの期間内に、キャパシタ２７の一端の電位レベルは基準電位ノード（例えば、接地電圧ノード）のレベルにリセットされる。
　図１５は、本開示の第１実施形態における積層型の固体撮像装置１の断面図である。図１５に示す固体撮像装置１は、ＣＩＳチップ４３とロジックチップ４４が積層された構造を備えている。ＣＩＳチップ４３は、シリコン基板上に、エピタキシャル成長されたシリコン層４３７、画素回路配置領域４３４及び配線層領域４３５を積層させて構成されている。シリコン層４３７の中には、光電変換素子２１が配置される光電変換層４３３が設けられる。マイクロレンズ４３１とカラーフィルタ４３２は、ＣＩＳチップ４３内の光電変換層４３３の光入射側に積層されている。カラーフィルタ４３２の光入射側には、マイクロレンズ４３１が配置されている。
　マイクロレンズ４３１で集光された光は、カラーフィルタ４３２に入射されて、波長ごとに分離される。カラーフィルタ４３２で分離された波長ごとの光は、光電変換層４３３にて光電変換される。光電変換により生成された光電荷は、画素回路３０に転送されて電圧信号が生成される。画素回路３０を構成する複数のトランジスタは、積層構造になっており、画素回路配置領域４３４に配置されている。画素回路配置領域４３４とロジックチップ４４の間には、配線層領域４３５が配置され、画素回路３０に繋がる複数の配線層が積層されている。ＣＩＳチップ４３とロジックチップ４４は、接続部４３６で、例えば、Ｃｕ－Ｃｕ接合により接続されて、信号伝送を行う。
　本開示の第１実施形態においては、図８に示す画素２０内のキャパシタ２７を配線間容量で実現する。具体的には、配線層の成膜工程にて、配線層同士を絶縁する絶縁体層（例えば、シリコン酸化膜）を間に挟んで、参照信号生成部１６に接続される電極と、電荷電圧変換部ＦＤに接続される電極とを近接して配置する。これにより、２つの電極と、その間の絶縁体層とで、ＭＯＭ（Metal- Oxide-Metal）容量が形成され、このＭＯＭ容量をキャパシタ２７として用いる。２つの電極の周囲に配置される絶縁体層は、シリコン酸化膜以外の絶縁材料、例えばシリコン窒化膜などの絶縁材料でもよい。
　図１６Ａ及び図１６Ｂは図８に示す画素２０内のキャパシタ２７の断面構造を示す模式的な断面図である。ここで、電荷電圧変換部ＦＤは画素回路配置領域４３４に配置され、参照信号生成部１６はロジックチップ４４側に配置される。また、キャパシタ２７は、配線層領域４３５内の、Ｍ１配線層４３５１と、Ｍ２配線層４３５２との境界面に形成される。
　また、図１６Ａの例では、キャパシタ２７を構成する２つの電極のうち、電荷電圧変換部ＦＤに接続される電極は、Ｍ１配線層４３５１に配置されている。一方、参照信号生成部１６に接続される電極は、Ｍ２配線層４３５２に配置されている。これら電極は積層方向に対向して配置されている。これら電極の周囲は、シリコン酸化膜などの絶縁体層で覆われているため、この絶縁体層が誘電体として作用して、積層方向にキャパシタ２７が形成される。これに対し、図１６Ｂは、同一高さの２つの配線層と、その間の絶縁体層とで、面方向にキャパシタ２７を形成する例を示している。図１６Ｂでは、Ｍ１配線層４３５１に沿ってキャパシタ２７を形成する例を示しているが、Ｍ１配線層４３５１以外の配線層（例えば、Ｍ２配線層４３５２）を用いて面方向にキャパシタ２７を形成してもよい。図１６Ａ及び図１６Ｂに示すように、図８に示す画素２０内のキャパシタ２７は、配線層を形成する工程の中で形成でき、新たな工程の追加が不要であることから、製造が容易である。
　このように、本開示の第１実施形態においては、画素２０内に配線間容量としてキャパシタ２７を配置し、電荷電圧変換部ＦＤの信号レベルを調整する。また、信号線３２上に配置した比較器１３１において、画素信号ＶＩＭＧと一定の信号レベルの基準信号とを比較する。これにより、比較器１３１の出力信号が反転する際の画素信号ＶＩＭＧの信号レベルを入射光量によらず一定にすることができ、結果として、図５の基本構成に比べて固体撮像装置１全体のダイナミックレンジを拡大することができる。
　（本開示の第２実施形態）
　第１実施形態では、配線層領域４３５（例えばＭ１配線層４３５１又はＭ２配線層４３５２）内の電極同士を絶縁する絶縁体層を利用して、キャパシタ２７を形成するのに対して、第２の実施形態では、配線層内の電極同士を絶縁する絶縁体層とは別個に、キャパシタ２７用の絶縁体層を設けるものである。
　より具体的には、本開示の第２実施形態においては、図１５の配線層領域４３５内に、２つの電極と絶縁体層を新たに設けて画素２０内にキャパシタ２７を形成する。２つの電極と絶縁体層は、例えば配線工程において、Ｍ１配線層４３５１とＭ２配線層４３５２の間に挿入される。本開示の第２実施形態では、画素２０内のキャパシタ２７を、電荷電圧変換部ＦＤに接続される電極と、参照信号生成部１６に接続される電極と、上述の絶縁体層とで構成することを特徴とする。
　図１７は、本開示の第２実施形態における画素２０内のキャパシタ２７の断面構造を示す模式図である。第２実施形態では、例えばＭ１配線層４３５１とＭ２配線層４３５２の間に新たに絶縁体層４３８を設け、この絶縁体層４３８の両側に参照信号生成部１６に接続される電極と、電荷電圧変換部ＦＤに接続される電極とを配置する。これによりキャパシタ２７は、２つの電極及び絶縁体層４３８を有するＭＩＭ（Metal-Insulator-Metal）容量が形成される。なお、絶縁体層４３８の材料は、例えばＳｉＯ2、ＳｉＮ、Ｔａ2Ｏ5、ＺｒＯ2、ＡＩ2Ｏ3などが用いられる。
　このように、本開示の第２実施形態は、第１実施形態と比較して、Ｍ１配線層４３５１及びＭ２配線層４３５２に接続される２つの電極と、これら電極間に配置される絶縁体層４３８とを形成する工程が必要になる。しかしながら、第１実施形態のように配線間容量でキャパシタ２７を形成するよりも、所望の容量値のキャパシタ２７を形成しやすくなる。よって、電荷電圧変換部ＦＤの電位レベルを最適化できる。
　（本開示の第３実施形態）
　上述した第２実施形態では、ＣＩＳチップ４３内に２つの電極と、これら電極の間に配置される絶縁体層４３８とを有するキャパシタ２７を形成する例を説明したが、キャパシタ２７は、ＣＩＳチップ４３とロジックチップ４４の接続部４３６付近に形成してもよい。
　図１８は、本開示の第３実施形態における画素２０のキャパシタ２７の断面構造を示す模式図である。ＣＩＳチップ４３とロジックチップ４４は、例えばＣｕ－Ｃｕ接合からなる接続部４３６で接続されている。Ｃｕ－Ｃｕ接合は、ＣＩＳチップ４３側のＣｕ層とロジックチップ４４側のＣｕ層を直接接合させる構造を有する。ＣＩＳチップ４３とロジックチップ４４の境界面には、複数のＣｕ－Ｃｕ接合部分が設けられているが、境界面にはまだ空き領域がある。そこで、第３実施形態では、この空き領域を利用して、キャパシタ２７を形成する。具体的な一例としては、ＣＩＳチップ４３側の一部のＣｕ層を用いて２つの電極を形成し、その間に絶縁体層４３８を配置する。２つの電極と絶縁体層４３８とで構成されるキャパシタ２７は、上述したＭＩＭ構造を有する。参照信号生成部１６は、ロジックチップ４４側に配置され、参照信号ＶＲＥＦは、ロジックチップ４４のＣｕ層を介して、Ｃｕ－Ｃｕ接合により、ＣＩＳチップ４３側の一方の電極に供給される。
　なお、キャパシタ２７はロジックチップ４４側のＣｕ層にて形成してもよい。あるいは、キャパシタ２７を形成する２つの電極のうち、一方をＣＩＳチップ４３側のＣｕ層で形成し、他方をロジックチップ４４側のＣｕ層で形成してもよい。この場合、絶縁体層４３８は、ロジックチップ４４側、ＣＩＳチップ４３側、又はロジックチップ４４とＣＩＳチップ４３との間の、いずれに設けてもよい。
　このように、本開示の第３実施形態は、第２実施形態と比較して、ＣＩＳチップ４３とロジックチップ４４との接合工程の中で、画素２０内にキャパシタ２７を形成できる。よって、追加の工程が不要となり、また、Ｃｕ－Ｃｕ接合部分に沿ってキャパシタ２７を形成できるため、キャパシタ２７の配置場所を新たに確保する必要がなくなり、固体撮像装置１の小型化を図れる。
　（本開示の第４実施形態）
　上述した第１～３実施形態では、配線層領域４３５あるいは接続部４３６にキャパシタ２７を形成する例を説明したが、キャパシタ２７は画素回路配置領域４３４に形成してもよい。例えば、シリコン層４３７中のウェル領域に、画素回路３０を構成する各トランジスタ（以下、画素トランジスタと呼ぶこともある）と同じ構造のＭＯＳ（Metal- Oxide-Semiconductor）容量でキャパシタ２７を形成してもよい。ウェル領域中のチャネル領域に高濃度の不純物を注入することで、フラットバンド電圧を制御でき、これにより電圧依存性がないキャパシタ２７を形成できる。
　図１９は、本開示の第４実施形態における画素２０の断面図である。図１９に示すように、光電変換層４３３が形成されるシリコン層４３７の一部には、例えば、ｐ型不純物を多く含むウェル領域４３４１（Ｐウェル領域）が配置されている。ウェル領域４３４１は、シリコン層４３７とは別個に任意の電圧に設定することができる。図１９のウェル領域４３４１のゲート絶縁膜下の領域はＮ＋不純物拡散領域である。このＮ＋不純物拡散領域は、キャパシタ２７の一方の電極として機能する。ウェル領域４３４１の上には、絶縁体層４３８が配置され、その上には、キャパシタ２７の他方の電極として機能する導体層４３９が配置されている。絶縁体層４３８と導体層４３９は、画素トランジスタのゲート酸化膜とゲート電極を形成する工程で形成される。
　このように、本開示の第４実施形態は、画素トランジスタを形成する工程の中で、画素トランジスタと同じ構造のＭＯＳ容量からなるキャパシタ２７を形成できる。よって、注入工程の追加だけで画素回路配置領域４３４にキャパシタ２７を形成できるため、配線層領域４３５にキャパシタ２７の配置場所を新たに確保する必要がなくなり、固体撮像装置１の小型化を図れる。また、キャパシタ２７が配置されるシリコン層４３７内のウェル領域４３４１のチャネル領域に高濃度の不純物を注入することで、フラットバンド電圧を制御でき、これにより電圧依存性のないＭＯＳ容量が得られる。
　（本開示の第５実施形態）
　第４実施形態では、光電変換素子２１と同じ層高さにウェル領域４３４１を配置し、ウェル領域４３４１を電極として用いてキャパシタ２７を形成している。これに対して、第５の実施形態では、光電変換素子２１が配置される層とは異なる層にウェル領域４３４１を配置し、このウェル領域４３４１を電極として用いてキャパシタ２７を形成する。
　図２０は、本開示の第５実施形態における積層型の固体撮像装置１の断面図である。図２０の固体撮像装置１内の画素回路配置領域４３４は、第１トランジスタ層４３４２と第２トランジスタ層４３４３を積層させた積層構造である。第１トランジスタ層４３４２には、光電変換層４３３に接続される転送トランジスタが配置されている。第２トランジスタ層４３４３には、転送トランジスタ以外の画素トランジスタが配置されている。
　図２１は、本開示の第５実施形態における画素２０の断面図である。図２１では、画素２０内のキャパシタ２７が第２トランジスタ層４３４３に配置される例を示している。より具体的には、第２トランジスタ層４３４３には、ｐ型不純物を多く含むウェル領域４３４１（Ｐウェル領域）が設けられ、このウェル領域４３４１内のＮ＋不純物拡散領域がキャパシタ２７の一方の電極として機能する。ウェル領域４３４１の上には、絶縁体層４３８が配置され、その上には、キャパシタ２７の他方の電極として機能する導体層４３９が配置されている。キャパシタ２７の一方の電極、絶縁体層４３８、及び他方の電極は、第２トランジスタ層４３４３に配置される画素トランジスタのチャネル、ゲート酸化膜、及びゲート電極を形成する工程にて形成される。図２１の例では、第２トランジスタ層４３４３に、キャパシタ２７とともに増幅トランジスタ２４を形成しているが、キャパシタ２７を単独で形成してもよいし、あるいは増幅トランジスタ２４以外の画素トランジスタを形成してもよい。
　図２２は、本開示の第５実施形態における比較器１３１及びその周辺部の一例を示す回路図である。本開示の第５実施形態において、ＣＩＳチップ４３は第１半導体層５１及び第２半導体層５２を有し、画素２０と及び画素回路３０は、第１半導体層５１及び第２半導体層５２に跨がって配置される。この例では、光電変換素子２１と転送トランジスタ２２は第１半導体層５１に配置され、その他の画素トランジスタは第２半導体層５２に配置されているが、画素トランジスタの配置はこの例に限らない。また、ロジックチップ４４は、第３半導体層５３を有している。第３半導体層５３には、図８の第２半導体層５２と同様、比較器１３１等が配置されている。
　このように、本開示の第５実施形態では、第４実施形態と同様に、画素回路配置領域４３４内にキャパシタ２７を形成するため、注入工程の追加だけで、固体撮像装置１の小型化を図ることができる。また、キャパシタ２７が配置されるシリコン層４３７内のウェル領域４３４１のチャネル領域に高濃度の不純物を注入することで、フラットバンド電圧を制御でき、これにより電圧依存性のないＭＯＳ容量が得られる。また、キャパシタ２７の電極となるウェル領域４３４１は、光電変換素子２１とは別個の層に配置されるため、キャパシタ２７の面積をより広げることができ、キャパシタ２７の容量の自由度が広がる。
　（応用例）
　本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図２３に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller　Area　Network）、ＬＩＮ（Local　Interconnect　Network）、ＬＡＮ（Local　Area　Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
　各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図２３では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
　駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock　Brake　System）又はＥＳＣ（Electronic　Stability　Control）等の制御装置としての機能を有してもよい。
　駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
　ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
　車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time　Of　Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
　環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light　Detection　and　Ranging、Laser　Imaging　Detection　and　Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
　ここで、図２４は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２４には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
　車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０～７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
　図２３に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
　また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。
　車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
　統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal　Digital　Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
　記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read　Only　Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random　Access　Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard　Disc　Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
　汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global　System　of　Mobile　communications）、ＷｉＭＡＸ（登録商標）、ＬＴＥ（登録商標）（Long　Term　Evolution）若しくはＬＴＥ－Ａ（LTE－Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ－Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer　To　Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine　Type　Communication）端末）と接続してもよい。
　専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless　Access　in　Vehicle　Environment）、ＤＳＲＣ（Dedicated　Short　Range　Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle　to　Vehicle）通信、路車間（Vehicle　to　Infrastructure）通信、車両と家との間（Vehicle　to　Home）の通信及び歩車間（Vehicle　to　Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
　測位部７６４０は、例えば、ＧＮＳＳ（Global　Navigation　Satellite　System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global　Positioning　System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。なお、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
　ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。なお、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
　車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near　Field　Communication）又はＷＵＳＢ（Wireless　USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal　Serial　Bus）、ＨＤＭＩ（登録商標）（High-Definition　Multimedia　Interface、又はＭＨＬ（Mobile　High-definition　Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
　車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
　統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced　Driver　Assistance　System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
　マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
　音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２３の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented　Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
　なお、図２３に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
　なお、本技術は以下のような構成を取ることができる。
　（１）光電変換素子と、前記光電変換素子で光電変換された電荷を電圧に変換する電荷電圧変換部と、前記電荷電圧変換部に接続され、前記電荷電圧変換部の電圧レベルを調整するキャパシタと、前記光電変換素子及び前記キャパシタの少なくとも一方が配置される第１半導体層と、前記電荷電圧変換部の電圧レベルに応じた画素信号を伝送する信号線と、前記信号線上に配置され、前記画素信号と所定の基準信号とを比較する比較器とを備える、固体撮像装置。
　（２）時間に応じて電圧レベルが変化しうる参照信号を生成する参照信号生成部をさらに備え、前記キャパシタは前記参照信号に基づいて前記電荷電圧変換部の電圧レベルを調整する、（１）に記載の固体撮像装置。
　（３）前記キャパシタに接続され、オン又はオフが継続する間に前記キャパシタの電圧レベルを増加又は減少させるスイッチング素子をさらに備える、（１）に記載の固体撮像装置。
　（４）前記キャパシタは、前記電荷電圧変換部に接続される第１電極と、前記参照信号が印加される第２電極と、前記第１電極及び前記第２電極の間に配置される絶縁体層とを有する、（２）に記載の固体撮像装置。
　（５）前記第１電極及び前記第２電極は、前記電荷電圧変換部に接続される配線層の面方向に離隔して配置される、（４）に記載の固体撮像装置。
　（６）前記第１電極及び前記第２電極は、前記電荷電圧変換部に接続される配線層の積層方向に離隔して配置される、（４）に記載の固体撮像装置。
　（７）前記第１半導体層の上に積層される第１配線層及び第２配線層と、前記第１配線層及び前記第２配線層の間に配置される絶縁体層と、を備え、前記キャパシタは、前記第１配線層、前記第２配線層、及び前記絶縁体層を有する、（１）乃至（３）のいずれか一項に記載の固体撮像装置。
　（８）前記第１半導体層には、前記光電変換素子と、前記キャパシタと、画素回路とを含む画素が配置される、（１）乃至（７）のいずれか一項に記載の固体撮像装置。
　（９）前記キャパシタ及び前記電荷電圧変換部は、前記画素ごとに設けられる、（８）に記載の固体撮像装置。
　（１０）前記キャパシタ及び前記電荷電圧変換部は、複数の前記画素で共有される、（８）に記載の固体撮像装置。
　（１１）前記第１半導体層を有する第１チップと、前記第１チップに積層され、第２半導体層を有する第２チップと、を備え、前記比較器は、前記第２半導体層に設けられる、（１）乃至（１０）のいずれか一項に記載の固体撮像装置。
　（１２）前記第１半導体層を有する第１チップと、前記第１チップに積層され、第２半導体層を有する第２チップと、を備え、前記比較器は、前記第２半導体層に設けられ、前記キャパシタは、前記第１チップ及び前記第２チップの接合部分に配置される、（１）乃至（１０）のいずれか一項に記載の固体撮像装置。
　（１３）前記接合部分は、第１導電層と、第２導電層と、前記第１導電層及び前記第２導電層の間に配置される絶縁体層と、を有する、（１２）に記載の固体撮像装置。
　（１４）前記第１導電層、前記絶縁体層、及び前記第２導電層は、前記第１チップ及び前記第２チップの積層方向に沿って配置される、（１３）に記載の固体撮像装置。
　（１５）前記光電変換素子で光電変換された電荷を読み出す制御を行う少なくとも一つのトランジスタを含む画素回路を備え、前記キャパシタは、前記トランジスタのゲート電極と同じ層高さに配置される第１電極と、前記トランジスタのソース領域及びドレイン領域と同じ層高さに配置される第２電極と、前記トランジスタのゲート絶縁膜と同じ層高さに配置される絶縁体層と、を有する、（１）乃至（３）のいずれか一項に記載の固体撮像装置。
　（１６）前記第１半導体層に積層され、前記キャパシタと、前記光電変換素子で光電変換された電荷を読み出す制御を行う少なくとも一つのトランジスタと、が配置される第２半導体層を備え、前記キャパシタは、前記トランジスタのゲート電極と同じ層高さに配置される第１電極と、前記トランジスタのソース領域及びドレイン領域と同じ層高さに配置される第２電極と、前記トランジスタのゲート絶縁膜と同じ層高さに配置される絶縁体層と、を有する、（１）乃至（３）のいずれか一項に記載の固体撮像装置。
　（１７）前記キャパシタの少なくとも一部が配置されるウェル領域を備え、
　前記ウェル領域内の少なくとも一部の不純物の量を調整することにより、フラットバンド電圧が制御される、（１５）又は（１６）に記載の固体撮像装置。
　（１８）前記第１半導体層を有する第１チップと、前記第１チップに積層され、第３半導体層を有する第２チップと、を備え、前記比較器は、前記第３半導体層に設けられる、（１５）又は（１６）に記載の固体撮像装置。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
１　固体撮像装置、１１　画素アレイ部、１２　行選択部、１３　アナログ－デジタル変換部、１４　ロジック回路部、１５　タイミング制御部、１６　参照信号生成部、２０、２０１、２０２、２０３、２０４　画素、２１、２１１、２１２、２１３、２１４　光電変換素子、２２、２２１、２２２、２２３、２２４　転送トランジスタ、２３　リセットトランジスタ、２４　増幅トランジスタ、２５　選択トランジスタ、２７、１３１３　キャパシタ、３０　画素回路、３１　行選択線、３２　信号線、４１　半導体チップ、４２　パッド、４３　ＣＩＳチップ、４４　ロジックチップ、５１　第１半導体層、５２　第２半導体層、５３　第３半導体層、１３０　アナログ－デジタル変換器、１３１　比較器、１３２　カウンタ、１６１　ランプリセットトランジスタ、１６２　定電流トランジスタ、４３１　マイクロレンズ、４３２　カラーフィルタ、４３３　光電変換層、４３４　画素回路配置領域、４３５　配線層領域、４３６　接続部、４３７　シリコン層、４３８　絶縁体層、４３９　導体層、１３１１　入力トランジスタ、１３１２　出力トランジスタ、１３１４　オートゼロスイッチ、１３１５　入力側負荷電流源、１３１６　出力側負荷電流源、４３４１　ウェル領域、４３４２　第１トランジスタ層、４３４３　第２トランジスタ層、４３５１、４３５２　配線層

Claims (18)

  1. 　光電変換素子と、
    　前記光電変換素子で光電変換された電荷を電圧に変換する電荷電圧変換部と、
    　前記電荷電圧変換部に接続され、前記電荷電圧変換部の電圧レベルを調整するキャパシタと、
    　前記光電変換素子及び前記キャパシタの少なくとも一方が配置される第１半導体層と、
    　前記電荷電圧変換部の電圧レベルに応じた画素信号を伝送する信号線と、
    　前記信号線上に配置され、前記画素信号と所定の基準信号とを比較する比較器とを備える、固体撮像装置。
  2. 　時間に応じて電圧レベルが変化しうる参照信号を生成する参照信号生成部をさらに備え、
    　前記キャパシタは前記参照信号に基づいて前記電荷電圧変換部の電圧レベルを調整する、請求項１に記載の固体撮像装置。
  3. 　前記キャパシタに接続され、オン又はオフが継続する間に前記キャパシタの電圧レベルを増加又は減少させるスイッチング素子をさらに備える、請求項１に記載の固体撮像装置。
  4. 　前記キャパシタは、前記電荷電圧変換部に接続される第１電極と、前記参照信号が印加される第２電極と、前記第１電極及び前記第２電極の間に配置される絶縁体層とを有する、請求項２に記載の固体撮像装置。
  5. 　前記第１電極及び前記第２電極は、前記電荷電圧変換部に接続される配線層の面方向に離隔して配置される、請求項４に記載の固体撮像装置。
  6. 　前記第１電極及び前記第２電極は、前記電荷電圧変換部に接続される配線層の積層方向に離隔して配置される、請求項４に記載の固体撮像装置。
  7. 　前記第１半導体層の上に積層される第１配線層及び第２配線層と、
    　前記第１配線層及び前記第２配線層の間に配置される絶縁体層と、を備え、
    　前記キャパシタは、前記第１配線層、前記第２配線層、及び前記絶縁体層を有する、請求項１に記載の固体撮像装置。
  8. 　前記第１半導体層には、前記光電変換素子と、前記キャパシタと、画素回路とを含む画素が配置される、請求項１に記載の固体撮像装置。
  9. 　前記キャパシタ及び前記電荷電圧変換部は、前記画素ごとに設けられる、請求項８に記載の固体撮像装置。
  10. 　前記キャパシタ及び前記電荷電圧変換部は、複数の前記画素で共有される、請求項８に記載の固体撮像装置。
  11. 　前記第１半導体層を有する第１チップと、
    　前記第１チップに積層され、第２半導体層を有する第２チップと、を備え、
    　前記比較器は、前記第２半導体層に設けられる、請求項１に記載の固体撮像装置。
  12. 　前記第１半導体層を有する第１チップと、
    　前記第１チップに積層され、第２半導体層を有する第２チップと、を備え、
    　前記比較器は、前記第２半導体層に設けられ、
    　前記キャパシタは、前記第１チップ及び前記第２チップの接合部分に配置される、請求項１に記載の固体撮像装置。
  13. 　前記接合部分は、
    　第１導電層と、
    　第２導電層と、
    　前記第１導電層及び前記第２導電層の間に配置される絶縁体層と、を有する、請求項１２に記載の固体撮像装置。
  14. 　前記第１導電層、前記絶縁体層、及び前記第２導電層は、前記第１チップ及び前記第２チップの積層方向に沿って配置される、請求項１３に記載の固体撮像装置。
  15. 　前記光電変換素子で光電変換された電荷を読み出す制御を行う少なくとも一つのトランジスタを含む画素回路を備え、
    　前記キャパシタは、
    　前記トランジスタのゲート電極と同じ層高さに配置される第１電極と、
    　前記トランジスタのソース領域及びドレイン領域と同じ層高さに配置される第２電極と、
    　前記トランジスタのゲート絶縁膜と同じ層高さに配置される絶縁体層と、を有する、請求項１に記載の固体撮像装置。
  16. 　前記第１半導体層に積層され、前記キャパシタと、前記光電変換素子で光電変換された電荷を読み出す制御を行う少なくとも一つのトランジスタと、が配置される第２半導体層を備え、
    　前記キャパシタは、
    　前記トランジスタのゲート電極と同じ層高さに配置される第１電極と、
    　前記トランジスタのソース領域及びドレイン領域と同じ層高さに配置される第２電極と、
    　前記トランジスタのゲート絶縁膜と同じ層高さに配置される絶縁体層と、を有する、請求項１に記載の固体撮像装置。
  17. 　前記キャパシタの少なくとも一部が配置されるウェル領域を備え、
    　前記ウェル領域内の少なくとも一部の不純物の量を調整することにより、フラットバンド電圧が制御される、請求項１５に記載の固体撮像装置。
  18. 　前記第１半導体層を有する第１チップと、
    　前記第１チップに積層され、第３半導体層を有する第２チップと、を備え、
    　前記比較器は、前記第３半導体層に設けられる、請求項１５に記載の固体撮像装置。
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