WO2023181663A1 - 比較器、増幅器及び固体撮像装置 - Google Patents

比較器、増幅器及び固体撮像装置 Download PDF

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WO2023181663A1
WO2023181663A1 PCT/JP2023/003630 JP2023003630W WO2023181663A1 WO 2023181663 A1 WO2023181663 A1 WO 2023181663A1 JP 2023003630 W JP2023003630 W JP 2023003630W WO 2023181663 A1 WO2023181663 A1 WO 2023181663A1
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transistor
drain
signal
circuit
gate
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PCT/JP2023/003630
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勇健 薬師寺
秀樹 田中
大輔 宮崎
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ソニーセミコンダクタソリューションズ株式会社
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • the present disclosure relates to a comparator, an amplifier, and a solid-state imaging device.
  • HDR High Dynamic Range
  • AD Analog to Digital
  • the 2-input comparator has two systems each, including a differential pair, a reset capacitor, an input selection switch, and an output selection switch, to avoid a drop in frame rate, allowing for low-gain reset.
  • a differential pair By performing high-gain AD conversion while maintaining the level signal, one circuit may perform two AD conversions.
  • This comparator configuration has the problem of requiring a significant increase in circuit area compared to the case of one input. For example, because two differential amplifier pairs are arranged, and reset transistors are required for both differential pairs, the area of transistors, switches, etc. becomes extremely large, which does not meet the area requirements for use as a solid-state image sensor. It happens a lot.
  • the characteristics By inserting a switch in the output path of the amplifier, there is a concern that the characteristics will deteriorate, such as the occurrence of vertical stripes due to gain, and to avoid this, the size of the switch itself has to be increased. .
  • the present disclosure provides a comparator with improved characteristics and a solid-state imaging device using the comparator.
  • the comparator includes: a first transistor, a second transistor, a third transistor, a first switch, a second switch, a first capacitor, a second capacitor, and a fourth transistor. , and a fifth transistor.
  • a reference signal is input to the gate of the first transistor.
  • the source of the second transistor is connected to the source of the first transistor.
  • the third transistor has a source connected to the source of the first transistor, and a drain connected to the drain of the second transistor.
  • the first switch is connected between the gate and drain of the second transistor.
  • the second switch is connected between the gate and drain of the third transistor.
  • the first capacitor has a first end connected to the gate of the second transistor, and a second end connected to the input signal terminal.
  • the second capacitor has a first end connected to the gate of the third transistor, and a second end connected to the input signal terminal.
  • the drain of the fourth transistor is connected to the drain of the first transistor, and the gate is connected to the drain.
  • the fifth transistor has a drain connected to the drain of the second transistor and a drain of the third transistor, and a gate connected to the gate of the fourth transistor. In this comparator, the potential of the drain of the fourth transistor or the drain of the fifth transistor is selectively connected to the output terminal.
  • the comparator includes a third switch connected between the second end of the first capacitor and the power supply voltage, and a fourth switch connected between the second end of the second capacitor and the power supply voltage.
  • the device may further include a switch.
  • the comparator includes: a fifth switch connected between the drain of the fifth transistor and the output terminal; a sixth switch connected between the gate of the fifth transistor and the output terminal; The fifth switch and the sixth switch may be turned on exclusively.
  • a comparator is connected between a seventh switch connected between a second end of the first capacitor and the input terminal, and a second end of the second capacitor and the input terminal. , and an eighth switch.
  • the first transistor, the second transistor, and the third transistor may be MOSFETs of a first conductivity type
  • the fourth transistor and the fifth transistor may be MOSFETs of a second conductivity type different from the first conductivity type. It may be a type of MOSFET.
  • the first conductivity type may be a p-type, and the second conductivity type may be an n-type.
  • the source of the first transistor, the source of the second transistor, and the source of the third transistor may be connected to a positive power supply voltage, and the source of the fourth transistor and the source of the fifth transistor may be connected to a negative power supply voltage. It may be connected to the side power supply voltage.
  • the first conductivity type may be n-type, and the second conductivity type may be p-type.
  • the source of the first transistor, the source of the second transistor, and the source of the third transistor may be connected to a negative power supply voltage, and the source of the fourth transistor and the source of the fifth transistor may be connected to a positive power supply voltage. It may be connected to the side power supply voltage.
  • a comparator is connected between a ninth switch connected between a drain of the second transistor and a drain of the fifth transistor, and a drain of the third transistor and a drain of the fifth transistor.
  • the device may further include a tenth switch.
  • the reference signal is switched between a first ramp signal that obtains a pixel value controlled by a first gain and a second ramp signal that obtains a pixel value controlled by a second gain higher than the first gain.
  • the second transistor may form a differential pair with the first transistor, and output a current based on the first ramp signal and the voltage applied to the input signal terminal.
  • the third transistor may form a differential pair with the first transistor and output a current based on the second ramp signal and the voltage applied to the input signal terminal. .
  • the comparator includes a first transistor, a second transistor, a first switch, a first capacitor, a second capacitor, a fourth transistor, and a fifth transistor.
  • a reference signal is input to the gate of the first transistor.
  • the source of the second transistor is connected to the source of the first transistor.
  • the first switch is connected between the gate and drain of the second transistor.
  • the first capacitor has a first end connected to the gate of the second transistor, and a second end connected to the input signal terminal.
  • the second capacitor has a first end connected to the gate of the second transistor, a second end connected to the input signal terminal, and is provided in parallel with the first capacitor.
  • the drain of the fourth transistor is connected to the drain of the first transistor, and the gate is connected to the drain.
  • the fifth transistor has a drain connected to the drain of the second transistor, and a gate connected to the gate of the fourth transistor. In this comparator, the potential of the drain of the fourth transistor or the drain of the fifth transistor is selectively connected to the output terminal.
  • the comparator further includes a seventh switch connected between the first capacitor and the input signal terminal, and an eighth switch connected between the second capacitor and the input signal terminal. May be prepared
  • the comparator includes: an eleventh switch provided between the first capacitor and the gate of the second transistor; a twelfth switch provided between the second capacitor and the gate of the second transistor; It may further include.
  • the reference signal is switched between a first ramp signal that obtains a pixel value controlled by a first gain and a second ramp signal that obtains a pixel value controlled by a second gain higher than the first gain.
  • the second transistor may form a differential pair with the first transistor, and the second transistor may generate a current based on the first ramp signal and the voltage applied to the input signal terminal, or A current may be selectively output based on the second ramp signal and the voltage applied to the input signal terminal.
  • the amplifier circuit includes a ramp signal output circuit that generates a reference signal, and one of the comparators described above in a first path and a second path that perform two systems of processing. , comprising a first amplification circuit of a first path connected to the lamp signal output circuit, and a comparator according to any of the above, the first amplification circuit of the first path connected to the lamp signal output circuit. a first amplification circuit of a second path, which is arranged adjacent to the circuit; and a first amplification circuit, which is connected to the first amplification circuit of the first path, and which is arranged adjacent to the first amplification circuit of the second path.
  • a second amplification circuit of a second path a second amplification circuit of a second path connected to the first amplification circuit of the second path and arranged adjacent to a second amplification circuit of the first path; connected to the second amplifier circuit of the first route, and connected to the third amplifier circuit of the first route, which is located adjacent to the second amplifier circuit of the second route, and the second amplifier circuit of the second route and a third amplification circuit of a second path, which is arranged adjacent to the third amplification circuit of the first path.
  • a solid-state imaging device includes a light receiving element, a pixel circuit, a comparator, and a converter.
  • the pixel circuit outputs the signal output from the light receiving element at a timing based on a control signal from a control circuit.
  • the comparator is a comparator having an appropriate configuration among those described above, into which a signal output from the pixel circuit is input to an input signal terminal.
  • the converter uses a differential amplification signal based on the first ramp signal and a differential amplification signal based on the second ramp signal output from the comparator to generate an analog signal output from the pixel circuit. Convert a signal to a digital signal.
  • the solid-state imaging device may further include an image processing circuit that generates an HDR (High Dynamic Range) image based on the signal output from the converter.
  • HDR High Dynamic Range
  • the solid-state imaging device includes a light receiving element, a pixel circuit, a comparator, and a converter.
  • the pixel circuit outputs the signal output from the light receiving element at a timing based on a control signal from a control circuit.
  • the comparator is a comparator having an appropriate configuration among those described above, into which a signal output from the pixel circuit is input to an input signal terminal.
  • the converter uses a differential amplification signal based on the first ramp signal and a differential amplification signal based on the second ramp signal output from the comparator to generate an analog signal output from the pixel circuit. Convert a signal to a digital signal.
  • the solid-state imaging device may further include an image processing circuit that generates an HDR (High Dynamic Range) image based on the signal output from the converter.
  • HDR High Dynamic Range
  • FIG. 1 is a diagram illustrating an example of a solid-state imaging device according to an embodiment.
  • FIG. 1 is a diagram illustrating an example of a pixel circuit according to an embodiment.
  • FIG. 1 is a diagram illustrating an example of a pixel circuit according to an embodiment.
  • FIG. 1 is a diagram illustrating an example of a pixel circuit according to an embodiment.
  • FIG. 3 is a diagram illustrating an example of a comparator according to an embodiment. The figure which shows an example of the timing chart of the comparator concerning one embodiment.
  • FIG. 3 is a diagram illustrating an example of a comparator according to an embodiment.
  • FIG. 3 is a diagram illustrating an example of a comparator according to an embodiment.
  • FIG. 3 is a diagram illustrating an example of a comparator according to an embodiment.
  • FIG. 3 is a diagram illustrating an example of a comparator according to an embodiment.
  • FIG. 3 is a diagram illustrating an example of a comparator according to an embodiment.
  • FIG. 3 is a diagram illustrating an example of a comparator according to an embodiment.
  • FIG. 3 is a diagram illustrating an example of a comparator according to an embodiment.
  • FIG. 3 is a diagram illustrating an example of a comparator according to an embodiment.
  • FIG. 3 is a diagram illustrating an example of a comparator according to an embodiment.
  • FIG. 1 is a diagram illustrating an example of an amplifier circuit according to an embodiment.
  • FIG. 1 is a diagram illustrating an example of an amplifier circuit according to an embodiment.
  • FIG. 1 is a diagram illustrating an example of an amplifier circuit according to an embodiment.
  • FIG. 1 is a diagram illustrating an example of an amplifier circuit according to an embodiment.
  • FIG. 1 is a diagram illustrating an example of an amplifier circuit according to an embodiment.
  • FIG. 1 is a
  • FIG. 1 is a diagram illustrating an example of an amplifier circuit according to an embodiment.
  • FIG. 1 is a diagram illustrating an example of an amplifier circuit according to an embodiment.
  • FIG. 1 is a diagram illustrating an example of an amplifier circuit according to an embodiment.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 3 is an explanatory diagram showing an example of installation positions of an outside-vehicle information detection section and an imaging section.
  • FIG. 1 is a diagram illustrating a non-limiting example of a solid-state imaging device using a comparator in the present disclosure.
  • the solid-state imaging device 1 includes a pixel array 10 , a control section 11 , a vertical drive section 12 , a horizontal drive section 13 , a processing section 14 , and an image processing section 15 .
  • the solid-state imaging device 1 includes at least one of, for example, a power supply circuit, a memory circuit, other modules necessary for light reception (and display), or an interface related to user input/output. You may prepare.
  • the pixel array 10 is an area in which light-receiving pixels are arranged in a two-dimensional array in a first direction and a second direction that intersects the first direction.
  • a light receiving pixel (hereinafter also simply referred to as a pixel) includes a light receiving element and a pixel circuit.
  • the light receiving element receives light and obtains an analog signal corresponding to the intensity of the received light.
  • the pixel circuit outputs the signal output by the light receiving element at appropriate timing.
  • the control unit 11 executes control of processing in the light receiving unit of the solid-state imaging device 1 .
  • the control unit 11 controls, for example, the vertical drive unit 12 , the horizontal drive unit 13 , and the processing unit 14 at appropriate timing to control the acquisition of information regarding images.
  • the vertical drive unit 12 selects and drives lines in the pixel array 10 .
  • a line is a collection of pixels along the second direction.
  • the vertical drive unit 12 selects one or more lines in the first direction and drives the pixels belonging to the line to control the pixels so that output is possible.
  • the vertical drive unit 12 applies an appropriate voltage to the horizontal signal line 120 provided for each line for the pixels belonging to the pixel array 10, thereby driving the pixels belonging to the line to a state capable of outputting.
  • the horizontal drive unit 13 selects a column in the pixel array 10 and selects and drives the pixel to output from the pixels belonging to the column.
  • the vertical drive unit 12 drives the pixels belonging to the pixel array 10 to output signals from the pixels belonging to the column by applying an appropriate voltage to the vertical signal line 130 provided for each column. That is, a pixel that receives a drive signal from the horizontal drive unit 13 in a line selected by the vertical drive unit 12 outputs a signal based on the intensity of the received light.
  • the processing unit 14 performs appropriate processing on the signals from the pixels acquired via the vertical signal line 132 and outputs them.
  • the image processing unit 15 constructs an image by appropriately processing the digital signal output from the processing unit 14, or performs image processing and outputs it as an image signal.
  • the comparators described in this disclosure may be provided for each column in the processing unit 14, as a non-limiting example.
  • the processing unit 14 converts the analog signal output from the pixel circuit into a digital signal by counting the output from the comparator using a clock signal, and outputs the digital signal to the image processing unit 15 .
  • a comparator may be provided for each pixel, in which case the analog signal may be converted to a digital signal for each pixel, or a The processing unit 14 may convert it into a digital signal.
  • each component may be formed by an appropriate dedicated circuit or general-purpose circuit. At least some of the circuits may be formed using a general-purpose processor.
  • the image processing unit 15 may include a processor, and the processing in the image processing unit 15 may be in a form in which information processing by software is specifically implemented using the processor.
  • a program for executing information processing related to the image processing and something similar to the program may be stored in a memory circuit provided inside or outside the solid-state imaging device 1 .
  • FIG. 2 is a diagram illustrating a non-limiting example of a pixel circuit according to an embodiment.
  • the pixel circuit 100 may include a light receiving element P and a transfer transistor 102.
  • This pixel circuit 100 outputs an analog signal corresponding to the intensity of light received by the light receiving element P by driving the transfer transistor 102 .
  • the transfer transistor 102 is driven by a voltage applied to its gate, and the photodetector P outputs an analog signal corresponding to the intensity of light via the vertical signal line 132 whose output is selected by the horizontal drive unit 13 .
  • FIG. 3 is a diagram illustrating a non-limiting example of a pixel circuit according to an embodiment. Comparing with Figure 2, it has two light receiving elements P1 and P2 with different sensitivities, and outputs from these light receiving elements are selectively output.
  • the light-receiving element P1 is a pixel that has a different sensitivity from the light-receiving element P2, and can receive light in a different range of intensity.
  • the photodetector P1 and the photodetector P2 have higher accuracy (resolution) when, for example, one receives light in the normal intensity range and the other receives light in the low sensitivity intensity range where the human eye easily detects changes in sensitivity. This is a combination of light receiving elements that can obtain high intensity information.
  • the transfer transistor 102 transfers the signal received by the light receiving element P1 to the floating diffusion based on the voltage TGL applied to the gate at appropriate timing. This transferred signal is amplified by the amplification transistor 112 and output via the vertical signal line 132 via the selection transistor 114 at the timing when the line is selected.
  • a signal based on the intensity of light received by the light receiving element P2 is transferred to the floating diffusion at appropriate timing based on the voltages FDG and FCG applied to the gates of the transfer transistors 104 and 108, respectively.
  • This transferred signal is amplified by the amplification transistor 112 and output via the vertical signal line 132 via the selection transistor 114 at the timing when the line is selected.
  • the floating diffusion is reset to the reference voltage via the reset transistor 106.
  • FIG. 4 is a diagram illustrating a non-limiting example of a pixel circuit according to an embodiment. As in Figure 3, it is equipped with light receiving elements P1 and P2 with different sensitivities.
  • the pixel circuit 100 includes light receiving elements P1 and P2, transfer transistors 102, 104, 108, 118, a reset transistor 106, an amplification transistor 112, a selection transistor 114, and a capacitor 110.
  • the capacitor 110 may be, for example, a MOS capacitor or an MIS capacitor.
  • Transfer transistors 102, 104, 108, and 118 are connected in series between the light receiving element P1 and the light receiving element P2. Charge output from the light receiving element is temporarily held in a floating diffusion connected between the transfer transistor 102 and the transfer transistor 104. A parasitic capacitance may exist in this floating diffusion.
  • the horizontal signal line 120 shown in FIG. 1 is wired for each pixel line.
  • Various drive signals TGL, FDG, FCG, TGS, RST, etc. are supplied from the vertical drive unit 12 in Figure 1 via multiple drive lines (horizontal signal lines 120). These drive signals are switched between an on state and an off state depending on the conductivity type of each transistor of the pixel circuit 100.
  • a drive signal TGL is applied to the gate electrode of the transfer transistor 102.
  • the transfer transistor 102 is turned on by the drive signal TGL, the charge accumulated in the light receiving element P1 is transferred to the floating diffusion via the transfer transistor 102.
  • a drive signal FDG is applied to the gate electrode of the transfer transistor 104.
  • the transfer transistor 104 is turned on by the drive signal FDG, the potentials in the region via the floating diffusion are combined to form one floating diffusion.
  • a drive signal FCG is applied to the gate electrode of the transfer transistor 108.
  • the transfer transistors 104 and 108 are turned on by the drive signals FCG and FDG, the area forming the floating diffusion becomes even larger.
  • a drive signal TGS is applied to the gate electrode of the transfer transistor 118.
  • the transfer transistor 118 is turned on by the drive signal TGS, the charge accumulated in the light receiving element P2 is transferred to the capacitor 110 via the transfer transistor 118.
  • the transfer transistors 118, 108, and 104 are turned on, the potentials from the capacitor 110 to the floating diffusion are combined, and the charges accumulated in the photodetector P2 are transferred to this combined charge accumulation region.
  • the channel region under the gate electrode of the transfer transistor 118 is arranged so that the potential is in a more positive direction than the channel region under the gate electrode of at least one of the transfer transistors 102 , 104 , and 108 (in other words, the potential is deeper). ) may be formed. By forming in this way, a charge overflow path may be formed.
  • the charge exceeding the saturation charge of the photodetector P2 is generated as a result of photoelectric conversion in the photodetector P2, the charge exceeding the saturation charge is transferred from the photodetector P2 to the capacitor 110 via the overflow path described above. Can overflow. This overflow charge may be stored in capacitor 110.
  • the first electrode is a node electrode connected to the node between the transfer transistors 108 and 118.
  • the second electrode is a grounded electrode.
  • the second electrode may be connected to a specific potential other than the ground potential, for example, a power supply potential.
  • the second electrode is an impurity region formed on a silicon substrate, and the dielectric film forming the capacitor is an oxide film or nitride film formed on the silicon substrate. It is a membrane.
  • the first electrode is an electrode made of a conductive material, such as polysilicon or metal, in terms of the second electrode and the dielectric film.
  • the second electrode When the second electrode is at ground potential, the second electrode may be a p-type impurity region electrically connected to the p-type impurity region provided in the light-receiving element P1 or the light-receiving element P2. When the second electrode is set to a specific potential other than the ground potential, the second electrode may be an n-type impurity region formed within a p-type impurity region.
  • a reset transistor 106 is also connected to the node between the transfer transistors 102 and 104 .
  • the source of the reset transistor 106 is connected to a specific potential, for example, the power supply VDD.
  • a drive signal RST is applied to the gate electrode of the reset transistor 106. When the reset transistor 106 is turned on by the drive signal RST, the potential of the node between the transfer transistors 102 and 104 is reset to the level of the voltage VDD.
  • the reset transistor 106 When the reset transistor 106 is turned on by the drive signal RST, if the drive signal FDG of the transfer transistor 104 and the drive signal FCG of the transfer transistor 108 are activated, the potential of the floating diffusion and the capacitor 110 will increase at the node where the potentials are coupled. Reset to voltage VDD.
  • Floating diffusion is charge-voltage conversion means. That is, when charges are transferred to the floating diffusion, the potential of the floating diffusion changes depending on the amount of transferred charges.
  • the amplification transistor 112 When the amplification transistor 112 is composed of an N-type MOSFET, a current source connected to one end of the vertical signal line 130 is connected to the source side, and a power supply VDD is connected to the drain side, and together they form a source follower circuit. A floating diffusion is connected to the gate electrode of the amplification transistor 112 and serves as an input to the source follower circuit.
  • the selection transistor 114 is connected between the source of the amplification transistor 112 and the vertical signal line 132.
  • a drive signal SEL is applied to the gate electrode of the selection transistor 114.
  • the selection transistor 114 is turned on by the drive signal SEL, the pixel including the pixel circuit 100 enters a selected state.
  • this potential becomes a potential corresponding to the amount of transferred charges, and this potential is input to the source follower circuit described above.
  • the drive signal SEL becomes active, the potential of the floating diffusion corresponding to the amount of charge is outputted to the vertical signal line 132 via the selection transistor 114 as the output of the source follower circuit.
  • the light-receiving element P1 may have a larger light-receiving area than the photodiode P2. As a result, when a subject with a certain illuminance is photographed with a certain exposure time, the charge generated in the photodetector P1 is greater than the charge generated in the photodetector P2.
  • the light-receiving element P2 can photograph pixels with gradation over a wider illuminance range than the light-receiving element P1. In other words, it is possible to capture an image with a wide dynamic range.
  • the image signal processing device inside the CMOS image sensor generates two images, one with a high sensitivity taken using photodetector P1 and the other with a wide dynamic range taken using photodetector P2. In the process, two images are combined into one image through wide dynamic range image synthesis processing.
  • FIG. 5 is a circuit diagram showing an example of a comparator that forms part of an amplifier circuit according to an embodiment.
  • the comparator 20 includes a first transistor M01, a second transistor M02, a third transistor M03, a fourth transistor M04, a fifth transistor M05, a first switch SW01, a second switch SW02, and a third switch. It includes at least SW03, a fourth switch SW04, a fifth switch SW05, a sixth switch SW06, a seventh switch SW07, an eighth switch SW08, a first capacitor C01, and a second capacitor C02. Further, the comparator 20 may include a tenth transistor M10.
  • the comparator 20 receives the lamp signal from the DAC (Digital to Analog Converter) terminal and the output signal of the pixel circuit from the VSL terminal.
  • the comparator 20 compares the lamp signal and the output signal of the pixel circuit, and outputs the comparison result from the VO terminal.
  • the output of the VO terminal is connected to an amplifier and a timing control circuit, and based on this output, for example, the timing at which the comparison result switches, the analog signal output from the pixel circuit can be converted into a digital signal.
  • the first transistor M01 is, for example, a p-type MOSFET, and the above ramp signal is applied to its gate.
  • This ramp signal is controlled as a reference signal for the signal output from the pixel circuit.
  • the ramp signal may be a signal whose signal value is gradually amplified or may be a signal whose signal value is gradually attenuated.
  • the positive power supply voltage ADV1 is applied to the source of the first transistor M01.
  • a tenth transistor M10 for switching the connection to the power supply may be provided between the power supply voltage ADV1 and the first transistor M01, but a configuration may be adopted in which the tenth transistor M10 is not provided.
  • the second transistor M02 is, for example, a p-type MOSFET, and the output signal from the pixel circuit is input to the gate via a switch and a capacitor that stores charge based on the signal value.
  • the source of the second transistor M02 is connected to the source of the first transistor M01. This second transistor M02 and first transistor M01 form a differential input circuit that receives input signals and reference signals.
  • the third transistor M03 is, for example, a p-type MOSFET, and the output signal from the pixel circuit is input to the gate via a switch and a capacitor that stores charge based on the signal value.
  • the third transistor M03 has a source connected to the sources of the first transistor M01 and the second transistor M02, and a drain connected to the drain of the second transistor M02.
  • the fourth transistor M04 is, for example, an n-type MOSFET, and its drain is connected to the drain of the first transistor M01, and its source is connected to the negative power supply voltage AVS. Furthermore, the gate of the fourth transistor M04 is connected to the drain.
  • the power supply voltage AVS may be a ground voltage or a voltage obtained by inverting the sign of the positive power supply voltage AVD1.
  • the fifth transistor M05 is, for example, an n-type MOSFET, and its drain is connected to the drain of the second transistor M02 and the drain of the third transistor M03, and its source is connected to the negative power supply voltage AVS. Further, the gate of the fifth transistor is connected to the gate of the fourth transistor M04.
  • the fourth transistor M04 and the fifth transistor M05 constitute a current mirror.
  • the drain of the fourth transistor M04 or the drain of the fifth transistor M05 is selectively connected to the output terminal of the comparator 20.
  • the comparator 20 connects this current mirror to the differential input formed by the first transistor M01 and the second transistor M02 or third transistor M03, so that the reference signal and the input signal (the pixel circuit Outputs the comparison result with the output signal).
  • the first switch SW01 is connected between the gate and drain of the second transistor M02. When this first switch SW01 is turned on, it shorts the gate and drain of the second transistor M02.
  • the second switch SW02 is connected between the gate and drain of the third transistor M03. When this second switch SW02 is turned on, it shorts the gate and drain of the third transistor M03.
  • One end of the first capacitor C01 is connected to the gate of the second transistor M02, and the other end is connected to the VSL terminal into which the pixel signal is input.
  • a switch may be provided between the first capacitor C01 and the VSL terminal.
  • One end of the second capacitor C02 is connected to the gate of the third transistor M03, and the other end is connected to the VSL terminal into which the pixel signal is input.
  • a switch may be provided between the first capacitor C01 and the VSL terminal.
  • the third switch SW03 is connected between the other end of the first capacitor C01 and the positive power supply voltage ADV2.
  • the power supply voltage ADV2 may be the same voltage as the power supply voltage ADV1 or may be a different voltage. By turning on the third switch SW03, the other end of the first capacitor C01 can be pulled up to the level of the power supply voltage ADV2 and initialized.
  • the fourth switch SW04 is connected between the other end of the second capacitor C02 and the power supply voltage ADV2. By turning on the fourth switch SW04, the other end of the second capacitor C02 can be pulled up to the level of the power supply voltage ADV2 and initialized.
  • the fifth switch SW05 is connected between the drain of the fifth transistor M05 and the output terminal.
  • the sixth switch SW06 is connected between the gate of the fifth transistor M05 (the drain of the fourth transistor M04) and the output terminal.
  • the output terminal is selectively connected to the drain of the fifth transistor M05 or the drain of the fourth transistor M04.
  • the seventh switch SW07 is connected between the other end of the first capacitor C01 and the input terminal. When the seventh switch SW07 is turned on, the output from the pixel circuit is applied to the gate of the second transistor M02 via the first capacitor C01.
  • the eighth switch SW08 is connected between the other end of the second capacitor C02 and the input terminal. When the eighth switch SW08 is turned on, the output from the pixel circuit is applied to the gate of the third transistor M03 via the second capacitor C02.
  • the voltage at the other end of the first capacitor C01 is written as VSLA1, and the voltage at one end of the first capacitor C01 (gate of the second transistor M02) is written as VSLA2.
  • the voltage at the other end of the second capacitor C02 is written as VSLB1, and the voltage at one end of the second capacitor C02 (gate of the third transistor M03) is written as VSLB2.
  • the comparator 20 sequentially selectively outputs a high gain comparison result and a low gain comparison result in this one circuit.
  • the order of comparison may be reset at low gain, reset at high gain, comparison (reading) at high gain, and comparison (reading) at low gain.
  • the comparison between high gain and low gain is expressed, for example, by the gain (slope of signal attenuation or amplification) in the ramp signal that is the reference signal.
  • the switch may be changed as appropriate to input.
  • the pixel value for high gain is determined by the capacitance ratio of the first capacitor C01 and the second capacitor C02, which are the respective differential inputs. It is also possible to input pixel values for low gain.
  • FIG. 6 is a timing chart showing an example of control in the circuit of FIG. 5. The operation of the comparator 20 will be explained using the states of the respective switches at the numerical stages shown at the top of this timing chart.
  • RAMP represents the value of the ramp signal input as a reference signal
  • VSL represents the value of the input signal input from the pixel circuit to be compared with the ramp signal.
  • VSLA1, VSLA2, VSLB1 and VSLB2 are as described above.
  • AZ1A and AZ1B indicate signals for controlling the initialization of the second transistor M02 and the third transistor M03, respectively.
  • AZFA and AZFB indicate signals for controlling initialization of the first capacitor C01 and the second capacitor C02, respectively.
  • FIG. 7 is a circuit diagram corresponding to period (1) of the timing chart.
  • AZ1A turns on the first switch SW01
  • AZ1B turns off the second switch SW02
  • AZFA turns on the fourth switch SW04 and the seventh switch SW07
  • AZFB turns the third switch on.
  • switch SW03 turns off
  • the 8th switch SW08 turns off.
  • FIG. 8 is a circuit diagram corresponding to period (2) in the timing chart.
  • the first switch SW01 is turned off and the gate and drain of the second transistor M02 are disconnected.
  • the comparator 20 receives the low gain ramp signal and performs a reset to read the signal corresponding to the low gain.
  • the fifth switch SW05 is turned on and the sixth switch SW06 is turned off, thereby controlling the output from the comparator 20 during the reset period.
  • FIG. 9 is a circuit diagram corresponding to period (3) in the timing chart.
  • AZ1A turns off the first switch SW01
  • AZ1B turns on the second switch SW02
  • AZFA turns off the fourth switch SW04 and the seventh switch SW07
  • AZFB turns the third switch on.
  • switch SW03 turns on
  • the eighth switch SW08 turns on.
  • the first switch SW01 and the seventh switch SW07 transition from on to off, and the third switch SW03 transitions from off to on, so the potentials of VSLA1 and VSLA2 change as shown in the timing chart. .
  • FIG. 10 is a circuit diagram corresponding to period (4) in the timing chart.
  • AZ1A turns off the first switch SW01
  • AZ1B turns off the second switch SW02
  • AZFA turns off the fourth switch SW04 and the seventh switch SW07
  • AZFB turns the third switch off.
  • switch SW03 is turned on
  • the 8th switch SW08 is also turned on.
  • a reference signal corresponding to a high gain is input without inputting an input signal, thereby executing a reset corresponding to a high gain.
  • the pixel value corresponding to the high gain is read through the third transistor M03.
  • This read signal value is output via the fifth switch SW05, which is turned on. Further, reading of pixel values corresponding to high gain may be performed twice as shown in the timing chart in order to more accurately read brightness values.
  • FIG. 11 is a circuit diagram corresponding to period (5) in the timing chart.
  • AZ1A turns off the first switch SW01
  • AZ1B turns off the second switch SW02
  • AZFA turns on the fourth switch SW04 and the seventh switch SW07
  • AZFB turns the third switch on.
  • switch SW03 is turned off
  • the 8th switch SW08 is also turned off.
  • reading of pixel values at low gain is executed by inputting the reference signal corresponding to low gain and the output from the pixel circuit corresponding to low gain.
  • the read signal value is output via the fifth switch SW05, which is on.
  • the 10th transistor M10 may be switched on and off at appropriate times.
  • the power consumption of the comparator 20 can be reduced and when the comparator 20 is not operating. It is possible to suppress leakage current, etc.
  • the comparator 20 it is possible to reduce the layout area of switches, capacitors, and transistors for resetting, and to realize reading of pixel values appropriate for dynamic range correction. can.
  • low gain and high gain are relative terms indicating that the gain for acquiring one pixel value is different from the gain for acquiring the other pixel value, and are not limited to any value.
  • the reference signal is a first ramp signal to obtain a pixel value controlled by a first gain which is a low gain, and a second ramp signal to obtain a pixel value controlled by a second gain which is a higher gain than the first gain.
  • the second lamp signal is used to switch between the two.
  • the first ramp signal is used to perform reset and data reading
  • the second ramp signal is used to perform reset and data reading. do.
  • the comparator 20 can acquire pixel values according to the gain and selectively output them. Note that similar terms (low gain/high gain) are used in each embodiment described below.
  • FIG. 12 is a circuit diagram illustrating comparator 20 according to one embodiment. As shown in FIG. 12, the switch for pulling up the first capacitor C01 and the second capacitor C02 may be deleted. In addition, in order to more clearly distinguish between the output corresponding to low gain and the output corresponding to high gain, a and the drain of the fifth transistor M05, a ninth switch SW09 and a tenth switch SW10 may be provided, respectively.
  • the 9th switch SW09 turns on at the timing when the 5th switch SW05 turns on and outputs a low gain read value, and at the timing when the 1st switch SW01 turns on and initializes the 1st capacitor C01.
  • the 10th switch SW10 turns on at the timing when the 5th switch SW05 turns on and outputs a high gain read value, and at the timing when the 2nd switch SW02 turns on and initializes the 2nd capacitor C02. .
  • a switch may be provided that selectively turns on the transistors for the outputs of the plurality of output-side transistors forming the differential pair.
  • the transistors that receive the signals output from the pixel circuits are arranged for each of the low gain pixel signal and the high gain pixel signal, but the present invention is not limited to this. isn't it.
  • FIG. 13 is a circuit diagram showing a comparator 20 according to one embodiment.
  • the transistors forming the input differential pair may include a first transistor M01 that receives a reference signal and a second transistor M02 that receives a pixel signal. That is, the transistors for receiving input signals, which were arranged in parallel in two in the above-described embodiments, can be formed with a single transistor arrangement.
  • the gate of the first transistor M01 is connected to the DAC terminal into which the reference signal is input.
  • the second transistor M02 shares a source with the first transistor M01, and an input signal from the pixel circuit is applied to the gate via a capacitor and a switch. These first transistor M01 and second transistor M02 form an input differential pair.
  • the first switch SW01 is connected between the gate and drain of the second transistor M02.
  • One end of the first capacitor C01 and the second capacitor C02 is connected to the gate of the second transistor M02.
  • the first capacitor C01 is connected to the VSL terminal via the seventh switch SW07
  • the second capacitor C02 is connected to the VSL terminal via the eighth switch SW08.
  • these switches and capacitors are provided in parallel between the VSL terminal and the gate of the second transistor M02, as shown in the figure.
  • the fourth transistor shares a drain with the first transistor M01, its drain and gate are connected, and shares the gate with the fifth transistor M05.
  • the fifth transistor M05 shares a drain with the second transistor M02. These transistors form a current mirror corresponding to the input differential pair.
  • the comparator 20 selectively outputs the potential of the drain of the fourth transistor or the drain of the fifth transistor.
  • the first switch SW01 is turned off and the seventh switch SW07 is turned on. In this state, a ramp signal to obtain a low gain pixel value is input to the gate of the first transistor M01.
  • the switch During the high gain data reading period, the switch remains in the above state, and a ramp signal for obtaining a high gain pixel value is input to the gate of the first transistor M01, and a ramp signal from the pixel circuit is input to the gate of the second transistor M02. Input a signal acquired with high gain.
  • a ramp signal for acquiring a low gain pixel value is input to the gate of the first transistor M01, and a signal acquired at low gain from the pixel circuit is input to the gate of the second transistor M02.
  • FIG. 14 is a circuit diagram illustrating comparator 20 according to one embodiment.
  • a switch was provided between the terminal to which an input signal is applied and the capacitor, but these switches were provided between the capacitor and the gate of the transistor forming the differential pair. may be prepared for.
  • the comparator 20 includes an 11th switch SW11 between the gate of the second transistor M02 and the first capacitor C01; A 12th switch SW12 may be provided between the
  • the comparator 20 may include an 11th switch SW11 instead of the 7th switch SW07, and a 12th switch SW12 instead of the 8th switch SW08.
  • FIG. 15 is a circuit diagram illustrating comparator 20 according to one embodiment.
  • a comparison circuit is formed by a first conductivity type transistor forming a differential pair and a second conductivity type transistor forming a current mirror.
  • the first conductivity type was p-type and the second conductivity type was n-type.
  • the first conductivity type is n-type
  • the second conductivity type is p-type. Even if the conductivity type of each transistor is changed in this way, any configuration that outputs an appropriate current will suffice.
  • the connection relationship between the positive side power supply voltage and the negative side power supply voltage is also reversed, as shown in the figure. That is, the input transistors forming the differential pair are connected to the negative power supply voltage, and the output transistors forming the current mirror are connected to the positive power supply voltage. Furthermore, in the case of pulling up and resetting in the above-described embodiment, it is implemented as a form of pulling down and resetting.
  • the output signal has a signal value raised by the same voltage.
  • the comparator 20 of each embodiment of the present disclosure includes a switch for initializing a capacitor or the like on at least one of the transistors forming the differential pair, for example, on the side that receives the pixel signal. It's fine if you can. As a result, the scale of the circuit can be significantly reduced compared to the case where initialization switches are provided on both sides. Furthermore, compared to the case where a comparator for high gain and a comparator for low gain are provided, the scale of the circuit can be further reduced.
  • pixel values with different gains can be appropriately adjusted. You can make comparisons for conversion. This makes it possible to obtain pixel values for generating highly accurate HDR images while reducing the circuit scale.
  • a pixel value controlled with low gain and a pixel value controlled with high gain are acquired from the pixel circuit shown in the non-limiting examples of FIGS. 2 to 4 using the comparator 20 shown in each embodiment, and the pixel value controlled with high gain is obtained, and the processing of FIG. 1 is performed.
  • each pixel value can be AD converted using a converter provided in the processing unit 14 to obtain a digital signal indicating the pixel value. By inputting this digital signal to an image processing circuit, it becomes possible to configure a solid-state imaging device that generates HDR images.
  • the ramp signal in the downward direction shown in FIG. 6 has been described, but the present invention is not limited to this.
  • a similar comparison can be achieved using an upward ramp signal. Therefore, the comparator 20 described in some embodiments of the present disclosure can be used not only for reading in the CDS (Correlated Double Sampling) method but also in the DDS (Double Delta Sampling) method.
  • a ramp signal to be used as a reference signal is output.
  • the circuits for both can be the same circuit.
  • FIG. 16 is a diagram showing an example of an amplifier circuit using the comparator 20.
  • the amplifier circuit 30 includes a ramp signal output circuit 300, and further includes a first amplifier circuit, a second amplifier circuit, and a third amplifier circuit in two systems in parallel. That is, the amplifier circuit 30 is configured with two output lines.
  • the comparator 20 in the present disclosure as the first amplifier circuit, which is the first stage of the amplifier circuit, it is only necessary to arrange one ramp signal output circuit 300 for two output systems.
  • the ramp signal output circuit 300 outputs a ramp signal to the first stage comparator 20 of the first system and the first stage comparator 20 of the second system at the same timing.
  • the comparator 20 at the first stage of the first system receives the lamp signal and the first system input, performs a comparison, and outputs the result.
  • the comparator 20 at the first stage of the second system receives the lamp signal and the second system input, compares them, and outputs them. In other words, it is possible to connect two amplifier circuits to one lamp signal output circuit.
  • FIG. 17 is a circuit diagram showing a non-limiting example of a simple implementation of the second amplifier circuit 302 in FIG. 16.
  • the second amplifier circuit 302 may include transistors M20 and M21.
  • the transistor M20 is, for example, a p-type MOSFET, and the power supply voltage VDD2 is applied to the source and an appropriate bias voltage is applied to the gate.
  • Transistor M21 is, for example, an N-type MOSFET, with its source connected to the power supply voltage VSS2, its gate connected to the output of comparator 20 (terminal VO), and its drain connected to the drain of transistor M20.
  • the shared drains of transistors M20 and M21 are connected to the output terminal.
  • the signal output from the comparator 20 is amplified and inverted based on the gate voltage applied to the gate of the transistor M20 and output to this output terminal.
  • FIG. 18 is a circuit diagram showing a non-limiting example of a simple implementation of the third amplifier circuit 304 in FIG. 16.
  • the third amplifier circuit 304 may include transistors M30, M31, M32, and M33.
  • the transistor M30 is, for example, a p-type MOSFET, and its source is connected to the power supply voltage VDD3, and its gate is connected to the output of the second amplifier circuit 302.
  • Transistor M31 is, for example, an n-type MOSFET, and its drain is connected to the drain of transistor M30, and its gate is connected to the gate of transistor M30.
  • Transistor M32 is, for example, a p-type MOSFET whose source is connected to the power supply voltage VDD3, an appropriate bias voltage is applied to its gate, and its drain is connected to the drains of transistors M30 and M31.
  • Transistor M33 is, for example, an n-type MOSFET, with its drain connected to the source of transistor M31, its gate connected to the gate of transistor M32, and its source connected to power supply voltage VSS3.
  • the drain of the transistor M31 is simply connected to the output. From this configuration, the third amplifier circuit 304 amplifies and outputs the output of the second amplifier circuit 302 using a circuit that calculates a NAND between the output of the second amplifier circuit 302 and the bias input. do.
  • FIGS. 17 and 18 show the minimum possible configurations, and the configurations of the second amplifier circuit 302 and third amplifier circuit 304 are not limited to these, and further include elements that stabilize the signal, etc. This does not preclude the provision of such equipment as appropriate.
  • FIG. 19 is a diagram showing an example of the connection state of the power supply in FIG. 16. As shown in FIG. 19, in the amplifier circuit 30, the power supply voltages of the comparator 20 as the first amplifier circuit, the second amplifier circuit 302, and the third amplifier circuit 304 can be set to the same VDD and VSS.
  • FIG. 20 is a diagram showing an example of a power supply voltage connection state different from that in FIG. 19.
  • the power supply voltages of the comparator 20 and the second amplifier circuit 302 are made to match, and the power supply voltage of the third amplifier circuit 304 is set to the power supply voltage of the counter 306 connected after the third amplifier circuit 304. It is also possible to match the voltage.
  • FIG. 21 is a diagram arranging the layout shown in the amplifier circuit 30 according to the present embodiment and the layout according to the comparative example.
  • a and B in the symbols indicate circuits that perform processing on the respective paths of two signal lines that are connected and processed by the same signal line.
  • the comparator 20 has one differential pair into which the ramp signal and the pixel signal are input, and the reset transistor is placed only on one side, thereby reducing the difference between the comparator 20 and the pixel signal.
  • the number of dynamic pairs can be reduced. Therefore, a significant reduction in circuit area can be achieved. It is also possible to share the circuit that generates the ramp signal between two lines.
  • a circuit for generating a ramp signal is required in each system, and the circuit area of the comparator 20' increases due to the area of the differential pair. Furthermore, a power source is required to generate a reset voltage for the transistor that inputs the ramp signal.
  • the same circuits of different systems can be generated consecutively, which reduces the area for circuit elements such as power supplies that can be shared in each circuit, but in the figure below, different circuits can be generated in succession. The same circuits in the system also need to be placed separately, and due to these multiple factors, the layout area becomes significantly larger compared to this embodiment.
  • the height in the figure can also be reduced in this embodiment compared to the comparative example, and the length in the figure can also be reduced to about half the size in this embodiment compared to the comparative example.
  • the circuit layout is such that the first system and the second system are connected as shown in Figure 16. It becomes possible to arrange these alternately.
  • the signal output from the third amplifier circuit can reduce the path length difference after being output, and even when outputting two systems in parallel, the difference due to path length, parasitic capacitance, etc. can be reduced. It becomes possible to suppress bias in signal deterioration.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be applied to any type of transportation such as a car, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility vehicle, an airplane, a drone, a ship, a robot, a construction machine, an agricultural machine (tractor), etc. It may also be realized as a device mounted on the body.
  • FIG. 22 is a block diagram showing a schematic configuration example of a vehicle control system 7000, which is an example of a mobile object control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 7000 includes multiple electronic control units connected via communication network 7010.
  • the vehicle control system 7000 includes a drive system control unit 7100, a body system control unit 7200, a battery control unit 7300, an outside vehicle information detection unit 7400, an inside vehicle information detection unit 7500, and an integrated control unit 7600. .
  • the communication network 7010 connecting these plurality of control units is, for example, a communication network based on any standard such as CAN (Controller Area Network), LIN (Local Interconnect Network), LAN (Local Area Network), or FlexRay (registered trademark). It may be an in-vehicle communication network.
  • CAN Controller Area Network
  • LIN Local Interconnect Network
  • LAN Local Area Network
  • FlexRay registered trademark
  • Each control unit includes a microcomputer that performs calculation processing according to various programs, a storage unit that stores programs executed by the microcomputer or parameters used in various calculations, and a drive circuit that drives various devices to be controlled. Equipped with Each control unit is equipped with a network I/F for communicating with other control units via the communication network 7010, and also communicates with devices or sensors inside and outside the vehicle through wired or wireless communication. A communication I/F is provided for communication. In FIG.
  • the functional configuration of the integrated control unit 7600 includes a microcomputer 7610, a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning section 7640, a beacon receiving section 7650, an in-vehicle device I/F 7660, an audio image output section 7670, An in-vehicle network I/F 7680 and a storage unit 7690 are illustrated.
  • the other control units similarly include a microcomputer, a communication I/F, a storage section, and the like.
  • the drive system control unit 7100 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 7100 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the drive system control unit 7100 may have a function as a control device such as ABS (Antilock Brake System) or ESC (Electronic Stability Control).
  • a vehicle state detection section 7110 is connected to the drive system control unit 7100.
  • the vehicle state detection unit 7110 includes, for example, a gyro sensor that detects the angular velocity of the axial rotation movement of the vehicle body, an acceleration sensor that detects the acceleration of the vehicle, or an operation amount of an accelerator pedal, an operation amount of a brake pedal, or a steering wheel. At least one sensor for detecting angle, engine rotational speed, wheel rotational speed, etc. is included.
  • the drive system control unit 7100 performs arithmetic processing using signals input from the vehicle state detection section 7110, and controls the internal combustion engine, the drive motor, the electric power steering device, the brake device, and the like.
  • the body system control unit 7200 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 7200 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 7200.
  • the body system control unit 7200 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the battery control unit 7300 controls the secondary battery 7310, which is a power supply source for the drive motor, according to various programs. For example, information such as battery temperature, battery output voltage, or remaining battery capacity is input to the battery control unit 7300 from a battery device including a secondary battery 7310. The battery control unit 7300 performs arithmetic processing using these signals, and controls the temperature adjustment of the secondary battery 7310 or the cooling device provided in the battery device.
  • the external information detection unit 7400 detects information external to the vehicle in which the vehicle control system 7000 is mounted. For example, at least one of an imaging section 7410 and an external information detection section 7420 is connected to the vehicle exterior information detection unit 7400.
  • the imaging unit 7410 includes at least one of a ToF (Time Of Flight) camera, a stereo camera, a monocular camera, an infrared camera, and other cameras.
  • the vehicle external information detection unit 7420 includes, for example, an environmental sensor for detecting the current weather or weather, or a sensor for detecting other vehicles, obstacles, pedestrians, etc. around the vehicle equipped with the vehicle control system 7000. At least one of the surrounding information detection sensors is included.
  • the environmental sensor may be, for example, at least one of a raindrop sensor that detects rainy weather, a fog sensor that detects fog, a sunlight sensor that detects the degree of sunlight, and a snow sensor that detects snowfall.
  • the surrounding information detection sensor may be at least one of an ultrasonic sensor, a radar device, and a LIDAR (Light Detection and Ranging, Laser Imaging Detection and Ranging) device.
  • the imaging section 7410 and the vehicle external information detection section 7420 may be provided as independent sensors or devices, or may be provided as a device in which a plurality of sensors or devices are integrated.
  • FIG. 23 shows an example of the installation positions of the imaging section 7410 and the vehicle external information detection section 7420.
  • the imaging units 7910, 7912, 7914, 7916, and 7918 are provided, for example, at at least one of the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle 7900.
  • An imaging unit 7910 provided in the front nose and an imaging unit 7918 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 7900.
  • Imaging units 7912 and 7914 provided in the side mirrors mainly capture images of the sides of the vehicle 7900.
  • An imaging unit 7916 provided in the rear bumper or back door mainly acquires images of the rear of the vehicle 7900.
  • the imaging unit 7918 provided above the windshield inside the vehicle is mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 23 shows an example of the imaging range of each of the imaging units 7910, 7912, 7914, and 7916.
  • Imaging range a indicates the imaging range of imaging unit 7910 provided on the front nose
  • imaging ranges b and c indicate imaging ranges of imaging units 7912 and 7914 provided on the side mirrors, respectively
  • imaging range d is The imaging range of an imaging unit 7916 provided in the rear bumper or back door is shown. For example, by superimposing image data captured by imaging units 7910, 7912, 7914, and 7916, an overhead image of vehicle 7900 viewed from above can be obtained.
  • the external information detection units 7920, 7922, 7924, 7926, 7928, and 7930 provided at the front, rear, sides, corners, and the upper part of the windshield inside the vehicle 7900 may be, for example, ultrasonic sensors or radar devices.
  • External information detection units 7920, 7926, and 7930 provided on the front nose, rear bumper, back door, and upper part of the windshield inside the vehicle 7900 may be, for example, LIDAR devices.
  • These external information detection units 7920 to 7930 are mainly used to detect preceding vehicles, pedestrians, obstacles, and the like.
  • the vehicle exterior information detection unit 7400 causes the imaging unit 7410 to capture an image of the exterior of the vehicle, and receives the captured image data. Further, the vehicle exterior information detection unit 7400 receives detection information from the vehicle exterior information detection section 7420 to which it is connected.
  • the external information detection unit 7420 is an ultrasonic sensor, a radar device, or a LIDAR device
  • the external information detection unit 7400 transmits ultrasonic waves, electromagnetic waves, etc., and receives information on the received reflected waves.
  • the external information detection unit 7400 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received information.
  • the external information detection unit 7400 may perform environment recognition processing to recognize rain, fog, road surface conditions, etc. based on the received information.
  • the vehicle exterior information detection unit 7400 may calculate the distance to the object outside the vehicle based on the received information.
  • the outside-vehicle information detection unit 7400 may perform image recognition processing or distance detection processing for recognizing people, cars, obstacles, signs, characters on the road, etc., based on the received image data.
  • the outside-vehicle information detection unit 7400 performs processing such as distortion correction or alignment on the received image data, and also synthesizes image data captured by different imaging units 7410 to generate an overhead image or a panoramic image. Good too.
  • the outside-vehicle information detection unit 7400 may perform viewpoint conversion processing using image data captured by different imaging units 7410.
  • the in-vehicle information detection unit 7500 detects in-vehicle information.
  • a driver condition detection section 7510 that detects the condition of the driver is connected to the in-vehicle information detection unit 7500.
  • the driver state detection unit 7510 may include a camera that images the driver, a biosensor that detects biometric information of the driver, a microphone that collects audio inside the vehicle, or the like.
  • the biosensor is provided, for example, on a seat surface or a steering wheel, and detects biometric information of a passenger sitting on a seat or a driver holding a steering wheel.
  • the in-vehicle information detection unit 7500 may calculate the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 7510, or determine whether the driver is dozing off. You may.
  • the in-vehicle information detection unit 7500 may perform processing such as noise canceling processing on the collected audio signal.
  • the integrated control unit 7600 controls overall operations within the vehicle control system 7000 according to various programs.
  • An input section 7800 is connected to the integrated control unit 7600.
  • the input unit 7800 is realized by, for example, a device such as a touch panel, a button, a microphone, a switch, or a lever that can be inputted by the passenger.
  • the integrated control unit 7600 may be input with data obtained by voice recognition of voice input through a microphone.
  • the input unit 7800 may be, for example, a remote control device that uses infrared rays or other radio waves, or an externally connected device such as a mobile phone or a PDA (Personal Digital Assistant) that is compatible with the operation of the vehicle control system 7000. It's okay.
  • the input unit 7800 may be, for example, a camera, in which case the passenger can input information using gestures. Alternatively, data obtained by detecting the movement of a wearable device worn by a passenger may be input. Further, the input section 7800 may include, for example, an input control circuit that generates an input signal based on information input by a passenger or the like using the input section 7800 described above and outputs it to the integrated control unit 7600. By operating this input unit 7800, a passenger or the like inputs various data to the vehicle control system 7000 and instructs processing operations.
  • the storage unit 7690 may include a ROM (Read Only Memory) that stores various programs executed by the microcomputer, and a RAM (Random Access Memory) that stores various parameters, calculation results, sensor values, etc. Further, the storage unit 7690 may be realized by a magnetic storage device such as a HDD (Hard Disc Drive), a semiconductor storage device, an optical storage device, a magneto-optical storage device, or the like.
  • ROM Read Only Memory
  • RAM Random Access Memory
  • the general-purpose communication I/F 7620 is a general-purpose communication I/F that mediates communication with various devices existing in the external environment 7750.
  • the general-purpose communication I/F7620 supports cellular communication protocols such as GSM (registered trademark) (Global System of Mobile communications), WiMAX (registered trademark), LTE (registered trademark) (Long Term Evolution), or LTE-A (LTE-Advanced). , or other wireless communication protocols such as wireless LAN (also referred to as Wi-Fi (registered trademark)) or Bluetooth (registered trademark).
  • the general-purpose communication I/F 7620 connects to a device (for example, an application server or a control server) existing on an external network (for example, the Internet, a cloud network, or an operator-specific network) via a base station or an access point, for example. You may.
  • the general-purpose communication I/F 7620 uses, for example, P2P (Peer To Peer) technology to communicate with a terminal located near the vehicle (for example, a driver, a pedestrian, a store terminal, or an MTC (Machine Type Communication) terminal). You can also connect it with a device (for example, an application server or a control server) existing on an external network (for example, the Internet, a cloud network, or an operator-specific network) via a base station or an access point, for example. You may.
  • P2P Peer To Peer
  • a terminal located near the vehicle for example, a driver, a pedestrian, a store terminal, or an MTC (Machine Type Communication) terminal. You can also connect it with
  • the dedicated communication I/F 7630 is a communication I/F that supports communication protocols developed for use in vehicles.
  • the dedicated communication I/F 7630 uses standard protocols such as WAVE (Wireless Access in Vehicle Environment), which is a combination of lower layer IEEE802.11p and upper layer IEEE1609, DSRC (Dedicated Short Range Communications), or cellular communication protocol. May be implemented.
  • the dedicated communication I/F 7630 typically supports vehicle-to-vehicle communication, vehicle-to-infrastructure communication, vehicle-to-home communication, and vehicle-to-pedestrian communication. ) communications, a concept that includes one or more of the following:
  • the positioning unit 7640 performs positioning by receiving, for example, a GNSS signal from a GNSS (Global Navigation Satellite System) satellite (for example, a GPS signal from a GPS (Global Positioning System) satellite), and determines the latitude, longitude, and altitude of the vehicle. Generate location information including. Note that the positioning unit 7640 may specify the current location by exchanging signals with a wireless access point, or may acquire location information from a terminal such as a mobile phone, PHS, or smartphone that has a positioning function.
  • GNSS Global Navigation Satellite System
  • GPS Global Positioning System
  • the beacon receiving unit 7650 receives, for example, radio waves or electromagnetic waves transmitted from a wireless station installed on the road, and obtains information such as the current location, traffic jams, road closures, or required travel time. Note that the function of the beacon receiving unit 7650 may be included in the dedicated communication I/F 7630 described above.
  • the in-vehicle device I/F 7660 is a communication interface that mediates connections between the microcomputer 7610 and various in-vehicle devices 7760 present in the vehicle.
  • the in-vehicle device I/F 7660 may establish a wireless connection using a wireless communication protocol such as wireless LAN, Bluetooth (registered trademark), NFC (Near Field Communication), or WUSB (Wireless USB).
  • the in-vehicle device I/F 7660 connects to USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface), or MHL (Mobile High).
  • USB Universal Serial Bus
  • HDMI registered trademark
  • MHL Mobile High
  • the in-vehicle device 7760 may include, for example, at least one of a mobile device or wearable device owned by a passenger, or an information device carried into or attached to the vehicle.
  • the in-vehicle device 7760 may include a navigation device that searches for a route to an arbitrary destination. or exchange data signals.
  • the in-vehicle network I/F 7680 is an interface that mediates communication between the microcomputer 7610 and the communication network 7010.
  • the in-vehicle network I/F 7680 transmits and receives signals and the like in accordance with a predetermined protocol supported by the communication network 7010.
  • the microcomputer 7610 of the integrated control unit 7600 communicates via at least one of a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning section 7640, a beacon reception section 7650, an in-vehicle device I/F 7660, and an in-vehicle network I/F 7680.
  • the vehicle control system 7000 is controlled according to various programs based on the information obtained. For example, the microcomputer 7610 calculates a control target value for a driving force generating device, a steering mechanism, or a braking device based on acquired information inside and outside the vehicle, and outputs a control command to the drive system control unit 7100. Good too.
  • the microcomputer 7610 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. Coordination control may be performed for the purpose of
  • the microcomputer 7610 controls the driving force generating device, steering mechanism, braking device, etc. based on the acquired information about the surroundings of the vehicle, so that the microcomputer 7610 can drive the vehicle autonomously without depending on the driver's operation. Cooperative control for the purpose of driving etc. may also be performed.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 7610 acquires information through at least one of a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning section 7640, a beacon reception section 7650, an in-vehicle device I/F 7660, and an in-vehicle network I/F 7680. Based on this, three-dimensional distance information between the vehicle and surrounding objects such as structures and people may be generated, and local map information including surrounding information of the current position of the vehicle may be generated. Furthermore, the microcomputer 7610 may predict dangers such as a vehicle collision, a pedestrian approaching, or entering a closed road, based on the acquired information, and generate a warning signal.
  • the warning signal may be, for example, a signal for generating a warning sound or lighting a warning lamp.
  • the audio and image output unit 7670 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 7710, a display section 7720, and an instrument panel 7730 are illustrated as output devices.
  • Display unit 7720 may include, for example, at least one of an on-board display and a head-up display.
  • the display section 7720 may have an AR (Augmented Reality) display function.
  • the output device may be other devices other than these devices, such as headphones, a wearable device such as a glasses-type display worn by the passenger, a projector, or a lamp.
  • the output device When the output device is a display device, the display device displays results obtained from various processes performed by the microcomputer 7610 or information received from other control units in various formats such as text, images, tables, graphs, etc. Show it visually. Further, when the output device is an audio output device, the audio output device converts an audio signal consisting of reproduced audio data or acoustic data into an analog signal and audibly outputs the analog signal.
  • control units connected via the communication network 7010 may be integrated as one control unit.
  • each control unit may be composed of a plurality of control units.
  • vehicle control system 7000 may include another control unit not shown.
  • some or all of the functions performed by one of the control units may be provided to another control unit.
  • predetermined arithmetic processing may be performed by any one of the control units.
  • sensors or devices connected to any control unit may be connected to other control units, and multiple control units may send and receive detection information to and from each other via communication network 7010. .
  • a computer program for realizing each function of the processing circuit according to the present embodiment described using FIGS. 1 to 21 can be implemented in any control unit or the like. It is also possible to provide a computer-readable recording medium in which such a computer program is stored.
  • the recording medium is, for example, a magnetic disk, an optical disk, a magneto-optical disk, a flash memory, or the like.
  • the above computer program may be distributed, for example, via a network, without using a recording medium.
  • the solid-state imaging device 1 according to the embodiment described using FIGS. It can be applied to at least a part of the detection unit 7510.
  • the first transistor, the second transistor, and the third transistor are first conductivity type MOSFETs, the fourth transistor and the fifth transistor are MOSFETs of a second conductivity type different from the first conductivity type;
  • the first conductivity type is p-type, and the second conductivity type is n-type. Comparator described in (5).
  • a source of the first transistor, a source of the second transistor, and a source of the third transistor are connected to a positive power supply voltage; a source of the fourth transistor and a source of the fifth transistor are connected to a negative power supply voltage; Comparator described in (6).
  • the first conductivity type is n-type, and the second conductivity type is p-type. Comparator described in (5).
  • a source of the first transistor, a source of the second transistor, and a source of the third transistor are connected to a negative power supply voltage; a source of the fourth transistor and a source of the fifth transistor are connected to a positive power supply voltage; Comparator described in (8).
  • the reference signal is switched between a first ramp signal for obtaining a pixel value controlled by a first gain and a second ramp signal for obtaining a pixel value controlled by a second gain higher than the first gain.
  • the second transistor forms a differential pair with the first transistor, and outputs a current based on the first ramp signal and the voltage applied to the input signal terminal
  • the third transistor forms a differential pair with the first transistor, and outputs a current based on the second ramp signal and the voltage applied to the input signal terminal.
  • the comparator according to any one of (1) to (10).
  • a first transistor whose gate receives a reference signal; a second transistor, the source of which is connected to the source of the first transistor; a first switch connected between the gate and drain of the second transistor; a first capacitor having a first end connected to the gate of the second transistor and a second end connected to the input signal terminal; a second capacitor, the first end of which is connected to the gate of the second transistor, the second end of which is connected to the input signal terminal, and which is provided in parallel with the first capacitor; a fourth transistor whose drain is connected to the drain of the first transistor and whose gate is connected to the drain; a fifth transistor whose drain is connected to the drain of the second transistor and whose gate is connected to the gate of the fourth transistor; Equipped with The potential of the drain of the fourth transistor or the drain of the fifth transistor is selectively connected to an output terminal; Comparator.
  • the reference signal is switched between a first ramp signal for obtaining a pixel value controlled by a first gain and a second ramp signal for obtaining a pixel value controlled by a second gain higher than the first gain. is a signal,
  • the second transistor forms a differential pair with the first transistor, and generates a current based on the first ramp signal and a voltage applied to the input signal terminal, or the second ramp signal; selectively outputting a current based on the voltage applied to the input signal terminal;
  • the comparator according to any one of (12) to (14).
  • a lamp signal output circuit that generates a reference signal;
  • a first amplifier circuit of a first path which includes the comparator described in (1) to (15) and is connected to the ramp signal output circuit;
  • a first amplification circuit of a second path comprising the comparator described in (1) to (15), connected to the ramp signal output circuit and disposed adjacent to the first amplification circuit of the first path;
  • a second amplification circuit of the first path connected to the first amplification circuit of the first path and disposed adjacent to the first amplification circuit of the second path;
  • a second amplification circuit of a second path connected to the first amplification circuit of the second path and arranged adjacent to the second amplification circuit of the first path;
  • a third amplifier circuit in the first path connected to the second amplifier circuit in the first path and located adjacent to the second amplifier circuit in the second path;
  • a third amplification circuit of the second path connected to the second amplification circuit of the second path and arranged adjacent to the third amplification circuit of
  • a light receiving element a pixel circuit that outputs a signal output from the light receiving element at a timing based on a control signal from a control circuit; the comparator according to (11), wherein the signal output from the pixel circuit is input to the input signal terminal; converting the analog signal output from the pixel circuit into a digital signal using a differential amplification signal based on the first ramp signal and a differential amplification signal based on the second ramp signal output from the comparator; a converter for converting;
  • a solid-state imaging device comprising:
  • a light receiving element a pixel circuit that outputs a signal output from the light receiving element at a timing based on a control signal from a control circuit; the comparator according to (15), wherein the signal output from the pixel circuit is input to the input signal terminal; converting the analog signal output from the pixel circuit into a digital signal using a differential amplification signal based on the first ramp signal and a differential amplification signal based on the second ramp signal output from the comparator; a converter for converting;
  • a solid-state imaging device comprising:

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Abstract

［課題］比較器の特性を向上させる。 ［解決手段］比較器は、第1～5トランジスタと第1、2スイッチと第1、2キャパシタとを備える。第1トランジスタはゲートに参照信号が入力される。第2トランジスタは第1トランジスタとソースを共有する。第3トランジスタは第1トランジスタとソースを共有し、第2トランジスタとドレインを共有する。第1スイッチは第2トランジスタのゲートとドレインとの間に接続される。第2スイッチは第3トランジスタのゲートとドレインとの間に接続される。第1キャパシタは第1端が第2トランジスタのゲートと接続され第2端が入力信号端子と接続される。第2キャパシタは第1端が第3トランジスタのゲートと接続され第2端が入力信号端子と接続される。第4トランジスタは第1トランジスタとドレインを共有し、ゲートがドレインと接続される。第5トランジスタは第2トランジスタのドレイン及び第3トランジスタとドレインを共有し、第4トランジスタとゲートを共有する。第4トランジスタのドレイン又は第5トランジスタのドレインの電位が選択的に出力端子と接続される。

Description

比較器、増幅器及び固体撮像装置
　本開示は、比較器、増幅器及び固体撮像装置に関する。
　HDR (High Dynamic Range) の技術は、撮像装置においてダイナミックレンジを広く表現するための技術である。この HDR 技術においては、画像処理時におけるアーティファクトを抑制することが望ましい。アーティファクトの影響を小さくするために、 2 つの異なるゲインにおいて、 2 回読み出した上で画像データを合成するシングルフレーム HDR (SFHDR) 方式がある。この SFHDR では、低ゲインのリセット、高ゲインのリセット、高ゲインのデータ入力、低ゲインのデータ入力の順番で AD (Analog to Digital) 変換が実行される。
　 2 入力の比較器は、フレームレートの低下を回避するために差動対、リセットする容量、入力を選択するスイッチ、出力を選択するスイッチ等の構成をそれぞれ 2 系統備えることで、低ゲインのリセットレベル信号を保持しつつも高ゲインの AD 変換を行うことで、 1 つの回路で 2 回の AD 変換を実現することがある。この比較器の構成は、 1 入力の場合と比較すると、大幅な回路面積の増大が必要となる問題がある。例えば、差動増幅対を 2 系統配置したり、差動対の双方においてリセットトランジスタを必要としたりするため、トランジスタ、スイッチ等の面積が非常に大きくなり、固体撮像素子として用いる面積条件を満たさないことが多くなる。また、増幅器の出力経路にスイッチが挿入されることで、ゲインに起因する縦筋の発生等、特性悪化の懸念があり、これを回避するためにはスイッチ自体のサイズが大きくなるといった問題がある。
特開2020-102806号公報
　そこで、本開示では、特性を向上させた比較器及び当該比較器を用いる固体撮像装置を提供する。
　一実施形態によれば、比較器は、第 1 トランジスタと、第 2 トランジスタと、第 3 トランジスタと、第 1 スイッチと、第 2 スイッチと、第 1 キャパシタと、第 2 キャパシタと、第 4 トランジスタと、第 5 トランジスタと、を備える。前記第 1 トランジスタは、ゲートに参照信号が入力される。前記第 2 トランジスタは、ソースが前記第 1 トランジスタのソースと接続される。前記第 3 トランジスタは、ソースが前記第 1 トランジスタのソースと接続され、ドレインが前記第 2 トランジスタのドレインと接続される。前記第 1 スイッチは、前記第 2 トランジスタのゲートとドレインとの間に接続される。前記第 2 スイッチは、前記第 3 トランジスタのゲートとドレインとの間に接続される。前記第 1 キャパシタは、第 1 端が前記第 2 トランジスタのゲートと接続され、第 2 端が入力信号端子と接続される。前記第 2 キャパシタは、第 1 端が前記第 3 トランジスタのゲートと接続され、第 2 端が前記入力信号端子と接続される。前記第 4 トランジスタは、ドレインが前記第 1 トランジスタのドレインと接続され、ゲートがドレインと接続される。前記第 5 トランジスタは、ドレインが前記第 2 トランジスタのドレイン及び前記第 3 トランジスタのドレインと接続され、ゲートが前記第 4 トランジスタのゲートと接続される。この比較器は、前記第 4 トランジスタのドレイン、又は、前記第 5 トランジスタのドレインの電位が選択的に出力端子と接続される。
　比較器は、前記第 1 キャパシタの第 2 端と電源電圧との間に接続される、第 3 スイッチと、前記第 2 キャパシタの第 2 端と前記電源電圧との間に接続される、第 4 スイッチと、をさらに備えてもよい。
　比較器は、前記第 5 トランジスタのドレインと前記出力端子との間に接続される、第 5 スイッチと、前記第 5 トランジスタのゲートと前記出力端子との間に接続される、第 6 スイッチと、をさらに備えてもよく、前記第 5 スイッチ及び前記第 6 スイッチは、排他的にオンしてもよい。
　比較器は、前記第 1 キャパシタの第 2 端と、前記入力端子との間に接続される、第 7 スイッチと、前記第 2 キャパシタの第 2 端と、前記入力端子との間に接続される、第 8 スイッチと、をさらに備えてもよい。
　前記第 1 トランジスタ、前記第 2 トランジスタ及び前記第 3 トランジスタは、第 1 導電型の MOSFET であってもよく、前記第 4 トランジスタ及び前記第 5 トランジスタは、前記第 1 導電型とは異なる第 2 導電型の MOSFET であってもよい。
　前記第 1 導電型は、 p 型であってもよく、前記第 2 導電型は、 n 型であってもよい。
　前記第 1 トランジスタのソース、前記第 2 トランジスタのソース及び前記第 3 トランジスタのソースは、正側の電源電圧に接続されてもよく、前記第 4 トランジスタのソース及び前記第 5 トランジスタのソースは、負側の電源電圧に接続されてもよい。
　前記第 1 導電型は、 n 型であってもよく、前記第 2 導電型は、 p 型であってもよい。
　前記第 1 トランジスタのソース、前記第 2 トランジスタのソース及び前記第 3 トランジスタのソースは、負側の電源電圧に接続されてもよく、前記第 4 トランジスタのソース及び前記第 5 トランジスタのソースは、正側の電源電圧に接続されてもよい。
　比較器は、前記第 2 トランジスタのドレインと、前記第 5 トランジスタのドレインとの間に接続される、第 9 スイッチと、前記第 3 トランジスタのドレインと、前記第 5 トランジスタのドレインとの間に接続される、第 10 スイッチと、をさらに備えてもよい。
　前記参照信号は、第 1 ゲインで制御された画素値を取得する第 1 ランプ信号と、前記第 1 ゲインよりも高い第 2 ゲインで制御された画素値を取得する第 2 ランプ信号とが切り替えられる信号であってもよく、前記第 2 トランジスタは、前記第 1 トランジスタと差動対を形成し、前記第 1 ランプ信号と、前記入力信号端子に印加された電圧と、に基づいた電流を出力してもよく、前記第 3 トランジスタは、前記第 1 トランジスタと差動対を形成し、前記第 2 ランプ信号と、前記入力信号端子に印加された電圧と、に基づいた電流を出力してもよい。
　一実施形態によれば、比較器は、第 1 トランジスタと、第 2 トランジスタと、第 1 スイッチと、第 1 キャパシタと、第 2 キャパシタと、第 4 トランジスタと、第 5 トランジスタと、を備える。前記第 1 トランジスタは、ゲートに参照信号が入力される。前記第 2 トランジスタは、ソースが前記第 1 トランジスタのソースと接続される。前記第 1 スイッチは、前記第 2 トランジスタのゲートとドレインとの間に接続される。前記第 1 キャパシタは、第 1 端が前記第 2 トランジスタのゲートと接続され、第 2 端が入力信号端子と接続される。前記第 2 キャパシタは、第 1 端が前記第 2 トランジスタのゲートと接続され、第 2 端が前記入力信号端子と接続され、前記第 1 キャパシタと並列に備えられる。前記第 4 トランジスタは、ドレインが前記第 1 トランジスタのドレインと接続され、ゲートがドレインと接続される。前記第 5 トランジスタは、ドレインが前記第 2 トランジスタのドレインと接続され、ゲートが前記第 4 トランジスタのゲートと接続される。この比較器は、前記第 4 トランジスタのドレイン、又は、前記第 5 トランジスタのドレインの電位が選択的に出力端子と接続される。
　比較器は、前記第 1 キャパシタと前記入力信号端子との間に接続される、第 7 スイッチと、前記第 2 キャパシタと前記入力信号端子との間に接続される、第 8 スイッチと、をさらに備えてもよい
　比較器は、前記第 1 キャパシタと前記第 2 トランジスタのゲートとの間に備えられる、第 11 スイッチと、前記第 2 キャパシタと前記第 2 トランジスタのゲートとの間に備えられる、第 12 スイッチと、をさらに備えてもよい。
　前記参照信号は、第 1 ゲインで制御された画素値を取得する第 1 ランプ信号と、前記第 1 ゲインよりも高い第 2 ゲインで制御された画素値を取得する第 2 ランプ信号とが切り替えられる信号であってもよく、前記第 2 トランジスタは、前記第 1 トランジスタと差動対を形成し、前記第 1 ランプ信号と、前記入力信号端子に印加された電圧と、に基づいた電流、又は、前記第 2 ランプ信号と,前記入力信号端子に印加された電圧と、に基づいた電流を選択的に出力してもよい。
　一実施形態によれば、増幅回路は、参照信号を生成する、ランプ信号出力回路と、 2 系統の処理をする、第 1 経路及び第 2 経路において、上記のいずれかに記載の比較器を備え、前記ランプ信号出力回路に接続される、第 1 経路の第 1 増幅回路と、上記のいずれかに記載の比較器を備え、前記ランプ信号出力回路に接続され、前記第 1 経路の第 1 増幅回路に隣接して配置される、第 2 経路の第 1 増幅回路と、前記第 1 経路の第 1 増幅回路に接続され、前記第 2 経路の第 1 増幅回路に隣接して配置される、第 1 経路の第 2 増幅回路と、前記第 2 経路の第 1 増幅回路に接続され、前記第 1 経路の第 2 増幅回路に隣接して配置される、第 2 経路の第 2 増幅回路と、前記第 1 経路の第 2 増幅回路に接続され、前記第 2 経路の第 2 増幅回路に隣接して配置される、第 1 経路の第 3 増幅回路と、前記第 2 経路の第 2 増幅回路に接続され、前記第 1 経路の第 3 増幅回路に隣接して配置される、第 2 経路の第 3 増幅回路と、を備える。
　一実施形態によれば、固体撮像装置は、受光素子と、画素回路と、比較器と、変換器とを備える。前記画素回路は、前記受光素子から出力される信号を、制御回路からの制御信号に基づいたタイミングで出力する。前記比較器は、前記画素回路から出力される信号が入力信号端子に入力される、前述に記載のうち適切な構成を有する比較器である。前記変換器は、前記比較器から出力される、前記第 1 ランプ信号に基づく差動増幅信号と、前記第 2 ランプ信号に基づく差動増幅信号と、を用いて前記画素回路から出力されるアナログ信号をデジタル信号に変換する。
　固体撮像装置は、前記変換器から出力される信号に基づいて、 HDR (High Dynamic Range) 画像を生成する、画像処理回路、をさらに備えてもよい。
　固体撮像装置は、受光素子と、画素回路と、比較器と、変換器とを備える。前記画素回路は、前記受光素子から出力される信号を、制御回路からの制御信号に基づいたタイミングで出力する。前記比較器は、前記画素回路から出力される信号が入力信号端子に入力される、前述に記載のうち適切な構成を有する比較器である。前記変換器は、前記比較器から出力される、前記第 1 ランプ信号に基づく差動増幅信号と、前記第 2 ランプ信号に基づく差動増幅信号と、を用いて前記画素回路から出力されるアナログ信号をデジタル信号に変換する。
　固体撮像装置は、前記変換器から出力される信号に基づいて、 HDR (High Dynamic Range) 画像を生成する、画像処理回路、をさらに備えてもよい。
一実施形態に係る固体撮像装置の一例を示す図。 一実施形態に係る画素回路の一例を示す図。 一実施形態に係る画素回路の一例を示す図。 一実施形態に係る画素回路の一例を示す図。 一実施形態に係る比較器の一例を示す図。 一実施形態に係る比較器のタイミングチャートの一例を示す図。 一実施形態に係る比較器の一例を示す図。 一実施形態に係る比較器の一例を示す図。 一実施形態に係る比較器の一例を示す図。 一実施形態に係る比較器の一例を示す図。 一実施形態に係る比較器の一例を示す図。 一実施形態に係る比較器の一例を示す図。 一実施形態に係る比較器の一例を示す図。 一実施形態に係る比較器の一例を示す図。 一実施形態に係る比較器の一例を示す図。 一実施形態に係る増幅回路の一例を示す図。 一実施形態に係る増幅回路の一例を示す図。 一実施形態に係る増幅回路の一例を示す図。 一実施形態に係る増幅回路の一例を示す図。 一実施形態に係る増幅回路の一例を示す図。 一実施形態に係る増幅回路の一例を示す図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。
　以下、図面を参照して本開示における実施形態の説明をする。図面は、説明のために用いるものであり、実際の装置における各部の構成の形状、サイズ、又は、他の構成とのサイズの比等が図に示されている通りである必要はない。また、図面は、簡略化して書かれているため、図に書かれている以外にも実装上必要な構成は、適切に備えるものとする。
　図1は、本開示における比較器を用いる固体撮像装置の限定されない一例を示す図である。固体撮像装置 1 は、画素アレイ 10 と、制御部 11 と、垂直駆動部 12 と、水平駆動部 13 と、処理部 14 と、画像処理部 15 と、を備える。また、図示していないが、固体撮像装置 1 は、例えば、電源回路、記憶回路、その他受光 (及び表示) に必要となるモジュール、又は、ユーザの入出力に関連するインタフェース等のうち少なくとも 1 つ備えてもよい。
　画素アレイ 10 は、受光画素が第 1 方向及び第 1 方向に交わる第 2 方向において 2 次元のアレイ状に配置される領域である。受光画素 (以下、単に画素とも記載する) は、受光素子と、画素回路と、を備える。受光素子は、光を受光して受光した光の強度に対応するアナログ信号を取得する。画素回路は、受光素子が出力する信号を適切なタイミングで出力する。
　制御部 11 は、固体撮像装置 1 の受光部における処理の制御を実行する。制御部 11 は、例えば、垂直駆動部 12 、水平駆動部 13 、及び処理部 14 を適切なタイミングで制御して画像に関する情報の取得を制御する。
　垂直駆動部 12 は、画素アレイ 10 においてラインを選択して駆動させる。ラインは、第 2 方向に沿った画素の集合である。垂直駆動部 12 は、第 1 方向において 1 又は複数のラインを選択して、当該ラインに属する画素を駆動することで当該画素からの出力が可能な状態に制御する。
　垂直駆動部 12 は、画素アレイ 10 に属する画素について、ラインごとに備えられる水平信号線 120 に適切な電圧を印加することで、ラインに属する画素を出力可能な状態に駆動する。
　水平駆動部 13 は、画素アレイ 10 においてカラムを選択してカラムに属する画素から出力をする画素を選択して駆動する。
　垂直駆動部 12 は、画素アレイ 10 に属する画素について、カラムごとに備えられる垂直信号線 130 に適切な電圧を印加することで、カラムに属する画素から信号を出力させる駆動をする。すなわち、垂直駆動部 12 により選択されているラインにおいて水平駆動部 13 から駆動信号を受信した画素が、受光した強度に基づいた信号を出力する。
　処理部 14 は、垂直信号線 132 を介して取得した画素からの信号を適切な処理をすることで出力する。
　画像処理部 15 は、処理部 14 から出力されたデジタル信号を適切に処理することで画像を構成し、又は、画像処理し、画像信号として出力する。
　本開示において説明する比較器は、限定されない例として、処理部 14 においてカラムごとに備えられてもよい。例えば、処理部 14 は、クロック信号を用いて比較器からの出力を計数することで、画素回路から出力されるアナログ信号をデジタル信号に変換して画像処理部 15 へと出力する。
　比較器は、限定されない別の例として、画素ごとに備えられてもよく、この場合、アナログ信号は、画素ごとにデジタル信号に変換してもよいし、画素から出力される比較結果に基づいて処理部 14 がデジタル信号に変換してもよい。
　上記において、各構成要素は、適切な専用回路又は汎用回路により形成されいてもよい。少なくとも一部の回路は、汎用のプロセッサを用いて形成されていてもよい。例えば、画像処理部 15 は、プロセッサを備えてもよく、画像処理部 15 における処理は、ソフトウェアによる情報処理がプロセッサを用いて具体的に実現される形態であってもよい。この場合、固体撮像装置 1 の内部又は外部に備えられる記憶回路に、当該画像処理に係る情報処理を実行するためのプログラム、及び、プログラムに準ずるものが格納されていてもよい。
　図2は、一実施形態に係る画素回路の限定されない一例を示す図である。画素回路 100 は、単純な例として、受光素子 P と、転送トランジスタ 102 とを備える構成であってもよい。
　この画素回路 100 は、受光素子 P において受光した光の強度に対応するアナログ信号を転送トランジスタ 102 を駆動させることで出力する。転送トランジスタ 102 は、ゲートに印加された電圧により、駆動し、水平駆動部 13 により出力が選択された垂直信号線 132 を介して受光素子 P により光の強度に応じたアナログ信号を出力する。
　図3は、一実施形態に係る画素回路の限定されない一例を示す図である。図2と比較すると、感度の異なる受光素子 P1 、 P2 の 2 つを有し、これらの受光素子からの出力を選択的に出力する。例えば、受光素子 P1 は、受光素子 P2 とは感度が異なる画素であり、異なる範囲の強度の光を受光可能である。受光素子 P1 と受光素子 P2 は、例えば、一方が通常の強度の範囲の光を受光し、他方が、人間の目が感度変化を感知し易い低感度の強度の範囲において、より精度 (解像度) の高い強度情報を取得可能な受光素子の組み合わせである。
　転送トランジスタ 102 は、適切なタイミングにおいてゲートに印加される電圧 TGL に基づいて、受光素子 P1 が受光した信号をフローティングディフュージョンに転送する。この転送された信号は、増幅トランジスタ 112 において増幅され、ラインが選択されたタイミングにおいて、選択トランジスタ 114 を介して垂直信号線 132 を介して出力される。
　一方で、受光素子 P2 において受光した光の強度に基づく信号は、転送トランジスタ １04 、 108 のゲートにそれぞれ印加される電圧 FDG 、 FCG に基づいて、適切なタイミングでフローティングディフュージョンに転送される。この転送された信号は、増幅トランジスタ 112 において増幅され、ラインが選択されたタイミングにおいて、選択トランジスタ 114 を介して垂直信号線 132 を介して出力される。
　受光素子 P1 、 P2 からの信号が適切なタイミングで出力されることで、感度の異なる画素からの信号を取得することが可能である。これらの信号を、例えば、 HDR 画像を形成するための信号として用いることができる。適切なタイミングでフローティングディフュージョンは、リセットトランジスタ 106 を介して基準の電圧にリセットされる。
　図4は、一実施形態に係る画素回路の限定されない一例を示す図である。図3と同様に、感度の異なる受光素子 P1 、 P2 を備える。
　画素回路 100 は、受光素子 P1 、 P2 と、転送トランジスタ 102、 104 、 108 、 118 と、リセットトランジスタ 106 と、増幅トランジスタ 112 と、選択トランジスタ 114 と、キャパシタ 110 と、を備える。キャパシタ 110 は、例えば、 MOS 容量、 MIS 容量であってもよい。
　受光素子 P1 と、受光素子 P2 との間には、転送トランジスタ 102 、 104 、 108 、 118 が直列に接続される。転送トランジスタ 102 と、転送トランジスタ 104 との間に接続されたフローティングディフュージョンに、受光素子から出力される電荷が一時的に保持される。このフローティングディフュージョンには、寄生容量が存在していてもよい。
　画素回路 100 に対して、図1の水平信号線 120 が画素ラインごとに配線される。図1の垂直駆動部 12 から複数の駆動線 (水平信号線 120) を介して各種の駆動信号 TGL 、 FDG 、 FCG 、 TGS 、 RST 等が供給される。これらの駆動信号は、画素回路 100 の各トランジスタの導電型に応じて、オン状態とオフ状態とが切り替えられる。
　転送トランジスタ 102 のゲート電極には、駆動信号 TGL が印加される。駆動信号 TGL により転送トランジスタ 102 がオンとなると、受光素子 P1 に蓄積されている電荷が、転送トランジスタ 102 を介してフローティングディフュージョンに転送される。
　転送トランジスタ 104 のゲート電極には、駆動信号 FDG が印加される。駆動信号 FDG により転送トランジスタ 104 がオンとなると、フローティングディフュージョンを介した領域のポテンシャルが結合し、 1 つのフローティングディフュージョンを形成する。
　転送トランジスタ 108 のゲート電極には、駆動信号 FCG が印加される。駆動信号 FCG 、 FDG により転送トランジスタ 104 、 108 がオンとなると、フローティングディフュージョンを形成する領域がさらに大きくなる。
　転送トランジスタ 118 のゲート電極には、駆動信号 TGS が印加される。駆動信号 TGS により転送トランジスタ 118 がオンとなると、受光素子 P2 に蓄積されている電荷が転送トランジスタ 118 を介してキャパシタ 110 へと転送される。転送トランジスタ 118 、転送トランジスタ 108 、及び、転送トランジスタ 104 がオンする場合、キャパシタ 110 からフローティングディフュージョンまでのポテンシャルが結合し、この結合した電荷蓄積領域に、受光素子 P2 に蓄積されている電荷が転送される。
　転送トランジスタ 118 のゲート電極の下部のチャネル領域は、転送トランジスタ 102 、 104 、 108 のうち少なくとも 1 つのゲート電極の下部のチャネル領域よりもポテンシャルがプラスの方向となるように (換言すると、ポテンシャルが深く) 形成されていてもよい。このように形成することで、電荷のオーバーフローパスが形成されていてもよい。
　受光素子 P2 における光電変換の結果、受光素子 P2 の飽和電荷量を超える電荷が発生した場合には、飽和電荷量を超えた電荷が、上記のオーバーフローパスを介して受光素子 P2 からキャパシタ 110 へとオーバーフローすることができる。このオーバーフローした電荷は、キャパシタ 110 に蓄積されてもよい。
　図4において、キャパシタ 110 が有する 2 つの電極のうち、第 1 電極は、転送トランジスタ 108 と、転送トランジスタ 118 の間のノードに接続されたノード電極である。キャパシタ 110 が有する 2 つの電極のうち、第 2 電極は、接地された、接地電極である。
　なお、第 2 電極は、変形例として接地電位以外の特定電位、例えば、電源電位に接続されていてもよい。
　キャパシタ 110 が MOS 容量又は MIS 容量である場合、一例として、第 2 電極は、シリコン基板に形成された不純物領域であり、容量を形成する誘電膜は、シリコン基板上に形成された酸化膜や窒化膜である。第 1 電極は、第 2 電極と誘電膜の情報において導電性を有する材料、例えば、ポリシリコンや金属で形成された電極である。
　第 2 電極を接地電位にする場合、第 2 電極は、受光素子 P1 又は受光素子 P2 に備わる p 型不純物領域と電気的に接続された p 型不純物領域であってもよい。第 2 電極を接地電位以外の特定電位にする場合、第 2 電極は、 p 型不純物領域内に形成された n 型不純物領域であってもよい。
　転送トランジスタ 102 、 104 間のノードには、転送トランジスタ 104 の他に、リセットトランジスタ 106 も接続される。リセットトランジスタ 106 のソースには、特定電位、例えば、電源 VDD が接続される。リセットトランジスタ 106 のゲート電極には駆動信号 RST が印加される。駆動信号 RST によりリセットトランジスタ 106 がオンとなると、転送トランジスタ 102 、 104 間のノードの電位が電圧 VDD のレベルにリセットされる。
　駆動信号 RST によりリセットトランジスタ 106 をオンする際に、転送トランジスタ 104 の駆動信号 FDG と転送トランジスタ 108 の駆動信号 FCG をアクティブ状態にすると、ポテンシャルが結合した当該ノードにおいて、フローティングディフュージョンとキャパシタ 110 の電位が電圧 VDD にリセットされる。
　なお、駆動信号 FDG と駆動信号 FCG を個別に制御することにより、フローティングディフュージョンとキャパシタ 110 の電位をそれぞれ単独で (独立して) 電圧 VDD のレベルにリセットできることに留意されたい。
　フローティングディフュージョンは、電荷－電圧変換手段である。すなわち、フローティングディフュージョンに電荷が転送されると、転送された電荷の量に応じた、フローティングディフュージョンの電位が変化する。
　増幅トランジスタ 112 は、 n 型 MOSFET で構成される場合、ソース側に、垂直信号線 130 の一端に接続された電流源が、ドレイン側に電源 VDD が接続され、これらとともにソースフォロ回路を構成する。増幅トランジスタ 112 のゲート電極には、フローティングディフュージョンが接続され、これがソースフォロワ回路の入力となる。
　選択トランジスタ 114 は、増幅トランジスタ 112 のソースと垂直信号線 132 との間に接続されている。選択トランジスタ 114 のゲート電極には、駆動信号 SEL が印加される。駆動信号 SEL により、選択トランジスタ 114 がオンすると、画素回路 100 を備える画素が選択状態となる。
　フローティングディフュージョンに電荷が転送されると、この電位が、転送された電荷の量に応じた電位となり、その電位が、上記したソースフォロワ回路へと入力される。駆動信号 SEL がアクティブ状態になると、この電荷の量に応じたフローティングディフュージョンの電位が、ソースフォロワ回路の出力として、選択トランジスタ 114 を介して垂直信号線 132 に出力される。
　受光素子 P1 は、受光素子 P2 よりも、フォトダイオードの受光面積が広くてもよい。この結果、ある照度の被写体をある露光時間で撮影した場合、受光素子 P1 において発生する電荷は、受光素子 P2 において発生する電荷よりも多い。
　このため、受光素子 P1 において発生した電荷と、受光素子 P2 おいて発生した電荷とを、フローティングディフュージョンへと転送して、それぞれ電荷－電圧変換すると、受光素子 P1 で発生した電荷を、フローティングディフュージョンへと転送する前後での電圧変化は、受光素子 P2 で発生した電荷を、フローティングディフュージョンへと転送する前後での電圧変化よりも、大きい。したがって、受光素子 P1 と、受光素子 P2 を比較すると、受光素子 P1 は、受光素子 P2 よりも感度が高いものとなっている。
　これに対して、受光素子 P2 は、高い照度の光が入射して受光素子 P2 の飽和電荷量を超える電荷が発生した場合でも、飽和電荷量を超えて発生した電荷をキャパシタ 110 へと蓄積することができるため、受光素子 P2 で生じた電荷を電荷－電圧変換する際に、受光素子 P2 に蓄積した電荷と、キャパシタ 110 に蓄積した電荷の双方を加えた上で、電荷－電圧変換することができる。
　これにより、受光素子 P2 は、受光素子 P1 よりも、階調性を備えた画素を、広い照度範囲に亘って撮影することができる。換言すると、ダイナミックレンジの広い画像を撮影することができる。
　受光素子 P1 を用いて撮影された感度の高い画素と、受光素子 P2 を用いて撮影された、ダイナミックレンジの広いが外の 2 枚の画像は、例えば、 CMOS イメージセンサ内部に備わる画像信号処理装置において、 2 枚の画像から 1 枚の画像を合成するワイドダイナミックレンジ画像合成処理を経て、 1 枚の画像へと合成される。
　上記にいくつかの限定されない例としてあげた画素回路からの出力を増幅する増幅器について、以下、本開示におけるいくつかの限定されない実施形態として説明する。
　(第 1 実施形態)
　図5は、一実施形態に係る増幅回路の一部を構成する比較器の一例を示す回路図である。比較器 20 は、第 1 トランジスタ M01 と、第 2 トランジスタ M02 と、第 3 トランジスタ M03 と、第 4 トランジスタ M04 と、第 5 トランジスタ M05 と、第 1 スイッチ SW01 と、第 2 スイッチ SW02 と、第 3 スイッチ SW03 と、第 4 スイッチ SW04 と、第 5 スイッチ SW05 と、第 6 スイッチ SW06 と、第 7 スイッチ SW07 と、第 8 スイッチ SW08 と、第 1 キャパシタ C01 と、第 2 キャパシタ C02 と、を少なくとも備える。また、比較器 20 は、第 10 トランジスタ M10 を備えていてもよい。
　比較器 20 は、 DAC (Digital to Analog Converter) 端子からランプ信号を、 VSL 端子から画素回路の出力信号を、それぞれ入力される。比較器 20 は、ランプ信号と、画素回路の出力信号と、を比較し、比較結果を VO 端子から出力する。 VO 端子の出力は、増幅器やタイミング制御回路と接続され、この出力、例えば、比較結果が切り替わるタイミングに基づいて、画素回路から出力されるアナログ信号を、デジタル信号へと変換することができる。
　第 1 トランジスタ M01 は、例えば、 p 型の MOSFET であり、ゲートに上記のランプ信号が印加される。このランプ信号は、画素回路から出力される信号に対する参照信号として制御される。ランプ信号は、徐々に信号値が増幅する信号であってもよいし、徐々に信号値が減衰する信号であってもよい。
　第 1 トランジスタ M01 は、ソースに正側の電源電圧 ADV1 が印加される。電源電圧 ADV1 と、第 1 トランジスタ M01 との間に、電源との接続をスイッチングする第 10 トランジスタ M10 が備えられていてもよいが、第 10 トランジスタ M10 が備えられない構成でもよい。
　第 2 トランジスタ M02 は、例えば、 p 型の MOSFET であり、ゲートにスイッチ及び信号値に基づいた電荷を蓄電するキャパシタ等を介して、画素回路からの出力信号が入力される。第 2 トランジスタ M02 は、ソースが第 1 トランジスタ M01 のソースと接続される。この第 2 トランジスタ M02 と、第 1 トランジスタ M01 により、入力信号と参照信号との入力を受け付ける差動入力回路を形成する。
　第 3 トランジスタ M03 は、例えば、 p 型の MOSFET であり、ゲートにスイッチ及び信号値に基づいた電荷を蓄電するキャパシタ等を介して、画素回路からの出力信号が入力される。第 3 トランジスタ M03 は、ソースが第 1 トランジスタ M01 及び第 2 トランジスタ M02 のソースと接続され、ドレインが第 2 トランジスタ M02 のドレインと接続される。
　第 4 トランジスタ M04 は、例えば、 n 型の MOSFET であり、ドレインが第 1 トランジスタ M01 のドレインと接続され、ソースが負側の電源電圧 AVS と接続される。また、第 4 トランジスタ M04 は、ゲートがドレインと接続される。電源電圧 AVS は、限定されない一例として、接地電圧又は正側の電源電圧 AVD1 の符号を反転した電圧であってもよい。
　第 5 トランジスタ M05 は、例えば、 n 型の MOSFET であり、ドレインが第 2 トランジスタ M02 のドレイン及び第 3 トランジスタ M03 のドレインと接続され、ソースが負側の電源電圧 AVS と接続される。また、第 5 トランジスタは、ゲートが第 4 トランジスタ M04 のゲートと接続される。
　第 4 トランジスタ M04 及び第 5 トランジスタ M05 は、カレントミラーを構成する。第 4 トランジスタ M04 のドレイン又は第 5 トランジスタ M05 のドレインが比較器 20 の出力端子と選択的に接続される。
　比較器 20 は、このカレントミラーと、第 1 トランジスタ M01 、及び、第 2 トランジスタ M02 又は第 3 トランジスタ M03 とが構成する差動入力とが接続されることで、参照信号と入力信号 (画素回路が出力する信号) との比較結果を出力する。
　第 1 スイッチ SW01 は、第 2 トランジスタ M02 のゲートとドレインとの間に接続される。この第 1 スイッチ SW01 は、オンすることで、第 2 トランジスタ M02 のゲートとドレインを短絡する。
　第 2 スイッチ SW02 は、第 3 トランジスタ M03 のゲートとドレインとの間に接続される。この第 2 スイッチ SW02 は、オンすることで、第 3 トランジスタ M03 のゲートとドレインを短絡する。
　第 1 キャパシタ C01 は、一端が第 2 トランジスタ M02 のゲートと接続され、他端が、画素信号が入力される VSL 端子と接続される。第 1 キャパシタ C01 と、VSL 端子との間には、スイッチが備えられてもよい。
　第 2 キャパシタ C02 は、一端が第 3 トランジスタ M03 のゲートと接続され、他端が、画素信号が入力される VSL 端子と接続される。第 1 キャパシタ C01 と、VSL 端子との間には、スイッチが備えられてもよい。
　第 3 スイッチ SW03 は、第 1 キャパシタ C01 の他端と、正側の電源電圧 ADV2 との間に接続される。電源電圧 ADV2 は、電源電圧 ADV1 と同じ電圧であってもよいし、異なる電圧であってもよい。第 3 スイッチ SW03 がオンすることで、第 1 キャパシタ C01 の他端を電源電圧 ADV2 のレベルまでプルアップし、初期化することができる。
　第 4 スイッチ SW04 は、第 2 キャパシタ C02 の他端と、電源電圧 ADV2 との間に接続される。第 4 スイッチ SW04 がオンすることで、第 2 キャパシタ C02 の他端を電源電圧 ADV2 のレベルまでプルアップし、初期化することができる。
　第 5 スイッチ SW05 は、第 5 トランジスタ M05 のドレインと、出力端子との間に接続される。
　第 6 スイッチ SW06 は、第 5 トランジスタ M05 のゲート (第 4 トランジスタ M04 のドレイン) と、出力端子との間に接続される。
　第 5 スイッチ SW05 と第 6 スイッチ SW06 が排他的にオンすることで、出力端子と、第 5 トランジスタ M05 のドレイン又は第 4 トランジスタ M04 のドレインとが選択的に接続される。
　第 7 スイッチ SW07 は、第 1 キャパシタ C01 の他端と、入力端子との間に接続される。第 7 スイッチ SW07 がオンすることで、画素回路からの出力を第 1 キャパシタ C01 を介して第 2 トランジスタ M02 のゲートに印加する。
　第 8 スイッチ SW08 は、第 2 キャパシタ C02 の他端と、入力端子との間に接続される。第 8 スイッチ SW08 がオンすることで、画素回路からの出力を第 2 キャパシタ C02 を介して第 3 トランジスタ M03 のゲートに印加する。
　この図5の回路がどのように動作するかを説明する。説明の便宜上、第 1 キャパシタ C01 の他端の電圧を VSLA1 、第 1 キャパシタ C01 の一端 (第 2 トランジスタ M02 のゲート) の電圧を VSLA2 と記載する。同様に、第 2 キャパシタ C02 の他端の電圧を VSLB1 、第 2 キャパシタ C02 の一端 (第 3 トランジスタ M03 のゲート) の電圧を VSLB2 と記載する。
　比較器 20 は、この 1 つの回路において、高ゲインの比較結果と、低ゲインの比較結果とを順次選択的に出力する。比較の順番は、低ゲインにおけるリセット、高ゲインにおけるリセット、高ゲインにおける比較 (読み出し) 、低ゲインにおける比較 (読み出し) であってもよい。高ゲインの比較と、低ゲインの比較は、例えば、参照信号であるランプ信号におけるゲイン (信号の減衰又は増幅の傾き) で表される。
　高ゲインの比較と、低ゲインの比較とにおいて、例えば、図4等に示されるような 2 種類の受光素子を用いる場合には、適宜スイッチを切り替えて入力させてもよい。別の例として、図2に示されるような画素回路である場合には、それぞれの差動入力となる第 1 キャパシタ C01 、第 2 キャパシタ C02 の容量比当により高ゲインに対する画素値の入寮と、低ゲインに対する画素値の入力とを実現することもできる。
　図6は、図5の回路における制御の一例を示すタイミングチャートである。このタイミングチャートの上部に示される数字の段階におけるそれぞれのスイッチの状態を用いて比較器 20 がどのような動作をするかを説明する。
　タイミングチャート中、 RAMP は、参照信号として入力されるランプ信号の値、 VSL は、ランプ信号と比較する画素回路から入力される入力信号の値を表す。 VSLA1 、 VSLA2 、 VSLB1 及び VSLB2 は、それぞれ上記したとおりである。 AZ1A 及び AZ1B はそれぞれ、第 2 トランジスタ M02 及び第 3 トランジスタ M03 を初期化する制御のための信号を示す。 AZFA 及び AZFB はそれぞれ、第 1 キャパシタ C01 及び第 2 キャパシタ C02 を初期化する制御のための信号を示す。
(1) 第 2 トランジスタ M02 初期化期間
　図7は、タイミングチャートの (1) の期間に対応する回路図である。このタイミングでは、 AZ1A により、第 1 スイッチ SW01 がオンし、 AZ1B により、第 2 スイッチ SW02 がオフし、 AZFA により、第 4 スイッチ SW04 がオンするとともに第 7 スイッチ SW07 がオンし、 AZFB により、第 3 スイッチ SW03 がオフするとともに、第 8 スイッチ SW08 がオフする。
　第 1 スイッチ SW01 がオンすることで、第 2 トランジスタ M02 のゲートとドレインが短絡する。この経路により、第 1 キャパシタ C01 の電荷が第 5 トランジスタ M05 を介した電流により、入力信号に対応して適切に蓄積される。この結果、 VSLA1 及び VSLA2 が入力信号 VSL の遷移にしたがい、図示したように遷移する。
　一方で、第 2 スイッチ SW02 及び第 8 スイッチ SW08 がオフしているので、 VSLB1 及び VSLB2 は、変化しない。
(2) 低ゲイン対応のリセット期間
　図8は、タイミングチャートの (2) の期間に対応する回路図である。この状態では、第 1 スイッチ SW01 がオフして第 2 トランジスタ M02 のゲートとドレインが切断される。このタイミングにおいて、比較器 20 は、低ゲインのランプ信号が入力され、低ゲインに対応する信号を読み込むためのリセットを実行する。
　タイミングチャートには示していないが、このタイミングにおいて、第 5 スイッチ SW05 がオンし、第 6 スイッチ SW06 がオフすることで、リセット期間における比較器 20 からの出力を制御する。
(3) 第 3 トランジスタ M03 の初期化期間
　図9は、タイミングチャートの (3) の期間に対応する回路図である。このタイミングでは、 AZ1A により、第 1 スイッチ SW01 がオフし、 AZ1B により、第 2 スイッチ SW02 がオンし、 AZFA により、第 4 スイッチ SW04 がオフするとともに第 7 スイッチ SW07 がオフし、 AZFB により、第 3 スイッチ SW03 がオンするとともに、第 8 スイッチ SW08 がオンする。
　第 2 スイッチ SW02 がオンすることで、第 3 トランジスタ M03 のゲートとドレインが短絡する。この経路により、第 2 キャパシタ C02 の電荷が第 5 トランジスタ M05 を介した電流により、入力信号に対応して適切に蓄積される。この結果、 VSLB1 及び VSLB2 が入力信号 VSL の遷移にしたがい、図示したように遷移する。
　一方で、第 1 スイッチ SW01 及び第 7 スイッチ SW07 がオンからオフへと遷移し、第 3 スイッチ SW03 がオフからオンへと遷移するので、 VSLA1 及び VSLA2 は、タイミングチャートに示すように電位が遷移する。
(4) 高ゲインのリセット及び読み込み期間
　図10は、タイミングチャートの (4) の期間に対応する回路図である。このタイミングでは、 AZ1A により、第 1 スイッチ SW01 がオフし、 AZ1B により、第 2 スイッチ SW02 がオフし、 AZFA により、第 4 スイッチ SW04 がオフするとともに第 7 スイッチ SW07 がオフし、 AZFB により、第 3 スイッチ SW03 がオンするとともに第 8 スイッチ SW08 がオンする。
　この期間において、まず、入力信号を入力しない状態で高ゲインに対応する参照信号を入力することで、高ゲインに対応するリセットを実行する。
　続いて、参照信号及び入力信号を入力することで、第 3 トランジスタ M03 を介して高ゲインに対応する画素値の読み込みを実行する。この読み込んだ信号値は、オンしている第 5 スイッチ SW05 を介して出力される。また、高ゲインに対応する画素値の読み込みは、輝度値の読み込みをより正確に実行するために、タイミングチャートに示されるように 2 回実行されてもよい。
(5) 低ゲインの読み込み期間
　図11は、タイミングチャートの (5) の期間に対応する回路図である。このタイミングでは、 AZ1A により、第 1 スイッチ SW01 がオフし、 AZ1B により、第 2 スイッチ SW02 がオフし、 AZFA により、第 4 スイッチ SW04 がオンするとともに第 7 スイッチ SW07 がオンし、 AZFB により、第 3 スイッチ SW03 がオフするとともに第 8 スイッチ SW08 がオフする。
　この期間においては、低ゲインに対応する参照信号と、低ゲインに対応する画素回路からの出力を入力することで、低ゲインにおける画素値の読み込みを実行する。読み込んだ信号値は、オンしている第 5 スイッチ SW05 を介して出力される。
　この後に、上記の (1) から (5) の期間を繰り返すことで、画素回路ごとに (例えば、カラムに属する画素回路を順番に) 、高ゲインと低ゲインの画素値の読み込みを精度よく実現することができる。
　タイミングチャート全体を通して、第 10 トランジスタ M10 は、適切なタイミングでオン、オフを切り替えてもよい。すなわち、比較器 20 からの出力をする期間において、初期化期間及び出力期間に対する適切なタイミングで、第 10 トランジスタ M10 のオンとオフを切り替えることで、比較器 20 における消費電力の削減や非動作時の漏れ電流の抑制等、実現することができる。
　以上のように、本実施形態に係る比較器 20 によれば、リセットするためのスイッチ、キャパシタ、トランジスタの配置面積を削減した上で、ダイナミックレンジ補正に適切な画素値の読み込みを実現することができる。
　なお、低ゲイン、高ゲインとは、一方の画素値を取得するゲインが、他方の画素値を取得するゲインと異なることを示す相対的な用語であり、何らかの値に限定されるものではない。
　例えば、参照信号は、低ゲインである第 1 ゲインで制御された画素値を取得するための第 1 ランプ信号と、第 1 ゲインよりも高いゲインである第 2 ゲインで制御された画素値を取得するための第 2 ランプ信号と、を切り替えて用いる。上記の (2) 及び (5) の期間においては、第 1 ランプ信号を用いてリセット及びデータ読み込みを実行し、 (4) の期間においては、第 2 ランプ信号を用いてリセット及びデータ読み込みを実行する。
　比較器 20 は、第 1 ランプ信号が入力されることで、第 1 ランプ信号と入力信号との電位差に基づいた電流が第 5 トランジスタ M05 のドレインから出力される。同様に、比較器 20 は、第 2 ランプ信号が入力されることで、第 2 ランプ信号と入力信号との電位差に基づいた電流が第 5 トランジスタ M05 のドレインから出力される。
　このように、比較器 20 は、ゲインに応じた画素値を取得し、選択的に出力することが可能となる。なお、以下に説明する各実施形態においても、同様の用語 (低ゲイン／高ゲイン) を用いる。
　(第 2 実施形態)
　図12は、一実施形態に係る比較器 20 を示す回路図である。この図12に示すように、第 1 キャパシタ C01 及び第 2 キャパシタ C02 をプルアップするためのスイッチを削除してもよい。また、低ゲインに対応する出力と、高ゲインに対応する出力とをより明確にするために、第 2 トランジスタ M02 のドレインと第 5 トランジスタ M05 のドレインとの間、及び、第 3 トランジスタ M03 のドレインと第 5 トランジスタ M05 のドレインとの間に、それぞれ、第 9 スイッチ SW09 及び第 10 スイッチ SW10 が備えられてもよい。
　第 9 スイッチ SW09 は、第 5 スイッチ SW05 がオンして低ゲインの読み込み値を出力するタイミング、及び、第 1 スイッチ SW01 がオンして第 1 キャパシタ C01 の初期化をするタイミングでオンする。
　同様に、第 10 スイッチSW10 は、第 5 スイッチ SW05 がオンして高ゲインの読み込み値を出力するタイミング、及び、第 2 スイッチ SW02 がオンして第 2 キャパシタ C02 の初期化をするタイミングでオンする。
　このように、差動対を形成する複数の出力側のトランジスタの出力に対して、選択的にトランジスタがオンとなるようなスイッチを備えてもよい。
　(第 3 実施形態)
　第 1 実施形態及び第 2 実施形態においては、画素回路から出力される信号を受信するトランジスタが低ゲイン画素信号及び高ゲイン画素信号のそれぞれに対して配置されていたが、これに限定されるものではない。
　図13は、一実施形態に係る比較器 20 を示す回路図である。この図13に示すように、入力差動対を形成するトランジスタとして、参照信号を受信する第 1 トランジスタ M01 及び画素信号を受信する第 2 トランジスタ M02 により構成してもよい。すなわち、前述の実施形態においては並列に 2 つ配列されていた入力信号を受信するためのトランジスタを、 1 つのトランジスタの配置で形成することが可能である。
　例えば、第 1 トランジスタ M01 のゲートは、参照信号が入力される DAC 端子に接続される。第 2 トランジスタ M02 は、第 1 トランジスタ M01 とソースを共有し、ゲートにキャパシタ及びスイッチを介して画素回路からの入力信号が印加される。これら第 1 トランジスタ M01 と第 2 トランジスタ M02 が入力差動対を形成する。
　第 1 スイッチ SW01 は、第 2 トランジスタ M02 のゲートとドレイン間に接続される。
　第 1 キャパシタ C01 及び第 2 キャパシタ C02 は、一端が第 2 トランジスタ M02 のゲートと接続される。第 1 キャパシタ C01 は、第 7 スイッチ SW07 を介して VSL 端子と接続され、第 2 キャパシタ C02 は、第 8 スイッチ SW08 を介して VSL 端子と接続される。換言すると、これらのスイッチ及びキャパシタは、図に示すように、 VSL 端子と、第 2 トランジスタ M02 のゲートとの間に並列に備えられる。
　第 4 トランジスタは、第 1 トランジスタ M01 とドレインを共有し、ドレインとゲートが接続され、第 5 トランジスタ M05 とゲートを共有する。第 5 トランジスタ M05 は、第 2 トランジスタ M02 とドレインを共有する。これらのトランジスタは、入力差動対に対応するカレントミラーを形成する。
　この配置において、比較器 20 は、第 4 トランジスタのドレイン又は第 5 トランジスタのドレインの電位を選択的に出力する。
　動作については、図6に示すタイミングチャートと大きく異なる箇所はない。
　初期化期間においては、第 1 スイッチ SW01 及び第 7 スイッチ SW07 をオンする。低ゲインのリセット期間においては、第 1 スイッチ SW01 をオンし、第 7 スイッチ SW07 及び第 8 スイッチ SW08 をオフする。
　低ゲインのリセット期間においては、第 1 スイッチ SW01 をオフし、第 7 スイッチ SW07 をオンする。この状態で、第 1 トランジスタ M01 のゲートに低ゲインの画素値を取得するためのランプ信号を入力する。
　高ゲインのリセット期間においては、第 7 スイッチ SW07 をオフし、第 8 スイッチ SW08 をオンする。この状態で、第 1 トランジスタ M01 のゲートに高ゲインの画素値を取得するためのランプ信号を入力する。
　高ゲインのデータ読み込み期間においては、上記のスイッチ状態のまま、第 1 トランジスタ M01 のゲートに高ゲインの画素値を取得するためのランプ信号を入力し、第 2 トランジスタ M02 のゲートに画素回路からの高ゲインで取得された信号を入力する。
　低ゲインのデータ読み込み期間においては、再び、第 7 スイッチ SW07 をオンし、第 8 スイッチ SW08 をオフする。この状態で第 1 トランジスタ M01 のゲートに低ゲインの画素値を取得するためのランプ信号を入力し、第 2 トランジスタ M02 のゲートに画素回路からの低ゲインで取得された信号を入力する。
　このように、入力信号が印加されるトランジスタが 1 つである場合においても、同様の配置で、適切に低ゲイン及び高ゲインで制御された画素値を取得することができる。
　(第 4 実施形態)
　図14は、一実施形態に係る比較器 20 を示す回路図である。前述の各実施形態においては、入力信号が印加される端子と、キャパシタとの間にスイッチが備えられていたが、これらのスイッチは、キャパシタと、差動対を構成するトランジスタのゲートとの間に備えられていてもよい。
　例えば、比較器 20 は、図14に示すように、第 2 トランジスタ M02 のゲートと、第 1 キャパシタ C01 との間に、第 11 スイッチ SW11 を備え、第 2 トランジスタ M02 のゲートと、第 2 キャパシタ C02 との間に、第 12 スイッチ SW12 を備えてもよい。
　他の実施形態においても、比較器 20 は、第 7 スイッチ SW07 の代わりに第 11 スイッチ SW11 を備え、第 8 スイッチ SW08 の代わりに第 12 スイッチ SW12 を備えてもよい。
　(第 5 実施形態)
　図15は、一実施形態に係る比較器 20 を示す回路図である。本開示におけるそれぞれの実施形態は、差動対を構成する第 1 導電型のトランジスタと、カレントミラーを構成する第 2 導電型のトランジスタにより比較回路が形成される。前述の各実施形態においては、第 1 導電型は、 p 型であり、第 2 導電型は n 型であった。
　本実施形態では、図15に示すように、第 1 導電型が n 型であり、第 2 導電型が p 型である。このようにそれぞれのトランジスタの導電型を変更しても、適切な電流が出力される形態であればよい。
　導電型を変更した場合、図に示すように、正側の電源電圧と、負側の電源電圧の接続関係も逆転する。すなわち、差動対を構成する入力トランジスタは、負側の電源電圧と接続され、カレントミラーを構成する出力トランジスタは、正側の電源電圧と接続する。また、前述の実施形態においてプルアップしてリセットしていた場合、プルダウンしてリセットをする形態として実装する。
　このように、導電型を前述の各実施形態と逆の関係としても同様の動作をすることができる。
　差動対を構成するトランジスタのソースと電源電圧との間に第 10 トランジスタ M10 を備える場合には、負側の電源電圧を接地電圧とすると、第 10 トランジスタ M10 における電圧降下分の電圧の底上げがされる。このため、出力された信号が、同じ電圧分だけ底上げされた信号値となることには留意されたい。
　以上のように、本開示におけるそれぞれの実施形態の比較器 20 では、差動対を構成するトランジスタの少なくともいずれか一方、例えば、画素信号を取り込む側にキャパシタ等を初期化するためのスイッチが備えられればよい。この結果、両側に初期化スイッチを備える場合と比較して、回路の規模を大幅に削減することが可能となる。また、高ゲイン対応の比較器と低ゲイン対応の比較器をそれぞれ備える場合と比較すると、さらに大きく回路の規模を削減することができる。
　前述したように、各実施形態によれば、低ゲインのリセット、高ゲインのリセット、データ読み込み、低ゲインのデータ読み込みの順番で画素値を取得することで、適切にゲインの異なる画素値を AD 変換するための比較をすることができる。このことから、回路規模を小さくした上で、精度の高い HDR 画像を生成するための画素値を取得することができる。
　図2から図4の限定されない例で示す画素回路から、各実施形態において示す比較器 20 を用いて低ゲインで制御した画素値と、高ゲインで制御した画素値を取得し、図1の処理部内で適切にそれぞれの画素値を例えば処理部 14 に備えられる変換器で AD 変換して画素値を示すデジタル信号を取得することができる。このデジタル信号を画像処理回路に入力することで、 HDR 画像を生成する固体撮像装置を構成することが可能となる。
　前述の各実施形態においては、例えば、図6に示す下り方向のランプ信号について説明したが、これに限定されるものではない。例えば、上り方向のランプ信号を用いても同様の比較を実現することができる。このため、本開示においていくつかの実施形態で説明した比較器 20 は、 CDS (Correlated Double Sampling) 方式の読み出しだけではなく、 DDS (Double Delta Sampling) 方式の読み出しにも用いることができる。
　また、本開示における比較器 20 によれば、読み出し 2 系統備えられる場合、例えば、同一のカラムについて 2 ライン分のデータを並行して取得する場合であっても、参照信号として用いるランプ信号を出力する回路を同一の回路とすることができる。
　図16は、比較器 20 を用いた増幅回路の一例を示す図である。例えば、増幅回路 30 は、ランプ信号出力回路 300 を備え、さらに、第 1 増幅回路と、第 2 増幅回路と、第 3 増幅回路と、を 2 系統において並列して備える。すなわち、増幅回路 30 は、 2 系統の出力ラインを備えて構成される。
　上記のように、本開示における比較器 20 を増幅回路の初段である第 1 増幅回路として用いることで、ランプ信号出力回路 300 が 2 系統の出力に対して 1 つ配置されていればよい。
　ランプ信号出力回路 300 は、同じタイミングで第 1 系統の初段の比較器 20 と、第 2 系統の初段の比較器 20 とにランプ信号を出力する。
　第 1 系統の初段の比較器 20 は、ランプ信号と、第 1 系統入力とが入力され、比較を行い出力する。第2系統の初段の比較器 20 は、ランプ信号と、第 2 系統入力とが入力され、比較を行い出力する。すなわち、 1 つのランプ信号出力回路に対して、 2 系統の増幅回路を接続することが可能となる。
　図17は、図16における第 2 増幅回路 302 の単純な実装の限定されない一例を示す回路図である。第 2 増幅回路 302 は、トランジスタ M20 、 M21 を備えて構成されてもよい。
　トランジスタ M20 は、例えば、 p 型の MOSFET であり、ソースに電源電圧 VDD2 が印加され、ゲートに適切なバイアス電圧が印加される。
　トランジスタ M21 は、例えば、 n 型の MOSFET であり、ソースが電源電圧 VSS2 と接続され、ゲートが比較器 20 の出力 (端子 VO) が接続され、ドレインがトランジスタ M20 のドレインと接続される。
　第 2 増幅回路 302 は、トランジスタ M20 、 M21 の共有ドレインが出力端子と接続される。この出力端子には、比較器 20 が出力した信号を、トランジスタ M20 のゲートに印加されるゲート電圧に基づいて増幅し、反転して出力する。
　図18は、図16における第 3 増幅回路 304 の単純な実装の限定されない一例を示す回路図である。第 3 増幅回路 304 は、トランジスタ M30 、 M31 、 M32 、 M33 を備えて構成されてもよい。
　トランジスタ M30 は、例えば、 p 型の MOSFET であり、ソースが電源電圧 VDD3 と接続され、ゲートが第 2 増幅回路 302 の出力と接続される。
　トランジスタ M31 は、例えば、 n 型の MOSFET であり、ドレインがトランジスタ M30 のドレインと接続され、ゲートがトランジスタ M30 のゲートと接続される。
　トランジスタ M32 は、例えば、 p 型の MOSFET であり、ソースが電源電圧VDD3 と接続され、ゲートに適切なバイアス電圧が印加され、ドレインがトランジスタ M30 、 M31 のドレインと接続される。
　トランジスタ M33 は、例えば、 n 型の MOSFET であり、ドレインがトランジスタ M31 のソースと接続され、ゲートがトランジスタ M32 のゲートと接続され、ソースが電源電圧 VSS3 と接続される。
　第 3 増幅回路 304 は、トランジスタ M31 のドレインが出力単に接続される。この構成から、第 3 増幅回路 304 は、一例として、第 2 増幅回路 302 の出力と、バイアス入力との否定論理積 (NAND) を演算する回路により第 2 増幅回路 302 の出力を増幅して出力する。
　なお、図17及び図18は、最小となりうる構成を示したもので、第 2 増幅回路 302 及び第 3 増幅回路 304 の構成は、これらに限定されるものではなく、さらに信号を安定させる素子等が適宜備えられることを排除するものではない。
　図19は、図16の電源の接続状態の一例を示す図である。この図19に示すように、増幅回路 30 は、第 1 増幅回路としての比較器 20 、第 2 増幅回路 302 及び第 3 増幅回路 304 の電源電圧を同じ VDD 及び VSS と設定することができる。
　このような電源とすることで、低ゲインと高ゲインとの間の電源電圧に起因する段差を解消することが可能となる。
　図20は、図19とは異なる電源電圧の接続状態の一例を示す図である。この図20に示すように、比較器 20 と、第 2 増幅回路 302 の電源電圧を一致させ、第 3 増幅回路 304 の電源電圧を、第 3 増幅回路 304 の後段に接続されるカウンタ 306 の電源電圧と一致させることも可能である。
　図21は、本実施形態に係る増幅回路 30 に示すレイアウトと、比較例に係るレイアウトとを並べた図である。それぞれ、符号中の A 、 B は、同一の信号線で接続されて処理される 2 つの信号線のそれぞれの経路において処理をする回路であることを示している。
　上述したように、本実施形態によれば、比較器 20 においてランプ信号と画素信号が入力される差動対を 1 つにして、リセットトランジスタを片側だけに配置することで、比較器 20 の差動対の個数を削減できる。このため、大幅な回路面積の削減を実現することができる。また、ランプ信号を生成する回路を 2 つのラインで共有することも可能である。
　このため、上図に示すように、ライン A と、ライン B とのそれぞれにおける回路を交互に配置することが可能となる。本実施形態によれば、このように、レイアウトの面積を大幅に削減するとともに、 2 系統の処理回路を交互に配置することで、出力した後の経路長の差を大幅に小さくすることができ、 2 系統の出力における経路長に依存した信号値の誤差を小さくすることができる。
　一方で、比較例によれば、それぞれの系統において、ランプ信号を生成する回路が必要であり、差動対の面積分、比較器 20’ の回路面積が広くなる。さらに、ランプ信号を入力するトランジスタに対するリセット電圧を生成するための電源が必要となる。また、上図においては異なる系統の同じ回路を連続して生成することができるため、それぞれの回路において共有できる電源等の回路素子分の面積を削減することができたが、下図においては、異なる系統における同じ回路についてもそれぞれに配置する必要があり、このような複数の要因から、本実施形態と比較すると、レイアウト面積が大幅に広くなる。
　例えば、図における高さも、比較例に対して本実施形態では削減することができ、図における長さも、比較例に対して本実施形態では約半分ほどの大きさに削減することができる。
　比較器 20 の後に、例えば、第 2 増幅回路、第 3 増幅回路が直列に接続される場合であっても、図16に示すように、回路のレイアウトとしても、第 1 系統と、第 2 系統とを交互に配置することが可能となる。この結果、第 3 増幅回路から出力される信号は、出力された後の経路長差を小さくすることができ、 2 系統を並行して出力する場合においても、経路長や寄生容量等に起因する信号劣化の偏りを抑制することが可能となる。
　(応用例)
　本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図22は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図22に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller　Area　Network）、ＬＩＮ（Local　Interconnect　Network）、ＬＡＮ（Local　Area　Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
　各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図22では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
　駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock　Brake　System）又はＥＳＣ（Electronic　Stability　Control）等の制御装置としての機能を有してもよい。
　駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
　ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
　車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time　Of　Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
　環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light　Detection　and　Ranging、Laser　Imaging　Detection　and　Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
　ここで、図23は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図23には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
　車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０～７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
　図2２に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
　また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。
　車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
　統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal　Digital　Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
　記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read　Only　Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random　Access　Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard　Disc　Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
　汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global　System　of　Mobile　communications）、ＷｉＭＡＸ（登録商標）、ＬＴＥ（登録商標）（Long　Term　Evolution）若しくはＬＴＥ－Ａ（LTE－Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ－Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer　To　Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine　Type　Communication）端末）と接続してもよい。
　専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless　Access　in　Vehicle　Environment）、ＤＳＲＣ（Dedicated　Short　Range　Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle　to　Vehicle）通信、路車間（Vehicle　to　Infrastructure）通信、車両と家との間（Vehicle　to　Home）の通信及び歩車間（Vehicle　to　Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
　測位部７６４０は、例えば、ＧＮＳＳ（Global　Navigation　Satellite　System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global　Positioning　System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。なお、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
　ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。なお、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
　車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near　Field　Communication）又はＷＵＳＢ（Wireless　USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal　Serial　Bus）、ＨＤＭＩ（登録商標）（High-Definition　Multimedia　Interface、又はＭＨＬ（Mobile　High-definition　Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
　車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
　統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced　Driver　Assistance　System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
　マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
　音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図22の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented　Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
　なお、図22に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
　なお、図1から図21を用いて説明した本実施形態に係る処理回路の各機能を実現するためのコンピュータプログラムを、いずれかの制御ユニット等に実装することができる。また、このようなコンピュータプログラムが格納された、コンピュータで読み取り可能な記録媒体を提供することもできる。記録媒体は、例えば、磁気ディスク、光ディスク、光磁気ディスク、フラッシュメモリ等である。また、上記のコンピュータプログラムは、記録媒体を用いずに、例えばネットワークを介して配信されてもよい。
　以上説明した車両制御システム７０００において、図1から図21を用いて説明した実施形態に係る固体撮像装置１は、図22に示した応用例の撮像部７４１０、車外情報検出部７４２０又は運転者状態検出部７５１０の少なくとも一部に適用することができる。
　前述した実施形態は、以下のような形態としてもよい。
(1)
　ゲートに参照信号が入力される、第 1 トランジスタと、
　ソースが前記第 1 トランジスタのソースと接続される、第 2 トランジスタと、
　ソースが前記第 1 トランジスタのソースと接続され、ドレインが前記第 2 トランジスタのドレインと接続される、第 3 トランジスタと、
　前記第 2 トランジスタのゲートとドレインとの間に接続される、第 1 スイッチと、
　前記第 3 トランジスタのゲートとドレインとの間に接続される、第 2 スイッチと、
　第 1 端が前記第 2 トランジスタのゲートと接続され、第 2 端が入力信号端子と接続される、第 1 キャパシタと、
　第 1 端が前記第 3 トランジスタのゲートと接続され、第 2 端が前記入力信号端子と接続される、第 2 キャパシタと、
　ドレインが前記第 1 トランジスタのドレインと接続され、ゲートがドレインと接続される、第 4 トランジスタと、
　ドレインが前記第 2 トランジスタのドレイン及び前記第 3 トランジスタのドレインと接続され、ゲートが前記第 4 トランジスタのゲートと接続される、第 5 トランジスタと、
　を備え、
　前記第 4 トランジスタのドレイン、又は、前記第 5 トランジスタのドレインの電位が選択的に出力端子と接続される、
　比較器。
(2)
　前記第 1 キャパシタの第 2 端と電源電圧との間に接続される、第 3 スイッチと、
　前記第 2 キャパシタの第 2 端と前記電源電圧との間に接続される、第 4 スイッチと、
　をさらに備える、(1)に記載の比較器。
(3)
　前記第 5 トランジスタのドレインと前記出力端子との間に接続される、第 5 スイッチと、
　前記第 5 トランジスタのゲートと前記出力端子との間に接続される、第 6 スイッチと、
　をさらに備え、
　前記第 5 スイッチ及び前記第 6 スイッチは、排他的にオンする、
　(1)又は(2)に記載の比較器。
(4)
　前記第 1 キャパシタの第 2 端と、前記入力信号端子との間に接続される、第 7 スイッチと、
　前記第 2 キャパシタの第 2 端と、前記入力信号端子との間に接続される、第 8 スイッチと、
　をさらに備える、(1)から(3)のいずれかに記載の比較器。
(5)
　前記第 1 トランジスタ、前記第 2 トランジスタ及び前記第 3 トランジスタは、第 1 導電型の MOSFET であり、
　前記第 4 トランジスタ及び前記第 5 トランジスタは、前記第 1 導電型とは異なる第 2 導電型の MOSFET である、
　(1)から(4)のいずれかに記載の比較器。
(6)
　前記第 1 導電型は、 p 型であり、前記第 2 導電型は、 n 型である、
　(5)に記載の比較器。
(7)
　前記第 1 トランジスタのソース、前記第 2 トランジスタのソース及び前記第 3 トランジスタのソースは、正側の電源電圧に接続され、
　前記第 4 トランジスタのソース及び前記第 5 トランジスタのソースは、負側の電源電圧に接続される、
　(6)に記載の比較器。
(8)
　前記第 1 導電型は、 n 型であり、前記第 2 導電型は、 p 型である、
　(5)に記載の比較器。
(9)
　前記第 1 トランジスタのソース、前記第 2 トランジスタのソース及び前記第 3 トランジスタのソースは、負側の電源電圧に接続され、
　前記第 4 トランジスタのソース及び前記第 5 トランジスタのソースは、正側の電源電圧に接続される、
　(8)に記載の比較器。
(10)
　前記第 2 トランジスタのドレインと、前記第 5 トランジスタのドレインとの間に接続される、第 9 スイッチと、
　前記第 3 トランジスタのドレインと、前記第 5 トランジスタのドレインとの間に接続される、第 10 スイッチと、
　をさらに備える、(1)から(9)のいずれかに記載の比較器。
(11)
　前記参照信号は、第 1 ゲインで制御された画素値を取得する第 1 ランプ信号と、前記第 1 ゲインよりも高い第 2 ゲインで制御された画素値を取得する第 2 ランプ信号とが切り替えられる信号であり、
　前記第 2 トランジスタは、前記第 1 トランジスタと差動対を形成し、前記第 1 ランプ信号と、前記入力信号端子に印加された電圧と、に基づいた電流を出力し、
　前記第 3 トランジスタは、前記第 1 トランジスタと差動対を形成し、前記第 2 ランプ信号と、前記入力信号端子に印加された電圧と、に基づいた電流を出力する、
　(1)から(10)のいずれかに記載の比較器。
(12)
　ゲートに参照信号が入力される、第 1 トランジスタと、
　ソースが前記第 1 トランジスタのソースと接続される、第 2 トランジスタと、
　前記第 2 トランジスタのゲートとドレインとの間に接続される、第 1 スイッチと、
　第 1 端が前記第 2 トランジスタのゲートと接続され、第 2 端が入力信号端子と接続される、第 1 キャパシタと、
　第 1 端が前記第 2 トランジスタのゲートと接続され、第 2 端が前記入力信号端子と接続され、前記第 1 キャパシタと並列に備えられる、第 2 キャパシタと、
　ドレインが前記第 1 トランジスタのドレインと接続され、ゲートがドレインと接続される、第 4 トランジスタと、
　ドレインが前記第 2 トランジスタのドレインと接続され、ゲートが前記第 4 トランジスタのゲートと接続される、第 5 トランジスタと、
　を備え、
　前記第 4 トランジスタのドレイン、又は、前記第 5 トランジスタのドレインの電位が選択的に出力端子と接続される、
　比較器。
(13)
　前記第 1 キャパシタと前記入力信号端子との間に接続される、第 7 スイッチと、
　前記第 2 キャパシタと前記入力信号端子との間に接続される、第 8 スイッチと、
　をさらに備える、(12)に記載の比較器。
(14)
　前記第 1 キャパシタと前記第 2 トランジスタのゲートとの間に備えられる、第 11 スイッチと、
　前記第 2 キャパシタと前記第 2 トランジスタのゲートとの間に備えられる、第 12 スイッチと、
　をさらに備える、(12)に記載の比較器。
(15)
　前記参照信号は、第 1 ゲインで制御された画素値を取得する第 1 ランプ信号と、前記第 1 ゲインよりも高い第 2 ゲインで制御された画素値を取得する第 2 ランプ信号とが切り替えられる信号であり、
　前記第 2 トランジスタは、前記第 1 トランジスタと差動対を形成し、前記第 1 ランプ信号と、前記入力信号端子に印加された電圧と、に基づいた電流、又は、前記第 2 ランプ信号と、前記入力信号端子に印加された電圧と、に基づいた電流を選択的に出力する、
　(12)から(14)のいずれかに記載の比較器。
(16)
　参照信号を生成する、ランプ信号出力回路と、
　2 系統の処理をする、第 1 経路及び第 2 経路において、
　(1) から (15) に記載の比較器を備え、前記ランプ信号出力回路に接続される、第 1 経路の第 1 増幅回路と、
　(1) から (15) に記載の比較器を備え、前記ランプ信号出力回路に接続され、前記第 1 経路の第 1 増幅回路に隣接して配置される、第 2 経路の第 1 増幅回路と、
　前記第 1 経路の第 1 増幅回路に接続され、前記第 2 経路の第 1 増幅回路に隣接して配置される、第 1 経路の第 2 増幅回路と、
　前記第 2 経路の第 1 増幅回路に接続され、前記第 1 経路の第 2 増幅回路に隣接して配置される、第 2 経路の第 2 増幅回路と、
　前記第 1 経路の第 2 増幅回路に接続され、前記第 2 経路の第 2 増幅回路に隣接して配置される、第 1 経路の第 3 増幅回路と、
　前記第 2 経路の第 2 増幅回路に接続され、前記第 1 経路の第 3 増幅回路に隣接して配置される、第 2 経路の第 3 増幅回路と、
　を備える、増幅回路。
(17)
　受光素子と、
　前記受光素子から出力される信号を、制御回路からの制御信号に基づいたタイミングで出力する、画素回路と、
　前記画素回路から出力される信号が入力信号端子に入力される、(11)に記載の比較器と、
　前記比較器から出力される、前記第 1 ランプ信号に基づく差動増幅信号と、前記第 2 ランプ信号に基づく差動増幅信号と、を用いて前記画素回路から出力されるアナログ信号をデジタル信号に変換する、変換器と、
　を備える、固体撮像装置。
(18)
　前記変換器から出力される信号に基づいて、 HDR (High Dynamic Range) 画像を生成する、画像処理回路、
　をさらに備える、(17)に記載の固体撮像装置。
(19)
　受光素子と、
　前記受光素子から出力される信号を、制御回路からの制御信号に基づいたタイミングで出力する、画素回路と、
　前記画素回路から出力される信号が入力信号端子に入力される、(15)に記載の比較器と、
　前記比較器から出力される、前記第 1 ランプ信号に基づく差動増幅信号と、前記第 2 ランプ信号に基づく差動増幅信号と、を用いて前記画素回路から出力されるアナログ信号をデジタル信号に変換する、変換器と、
　を備える、固体撮像装置。
(20)
　前記変換器から出力される信号に基づいて、 HDR (High Dynamic Range) 画像を生成する、画像処理回路、
　をさらに備える、(19)に記載の固体撮像装置。
　本開示の態様は、前述した実施形態に限定されるものではなく、想到しうる種々の変形も含むものであり、本開示の効果も前述の内容に限定されるものではない。各実施形態における構成要素は、適切に組み合わされて適用されてもよい。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
1: 固体撮像装置、
 10: 画素アレイ、
 11: 制御部、
 12: 垂直駆動部、
  120: 水平信号線、
 13: 水平駆動部、
  130 、 132: 垂直信号線、
 14: 処理部、
 15: 画像処理部、
20: 比較器、
30: 増幅回路、
 300: ランプ信号出力回路、
 302: 第 2 増幅回路、
 304: 第 3 増幅回路、
 306: カウンタ

Claims (20)

  1. 　ゲートに参照信号が入力される、第 1 トランジスタと、
    　ソースが前記第 1 トランジスタのソースと接続される、第 2 トランジスタと、
    　ソースが前記第 1 トランジスタのソースと接続され、ドレインが前記第 2 トランジスタのドレインと接続される、第 3 トランジスタと、
    　前記第 2 トランジスタのゲートとドレインとの間に接続される、第 1 スイッチと、
    　前記第 3 トランジスタのゲートとドレインとの間に接続される、第 2 スイッチと、
    　第 1 端が前記第 2 トランジスタのゲートと接続され、第 2 端が入力信号端子と接続される、第 1 キャパシタと、
    　第 1 端が前記第 3 トランジスタのゲートと接続され、第 2 端が前記入力信号端子と接続される、第 2 キャパシタと、
    　ドレインが前記第 1 トランジスタのドレインと接続され、ゲートがドレインと接続される、第 4 トランジスタと、
    　ドレインが前記第 2 トランジスタのドレイン及び前記第 3 トランジスタのドレインと接続され、ゲートが前記第 4 トランジスタのゲートと接続される、第 5 トランジスタと、
    　を備え、
    　前記第 4 トランジスタのドレイン、又は、前記第 5 トランジスタのドレインの電位が選択的に出力端子と接続される、
    　比較器。
  2. 　前記第 1 キャパシタの第 2 端と電源電圧との間に接続される、第 3 スイッチと、
    　前記第 2 キャパシタの第 2 端と前記電源電圧との間に接続される、第 4 スイッチと、
    　をさらに備える、請求項1に記載の比較器。
  3. 　前記第 5 トランジスタのドレインと前記出力端子との間に接続される、第 5 スイッチと、
    　前記第 5 トランジスタのゲートと前記出力端子との間に接続される、第 6 スイッチと、
    　をさらに備え、
    　前記第 5 スイッチ及び前記第 6 スイッチは、排他的にオンする、
    　請求項1に記載の比較器。
  4. 　前記第 1 キャパシタの第 2 端と、前記入力信号端子との間に接続される、第 7 スイッチと、
    　前記第 2 キャパシタの第 2 端と、前記入力信号端子との間に接続される、第 8 スイッチと、
    　をさらに備える、請求項1に記載の比較器。
  5. 　前記第 1 トランジスタ、前記第 2 トランジスタ及び前記第 3 トランジスタは、第 1 導電型の MOSFET であり、
    　前記第 4 トランジスタ及び前記第 5 トランジスタは、前記第 1 導電型とは異なる第 2 導電型の MOSFET である、
    　請求項1に記載の比較器。
  6. 　前記第 1 導電型は、 p 型であり、前記第 2 導電型は、 n 型である、
    　請求項5に記載の比較器。
  7. 　前記第 1 トランジスタのソース、前記第 2 トランジスタのソース及び前記第 3 トランジスタのソースは、正側の電源電圧に接続され、
    　前記第 4 トランジスタのソース及び前記第 5 トランジスタのソースは、負側の電源電圧に接続される、
    　請求項6に記載の比較器。
  8. 　前記第 1 導電型は、 n 型であり、前記第 2 導電型は、 p 型である、
    　請求項5に記載の比較器。
  9. 　前記第 1 トランジスタのソース、前記第 2 トランジスタのソース及び前記第 3 トランジスタのソースは、負側の電源電圧に接続され、
    　前記第 4 トランジスタのソース及び前記第 5 トランジスタのソースは、正側の電源電圧に接続される、
    　請求項8に記載の比較器。
  10. 　前記第 2 トランジスタのドレインと、前記第 5 トランジスタのドレインとの間に接続される、第 9 スイッチと、
    　前記第 3 トランジスタのドレインと、前記第 5 トランジスタのドレインとの間に接続される、第 10 スイッチと、
    　をさらに備える、請求項1に記載の比較器。
  11. 　前記参照信号は、第 1 ゲインで制御された画素値を取得する第 1 ランプ信号と、前記第 1 ゲインよりも高い第 2 ゲインで制御された画素値を取得する第 2 ランプ信号とが切り替えられる信号であり、
    　前記第 2 トランジスタは、前記第 1 トランジスタと差動対を形成し、前記第 1 ランプ信号と、前記入力信号端子に印加された電圧と、に基づいた電流を出力し、
    　前記第 3 トランジスタは、前記第 1 トランジスタと差動対を形成し、前記第 2 ランプ信号と、前記入力信号端子に印加された電圧と、に基づいた電流を出力する、
    　請求項1に記載の比較器。
  12. 　ゲートに参照信号が入力される、第 1 トランジスタと、
    　ソースが前記第 1 トランジスタのソースと接続される、第 2 トランジスタと、
    　前記第 2 トランジスタのゲートとドレインとの間に接続される、第 1 スイッチと、
    　第 1 端が前記第 2 トランジスタのゲートと接続され、第 2 端が入力信号端子と接続される、第 1 キャパシタと、
    　第 1 端が前記第 2 トランジスタのゲートと接続され、第 2 端が前記入力信号端子と接続され、前記第 1 キャパシタと並列に備えられる、第 2 キャパシタと、
    　ドレインが前記第 1 トランジスタのドレインと接続され、ゲートがドレインと接続される、第 4 トランジスタと、
    　ドレインが前記第 2 トランジスタのドレインと接続され、ゲートが前記第 4 トランジスタのゲートと接続される、第 5 トランジスタと、
    　を備え、
    　前記第 4 トランジスタのドレイン、又は、前記第 5 トランジスタのドレインの電位が選択的に出力端子と接続される、
    　比較器。
  13. 　前記第 1 キャパシタと前記入力信号端子との間に接続される、第 7 スイッチと、
    　前記第 2 キャパシタと前記入力信号端子との間に接続される、第 8 スイッチと、
    　をさらに備える、請求項12に記載の比較器。
  14. 　前記第 1 キャパシタと前記第 2 トランジスタのゲートとの間に備えられる、第 11 スイッチと、
    　前記第 2 キャパシタと前記第 2 トランジスタのゲートとの間に備えられる、第 12 スイッチと、
    　をさらに備える、請求項12に記載の比較器。
  15. 　前記参照信号は、第 1 ゲインで制御された画素値を取得する第 1 ランプ信号と、前記第 1 ゲインよりも高い第 2 ゲインで制御された画素値を取得する第 2 ランプ信号とが切り替えられる信号であり、
    　前記第 2 トランジスタは、前記第 1 トランジスタと差動対を形成し、前記第 1 ランプ信号と、前記入力信号端子に印加された電圧と、に基づいた電流、又は、前記第 2 ランプ信号と、前記入力信号端子に印加された電圧と、に基づいた電流を選択的に出力する。
    　請求項12に記載の比較器。
  16. 　参照信号を生成する、ランプ信号出力回路と、
    　2 系統の処理をする、第 1 経路及び第 2 経路において、
    　請求項1に記載の比較器を備え、前記ランプ信号出力回路に接続される、第 1 経路の第 1 増幅回路と、
    　請求項1に記載の比較器を備え、前記ランプ信号出力回路に接続され、前記第 1 経路の第 1 増幅回路に隣接して配置される、第 2 経路の第 1 増幅回路と、
    　前記第 1 経路の第 1 増幅回路に接続され、前記第 2 経路の第 1 増幅回路に隣接して配置される、第 1 経路の第 2 増幅回路と、
    　前記第 2 経路の第 1 増幅回路に接続され、前記第 1 経路の第 2 増幅回路に隣接して配置される、第 2 経路の第 2 増幅回路と、
    　前記第 1 経路の第 2 増幅回路に接続され、前記第 2 経路の第 2 増幅回路に隣接して配置される、第 1 経路の第 3 増幅回路と、
    　前記第 2 経路の第 2 増幅回路に接続され、前記第 1 経路の第 3 増幅回路に隣接して配置される、第 2 経路の第 3 増幅回路と、
    　を備える、増幅器。
  17. 　受光素子と、
    　前記受光素子から出力される信号を、制御回路からの制御信号に基づいたタイミングで出力する、画素回路と、
    　前記画素回路から出力される信号が入力信号端子に入力される、請求項11に記載の比較器と、
    　前記比較器から出力される、前記第 1 ランプ信号に基づく差動増幅信号と、前記第 2 ランプ信号に基づく差動増幅信号と、を用いて前記画素回路から出力されるアナログ信号をデジタル信号に変換する、変換器と、
    　を備える、固体撮像装置。
  18. 　前記変換器から出力される信号に基づいて、 HDR (High Dynamic Range) 画像を生成する、画像処理回路、
    　をさらに備える、請求項17に記載の固体撮像装置。
  19. 　受光素子と、
    　前記受光素子から出力される信号を、制御回路からの制御信号に基づいたタイミングで出力する、画素回路と、
    　前記画素回路から出力される信号が入力信号端子に入力される、請求項15に記載の比較器と、
    　前記比較器から出力される、前記第 1 ランプ信号に基づく差動増幅信号と、前記第 2 ランプ信号に基づく差動増幅信号と、を用いて前記画素回路から出力されるアナログ信号をデジタル信号に変換する、変換器と、
    　を備える、固体撮像装置。
  20. 　前記変換器から出力される信号に基づいて、 HDR (High Dynamic Range) 画像を生成する、画像処理回路、
    　をさらに備える、請求項19に記載の固体撮像装置。
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