TWI742146B - 實現用於薄膜電晶體的低存取和接觸電阻的在源極和汲極中的雙層半導體氧化物的系統、方法及設備 - Google Patents

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馬可 拉多撒福傑維克
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Abstract

根據所揭露的實施例，提供了實現用於薄膜電晶體的低存取和接觸電阻的在源極/汲極中的雙層半導體氧化物的系統、方法及設備。例如，根據一個實施例，揭露了一種半導體裝置，在其中具有基板；雙層氧化物層，其由第一氧化物材料和第二氧化物材料形成，所述第一氧化物材料包含半導體氧化物材料且與包含高遷移率氧化物材料之所述第二氧化物材料具有不同的材料特性；通道層，其形成在所述基板之上，所述通道層由所述雙層氧化物層的所述半導體氧化物材料形成；高遷移率氧化物層，其形成在所述通道層之上，所述高導電性氧化物層由所述雙層氧化物層的所述高遷移率氧化物材料形成；金屬接點，其形成在所述高遷移率氧化物層之上；閘極和閘極氧化物材料，其形成在所述高遷移率氧化物層之上，所述閘極氧化物材料係與所述高遷移率氧化物層直接接觸；以及間隔件，其將所述金屬接點與所述閘極和閘極氧化物材料分離。揭露了其它相關的實施例。

Description

實現用於薄膜電晶體的低存取和接觸電阻的在源極和汲極中的雙層半導體氧化物的系統、方法及設備 版權聲明
此專利文件的揭露的一部分包含受版權保護的材料。版權所有者不反對任何人將如在專利商標局的專利文件或記錄中所示的專利文件或專利揭露傳真複製，但保留任何所有版權。
本文所描述的標的通常關於半導體和電子製造領域，並且更具體地，關於實現用於薄膜電晶體的低存取和接觸電阻的在源極/汲極中的雙層半導體氧化物的系統、方法及設備。
先前技術段落中討論的標的不應被假定為僅 在先前技術段落中提到的現有技術。類似地，先前技術段落中提到的或與先前技術段落的標的相關的問題不應被假定為在現有技術中已經被認識。先前技術段落中的標的僅僅表示不同的方法，其本身也可以對應於所要求保護的標的之實施例。
在半導體製造中，氧化物半導體具有在記憶體和後端電晶體中的應用，因為它們能夠在低溫下被沉積並且不需要本質基板。此外，氧化物半導體可以垂直地(3D)整合入如薄膜電晶體的半導體製造程序。
不幸地，氧化物半導體表現出比IV族和III-V族半導體更寬的帶隙，因此可能受到高接觸和存取電阻的影響。
因此，本技術的當前狀態可以從如本文所述的實現用於薄膜電晶體的低存取和接觸電阻的在源極/汲極中的雙層半導體氧化物的手段中獲益。
100‧‧‧接點
101‧‧‧半導體裝置
105‧‧‧閘極
110‧‧‧間隔件
115‧‧‧閘極氧化物材料
120‧‧‧接觸電阻Rc
125‧‧‧散佈電阻Rsp
130‧‧‧通道電阻RCH
135‧‧‧半導體氧化物通道
140‧‧‧基板
150‧‧‧介電材料
200‧‧‧接點
201‧‧‧半導體裝置
205‧‧‧閘極
210‧‧‧間隔件
215‧‧‧閘極氧化物材料
220‧‧‧接觸電阻Rc
225‧‧‧散佈電阻Rsp
230‧‧‧通道電阻RCH
235‧‧‧半導體氧化物通道
240‧‧‧基板
250‧‧‧介電材料
260‧‧‧高遷移率氧化物材料
300‧‧‧接點
301‧‧‧半導體裝置
305‧‧‧閘極
310‧‧‧間隔件
311‧‧‧操作
312‧‧‧操作
313‧‧‧操作
314‧‧‧操作
315‧‧‧閘極氧化物材料
316‧‧‧操作
317‧‧‧操作
318‧‧‧操作
320‧‧‧接觸電阻Rc
325‧‧‧散佈電阻Rsp
330‧‧‧通道電阻RCH
335‧‧‧半導體氧化物通道
340‧‧‧基板
360‧‧‧高遷移率氧化物材料
400‧‧‧接點
401‧‧‧程序流程
402‧‧‧程序流程
403‧‧‧程序流程
404‧‧‧程序流程
405‧‧‧閘極
410‧‧‧間隔件
411‧‧‧操作
412‧‧‧操作
413‧‧‧操作
414‧‧‧操作
415‧‧‧閘極氧化物材料
416‧‧‧操作
417‧‧‧操作
418‧‧‧操作
419‧‧‧操作
420‧‧‧接觸電阻Rc
421‧‧‧操作
425‧‧‧散佈電阻Rsp
430‧‧‧通道電阻RCH
435‧‧‧半導體氧化物通道材料
440‧‧‧基板
450‧‧‧介電材料
460‧‧‧高遷移率氧化物材料
500‧‧‧電腦系統
510‧‧‧積體電路
511‧‧‧積體電路
512‧‧‧處理器
513‧‧‧處理器
514‧‧‧通訊電路
515‧‧‧通訊電路
516‧‧‧晶載記憶體
517‧‧‧晶載記憶體
520‧‧‧系統匯流排
530‧‧‧電源
540‧‧‧外部記憶體
542‧‧‧主記憶體
544‧‧‧硬碟
546‧‧‧可移除媒體
548‧‧‧嵌入式記憶體
550‧‧‧顯示裝置
560‧‧‧音頻輸出
570‧‧‧輸入裝置
598‧‧‧基礎基板
599‧‧‧被動裝置
600‧‧‧中介層
602‧‧‧第一基板
604‧‧‧第二基板
606‧‧‧球閘陣列(BGA)
608‧‧‧互連
610‧‧‧通孔
612‧‧‧穿矽通孔(TSV)
614‧‧‧嵌入式裝置
700‧‧‧計算裝置
702‧‧‧主機板
704‧‧‧處理器
706‧‧‧通訊晶片
800‧‧‧方法
805‧‧‧方塊
810‧‧‧方塊
815‧‧‧方塊
820‧‧‧方塊
825‧‧‧方塊
830‧‧‧方塊
835‧‧‧方塊
實施例藉由舉例的方式，而不是藉由限制的方式來說明，並且當結合附圖考慮時，參照下面的詳細描述將更透徹地理解，其中：圖1描繪實施例可以做為依據而操作的範例性半導體裝置；圖2描繪實施例可以做為依據而操作的另一個範例性半導體裝置； 圖3A、3B和3C描繪根據所述實施例的建立用於低存取和改善的接觸電阻之源極/汲極接觸區中的雙層半導體氧化物的範例性程序流程；圖4A、4B、4C和4D描繪根據所述實施例的建立用於低存取和改善的接觸電阻之源極/汲極接觸區中的雙層半導體氧化物的範例性程序流程；圖5是根據所述實施例的電腦系統的示意圖；圖6顯示包括一或多個所述實施例的中介層；圖7顯示根據本發明的一種實現的計算裝置；以及圖8是顯示根據所述實施例的實現用於薄膜電晶體的低存取和接觸電阻的在源極/汲極中的雙層半導體氧化物的方法的流程圖。
【發明內容】與【實施方式】
本文所描述的是實現用於薄膜電晶體的低存取和接觸電阻的在源極/汲極中的雙層半導體氧化物的系統、方法及設備。例如，根據一個實施例，揭露了一種半導體裝置，在其中具有基板；雙層氧化物層，其由第一氧化物材料和第二氧化物材料形成，所述第一氧化物材料包含半導體氧化物材料且與包含高遷移率氧化物材料之所述第二氧化物材料具有不同的材料特性；通道層，其形成在所述基板之上，所述通道層由所述雙層氧化物層的所述半導體氧化物材料形成；高遷移率氧化物層，其形成在所述 通道層之上，所述高導電性氧化物層由所述雙層氧化物層的所述高遷移率氧化物材料形成；金屬接點，其形成在所述高遷移率氧化物層之上；閘極和閘極氧化物材料，其形成在所述高遷移率氧化物層之上，所述閘極氧化物材料係與所述高遷移率氧化物層直接接觸；以及間隔件，其將所述金屬接點與所述閘極和閘極氧化物材料分離。
在下面的描述中，闡述了許多具體細節，如特定系統、語言、部件等的範例，以便對各種實施例提供透徹理解。然而，對於本領域技術人員顯而易見的是，不需要採用這些具體細節來實踐本文揭露的實施例。在其它情況下，眾所周知的材料或方法沒有被詳細描述，以避免不必要地模糊所揭露的實施例。
除了在圖中描繪和本文中描述的各種硬體部件之外，實施例還包含了下面描述的各種操作。根據這樣的實施例描述的操作可以由硬體部件來執行，或者可以在機器可執行指令中體現，所述機器可執行指令可致使以所述指令程式化的通用或專用處理器執行操作。或者，可以藉由硬體和軟體的組合來執行操作。
所揭露實施例中的任一者可以被單獨使用或彼此以任何組合一起使用。雖然各種實施例可能部分地由傳統技術和方法的缺陷驅動，其中一些在說明書中被描述或暗示，但是實施例不一定處理或解決這些缺陷中的任一者，而是可以僅處理一些缺陷、處理無關於缺陷，或針對不直接討論的不同缺陷和問題。
本發明的實施例的實現可以在諸如半導體基板的基板上形成或執行。在一種實現中，半導體基板可以是使用本體矽或絕緣體上矽基板形成的結晶基板。在其它實現中，半導體基板可以使用可以或可以不與矽組合的替代材料來形成，其包含但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵或III-V族或IV族材料的其它組合。儘管這裡描述了可以形成基板的材料的幾個範例，但是可以用作可以建立半導體裝置的基礎的任何材料皆落入本發明的精神和範圍內。
複數個電晶體(如金屬氧化物半導體場效電晶體(MOSFET或簡稱MOS電晶體))可以在基板上製造。在本發明的各種實現中，MOS電晶體可以是平面電晶體、非平面電晶體或兩者的組合。非平面電晶體包含FinFET電晶體(如雙閘極電晶體和三閘極電晶體)，以及圍繞式或全圍繞閘極電晶體(如奈米帶和奈米線電晶體)。儘管本文描述的實現可以僅說明平面電晶體，但是應當注意，本發明也可以使用非平面電晶體來實現。
每個MOS電晶體包含由至少兩層形成的閘極堆疊、閘極介電層和閘極電極層。閘極介電層可以包含一層或層的堆疊。所述一或多個層可包含氧化矽、二氧化矽(SiO2)和/或高k介電材料。高k介電材料可以包含諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮和鋅的元素。可以用於閘極介電層的高k材料的範例包含但不限於氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化 鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭和鈮酸鉛鋅。在一些實施例中，可以在閘極介電層上進行退火處理，以在使用高k材料時提高其品質。
閘極電極層係形成在閘極介電層上，並且可以由至少一個P型功函數金屬或N型功函數金屬組成，其取決於電晶體是否為PMOS或NMOS電晶體。在一些實現中，閘極電極層可以由兩個或更多個金屬層的堆疊構成，其中一或多個金屬層是功函數金屬層，並且至少一個金屬層是填充金屬層。
對於PMOS電晶體，可用於閘極電極的金屬包含但不限於釕、鈀、鉑、鈷、鎳和導電金屬氧化物，例如氧化釕。P型金屬層將致使具有約4.9eV至約5.2eV之間的功函數的PMOS閘極電極的形成。對於NMOS電晶體，可用於閘極電極的金屬包含但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金，以及這些金屬的碳化物，例如碳化鉿、碳化鋯、碳化鈦、碳化鉭和碳化鋁。N型金屬層將致使具有約3.9eV至約4.2eV之間的功函數的NMOS閘極電極的形成。
在一些實現中，閘極電極可以由「U」形結構組成，其包含基本上平行於基板的表面的底部與基本上垂直於基板的頂表面的兩個側壁部分。在另一實現中，形成閘極電極的金屬層中的至少一個可以簡單地是基本上平行於基板的頂表面，並且不包含基本上垂直於基板的頂表面 的側壁部分的平面層。在本發明的其它實現中，閘極電極可包含U形結構和平面、非U形結構的組合。例如，閘極電極可以包含形成於一或多個平面、非U形層之上的一或多個U形金屬層。
在本發明的一些實現中，一對側壁間隔件可在托住閘極堆疊的閘極堆疊之相對側上形成。側壁間隔件可以由下列材料來形成，諸如氮化矽、氧化矽、碳化矽、摻雜碳的氮化矽，和氮氧化矽。用於形成側壁間隔件的程序在本領域中是眾所周知的，並且通常包含沉積和蝕刻程序操作。在替代實施例中，可以使用複數個間隔件對，例如，兩對、三對或四對的側壁間隔件可在閘極堆疊的相對兩側形成。
如在本領域中眾所皆知的，源極和汲極區是相鄰於每個MOS電晶體的閘極堆疊在基板內形成的。源極和汲極區通常使用佈值/擴散程序或者蝕刻/沉積程序來形成。在前者的程序中，摻雜物，如硼、鋁、銻、磷或砷可以離子佈值到基板以形成源極和汲極區。使摻雜物活化並致使它們進一步擴散到基板的退火程序通常在離子佈植程序之後。在後者的程序中，基板可以首先被蝕刻以形成在源極和汲極區的位置處的凹部。接著可以進行磊晶沉積程序以將凹部填充被用於製造源極和汲極區的材料。在一些實現中，源極和汲極區可使用矽合金，諸如矽鍺或矽碳化物來製造。在一些實現中，磊晶沉積矽合金可利用諸如硼、砷或磷的摻雜物來原地摻雜。在進一步的實施例中， 可以使用一或多個替代的半導體材料，諸如鍺或III-V族材料或合金來形成源極和汲極區。並且在其它實施例中，金屬和/或金屬合金的一或多個層可用於形成源極和汲極區。
一或多個層間介電質(ILD)係沉積在MOS電晶體上。ILD層可以使用已知適用於積體電路結構中的諸如低k介電材料的介電材料來形成。可使用的介電材料的範例包含但不限於二氧化矽(SiO2)、摻雜碳的氧化物(CDO)、氮化矽、諸如全氟環丁烷或聚四氟乙烯、氟矽酸鹽玻璃(FSG)的有機聚合物，和諸如倍半矽氧烷、矽氧烷或有機矽酸鹽玻璃的有機矽酸酯。ILD層可以包含孔或氣隙以進一步降低它們的介電常數。
圖1描繪實施例可以做為依據而操作的範例性半導體裝置101。
特別地，描繪有一種半導體裝置101，在其中具有基板140、半導體氧化物材料135或通道135層，和完全包圍對稱地電連接的接點100的介電材料150。例如，通道層可以由晶體半導體氧化物材料或非晶半導體氧化物材料(有時稱為非晶氧化物半導體(AOS)材料)形成。
如可以觀察到的，存在主導並散佈電阻Rsp 125和通道電阻RCH 130的接觸電阻Rc 120。
接觸電阻120 Rc為接點100的金屬和半導體氧化物通道135介面之間的電阻。散佈電阻Rsp 125進一步描繪為在間隔件110下面。最後，存在通道電阻RCH 130，其為由閘極105調製的電阻。所述電阻係對稱於源極和汲極接點100之間的每一側。
還描繪圍繞位於閘極氧化物材料115上的閘極105的間隔件110。
所描繪的半導體裝置101代表大帶隙非晶氧化物半導體，其導致在間隔件110下的高電阻，以及對於金屬的高接觸電阻Rc 120，從而大存取電阻。
圖2描繪實施例可以做為依據而操作的另一個範例性半導體裝置201。
如所描繪的，存在半導體氧化物通道235材料駐留在其上的基板240。還描繪了完全包圍透過高遷移率氧化物材料260對稱地電連接的接點200的介電材料250。高遷移率氧化物材料可以是，但不必定是非晶氧化物材料。相對地，為了高遷移率特性，選擇了高遷移率氧化物材料。
如可以觀察到的，還描繪導向散佈電阻Rsp 225和通道電阻RCH 230的降低接觸電阻Rc 220。圍繞閘極205的是完全圍繞閘極而不是僅存在於閘極下方的閘極氧化物材料215，其具有圍繞閘極氧化物材料215的間隔件並且在間隔件210的底部和半導體氧化物通道235材料之間留下高遷移率氧化物材料260的小間隙。
因為許多類型的氧化物半導體存在著大範圍的遷移率、接觸電阻和載子密度，有利的是使用氧化物半導體材料作為表現出最佳的閘控特性的通道，同時在源極 和汲極區使用第二氧化物半導體以受益於較高的遷移率和載子密度，並因此減少對於薄膜電晶體的存取電阻。
此外，當寬帶隙非晶氧化物直接與金屬接觸時，呈現了阻止低存取電阻的大肖特基阻障。肖特基阻障是在金屬-半導體接面處形成的電子的位能阻障，其值取決於所選擇的金屬和半導體材料的組合。
通道材料235可以因此選擇具有最佳的閘控和低截止狀態漏電特性，同時引入本文描繪的第二半導體氧化物作為高遷移率氧化物材料260提供了選擇將具有最低存取電阻之特性的能力。實驗性銦鎵鋅氧化物(IGZO)薄膜電晶體已經被製造為具有優良的閘控特性。然而，由於IGZO的寬帶隙以及在源極和汲極的低載子密度，這樣的IGZO薄膜電晶體表現出有問題地大的接觸電阻。
這裡所描繪的半導體裝置201藉由使用第二半導體氧化物(這裡顯示為高遷移率氧化物材料260或選擇性地沉積在半導體氧化物通道235材料之上的高遷移率非晶氧化物材料)，結合了具有低電阻接觸Rc 220的最佳通道特性。
因此，當高遷移率氧化物材料與半導體氧化物通道235材料結合時，形成了如本文所述的用於低存取和改善接觸電阻的薄膜電阻器的在源極/汲極區中的雙層半導體氧化物。
藉由在接點和間隔件之下插入高遷移率氧化物材料，由於較低的Eg和較高的μeff，表現出在間隔件之下有較低的電阻，而在源極/汲極有較低的金屬接觸電阻Rc 220，並且進一步其中所述材料保持低漏電，並表現出致使低得多的總存取電阻薄膜電晶體(TFT)的廣泛BG半導體氧化物的改進閘控性質。
這種範例性高遷移率氧化物材料260可以包含例如SbO2、SnO2、InO2、ITO、TiO、ZO、高銦含量的IGZO等中的任何一種。
選擇用於電晶體的雙層通道的高遷移率氧化物材料260(或可替換地高遷移率非晶氧化物材料)和半導體氧化物通道材料允許閘極205導通和關閉具有降低的總存取電阻的半導體氧化物通道235。
通道電阻RCH 230將最佳地是半導體裝置201內遇到的主要電阻。然而，為了不可避免的半導體氧化物通道235必須使用接點200被連接到外部負載，並因此也有不能由閘極205控制的接觸電阻Rc 220。
因為閘極205係用以調變半導體裝置201的電阻，所以希望接觸電阻Rc 220是盡可能低的。
如所描繪的，在圖1的半導體裝置101僅使用非晶氧化物材料，其將會產生導致增加電阻的大帶隙。
帶隙是沒有電子狀態可以存在的半導體材料的能量範圍。帶隙通常是指價帶的頂部與半導體材料的導帶的底部之間的能量差(以電子伏特)。如果價帶完全充滿並且導帶完全為空，則電子不能藉由材料移動；然而，如果一些電子從價帶轉移到導帶，則電流可以流動。因此， 帶隙是確定所選材料的電導率的重要因素。具有大帶隙的物質通常是絕緣體，那些具有較小帶隙的物質是半導體，而導體具有非常小的帶隙或者沒有，因為價帶和導帶重疊。
因為接觸電阻Rc 220不由閘極控制，並且因此在裝置201中呈現出不希望的不規則，所以材料選擇和最佳化可有助於減少接觸電阻Rc 220是重要的。雖然接觸電阻Rc 220不能被完全消除，藉由盡可能減少接觸電阻Rc 220，最大調變將因此源自閘極205的直接控制。
非晶氧化物材料(如那些可選擇性地被用來形成所描繪的半導體氧化物通道235材料)表現出大的帶隙，其使得它更難以與材料良好接觸。因此，選擇的次要材料來形成具有較小帶隙和較高遷移率的雙層半導體氧化物的第二成分，如具有高遷移率氧化物材料260。
所述材料的遷移率表徵載子或電子穿過特定材料移動有多快。因此，高遷移率材料也意味著所述材料表現出高導電性。
因此，高遷移率材料被用於源極和汲極接點200的區，從而降低了接觸電阻Rc 220，因此如下描繪的高遷移率氧化物材料260被夾在源極和汲極接點200與半導體氧化物通道235材料兩者之間。
使用由半導體氧化物通道235材料和高遷移率氧化物材料260兩者形成的雙層半導體氧化物大幅地減少在接點200和半導體氧化物通道235區之間的先前解決方案 中觀察到的有問題的高接觸電阻Rc。
出現在圖1的半導體裝置101處的接觸電阻Rc和散佈電阻Rsp是有問題地高，並且不由在圖1的半導體裝置101的閘極105進行調變。相較於形成觀察到通道電阻RCH 230的半導體氧化物通道235區的材料，藉由在源極和汲極接點200區之下使用較高遷移率的氧化物材料(非晶的或結晶的)，提供了可能較低的帶隙。因此，由於材料的較大電導率，接觸電阻Rc 220被降低，而間隔件210區之下的散佈電阻Rsp 225也被降低。
因為非晶氧化物材料對於市場是新的，它們還沒有被以本文中描述的方式成功地整合到薄膜電晶體。因此，為了降低在這種裝置中遇到的接觸電阻Rc 220，採用了替代方案。然而，這種先前的方法一直沒有成功地降低接觸電阻Rc 220到透過高遷移率氧化物材料260與半導體氧化物通道材料235一起組合使用，在用於低存取和改善的接觸電阻Rc 220的源極/汲極接點200中的雙層半導體氧化物中所觀察的程度。
圖3A、3B和3C描繪根據所述實施例的建立用於低存取和改善的接觸電阻之源極/汲極接觸區中的雙層半導體氧化物的範例性程序流程(301、302和303)。
特別是，在圖3A的操作311處，基板340被製造。例如，矽被製造或矽層上之矽層被形成為，例如，半導體裝置的後端互連區具有由各種各樣可用的基板材料，如矽、二氧化矽、氧化鋁、藍寶石、鍺、砷化鎵(GaAs)、 矽和鍺的合金、磷化銦(InP)等中的任意者形成的基板的一部分。
在操作312處，半導體氧化物通道335係在基板340上形成，穿過半導體氧化物通道335的通道電阻RCH 330將由完全形成和操作性電晶體的閘極305來調變。根據某些實施例，操作312包含濺射程序來沉積半導體氧化物通道335材料或用以將非晶氧化物通道材料(AOS通道)濺射到基板340上。
接觸電阻Rc 320和散佈電阻Rsp 325被描繪，但將藉由使用用於源極和汲極接觸區所形成的雙層半導體氧化物而被減少。
較佳的是，形成半導體氧化物通道335層的通道材料表現出合理遷移率，雖然不一定與雙層非晶氧化物層的第二材料一樣高。然而重要的是，通道材料應具有大的帶隙，使得所述半導體氧化物通道335表現出低的漏電。高帶隙的非晶層是濺射到先前形成的基板上，接著被圖案化，使得所述閘極氧化物材料315可以被直接沉積到所述半導體氧化物通道335材料上。
在操作313處，閘極氧化物材料315被沉積到所述圖案化的半導體氧化物通道335層，因而形成圍繞閘極305的閘極氧化物材料315。
在圖3B的操作314處，如圖所示，圍繞閘極305和閘極氧化物材料的間隔件310被建立。間隔件310從閘極形成分離的區，使得當接觸材料被沉積時，其不會落 在或直接與閘極接觸，這將導致短路。
在操作316處，間隔件310被底切或蝕刻掉，使得雙層半導體氧化物的第二層材料可以被沉積和駐留在半導體氧化物通道335材料之上的間隔件，但不低於直接與半導體氧化物通道335材料接觸的閘極氧化物材料315。在替代實施例中，半導體氧化物通道335材料的頂部部分可以被底切或蝕刻掉，以形成雙層半導體氧化物的第二層材料可以在其內被沉積並如前的間隔件310下方的空間，其位於半導體氧化物通道335材料之上的間隔件下方，但不低於閘極氧化物材料315，使得閘極氧化物材料315保持與半導體氧化物通道335材料直接接觸。
在圖3C的操作317處，形成雙層半導體氧化物的第二層材料的高遷移率氧化物材料360被沉積在半導體氧化物通道材料335之上，從而形成其中高遷移率氧化物材料360係在間隔件310下方且在半導體氧化物通道材料335之上，但並不在閘極氧化物材料315和半導體氧化物通道材料335之間的雙層半導體氧化物。
在操作318處，接點300接著藉由沉積接點300將在源極和汲極區形成的所選接觸金屬被打開。值得注意的是，接點300係與高遷移率氧化物材料360直接接觸，但不與較低遷移率但較高導電性半導體氧化物通道335材料接觸，從而在接觸金屬和雙層非晶氧化物層之間提供了低存取和降低的接觸電阻Rc 320。
根據某些實施例，層間介電層或ILD層係沉積 到接點300材料所沉積的開口所形成之處，以形成接點300。
可以使用表現出高遷移率特性的各種氧化物材料或非晶氧化物材料來形成雙層氧化物層的高遷移率氧化物材料，無論它們是結晶還是非晶的。例如，儘管在CMOS裝置中傳統缺乏使用這些材料，但仍然可以併入諸如氧化錫、氧化銦錫、氧化鋅、高銦含量氧化物(例如，SbO2、SnO2、InO2、ITO、TiO、ZO、高銦含量的IGZO等)。
根據替代實施例，當接點300在接觸區被打開，半導體氧化物通道335材料的一部分被接著蝕刻掉，以形成用以沉積高遷移率氧化物材料360的空間。根據特定實施例，高遷移率氧化物材料360接著被磊晶生長在半導體氧化物通道335材料的之上，從而將高遷移率氧化物材料360生長在半導體氧化物通道335層的蝕刻掉表面的之上。
例如，在接觸區中，在沉積形成接點300的金屬之後，之前形成的半導體氧化物通道335材料的蝕刻允許空間在高遷移率氧化物材料的磊晶生長可形成包含在間隔件310之下打開的空間內的間隔件310的下方被打開，從而允許在間隔件已被放置以將閘極和閘極氧化物材料與接點300分離之後，高遷移率氧化物材料建立的雙層氧化物。
圖4A、4B、4C和4D描繪根據所述實施例的建 立用於低存取和改善的接觸電阻之源極/汲極接觸區中的雙層半導體氧化物的範例性程序流程(401、402、403和404)。
例如，在另一種替代方案中，半導體氧化物通道材料435被濺射在基板440上，接著在放置閘極氧化物材料415、閘極和間隔件410之前，高遷移率氧化物材料460被額外地沉積以形成雙層氧化物材料。這將導致已形成的雙層為此現在需要蝕刻程序以打開進入雙層氧化物材料的頂層之空間，使得蝕刻可以移除在閘極區中的高遷移率非晶氧化物材料460，使得閘極氧化物材料和閘極405接著可沉積至已經藉由蝕刻移除閘極區中的高遷移率氧化物材料460而暴露的半導體氧化物通道材料的圖案化表面上。間隔件410接著圍繞閘極氧化物材料被放置，且在圍繞新沉積的閘極氧化物材料的高遷移率氧化物材料之上，並且在接點400之後的閘極可被沉積在接點區中的高遷移率氧化物材料460的圖案化表面上。
在又一個替代實施例中，基板被形成並且半導體氧化物通道材料435和高遷移率氧化物材料460兩者被沉積和圖案化在一起，在此蝕刻之後將露出所述閘極氧化物材料和閘極可以被沉積的限定左和右邊緣，使得閘極氧化物材料415和閘極405金屬可以被沉積，從而使得閘極氧化物材料415直接與半導體氧化物通道材料435接觸。接著，間隔件410被放置為將接觸閘極氧化物材料415的側面，但是在隨著半導體氧化物通道層435一起沉積的高遷 移率氧化物材料460層的頂部上。間隔件將在高遷移率氧化物材料之上，因為圖案化和蝕刻定義了邊緣，並且凹陷至使得接觸到半導體氧化物通道層的閘極氧化物材料，但保留剩餘在間隔件係在閘極材料沉積後放置的間隔件區中的高遷移率氧化物材料。利用間隔件410，接觸金屬可接著照常被沉積而沒有對於閘極形成短路的風險。
範例性程序流程(401、402、403和404)描繪了這樣的程序，開始於在圖4A的流程401，其中基板440在操作411處被沉積。
在操作412處，半導體氧化物通道435材料被沉積或濺射在形成將穿過完全形成的電晶體的閘極進行調變的通道電阻RCH 430的所述雙層氧化物材料中的第一個的基板上，其因此將表現出降低的接觸電阻Rc 420和降低的散佈電阻Rsp 425。
在操作413處，雙層氧化物材料中的第二者被沉積有放置在半導體氧化物通道材料435之上的高遷移率氧化物材料460。
轉到圖4B的流程402，操作414描繪高遷移率氧化物層460的圖案化和蝕刻，其導致在閘極將被形成的閘極區中的高遷移率氧化物層460的完全移除，以及在閘極區旁邊，間隔件將被放置的間隔區中的高遷移率氧化物層460的部分移除或薄化，從而允許閘極氧化物材料一旦形成，以與半導體氧化物通道435材料直接接觸，同時還允許所述間隔件將所述閘極與接點分離並仍然從OAS通道 435材料移除並駐留在高遷移率氧化物材料460之上。
在操作416處，可以由此觀察到閘極氧化物材料415被沉積在圖案化的半導體氧化物通道435材料上，從而致使閘極氧化物材料415與半導體氧化物通道435之間的直接接觸，其藉由先前沉積在半導體氧化物通道材料435之上的高遷移率氧化物材料460的完全移除蝕刻來露出或暴露。
轉到圖4D的流程403，操作417描繪閘極405材料沉積到允許閘極和閘極氧化物材料與半導體氧化物通道435材料接觸的高遷移率氧化物材料460的完全蝕刻區。
在操作418處可以觀察到，間隔件現在已經被形成或放置在變薄或部分地蝕刻，但在間隔件區沒有完全移除的高遷移率氧化物層460之上。因此，間隔件將現在已形成閘極405與即將形成的接點分離，從而防止短路，同時還允許間隔件駐留在高遷移率氧化物材料460之上，而不必將所述間隔件底切或蝕刻。
轉到在圖4D的流程403，操作419描繪了由於間隔件410的事先放置，接點400金屬現在沉積在高遷移率氧化物材料460之上而不被允許觸碰或短路到閘極。
在操作421處，介電材料450接著被包覆成型或填充以保護裝置。
在替代實施例中，介電材料450可以在接點400放置之前被包覆成型，其中殼體開口係形成至接點接著被沉積到其中的介電材料450。
不管如何形成的，選擇了所述通道材料的材料性質或特性，以在應該因此對應於低漏電材料的半導體氧化物通道435層處具有中等遷移率的高帶隙。在半導體氧化物通道435層處帶隙大，但遷移率差是不能接受的。形成雙層氧化物材料中的第二層的高遷移率層460應具有高遷移率，但允許更容易接觸，因此降低了接點400的金屬和高遷移率氧化物材料460之間的接觸電阻Rc 420。高遷移率氧化物材料的差導電性藉由改善的接觸來補償。
圖5是根據所述實施例的電腦系統500的示意圖。如所描繪的，根據在本發明中所闡述的數個所揭露實施例和其等同物中任一者，電腦系統500(也被稱為電子系統500)能夠體現用於實現薄膜電晶體的低存取和接觸電阻的在源極/汲極中的雙層半導體氧化物之手段。電腦系統500可以是諸如小筆電之行動裝置。電腦系統500可以是諸如無線智慧手機或平板電腦之行動裝置。電腦系統500可以是桌上電腦。電腦系統500可以是手持式閱讀器。電腦系統500可以是伺服器系統。電腦系統500可以是超級電腦或高效能計算系統。
根據一個實施例，電子系統500是一種電腦系統，其包含電性地耦接電子系統500的各種部件的系統匯流排520。根據各種實施例，系統匯流排520是單一匯流排或匯流排的任意組合。電子系統500包含將電源提供給積體電路510的電源530。在一些實施例中，電源530透過系統匯流排520提供電流到積體電路510。
根據實施例，這種積體電路510係電耦接到系統匯流排520，並且包含任何電路，或電路的組合。在實施例中，積體電路510包含可以是任何類型的處理器512。如本文中所使用的，處理器512可以是指任何類型的電路，諸如但不限於微處理器、微控制器、圖形處理器、數位訊號處理器或其它處理器。在實施例中，處理器512包含或被耦接至如本文所揭露的具有梯度密封劑保護的電子裝置。
根據一個實施例，SRAM實施例在處理器的記憶體高速快取中被發現。可以被包含在積體電路510中的其它類型的電路是定制電路或特殊應用積體電路(ASIC)，諸如用於無線裝置，諸如蜂巢式電話、智慧手機、呼叫器、可攜式電腦、雙向無線電和類似的電子系統或用於伺服器的通訊電路之通訊電路514。在實施例中，積體電路510包含晶載記憶體516，諸如靜態隨機存取記憶體(SRAM)。在實施例中，積體電路510包含嵌入式晶載記憶體516，諸如嵌入式動態隨機存取記憶體(eDRAM)。
根據一個實施例，積體電路510與後續的積體電路511互補。有用的實施例包含雙處理器513和雙通訊電路515與雙晶載記憶體517，如SRAM。根據一個實施例，雙積體電路510包含嵌入式晶載記憶體517，如eDRAM。
在一個實施例中，電子系統500還包含外部記憶體540，其又可包含適合於特定應用的一或多個記憶體元件，如RAM形式的主記憶體542、一或多個硬碟544和/ 或處理可移除媒體546的一或多個驅動器，如軟碟、光碟(CD)、數位多功能光碟(DVD)、快閃記憶體驅動器，和本領域中已知的其它可移除媒體。根據一個實施例，外部記憶體540還可以是嵌入式記憶體548，如在晶粒堆疊中的第一晶粒。
根據一個實施例，電子系統500還包含顯示裝置550和音頻輸出560。在一個實施例中，電子系統500包含輸入裝置570，如控制器，所述控制器可以是鍵盤、滑鼠、軌跡球、遊戲控制器、麥克風、語音識別裝置，或將資訊輸入到電子系統500中的任何其它輸入裝置。在實施例中，輸入裝置570是相機。在實施例中，輸入裝置570是數位錄音機。在實施例中，輸入裝置570是相機和數位錄音機。
如本文所示，積體電路510可在許多不同的實施例中實現，包含根據數個所揭露的實施例中任一者以及其等同物之具有實現用於薄膜電晶體的低存取和接觸電阻的在源極/汲極中的雙層半導體氧化物之手段在其中之封裝基板或半導體封裝、電子系統、電腦系統、製造積體電路的一或多個方法，以及製造電子組件的一或多個方法，其包含根據本文以各種實施例闡述的數個所揭露的實施例中任一者以及其本領域公認的等同物之具有用於實現在用於薄膜電晶體的低存取和接觸電阻的在源極/汲極中的雙層半導體氧化物之手段在其中之封裝基板或半導體封裝。 元件、材料、幾何形狀、尺寸和操作順序都可以被改變， 以適應特定的I/O耦接需求，包含嵌入在根據數個所揭露的具有用於實現在用於薄膜電晶體的低存取和接觸電阻實施例以及其等同物的在源極/汲極中的雙層半導體氧化物之手段之封裝基板或半導體封裝中任一者之處理器載置基板的微電子晶粒的陣列接點數、陣列接點配置。如由圖5的虛線表示的，可以包含基礎基板598。如也在圖5中描繪的，也可包含被動裝置599。
圖6顯示包括一或多個所述實施例的中介層600。中介層600是用於將第一基板602橋接到第二基板604的居間基板。第一基板602可以是，例如，積體電路晶粒。第二基板604可以是，例如，記憶體模組、電腦主機板，或其它積體電路晶粒。通常，中介層600的目的是將連結散佈到更寬的間距或將連結重新路由到不同的連結。例如，中介層600可以將積體電路晶粒耦接到可以隨後被耦接到第二基板604的球閘陣列(BGA)606。在一些實施例中，第一和第二基板602/604被附接到中介層600的相對側。在其它實施例中，第一和第二基板602/604被附接到中介層600的相同側。在進一步的實施例中，三個或更多的基板係藉由中介層600的方式被互連。
中介層600可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料或聚合物材料，如聚醯亞胺形成。在進一步的實現中，中介層可以由替代的剛性或柔性材料來形成，其可以包括上述在半導體基板中使用的相同材料，如矽、鍺以及其它III-V族和IV族的材料。
中介層可以包括金屬互連608和通孔610，包括但不限於穿矽通孔(TSV)612。中介層600可以進一步包括嵌入式裝置614，其包括被動和主動裝置。這樣的裝置包括但不限於電容器、解耦電容器、電阻器、電感器、熔斷器、二極體、變壓器、感測器和靜電放電(ESD)裝置。更複雜的裝置，如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器和MEMS裝置也可以在中介層600上形成。根據所述的實施例，本文揭露的裝置或程序可以用於製造中介層600。
圖7顯示根據本發明的一種實現的計算裝置700。計算裝置700容納板702。板702可包括多個部件，包括但不限於處理器704和至少一個通訊晶片706。處理器704可以被實體地和電性地耦接到板702。在一些實現中，所述至少一個通訊晶片706也可以被實體地和電性地耦接到板702。在其它實現中，所述通訊晶片706是處理器704的一部分。
取決於其應用，計算裝置700可以包括可以或可以不被實體地和電性地耦接到板702的其他部件。這些其他部件可以包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機和 大容量儲存裝置(如硬碟、光碟(CD)、數位多功能光碟(DVD)等)。
通訊晶片706可以致使用於資料傳送往來於計算裝置700的無線通訊。用語“無線”及其衍生詞可以用於描述電路、裝置、系統、方法、技術、通訊頻道等，其可藉由非固態媒體、藉由使用調變的電磁輻射來傳送資料。該用語不暗示相關的裝置不包含任何導線，儘管在一些實施例中它們可能沒有。通訊晶片706可以實現任何數目的無線標準或協定，其包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽，其衍生物以及那些被指定為3G、4G、5G和之後的任何其它無線協定。計算裝置700可以包括複數個通訊晶片706。例如，第一通訊晶片706可專用於短範圍無線通訊，諸如Wi-Fi和藍芽，而第二通訊晶片706可專用於長範圍無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其他。
計算裝置700的處理器704包含封裝在處理器704內的積體電路晶粒。在本發明的一些實現中，處理器的積體電路晶粒包含一或多個裝置，如根據本發明的實現建立的MOS-FET電晶體。用語“處理器”可以指處理來自暫存器和/或記憶體的電子資料，以將該電子資料轉換成可儲存在暫存器和/或記憶體中的其他電子資料的任何裝置 或裝置的部分。
通訊晶片706也可以包括封裝在通訊晶片706內的積體電路晶粒。根據本發明的其它實現，該通訊晶片的積體電路晶粒包含一或多個裝置，如根據本發明的實現建立的MOS-FET電晶體。
在進一步的實現中，容納在計算裝置700內的其它部件可以包含積體電路晶粒，其包含一或多個裝置，如根據本發明的實現建立的MOS-FET電晶體。
在各種實現中，計算裝置700可以是膝上型電腦、小筆電、筆記型電腦、超輕薄筆電、智慧手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位錄影機。在進一步的實現中，計算裝置700可以是處理資料的任何其它電子裝置。
圖8是顯示根據所述實施例的實現用於薄膜電晶體的低存取和接觸電阻的在源極/汲極中的雙層半導體氧化物的方法800的流程圖。根據某些實施例，下面列出的一些方塊和/或操作是選擇性的。呈現的方塊的編號是為了清楚起見，並且不意於規定各種方塊必須發生之操作的順序。此外，來自流程800的操作可以用各種組合來使用。
在方塊805處，實現用於薄膜電晶體的低存取和接觸電阻的在源極/汲極中的雙層半導體氧化物的方法 800開始於藉由以下操作來製造用於低存取和接觸電阻的在源極/汲極區中具有雙層半導體氧化物的半導體裝置：
在方塊810處，所述方法包含製造用於半導體裝置的基板。
在方塊815處，所述方法包含將半導體氧化物材料沉積到形成基板之上的通道層的半導體裝置的基板上。
在方塊820處，所述方法包含在通道層之上沉積形成高遷移率氧化物層的高遷移率氧化物材料，其中所述半導體氧化物通道材料是形成半導體裝置的雙層半導體氧化物層的兩種氧化物中的第一者，並且其中所述高遷移率氧化物材料是形成半導體裝置的雙層半導體氧化物層的兩種氧化物中的第二者。
在方塊825處，所述方法包含在通道層的半導體氧化物材料之上沉積閘極氧化物材料且與通道層的半導體氧化物材料直接接觸，以及在所述閘極氧化物材料之上沉積形成閘極的金屬閘極材料。
在方塊830處，所述方法包含在鄰近於閘極和閘極氧化物材料的高遷移率氧化物層之上定位間隔件。
在方塊835處，所述方法包含沉積形成直接接觸於所述高遷移率氧化物層且藉由間隔件與閘極和閘極氧化物材料分離的金屬接點的金屬材料。
儘管本文所揭露的標的已經藉由舉例的方式以及具體實施例來描述，但應理解的是，所要求保護的實 施例不限於所揭露的明確列舉實施例。與此相反，本發明意於是涵蓋對於本領域技術人員將是顯而易見的各種修改和類似配置。因此，所附申請專利範圍的範圍應被賦予最廣泛的解釋，以包含所有這樣的修改和類似配置。但是應當理解的是，上面的描述意於是說明性的，而不是限制性的。在閱讀和理解以上描述時，許多其它實施例對於本領域技術人員將是顯而易見的。因此，所揭露標的之範圍由參照所附申請專利範圍，連同這些申請專利範圍的等同物的全部範圍來確定。
因此，根據所描述的實施例，其中：根據一個實施例，有一種半導體裝置，該半導體裝置其中具有：基板；雙層氧化物層，其由第一氧化物材料和第二氧化物材料形成，所述第一氧化物材料包含半導體氧化物材料且與包含高遷移率氧化物材料之所述第二氧化物材料具有不同的材料特性；通道層，其形成在所述基板之上，所述通道層由所述雙層氧化物層的所述半導體氧化物材料形成；高遷移率氧化物層，其形成在所述通道層之上，所述高導電性氧化物層由所述雙層氧化物層的所述高遷移率氧化物材料形成；金屬接點，其形成在所述高遷移率氧化物層之上；閘極和閘極氧化物材料，其形成在所述通道層的所述半導體氧化物材料之上，所述閘極氧化物材料係與所述通道層的所述半導體氧化物材料直接接觸；以及間隔件，其將所述金屬接點與所述閘極和閘極氧化物材料分離。
根據另一實施例，所述半導體裝置還包含至少覆蓋所述閘極的層間介電質(ILD)材料。
根據所述半導體裝置的另一實施例，所述層間介電質(ILD)包含氧化物材料。
根據所述半導體裝置的另一實施例，所述層間介電質係沉積到覆蓋所述閘極且覆蓋所述間隔件且覆蓋所述金屬接點將被配置在所述高遷移率氧化物層之上之接觸區的所述半導體裝置之上；其中孔被打開到所述金屬接點將被配置之接觸區處的所述層間介電質(ILD)；以及其中在所述高遷移率氧化物層之上形成的所述金屬接點係藉由將在所述半導體裝置的所述接觸區形成到開口至所述層間介電材料中的所述孔中的所述金屬接點之金屬材料沉積來形成。
根據所述半導體裝置的另一實施例，所述高遷移率氧化物層包含高導電性氧化物材料。
根據所述半導體裝置的另一實施例，形成所述高遷移率氧化物層的所述高導電性氧化物材料呈現與所述高導電性氧化物材料的遷移率特性成正比的導電特性。
根據所述半導體裝置的另一實施例，形成所述高遷移率氧化物層的所述高導電性氧化物材料呈現與所述高導電性氧化物材料的有效質量成反比的導電特性。
根據所述半導體裝置的另一實施例，所述高遷移率氧化物層包含高遷移率非晶氧化物材料。
根據所述半導體裝置的另一實施例，所述高 遷移率氧化物層包含高遷移率晶體氧化物材料。
根據所述半導體裝置的另一實施例，形成所述通道層的所述半導體氧化物材料呈現小於所述高遷移率氧化物層的截止狀態漏電特性特徵的截止狀態漏電特性。
根據所述半導體裝置的另一實施例，所述高遷移率氧化物層呈現可能比形成所述通道層的所述OAS材料低的帶隙。
根據所述半導體裝置的另一實施例，金屬接點對於形成所述高遷移率氧化物層的所述高遷移率氧化物材料呈現低接觸電阻Rc。
根據所述半導體裝置的另一實施例，所述雙層氧化物層的所述高遷移率氧化物材料包含下列之一者：SbO2、SnO2、InO2、ITO、TiO、ZO或高銦含量IGZO。
根據另一實施例，有一種製造用於低存取和接觸電阻的在源極/汲極區中具有雙層半導體氧化物之半導體裝置的方法，其中所述方法包含：製造用於所述半導體裝置的基板；將半導體氧化物材料沉積在形成所述基板之上的通道層的所述半導體裝置的所述基板上；將形成所述通道層之上之高遷移率氧化物層的高遷移率氧化物材料沉積，其中所述半導體氧化物材料係形成所述半導體裝置的雙層半導體氧化物層中的兩種氧化物中的第一種，以及其中所述高遷移率氧化物材料係形成所述半導體裝置的所述雙層半導體氧化物層中的兩種氧化物中的第二種；將在所述通道層的所述半導體氧化物材料之上且與所述通道層 的所述半導體氧化物材料直接接觸的閘極氧化物材料沉積，以及將形成所述閘極氧化物材料之上的閘極的金屬閘極材料沉積；將在鄰近於所述閘極和閘極氧化物材料的所述高遷移率氧化物層之上的間隔件定位；以及將形成與所述高遷移率氧化物層直接接觸且藉由所述間隔件與所述閘極和閘極氧化物材料隔開之金屬接點的金屬材料沉積。
根據所述方法的另一個實施例，將半導體氧化物材料沉積到所述半導體裝置的所述基板上包含將所述半導體氧化物材料濺射到所述基板上。
根據另一個實施例，所述方法還包含：在將所述金屬接點沉積之前，將層間介電質(ILD)沉積到覆蓋所述閘極且覆蓋所述間隔件且覆蓋所述金屬接點將被沉積在所述高遷移率氧化物層之上之接觸區的所述半導體裝置之上。
根據另一個實施例，所述方法還包含：在所述金屬接點將被沉積之所述接觸區處，將孔打開到所述層間介電質(ILD)中；以及其中將形成與所述高遷移率氧化物層直接接觸的所述金屬接點的所述金屬材料沉積包含將在所述半導體裝置的所述接觸區形成到開口至所述層間介電材料中的所述孔中的所述金屬接點之所述金屬材料沉積。
根據另一個實施例，所述方法還包含：在將所述金屬材料沉積到所述高遷移率氧化物層上之前，將所述高遷移率氧化物層圖案化以接收形成所述金屬接點的所 述金屬材料。
根據另一個實施例，所述方法還包含：在形成穿過所述高遷移率氧化物材料至所述通道層的所述半導體氧化物材料的開口的閘極區中，將完全移除所述高遷移率氧化物材料的所述先前沉積的高遷移率氧化物材料蝕刻；以及其中將所述通道層的所述半導體氧化物材料之上且與所述通道層的所述半導體氧化物材料直接接觸的所述閘極氧化物材料沉積包含將所述通道層的所述半導體氧化物材料之上的所述閘極氧化物材料在所述高遷移率氧化物材料內形成的所述開口中沉積到所述通道層的所述半導體氧化物材料。
根據另一個實施例，所述方法還包含：在將所述間隔件定位之前，在形成凹部的間隔區中將部分地移除所述高遷移率氧化物材料的所述先前沉積的高遷移率氧化物材料薄化；以及其中鄰近於所述閘極和閘極氧化物材料將所述高遷移率氧化物層之上的所述間隔件定位包含將藉由薄化所述間隔區中的所述高遷移率氧化物層形成的所述凹部內的所述高遷移率氧化物層之上的所述間隔件定位。
根據所述方法的另一個實施例，穿過所述高遷移率氧化物材料到所述通道層的所述半導體氧化物材料的開口與在從所述先前沉積的高遷移率氧化物材料之所述薄化形成的所述高遷移率氧化物層之內的所述凹部都藉由單一蝕刻程序形成；以及其中所述單一蝕刻程序被施加到 同時具有所述半導體氧化物材料和已經沉積的所述高遷移率氧化物材料之所述半導體裝置的所述雙層半導體氧化物層，並且在蝕刻時圖案化以暴露所述開口和所述凹部。
根據另一個實施例，所述方法還包含：將在所述定位的間隔件和所述通道層的所述半導體氧化物材料之間打開間隙的所述定位的間隔件的底部部分蝕刻或底切；以及其中將形成所述通道層之上的所述高遷移率氧化物層的所述高遷移率氧化物材料沉積包含在所述通道層的所述半導體氧化物材料之上磊晶生長所述高遷移率氧化物材料；以及其中在所述通道層的所述半導體氧化物材料之上的所述高遷移率氧化物材料的磊晶生長，將在所述定位的間隔件和所述通道層的所述半導體氧化物材料之間打開的所述間隙填充。
根據另一實施例，有一種電子模組，包含：印刷電路板；半導體裝置，電性地與所述印刷電路板介接；以及其中所述半導體裝置包含：(i)基板；(ii)雙層氧化物層，其由第一氧化物材料和第二氧化物材料形成，所述第一氧化物材料包含半導體氧化物材料且與包含高遷移率氧化物材料之所述第二氧化物材料具有不同的材料特性；(iii)通道層，其形成在所述基板之上，所述通道層由所述雙層氧化物層的所述半導體氧化物材料形成；(iv)高遷移率氧化物層，其形成在所述通道層之上，所述高導電性氧化物層由所述雙層氧化物層的所述高遷移率氧化物材料形成；(v)金屬接點，其形成在所述高遷移率氧化物層 之上；(vi)閘極和閘極氧化物材料，其形成在所述通道層的所述半導體氧化物材料之上，所述閘極氧化物材料係與所述通道層的所述半導體氧化物材料直接接觸；以及(vii)間隔件，其將所述金屬接點與所述閘極和閘極氧化物材料分離。
根據所述電子模組的另一實施例，所述電子模組包含下列中之一者：無人機和機器人控制電子模組；智慧手機電子模組；平板電子模組；用於電腦的手勢控制電子模組；3D攝影電子模組；3D實境遊戲電子模組；臉部識別電子模組，其用以執行代替字母數字密碼的臉部識別式安全；影像擷取裝置電子模組，其具有固定於所述印刷電路板作為所述頂側或底側部件的一或多個光學和互補式金屬氧化物半導體(CMOS)部件；深度感測相機電子模組，其用以執行立體成像深度感測、編碼光深度感測或雷射飛行時間深度感測中之任意者。
根據另一實施例，所述電子模組包含嵌入在下列將被穿戴的可穿戴技術之一者內的電子模組：衣物；運動服；鞋；將作為衣物或配件穿戴的時尚電子產品；將作為衣物或配件穿戴的高科技衣物；或將作為衣物或配件穿戴的時尚技術。
100‧‧‧接點
101‧‧‧半導體裝置
105‧‧‧閘極
110‧‧‧間隔件
115‧‧‧閘極氧化物材料
120‧‧‧接觸電阻Rc
125‧‧‧散佈電阻Rsp
130‧‧‧通道電阻RCH
135‧‧‧半導體氧化物通道
140‧‧‧基板
150‧‧‧介電材料

Claims (25)

  1. 一種半導體裝置，包含：基板；雙層氧化物層，其由第一氧化物材料和第二氧化物材料形成，所述第一氧化物材料包含半導體氧化物材料且與包含高遷移率氧化物材料之所述第二氧化物材料具有不同的材料特性；通道層，其形成在所述基板之上，所述通道層由所述雙層氧化物層的所述半導體氧化物材料形成；高遷移率氧化物層，其形成在所述通道層之上，所述高導電性氧化物層由所述雙層氧化物層的所述高遷移率氧化物材料形成；金屬接點，其形成在所述高遷移率氧化物層之上；閘極和閘極氧化物材料，其形成在所述通道層的所述半導體氧化物材料之上，所述閘極氧化物材料係與所述通道層的所述半導體氧化物材料直接接觸；以及間隔件，其將所述金屬接點與所述閘極和閘極氧化物材料分離。
  2. 如申請專利範圍第1項的半導體裝置，還包含至少覆蓋所述閘極的層間介電質(ILD)材料。
  3. 如申請專利範圍第2項的半導體裝置，其中所述層間 介電質(ILD)包含氧化物材料。
  4. 如申請專利範圍第2項的半導體裝置：其中所述層間介電質係沉積到覆蓋所述閘極且覆蓋所述間隔件且覆蓋所述金屬接點將被配置在所述高遷移率氧化物層之上之接觸區的所述半導體裝置之上；其中孔被打開到所述金屬接點將被配置之接觸區處的所述層間介電質(ILD)；以及其中在所述高遷移率氧化物層之上形成的所述金屬接點係藉由將在所述半導體裝置的所述接觸區形成到開口至所述層間介電材料中的所述孔中的所述金屬接點之金屬材料沉積來形成。
  5. 如申請專利範圍第1項的半導體裝置，其中所述高遷移率氧化物層包含高導電性氧化物材料。
  6. 如申請專利範圍第5項的半導體裝置，其中形成所述高遷移率氧化物層的所述高導電性氧化物材料呈現與所述高導電性氧化物材料的遷移率特性成正比的導電特性。
  7. 如申請專利範圍第6項的半導體裝置，其中形成所述高遷移率氧化物層的所述高導電性氧化物材料呈現與所述高導電性氧化物材料的有效質量成反比的導電特性。
  8. 如申請專利範圍第1項的半導體裝置，其中所述高遷移率氧化物層包含高遷移率非晶氧化物材料。
  9. 如申請專利範圍第1項的半導體裝置，其中所述高遷移率氧化物層包含高遷移率晶體氧化物材料。
  10. 如申請專利範圍第1項的半導體裝置，其中形成所述通道層的所述半導體氧化物材料呈現小於所述高遷移率氧化物層的截止狀態漏電特性特徵的截止狀態漏電特性。
  11. 如申請專利範圍第1項的半導體裝置，其中所述高遷移率氧化物層呈現可能比形成所述通道層的所述OAS材料低的帶隙。
  12. 如申請專利範圍第1項的半導體裝置，其中金屬接點對於形成所述高遷移率氧化物層的所述高遷移率氧化物材料呈現低接觸電阻Rc。
  13. 如申請專利範圍第1項的半導體裝置，其中所述雙層氧化物層的所述高遷移率氧化物材料包含下列之一者：SbO2、SnO2、InO2、ITO、TiO、ZO或高銦含量IGZO。
  14. 一種製造用於低存取和接觸電阻的在源極/汲極區中具有雙層半導體氧化物之半導體裝置的方法，其中所述方 法包含：製造用於所述半導體裝置的基板；將半導體氧化物材料沉積在形成所述基板之上的通道層的所述半導體裝置的所述基板上；將形成所述通道層之上之高遷移率氧化物層的高遷移率氧化物材料沉積，其中所述半導體氧化物材料係形成所述半導體裝置的雙層半導體氧化物層中的兩種氧化物中的第一種，以及其中所述高遷移率氧化物材料係形成所述半導體裝置的所述雙層半導體氧化物層中的兩種氧化物中的第二種；將在所述通道層的所述半導體氧化物材料之上且與所述通道層的所述半導體氧化物材料直接接觸的閘極氧化物材料沉積，以及將形成所述閘極氧化物材料之上的閘極的金屬閘極材料沉積；將在鄰近於所述閘極和閘極氧化物材料的所述高遷移率氧化物層之上的間隔件定位；以及將形成與所述高遷移率氧化物層直接接觸且藉由所述間隔件與所述閘極和閘極氧化物材料隔開之金屬接點的金屬材料沉積。
  15. 如申請專利範圍第14項的方法，其中將半導體氧化物材料沉積到所述半導體裝置的所述基板上包含將所述半導體氧化物材料濺射到所述基板上。
  16. 如申請專利範圍第14項的方法，進一步包含：在將所述金屬接點沉積之前，將層間介電質(ILD)沉積到覆蓋所述閘極且覆蓋所述間隔件且覆蓋所述金屬接點將被沉積在所述高遷移率氧化物層之上之接觸區的所述半導體裝置之上。
  17. 如申請專利範圍第16項的方法，進一步包含：在所述金屬接點將被沉積之所述接觸區處，將孔打開到所述層間介電質(ILD)中；以及其中將形成與所述高遷移率氧化物層直接接觸的所述金屬接點的所述金屬材料沉積包含將在所述半導體裝置的所述接觸區形成到開口至所述層間介電材料中的所述孔中的所述金屬接點之所述金屬材料沉積。
  18. 如申請專利範圍第14項的方法，進一步包含：在將所述金屬材料沉積到所述高遷移率氧化物層上之前，將所述高遷移率氧化物層圖案化以接收形成所述金屬接點的所述金屬材料。
  19. 如申請專利範圍第14項的方法，進一步包含：在形成穿過所述高遷移率氧化物材料至所述通道層的所述半導體氧化物材料的開口的閘極區中，將完全移除所述高遷移率氧化物材料的所述先前沉積的高遷移率氧化物材料蝕刻；以及 其中將所述通道層的所述半導體氧化物材料之上且與所述通道層的所述半導體氧化物材料直接接觸的所述閘極氧化物材料沉積包含將所述通道層的所述半導體氧化物材料之上的所述閘極氧化物材料在所述高遷移率氧化物材料內形成的所述開口中沉積到所述通道層的所述半導體氧化物材料。
  20. 如申請專利範圍第19項的方法，進一步包含：在將所述間隔件定位之前，在形成凹部的間隔區中將部分地移除所述高遷移率氧化物材料的所述先前沉積的高遷移率氧化物材料薄化；以及其中鄰近於所述閘極和閘極氧化物材料將所述高遷移率氧化物層之上的所述間隔件定位包含將藉由薄化所述間隔區中的所述高遷移率氧化物層形成的所述凹部內的所述高遷移率氧化物層之上的所述間隔件定位。
  21. 如申請專利範圍第20項的方法：其中，穿過所述高遷移率氧化物材料到所述通道層的所述半導體氧化物材料的開口與在從所述先前沉積的高遷移率氧化物材料之所述薄化形成的所述高遷移率氧化物層之內的所述凹部都藉由單一蝕刻程序形成；以及其中所述單一蝕刻程序被施加到同時具有所述半導體氧化物材料和已經沉積的所述高遷移率氧化物材料之所述半導體裝置的所述雙層半導體氧化物層，並且在蝕刻時圖 案化以暴露所述開口和所述凹部。
  22. 如申請專利範圍第14項的方法，進一步包含：將在所述定位的間隔件和所述通道層的所述半導體氧化物材料之間打開間隙的所述定位的間隔件的底部部分蝕刻或底切；以及其中將形成所述通道層之上的所述高遷移率氧化物層的所述高遷移率氧化物材料沉積包含在所述通道層的所述半導體氧化物材料之上磊晶生長所述高遷移率氧化物材料；以及其中在所述通道層的所述半導體氧化物材料之上的所述高遷移率氧化物材料的磊晶生長，將在所述定位的間隔件和所述通道層的所述半導體氧化物材料之間打開的所述間隙填充。
  23. 一種電子模組，包含：印刷電路板；半導體裝置，電性地與所述印刷電路板介接；以及其中所述半導體裝置包含：(i)基板；(ii)雙層氧化物層，其由第一氧化物材料和第二氧化物材料形成，所述第一氧化物材料包含半導體氧化物材料且與包含高遷移率氧化物材料之所述第二氧化物材料具有不同的材料特性； (iii)通道層，其形成在所述基板之上，所述通道層由所述雙層氧化物層的所述半導體氧化物材料形成；(iv)高遷移率氧化物層，其形成在所述通道層之上，所述高導電性氧化物層由所述雙層氧化物層的所述高遷移率氧化物材料形成；(v)金屬接點，其形成在所述高遷移率氧化物層之上；(vi)閘極和閘極氧化物材料，其形成在所述通道層的所述半導體氧化物材料之上，所述閘極氧化物材料係與所述通道層的所述半導體氧化物材料直接接觸；以及(vii)間隔件，其將所述金屬接點與所述閘極和閘極氧化物材料分離。
  24. 如申請專利範圍第23項的電子模組，其中所述電子模組包含下列中之一者：無人機和機器人控制電子模組；智慧手機電子模組；平板電子模組；用於電腦的手勢控制電子模組；3D攝影電子模組；3D實境遊戲電子模組；臉部識別電子模組，其用以執行代替字母數字密碼的 臉部識別式安全；影像擷取裝置電子模組，其具有固定於所述印刷電路板作為所述頂側或底側部件的一或多個光學和互補式金屬氧化物半導體(CMOS)部件；深度感測相機電子模組，其用以執行立體成像深度感測、編碼光深度感測或雷射飛行時間深度感測中之任意者。
  25. 如申請專利範圍第23項的電子模組，其中所述電子模組包含嵌入在下列將被穿戴的可穿戴技術之一者內的電子模組：衣物；運動服；鞋；將作為衣物或配件穿戴的時尚電子產品；將作為衣物或配件穿戴的高科技衣物；或將作為衣物或配件穿戴的時尚技術。
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