JP2021044362A - 半導体装置 - Google Patents

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倉田　稔
Minoru Kurata
稔 倉田
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Kioxia Corp
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Abstract

【課題】樹脂の充填不足による隙間が形成され難い半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、基板１１と、基板１１上に搭載され、複数のボンディングワイヤにより基板１１と電気的に接続された半導体チップ１２と、基板１１上に設けられた複数のスペーサチップ１３を介して、半導体チップ１２から離間して設けられた半導体チップ１４と、複数のスペーサチップ１３のうちの隣り合う２つのスペーサチップ１３間に、基板１１上から突出するように設けられた樹脂抵抗部２１と、を有する。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
半導体チップは、基板上に実装された後、樹脂により半導体チップの周囲がモールドされる。樹脂の充填不足により半導体パッケージ内に隙間が存在すると、半導体パッケージにクラックが入るなどの不良が発生する虞がある。
特開２０１９−５４１８１号公報
そこで、実施形態は、樹脂の充填不足による隙間が形成され難い半導体装置を提供することを目的とする。
実施形態の半導体装置は、基板と、前記基板上に搭載され、複数のボンディングワイヤにより前記基板と電気的に接続された第１半導体チップと、前記基板上に設けられた複数のスペーサを介して、前記第１半導体チップから離間して設けられた第２半導体チップと、前記複数のスペーサのうちの隣り合う２つのスペーサ間に、前記基板上から突出するように設けられた突出部と、を有する。
実施形態に関わる半導体装置の平面図である。 実施形態に関わる半導体装置の組み立て図である。 実施形態に関わる半導体装置の正面図である。 実施形態に関わる、複数の半導体チップが搭載された基板を液体の樹脂中に浸漬したときの、樹脂の浸入方向を示す図である。 実施形態に関わる、樹脂の流れを示す図である。 実施形態に関わる、各矢印の方向から浸入しているときの樹脂の先端面の移動状態を説明するための図である。 実施形態に関わる、樹脂の各先端面の合流点の位置を説明するための図である。 実施形態に関わる、樹脂の各先端面の合流点の位置を説明するための図である。 実施形態に関わる、樹脂の各先端面の合流点の位置を説明するための図である。 実施形態に関わる、樹脂の各先端面の合流点の位置を説明するための図である。 実施形態の変形例に関わる、樹脂抵抗部をソルダレジストにより構成した基板の斜視図である。 実施形態の変形例に関わる、樹脂抵抗部をポッティング樹脂により構成した基板の斜視図である。
以下、図面を参照して実施形態を説明する。尚、図面は模式的なものであり、各部材の厚みと幅との関係、それぞれの部材の厚みの比率などは現実のものとは異なることに留意すべきであり、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
（構成）
図１は、本実施形態に関わる半導体装置の平面図である。図２は、半導体装置の組み立て図である。図３は、半導体装置の正面図である。本実施形態の半導体装置１は、樹脂内に、複数の半導体チップが基板上に積み上げられ、内部の各半導体チップと電気的に接続された外部端子群を有する半導体パッケージである。
半導体装置１の基板１１は、上面１１ａが長方形形状を有するＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ基板である。基板１１は、ここでは、ガラスエポキシ製のインターポーザである。基板１１は、基板の下面１１ｂの複数のハンダボール１１ｃを介して、図示しない回路基板上の複数の電極に接続される。
各半導体チップは、薄い半導体パッケージ内に入れられるため、半導体回路が形成された半導体ウェハの裏面は、研削される。研削されて薄くなった半導体ウェハ裏面には、基板１１に接着するためのＤＡＦ（Ｄｉｅ Ａｔｔａｃｈｍｅｎｔ Ｆｉｌｍ）が張り付けられ、半導体ウェハは、接着剤であるＤＡＦと共にダイシングされて、半導体チップごとに切り分けられる。
半導体チップ１２は、加熱され、ＤＡＦにより、基板１１の上面１１ａに固定される。基板１１上には、複数の半導体チップが積み重ねられるが、半導体チップ１２は、最下段に配置され、その半導体チップ１２の上方に、大きな半導体チップが載置される。
半導体パーケージが携帯電話等で使われる場合、パッケージサイズの制約があり、特に高さを抑える必要がある。通常、半導体チップを複数積み上げていく場合、大きなチップを下段に搭載し小さなチップを上段に搭載する場合が多い。しかし、インターポーザの配線等の制約があったり、ＮＡＮＤメモリのコントローラチップのようにチップサイズは小さいがボンディングワイヤ数が多く、３方向あるいは４方向のチップの辺においてワイヤボンディングしたりする場合、最下段に小さな半導体チップを搭載し、上段に大きなメモリチップが置かれる。
図１に示すように、半導体チップ１２の上面１２ａの複数のパッドは、金等のワイヤボンディングにより、複数のボンディングワイヤ１２ｂを介して基板１１の上面に設けられた複数の電極と接続される。以上のように、半導体チップ１２は、基板１１上に搭載され、複数のボンディングワイヤ１２ｂにより基板１１と電気的に接続される。
最下段の半導体チップ１２の上方に所定の隙間を確保するため、複数のスペーサ部材が基板１１上に設けられる。スペーサとしての４つのスペーサチップ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄが、複数のボンディングワイヤ１２ｂが設けられた半導体チップ１２の周囲の、基板１１の上面１１ａに搭載される。以下、４つの全てあるいは任意の１つ以上のスペーサチップを指すときは、スペーサチップ１３という。ここでは、４つのスペーサチップ１３は、シリコンウエハ片であり、同じサイズで、同じ直方体形状を有している。
図１に示すように、半導体チップ１２が長方形の基板１１の中央部に配置され、４つのスペーサチップ１３は、基板１１の４隅に配置されている。スペーサチップ１３Ａと１３Ｂは、基板１１の長手軸方向Ｄ１に沿って配置され、スペーサチップ１３Ｃと１３Ｄも、基板１１の長手軸方向Ｄ１に沿って配置されている。また、スペーサチップ１３Ａと１３Ｃは、基板１１の短手軸方向Ｄ２に沿って配置され、スペーサチップ１３Ｂと１３Ｄも、基板１１の短手軸方向Ｄ２に沿って配置されている。各スペーサチップ１３は、ＤＡＦなどの接着剤により基板１１上に接着されて固定される。
図３に示すように、基板１１の上面１１ａから半導体チップ１２の上面１２ａまでの高さｈ１は、各スペーサチップ１３の高さｈ２より低い。
スペーサチップ１３Ａと１３Ｃ上には、半導体チップ１４Ａが搭載されている。同様に、スペーサチップ１３Ｂと１３Ｄ上には、半導体チップ１４Ｂが搭載されている。半導体チップ１４Ａと１４Ｂは、図１に示すように、長方形形状を有している。半導体チップ１４Ａと１４Ｂは、ＤＡＦなどの接着剤により、スペーサチップ１３Ａ、１３Ｃと１３Ｂ、１３Ｄ上に接着されて固定される。
半導体チップ１４Ａの長手軸が基板１１の短手軸方向Ｄ２に平行になるように、半導体チップ１４Ａは、基板１１の短手軸方向Ｄ２に沿って、スペーサチップ１３Ａと１３Ｃ上に搭載される。同様に、半導体チップ１４Ｂの長手軸が基板１１の短手軸方向Ｄ２に平行になるように、半導体チップ１４Ｂは、基板１１の短手軸方向Ｄ２に沿って、スペーサチップ１３Ｂと１３Ｄ上に搭載される。各半導体チップ１４Ａ、１４Ｂの長手軸方向の両端部の下面が、２つのスペーサチップ１３の上面により支持されるように、各半導体チップ１４Ａ、１４Ｂは、２つのスペーサチップ１３上に載置され、接着剤により固定される。
なお、上述したように、半導体チップ１２の高さｈ１が各スペーサチップ１３の高さｈ２より低いため、各半導体チップ１４Ａ、１４Ｂの下面は、半導体チップ１２及び複数のボンディングワイヤ１２ｂとは接触しない。言い換えれば、各半導体チップ１４Ａ、１４Ｂの下面と半導体チップ１２の上面１２ａの間には、隙間が形成されている。以上のように、複数のスペーサチップ１３は、基板１１上の半導体チップ１２の周囲に搭載され、半導体チップ１４Ａ，１４Ｂは、 基板１１上に設けられた複数のスペーサチップ１３を介して、半導体チップ１２から離間して設けられている。
さらに、半導体チップ１４Ａ、１４Ｂ上には、半導体チップ１５が搭載されている。半導体チップ１５は、図１に示すように、長方形形状を有している。ここでは、半導体チップ１５は、半導体チップ１４Ａ，１４Ｂの長手軸方向（基板１１の短手軸方向Ｄ２）において一方側（図１の下側）にずれて配置されている。
半導体チップ１５の長手軸が基板１１の長手軸方向Ｄ１に平行になるように、半導体チップ１５は、基板１１の長手軸方向Ｄ１に沿って、半導体チップ１４Ａと１４Ｂ上に搭載される。半導体チップ１５は、ＤＡＦなどの接着剤により、半導体チップ１４Ａと１４Ｂ上に接着されて固定される。半導体チップ１５は、その長手軸方向の両端下面が、２つの半導体チップ１４の上面により支持されるように、２つの半導体チップ１４上に載置され、接着剤により固定される。以上のように、半導体チップ１５は、複数（ここでは２つ）の半導体チップ１４Ａ，１４Ｂ上に設けられている。
半導体チップ１４Ａ、１４Ｂは、それぞれ、複数のボンディングワイヤ１４ａ、１４ｂを介して、基板１１の上面１１ａ上に設けられた複数の電極に接続されている。複数のボンディングワイヤ１４ａ、１４ｂは、各半導体チップ１４Ａ、１４Ｂの一縁部において（図１の上側部分）、基板１１の上面１１ａに設けられた複数の電極と接続されている。
半導体チップ１５は、複数のボンディングワイヤ１５ａを介して、基板１１上に設けられた複数の電極に接続されている。複数のボンディングワイヤ１５ａは、半導体チップ１５の一縁部において（図１の下側部分）、基板１１の上面１１ａに設けられた複数の電極と接続されている。
さらに、スペーサチップ１３Ａと１３Ｃの間の基板１１上には、樹脂抵抗部２１が形成されている。樹脂抵抗部２１は、樹脂の充填時の樹脂の流れに対して抵抗を生じさせ、樹脂の流速を遅くする部分である。図２に示すように、樹脂抵抗部２１は、複数のボンディングワイヤ２１ａから形成されている。図２に示すように、各ボンディングワイヤ２１ａは、円弧形状を有している。
具体的には、各ボンディングワイヤ２１ａは、ワイヤボンディングマシンにより、長手軸方向Ｄ１に沿って、上面１１ａ上の２点間を結ぶように、かつ、各ボンディングワイヤ２１ａは、その中央部が上面１１ａから離間する円弧形状に形成される。各ボンディングワイヤ２１ａの中央部の高さは、上述したスペーサチップ１３の高さｈ１２よりも低い。また、複数のボンディングワイヤ２１ａは、スペーサチップ１３Ａの側面１３Ａｂとスペーサチップ１３Ｃの側面１３Ｃｂの間に、短手軸方向Ｄ２に沿って所定の間隔で形成されている。以上のように、樹脂抵抗部２１は、複数のスペーサチップ１３のうちの隣り合う２つのスペーサチップ１３間に、基板１１上から突出するように設けられた突出部を構成する。その突出部は、複数のボンディングワイヤ２１ａを含む。
以上のように、半導体チップ１２が基板１１上に搭載され、樹脂抵抗部２１が基板１１上形成された後、複数の半導体チップ１４Ａ等が搭載される。その後、複数の半導体チップ１２、１４，１５及び複数のスペーサチップ１３の周囲が、樹脂によりモールドされる。基板１１上の複数の半導体チップの周囲は、図３に示すように、樹脂１６により充填される。
樹脂の充填は、真空引きされた状態で、所定の凹部形状を有する型の中の溶けた液体状の樹脂の中に浸漬されることによって行われる。溶けた樹脂は、複数の半導体チップ１２などを覆って硬化する。
図１及び図３に示すような複数の半導体チップ１２などが積み重ねられた基板１１は、複数の半導体チップ１２等が基板１１に対して重力方向の下方になるように、液体の樹脂中に浸漬される。図４は、複数の半導体チップが搭載された基板１１を液体の樹脂中に浸漬したときの、樹脂の浸入方向を示す図である。
矢印Ａ１は、スペーサチップ１３Ａと１３Ｂの間の樹脂の浸入方向を示す。矢印Ａ２は、スペーサチップ１３Ｃと１３Ｄの間の浸入方向を示す。矢印Ａ３は、スペーサチップ１３Ａと１３Ｃの間の浸入方向を示す。矢印Ａ４は、スペーサチップ１３Ｂと１３Ｄの間の浸入方向を示す。矢印Ａ１方向からの樹脂は、スペーサチップ１３Ａの側面１３Ａａとスペーサチップ１３Ｂの側面１３Ｂａの間の開口ＯＰ１を通って半導体チップ１２の方へ流入する。なお、矢印Ａ１方向からの樹脂は、半導体チップ１４Ａと１４Ｂ間の隙間からも浸入する。
矢印Ａ２方向からの樹脂は、スペーサチップ１３Ｃの側面１３Ｃａとスペーサチップ１３Ｄの側面１３Ｄａ側に形成された開口ＯＰ２から流入する。矢印Ａ２方向からの樹脂は、基板１１の上面１１ａと、半導体チップ１５の下面１５ｂと、半導体チップ１４Ａ、１４Ｂの側面１４Ａａ、１４Ｂａと、スペーサチップ１３Ｃ、１３Ｄの側面１３Ｃａ、１３Ｄａとにより囲まれて形成されたトンネル状の隙間を通って半導体チップ１２に向かって浸入する。
矢印Ａ３方向からの樹脂は、スペーサチップ１３Ｃの側面１３Ａｂとスペーサチップ１３Ｃの側面１３Ｃｂ側に形成された開口ＯＰ３から流入する。矢印Ａ３方向からの樹脂は、基板１１の上面１１ａと、半導体チップ１４Ａの下面１４Ａｂと、スペーサチップ１３Ａの側面１３Ａｂと、スペーサチップ１３Ｃの側面１３Ｃｂとにより囲まれて形成されたトンネル状の隙間を通って半導体チップ１２に向かって浸入する。
矢印Ａ４方向からの樹脂は、スペーサチップ１３Ｂの側面１３Ｂｂとスペーサチップ１３Ｄの側面１３Ｄｂ側に形成された開口ＯＰ４から流入する。矢印Ａ４方向からの樹脂は、基板１１の上面１１ａと、半導体チップ１４Ｂの下面１４Ｂｂと、スペーサチップ１３Ｂの側面１３Ｂｂと、スペーサチップ１３Ｄの側面１３Ｄｂとにより囲まれて形成されたトンネル状の隙間を通って半導体チップ１２に向かって浸入する。すなわち、半導体チップ１２の周りには複数のトンネル状の隙間が形成されており、樹脂は、複数のトンネル状の隙間を通って半導体チップ１２に向かって浸入する。
なお、図３に示すような複数の半導体チップ１２，１４、１５が積み重ねられた半導体チップ部分が、一枚の大きな基板１１上に複数設けられ、その大きな基板１１が、半導体チップ部分側が重力方向において下方になるように、液体の樹脂の中に浸漬される。
樹脂が硬化した後、複数のハンダボールを基板１１の下面１１ｂの所定の複数の位置に置いた状態で、基板１１を加熱することによって複数のハンダボール１１ｃが基板１１に付けられる。その後、ダイシングにより半導体チップ部分単位で切り出すことによって、図３に示すような１つの半導体装置、すなわち１つの半導体パッケージが形成される。
本実施形態では、上述したように、積み重ねられた複数チップ部の最下段に、小さな半導体チップ１２が配置され、その半導体チップ１２上に、隙間をおいて、大きな半導体チップ１４Ａ，１４Ｂ、１５が配置されている。
また、複数のボンディングワイヤ１２ｂは、半導体チップ１２の周囲に均等に設けられるわけではない。
（作用）
最下段の半導体チップ１２は、その周りのトンネル状の複数の隙間を樹脂が通ることにより、樹脂によりモールドされるが、樹脂は、半導体チップ１２の周囲及び全てのボンディングワイヤ１２ｂの周囲を隙間無くモールドしなければならない。
なお、図１に示すように、スペーサチップ１３Ａと１３Ｂの間の空間上には部材は存在しない。よって、二点鎖線の細長の長円は、樹脂が流入する開口ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４を示すが、開口ＯＰ１で、樹脂は、半導体チップ１４Ａと１４Ｂの間のスペースからも流入する。
次に、樹脂の流れについて説明する。図５は、樹脂の流れを示す図である。なお、以下に説明する図５と図６は、半導体チップ１２の周囲に設けられた複数のボンディングワイヤ１２ｂが、半導体チップ１２の長手軸及び端手軸に対して対称に、かつ均等に設けられている例を示す。
矢印Ａ１方向からの樹脂は、半導体チップ１２の側面に当たり、その後、２つの方向に分かれる。２つの方向は、点線で示す流れｆｌ１とｆｌ２に沿った２つの方向である。流れｆｌ１は、矢印Ａ１方向からの樹脂のうち、スペーサチップ１３Ａの側面１３Ａｂとスペーサチップ１３Ｃの側面１３Ｃｂの間に向かう樹脂の流れである。流れｆｌ２は、矢印Ａ１方向からの樹脂のうち、スペーサチップ１３Ｂの側面１３Ｂｂとスペーサチップ１３Ｄの側面１３Ｄｂの間に向かう樹脂の流れである。
矢印Ａ２方向からの樹脂は、半導体チップ１２の側面に当たり、その後、２つの方向に分かれる。２つの方向は、点線で示す流れｆｌ３とｆｌ４に沿った２つの方向である。流れｆｌ３は、矢印Ａ２方向からの樹脂のうち、スペーサチップ１３Ａの側面１３Ａｂとスペーサチップ１３Ｃの側面１３Ｃｂの間に向かう樹脂の流れである。流れｆｌ４は、矢印Ａ２方向からの樹脂のうち、スペーサチップ１３Ｂの側面１３Ｂｂとスペーサチップ１３Ｄの側面１３Ｄｂの間に向かう樹脂の流れである。
点線で示す流れｆｌ５は、矢印Ａ３方向から半導体チップ１２に向かう樹脂の流れを示す。点線で示す流れｆｌ６は、矢印Ａ４方向から半導体チップ１２に向かう樹脂の流れを示す。
なお、半導体チップ１２の上面１２ａと、半導体チップ１４Ａ、１４Ｂの２つの下面との間には、隙間があるので、各矢印方向からの樹脂は、半導体チップ１２の上面１２ａと半導体チップ１４Ａ、１４Ｂの２つの下面１４Ａｂ，１４Ｂｂとの間の隙間にも浸入する。
図６は、各矢印の方向から浸入しているときの樹脂の先端面の移動状態を説明するための図である。図６において、二点鎖線は、各矢印の方向から樹脂が浸入しているときの樹脂の先端面を示す。
矢印Ａ１方向から樹脂は、スペーサチップ１３Ａの側面１３Ａａとスペーサチップ１３Ｂの側面１３Ｂａ間のスペースを通った後、半導体チップ１２とスペーサチップ１３Ａの側面１３Ａｂ間のスペースを通る。図６に示すように、流れｆｌ１に沿う樹脂の先端面ｆｓ１は、矢印Ａ３方向とは逆方向に移動する。同様に、矢印Ａ２方向から樹脂は、スペーサチップ１３Ｃの側面１３Ｃａとスペーサチップ１３Ｄの側面１３Ｄａ間のスペースを通った後、半導体チップ１２とスペーサチップ１３Ｃの側面１３Ｃｂ間のスペースを通る。図６に示すように、流れｆｌ３に沿う樹脂の先端面ｆｓ３は、矢印Ａ３方向とは逆方向に移動する。矢印Ａ３方向から樹脂の先端面ｆｓ５は、流れｆｌ５に沿って移動する。
図６に示す、流れｆｌ２に沿う樹脂の先端面ｆｓ２、流れｆｌ４に沿う樹脂の先端面ｆｓ４及び流れｆｌ６に沿う樹脂の先端面ｆｓ６も、図６に示すように、それぞれ、上述した先端面ｆｓ１、ｆｓ３及びｆｓ５のように移動する。
各先端面は、最後には合流点で互いに接触し、その結果、半導体装置１内では、半導体チップ１２が樹脂で完全にモールドされる。
しかし、流れｆｌ５、ｆｌ６は、流れｆｌ１、ｆｌ２、ｆｌ３、ｆｌ４よりも速いため、先端面ｆｓ１，ｆｓ３及びｆｓ５の合流点及び先端面ｆｓ２，ｆｓ４及びｆｓ６の合流点は、半導体チップ１２の側面に近づいてしまうことがある。
図７から図１０は、樹脂の各先端面の合流点の位置を説明するための図である。図７と図８は、複数のボンディングワイヤ１２ｂが、図１、図２及び図４に示したように半導体チップ１２の周囲に不均等に配置された場合の合流点の位置の例を説明するための図である。図７と図８では、半導体チップ１２の矢印Ａ４側のボンディングワイヤ１２ｂの数は、半導体チップ１２の矢印Ａ３側のボンディングワイヤ１２ｂの数より少ない。
図９と図１０は、複数のボンディングワイヤ１２ｂが、図５及び図６に示したように半導体チップ１２の周囲に均等に配置された場合の合流点の位置の例を説明するための図である。各合流点は、樹脂が浸入するトンネル状の隙間長などに基づいて、実験、シミュレーションなどに基づいて予測される。
図７では、樹脂抵抗部２１が基板１１上に設けられていない。図７では、予測された先端面ｆｓ１，ｆｓ３及びｆｓ５の合流点Ｐ１及び予測された先端面ｆｓ２，ｆｓ４及びｆｓ６の合流点Ｐ２は、Ｘ印で示されている。しかし、実際に製造してみたとき、樹脂が半導体チップ１２の複数のボンディングワイヤ１２ｂの影響により、合流点が、Ｐ１の位置ではなく、丸印で示したＲＰ１の位置になる場合がある。その場合、樹脂の移動が複数のボンディングワイヤ１２ｂにより邪魔されて、合流点ＲＰ１近傍において微小な隙間が形成される虞がある。
これは、半導体チップ１２の長手軸方向の一方側（図７の左側）のボンディングワイヤ１２ｂの数が、半導体チップ１２の長手軸方向の他方側（図７の右側）のボンディングワイヤ１２ｂの数よりも多いからである。そのため、半導体チップ１２の長手軸方向の一方側（図７の左側）のボンディングワイヤ１２ｂの近傍に、合流点ＲＰ１が移動し、その合流点ＲＰ１近傍に微小な隙間が形成され易い。
他方、半導体チップ１２の長手軸方向の他方側（図７の右側）のボンディングワイヤ１２ｂの数は、半導体チップ１２の長手軸方向の一方側（図７の左側）のボンディングワイヤ１２ｂの数よりも少ない。そのため、多い半導体チップ１２の長手軸方向の他方側（図７の右側）のボンディングワイヤ１２ｂの近傍が、先端面ｆｓ２，ｆｓ４及びｆｓ６５の合流点とならず、ボンディングワイヤ１２ｂから離れた箇所が、合流点Ｐ２となる。そのため、その合流点Ｐ２には微小な隙間が形成され難い。
そのため、図８では、図１から図４に示したように、樹脂抵抗部２１が基板１１上に設けられている。樹脂抵抗部２１は、合流点ＲＰ１に対して、開口ＯＰ３側に設けられている。樹脂抵抗部２１は、矢印Ａ３方向からの樹脂が流れ込むトンネル状の隙間のサイズを小さくする。図８では、予測された先端面ｆｓ１，ｆｓ３及びｆｓ５の合流点ＱＰ１は、三角印で示されている。樹脂抵抗部２１は、開口ＯＰ３からの樹脂の流れを遅くして、交流点ＲＰ１は、半導体チップ１２の側面から基板１１の外周縁側に移動する。よって、図８の場合、図７に比べて、先端面ｆｓ１，ｆｓ３及びｆｓ５の合流点は、ＲＰ１からＱＰ１へ移動している。そのため、その合流点ＱＰ１には微小な隙間が形成され難い。
すなわち、モールド時に、矢印Ａ３方向からの樹脂が流れ込むトンネル状の隙間のサイズを小さくすることにより、矢印Ａ３方向からの樹脂の流入速度が、矢印Ａ４方向からの樹脂の流入速度に合う。その結果、合流点が、ＲＰ１からＱＰ１に移動し、微小な隙間が形成され難い。
図９の場合、樹脂抵抗部２１が基板１１上に設けられていない。図９では、予測された先端面ｆｓ１，ｆｓ３及びｆｓ５の合流点Ｐ１及び予測された先端面ｆｓ２，ｆｓ４及びｆｓ６の合流点Ｐ２は、Ｘ印で示されている。しかし、実際に製造してみたとき、樹脂が半導体チップ１２の複数のボンディングワイヤ１２ｂの影響により、第１の合流点が、Ｐ１の位置ではなく、丸印で示したＲＰ１の位置になり、第２の合流点が、Ｐ２の位置ではなく、丸印で示したＲＰ２の位置になる場合がある。その場合、樹脂の流れが複数のボンディングワイヤ１２ｂにより邪魔されて、合流点ＲＰ１及びＲＰ２の近傍において微小な隙間が形成される虞がある。
図９と図１０では、半導体チップ１２の長手軸方向の一方側（図７の左側）のボンディングワイヤ１２ｂの数と、半導体チップ１２の長手軸方向の他方側（図７の右側）のボンディングワイヤ１２ｂの数は等しい。そのため、図９に示すように、半導体チップ１２の長手軸方向の両側（図７の左側と右側）のボンディングワイヤ１２ｂの近傍に、合流点ＲＰ１、ＲＰ２が移動し、その合流点ＲＰ１、ＲＰ２近傍に微小な隙間が形成され易い。
そこで、図１０では、２つの樹脂抵抗部２１が基板１１上に設けられている。樹脂抵抗部２１は、合流点ＲＰ１に対して開口ＯＰ３側と、合流点ＲＰ２に対して開口ＯＰ４側とに設けられている。図１０の場合、予測された先端面ｆｓ１，ｆｓ３及びｆｓ５の合流点ＱＰ１と、予測された先端面ｆｓ２，ｆｓ４及びｆｓ６の合流点ＱＰ２は、三角印で示されている。２つの樹脂抵抗部２１は、開口ＯＰ３とＯＰ４からの樹脂の流れを遅くして、交流点ＲＰ１、ＲＰ２は、半導体チップ１２の側面から基板１１の外周縁側に移動する。よって、図１０の場合、図９に比べて、先端面ｆｓ１，ｆｓ３及びｆｓ５の合流点は、ＲＰ１からＱＰ１へ、先端面ｆｓ２，ｆｓ４及びｆｓ６のＲＰ２からＱＰ２へ移動している。そのため、その合流点ＱＰ１とＱＰ２には微小な隙間が形成され難い。
すなわち、モールド時に、矢印Ａ３方向及び矢印Ａ４方向からの樹脂が流れ込む２つのトンネル状の隙間のサイズを小さくすることにより、矢印Ａ３方向及び矢印Ａ４方向からの樹脂の流入速度を下げる。その結果、合流点が、ＲＰ１からＱＰ１に、かつＲＰ２からＱＰ２に移動し、微小な隙間が形成され難い。
樹脂は吸湿性を有する。樹脂が充填出来ずに内部に微小な隙間がある半導体装置は、出荷後に吸湿した場合、その微小な隙間に水分が集まり、リフローの熱により水分が気化した時に壊れる可能性がある。その為、パッケージ内に隙間が無いように製造する必要がある。本実施形態によれば、半導体パッケージ内に微小な隙間が形成され難くなるので、吸湿後のリフローによる破壊を防止することができる。
以上のように、上述した実施形態によれば、樹脂の充填不足による隙間が形成され難い半導体装置を提供することができる。
特に、下段の半導体チップ１２の周りに形成されたトンネル状の複数の隙間を通る各樹脂の流入時の抵抗を、樹脂抵抗部２１により調整し、各開口からの樹脂の流入速度を合わせる、あるいは遅らせることにより、樹脂の先端面の合流点の位置を移動させて、微小な隙間の発生が防止される。
なお、上述した実施形態では、樹脂抵抗部２１は、複数のボンディングワイヤ２１ａにより構成されているが、その変形例として、ソルダレジストあるいはポッティング樹脂により構成してもよい。ポッティング樹脂とは、ポッティング法によりモールドされた樹脂をいう。
図１１は、樹脂抵抗部をソルダレジストにより構成した基板１１の斜視図である。図１１は、上述した図２の樹脂抵抗部２１の位置に、基板１１の上面１１ａから突出した矩形のソルダレジスト部２２が、樹脂抵抗部として設けられている。すなわち、ソルダレジスト部２２は、基板１１上に設けられたソルダレジストを含む突出部を構成する。
基板１１の製造時に、基板１１の上面１１ａに塗布するソルダレジストを部分的に厚く塗布することにより、樹脂抵抗部を形成することができる。その結果、モールド時に、矢印Ａ３方向からの樹脂が流れ込むトンネル状の隙間のサイズを小さくなり、矢印Ａ３方向からの樹脂の流入速度を、矢印Ａ４方向からの樹脂の流入速度に合わせることができる。
図１２は、樹脂抵抗部をポッティング樹脂により構成した基板１１の斜視図である。図１２は、上述した図２の樹脂抵抗部２１の位置に、基板１１の上面１１ａに、所定の厚さの樹脂をポッティングしたポッティング樹脂部２３が、樹脂抵抗部として設けられている。すなわち、ポッティング樹脂部２３は、基板１１上に設けられたポッティング樹脂を含む突出部を構成する。
さらになお、樹脂抵抗部は、複数のボンディングワイヤ２１ａ、ソルダレジスト部２２及びポッティング樹脂部２３の２つ以上を組み合わせて構成してもよい。
基板１１の上面１１ａに半導体チップ１２を搭載した後に、ポッティング用の樹脂を用いて、上面１１ａ上に所定の厚さの樹脂の盛り上がり部分を形成することにより、樹脂抵抗部２３が形成される。その結果、モールド時に、矢印Ａ３方向からの樹脂が流れ込むトンネル状の隙間のサイズを小さくなり、矢印Ａ３方向からの樹脂の流入速度を、矢印Ａ４方向からの樹脂の流入速度に合わせることができる。
以上のように、上述した実施形態及び各変形例によれば、樹脂の充填不足による隙間が形成され難い半導体装置を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体装置、１１ 基板、１１ａ 上面、１１ｂ 下面、１１ｃ ハンダボール、１２ 半導体チップ、１２ａ 上面、１２ｂ ボンディングワイヤ、１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ スペーサチップ、１３Ａａ、１３Ａｂ、１３Ｂａ、１３Ｂｂ、１３Ｃａ、１３Ｃｂ、１３Ｄａ、１３Ｄｂ 側面、１４、１４Ａ，１４Ｂ 半導体チップ、１４Ａａ、１４Ｂａ 側面、１４Ａｂ，１４Ｂｂ 下面、１４Ｂ 半導体チップ、１４Ｂｂ 下面、１４ａ、１４ｂ ボンディングワイヤ、１５ 導体チップ、１５ａ ボンディングワイヤ、１５ｂ 下面、１６ 樹脂、２１ 樹脂抵抗部、２１ａ ボンディングワイヤ、２２ ソルダレジスト部、２３ ポッティング樹脂部。

Claims (6)

  1. 基板と、
    前記基板上に搭載され、複数のボンディングワイヤにより前記基板と電気的に接続された第１半導体チップと、
    前記基板上に設けられた複数のスペーサを介して、前記第１半導体チップから離間して設けられた第２半導体チップと、
    前記複数のスペーサのうちの隣り合う２つのスペーサ間に、前記基板上から突出するように設けられた突出部と、
    を有する、半導体装置。
  2. 前記複数のスペーサは、前記基板上の前記第１半導体チップの周囲に搭載されている、請求項１に記載の半導体装置。
  3. 前記第２半導体チップは、複数有り、
    前記複数の第２半導体チップ上に設けられた第３半導体チップを有する、請求項２に記載の半導体装置。
  4. 前記突出部は、複数のボンディングワイヤを含む、請求項１から３のいずれか１つに記載の半導体装置。
  5. 前記突出部は、前記基板上に設けられたソルダレジストを含む、請求項１から３のいずれか１つに記載の半導体装置。
  6. 前記突出部は、前記基板上に設けられたポッティング樹脂を含む、請求項１から３のいずれか１つに記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637211A (ja) 1992-07-16 1994-02-10 Fujitsu Ltd 半導体パッケージと半導体装置及びその製造方法
KR20030018204A (ko) * 2001-08-27 2003-03-06 삼성전자주식회사 스페이서를 갖는 멀티 칩 패키지
US20050062155A1 (en) * 2003-09-24 2005-03-24 Chung-Che Tsai Window ball grid array semiconductor package and method for fabricating the same
JP4406300B2 (ja) * 2004-02-13 2010-01-27 株式会社東芝 半導体装置及びその製造方法
JP2006156797A (ja) 2004-11-30 2006-06-15 Shinko Electric Ind Co Ltd 半導体装置
US8586413B2 (en) * 2005-05-04 2013-11-19 Spansion Llc Multi-chip module having a support structure and method of manufacture
JP2008084263A (ja) 2006-09-29 2008-04-10 Renesas Technology Corp メモリカードおよびその製造方法
JP2008270597A (ja) * 2007-04-23 2008-11-06 Toshiba Corp 半導体装置
JP5162226B2 (ja) 2007-12-12 2013-03-13 新光電気工業株式会社 配線基板及び半導体装置
JP2009177061A (ja) 2008-01-28 2009-08-06 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US8399305B2 (en) 2010-09-20 2013-03-19 Stats Chippac, Ltd. Semiconductor device and method of forming dam material with openings around semiconductor die for mold underfill using dispenser and vacuum assist
KR101774938B1 (ko) * 2011-08-31 2017-09-06 삼성전자 주식회사 지지대를 갖는 반도체 패키지 및 그 형성 방법
JP2015176906A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置および半導体装置の製造方法
US9418974B2 (en) * 2014-04-29 2016-08-16 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
JP2016225484A (ja) * 2015-06-01 2016-12-28 株式会社東芝 半導体装置および半導体装置の製造方法
JP6586036B2 (ja) * 2016-03-15 2019-10-02 東芝メモリ株式会社 半導体装置の製造方法
WO2018063343A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Systems, methods, and apparatuses for implementing bi-layer semiconducting oxides in source and drain for low access and contact resistance of thin film transistors
JP2019054181A (ja) 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体パッケージ
US10636667B2 (en) * 2017-11-21 2020-04-28 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor devices and structures thereof

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