JP2006147921A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置は、第1の面2aに複数の電極を有する半導体チップ2と、前記各電極に重ねて接続され半導体チップの第1の面に第1の面を対面させる電気的に独立した電極板5と、電極板と電極板との隙間及び電極板と半導体チップとの隙間を埋める絶縁体4とを有し、半導体チップ及び絶縁体並びに電極板によって六面体を形成し、六面体の上面は半導体チップの第2の面2bで形成され、六面体の各側面には半導体チップの各側面が露出し、六面体の下面には各電極板の第1の面の反対側になる第2の面5bが露出する。
【選択図】図3
Description
第1の面及び前記第1の面の反対側になる第2の面並びにこれらの面を繋ぐ複数の側面とを有する半導体チップと、
前記半導体チップの前記第1の面に設けられた複数の電極と、
前記各電極に重ねて接続され、前記半導体チップの第1の面に第1の面を対面させる電気的に独立した電極板と、
前記電極板と前記電極板との隙間、前記電極板と前記半導体チップとの隙間を埋める絶縁体とを有し、
前記半導体チップ及び前記絶縁体並びに前記電極板によって六面体を形成し、前記六面体の上面は前記半導体チップの第2の面で形成され、前記六面体の各側面には前記半導体チップの各側面が露出し、前記六面体の下面には前記各電極板の前記第1の面の反対側になる第2の面が露出することを特徴とする。電極板の厚さは50〜100μmである。
縦横に回路素子を整列配置形成した半導体ウエハを準備する工程と、
周囲が枠体で支持されたテープの上面に金属板を貼り付ける工程と、
前記金属板にダイシングやエッチングによって縦横に溝を形成して前記金属板を分断し、前記半導体ウエハの前記回路素子の各電極に対面する電極板を前記テープ上に形成する工程と、
前記テープ上の各電極板に前記電極が重なって接続されるように前記半導体ウエハを接着する工程と、
前記半導体ウエハと前記各電極板との間の隙間を絶縁性の樹脂で埋める工程と、
前記半導体ウエハの上面から前記テープの表面まで到達するように縦横に分離溝を形成して個片化する工程と、
前記テープを除去する工程とによって複数の半導体装置を製造することを特徴とする。
前記(1)の手段によれば、(a)半導体チップの電極に厚さ50μm〜100μmの電極板が接続され、この電極板、電極及び半導体チップの厚さの和が半導体装置の高さとなることから、半導体装置の薄型化が達成できる。
樹脂充填後、所定の温度でキュアーして樹脂を硬化させて樹脂層33を形成する。
(1)半導体チップ2の電極3に厚さ50μm〜100μmの電極板5が接続され、この電極板5、電極3及び半導体チップ2の厚さの和が半導体装置1の高さとなることから、半導体装置1の薄型化が達成できる。
Claims (23)
- 第1の面及び前記第1の面の反対側になる第2の面並びにこれらの面を繋ぐ複数の側面とを有する半導体チップと、
前記半導体チップの前記第1の面に設けられた複数の電極と、
前記各電極に重ねて接続され、前記半導体チップの第1の面に第1の面を対面させる電気的に独立した電極板と、
前記電極板と前記電極板との隙間、前記電極板と前記半導体チップとの隙間を埋める絶縁体とを有し、
前記半導体チップ及び前記絶縁体並びに前記電極板によって六面体を形成し、前記六面体の上面は前記半導体チップの第2の面で形成され、前記六面体の各側面には前記半導体チップの各側面が露出し、前記六面体の下面には前記各電極板の前記第1の面の反対側になる第2の面が露出することを特徴とする半導体装置。 - 第1の面及び前記第1の面の反対側になる第2の面並びにこれらの面を繋ぐ複数の側面とを有する半導体チップと、
前記半導体チップの前記第1の面に設けられた複数の電極と、
前記各電極に重ねて接続され、前記半導体チップの第1の面に第1の面を対面させる電気的に独立した電極板と、
前記電極板と前記電極板との隙間、前記電極板と前記半導体チップとの隙間を埋める絶縁体、
前記半導体チップの第2の面全域を覆う絶縁体とを有し、
前記半導体チップ及び前記両絶縁体並びに前記電極板によって六面体を形成し、前記六面体の上面は前記半導体チップの第2の面上の絶縁体で形成され、前記六面体の各側面には前記半導体チップの各側面が露出し、前記六面体の下面には前記各電極板の前記第1の面の反対側になる第2の面が露出していることを特徴とする半導体装置。 - 前記各電極板は前記六面体の側面に露出することなく、前記絶縁体に覆われていることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記電極板は四角形の板となっていることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記電極は前記半導体チップの中央に沿って並ぶ構造となり、
前記電極に接続される前記電極板は前記六面体の下面の中央から側面方向に直線的にまたは屈曲して延在する細長構造となっていることを特徴とする請求項1または請求項2に記載の半導体装置。 - 前記電極板の前記第2の面には突起電極が設けられていることを特徴とする請求項1または請求項2に記載の半導体装置。
- 第1の面及び前記第1の面の反対側になる第2の面を有する半導体チップと、
第1の面及び前記第1の面の反対側になる第2の面を有する配線ブロックとを有し、
前記半導体チップ及び前記配線ブロックはそれぞれの前記第2の面が同一平面上に位置し、かつ前記半導体チップ及び前記配線ブロックはそれぞれの前記第2の面が露出する状態で絶縁性の樹脂からなる封止体で覆われ、
前記配線ブロックは前記第1の面及び前記第2の面にそれぞれ電極を有し、かつ前記第1の面及び前記第2の面の電極は前記配線ブロックを貫通して設けられる導体によって電気的に接続され、
前記配線ブロックの前記第1の面の前記電極と前記半導体チップの前記第1の面に設けられた電極は前記封止体内に位置する導電性のワイヤでそれぞれ接続され、
前記半導体チップ及び前記配線ブロックのそれぞれの前記第2の面と、前記封止体の下面は同一平面上に位置していることを特徴とする半導体装置。 - 第1の面及び前記第1の面の反対側になる第2の面を有する複数の半導体チップと、
第1の面及び前記第1の面の反対側になる第2の面を有する複数の配線ブロックとを有し、
前記半導体チップ及び前記配線ブロックはそれぞれの前記第2の面が同一平面上に位置し、かつ前記半導体チップ及び前記配線ブロックはそれぞれの前記第2の面が露出する状態で絶縁性の樹脂からなる封止体で覆われ、
前記配線ブロックは前記第1の面及び前記第2の面にそれぞれ電極を有し、かつ前記第1の面及び前記第2の面の電極は前記配線ブロックを貫通して設けられる導体によって電気的に接続され、
前記配線ブロックの前記第1の面の前記電極と前記半導体チップの前記第1の面に設けられた電極は前記封止体内に位置する導電性のワイヤでそれぞれ接続され、
前記各半導体チップ及び前記各配線ブロックのそれぞれの前記第2の面と、前記封止体の下面は同一平面上に位置していることを特徴とする半導体装置。 - 前記半導体チップ及び前記配線ブロック並びに前記封止体によって六面体が形成され、前記六面体の側面に前記電極板の1面または2面が露出していることを特徴とする請求項7または請求項8に記載の半導体装置。
- 前記配線ブロックの一部には窪みが設けられ、この窪んだ部分に前記封止体を形成する樹脂が食い込んでいることを特徴とする請求項7または請求項8に記載の半導体装置。
- 前記配線ブロックの前記第2の面の前記電極には突起電極が設けられていることを特徴とする請求項7または請求項8に記載の半導体装置。
- 第1の面及び前記第1の面の反対側になる第2の面並びにこれらの面を繋ぐ複数の側面とを有する半導体チップと、
前記半導体チップの前記第1の面に設けられた複数の電極と、
第1の面及び前記第1の面の反対側になる第2の面にそれぞれ電極を有し、前記第1の面及び前記第2の面の電極は前記配線ブロックを貫通して設けられる導体によって電気的に接続され、かつ前記第1の面の複数の電極は前記半導体チップの第1の面の電極の一部の配列に対応している複数の配線ブロックとを有し、
前記配線ブロックは第1の面の前記電極が前記半導体チップの第1の面の前記電極に電気的に接続され、
前記配線ブロックは第2の面が露出するように前記半導体チップの第1の面側に設けられた絶縁性の樹脂からなる封止体で側面が覆われていることを特徴とする半導体装置。 - 前記配線ブロックの前記第2の面の前記電極には突起電極が設けられていることを特徴とする請求項12に記載の半導体装置。
- 縦横に回路素子を整列配置形成した半導体ウエハを準備する工程と、
テープの上面に金属板を貼り付ける工程と、
前記金属板に縦横に溝を形成して前記金属板を分断し、前記半導体ウエハの前記回路素子の各電極に対面する電極板を前記テープ上に形成する工程と、
前記テープ上の各電極板に前記電極が重なって接続されるように前記半導体ウエハを接着する工程と、
前記半導体ウエハと前記各電極板との間の隙間を絶縁性の樹脂で埋める工程と、
前記半導体ウエハの上面から前記テープの表面まで到達するように縦横に分離溝を形成する工程と、
前記テープを除去する工程とによって複数の半導体装置を製造することを特徴とする半導体装置の製造方法。 - 前記テープはその周囲が枠体で支持されていることを特徴とする請求項14に記載の半導体装置の製造方法。
- 前記溝の形成によって前記電極板を形成する際、前記金属板の周囲を枠体として残すことを特徴とする請求項14に記載の半導体装置の製造方法。
- 前記半導体ウエハを前記電極板に接着する前に選択的に前記電極板を前記テープから取り除くことを特徴とする請求項14に記載の半導体装置の製造方法。
- 第1の面及び前記第1の面の反対側になる第2の面にそれぞれ複数の電極を有し、かつ前記第1の面及び前記第2の面の電極は導体によって電気的に接続されてなる配線ブロックを複数準備する工程と、
テープの所定領域からなる各製品形成部の上面に、前記配線ブロックを第2の面が下面となる状態で所定パターンに貼り付けるとともに、電極が上面となる状態で半導体チップを所定パターンに貼り付ける工程と、
前記半導体チップの前記電極と前記配線ブロックの第1の面の前記電極を導電性のワイヤで電気的に接続する工程と、
前記配線ブロック、前記半導体チップ及び前記ワイヤを覆うように前記テープ上に絶縁性の樹脂層を形成する工程と、
前記樹脂層の表面から前記テープの表面まで到達し、かつ隣接する前記製品形成部を分割する分離溝を形成する工程と、
前記テープを除去する工程とによって複数の半導体装置を製造することを特徴とする半導体装置の製造方法。 - 前記テープの前記各製品形成部に前記配線ブロックを貼り付ける工程において、前記配線ブロックの前記電極の配列パターンが異なる複数種類の配線ブロックを準備し、一部の前記製品形成部には他の製品形成部と異なる構造に前記半導体チップ及び前記配線ブロックを貼り付けることを特徴とする請求項18に記載の半導体装置。
- 前記テープの製品形成部に複数の前記半導体チップ及び複数の前記配線ブロックを貼り付けることを特徴とする請求項18に記載の半導体装置。
- 縦横に回路素子を整列配置し、第1の面でありかつ前記回路素子の表面に所定配列の電極を有する半導体ウエハを準備する工程と、
第1の面及び前記第1の面の反対側になる第2の面にそれぞれ複数の電極を有し、前記第1の面及び前記第2の面の電極は導体によって電気的に接続され、かつ前記第1の面の前記電極の配列は前記回路素子の電極配列の一部に対応する配線ブロックを複数準備する工程と、
前記半導体ウエハの各回路素子の電極上に前記配線ブロックの第1の面の各電極が重なって接続されるように配線ブロックを半導体ウエハに接着する工程と、
前記配線ブロックの第2の面の前記電極を露出させる状態で前記配線ブロックの側面を覆うように前記半導体ウエハの第1の面に絶縁性の樹脂層を形成する工程と、
前記半導体ウエハの第1の面の反対面となる第2の面にテープを貼り付けてテープで前記半導体ウエハを支持する工程と、
前記樹脂層の表面から前記半導体ウエハを越えて前記テープの表面まで到達するように縦横に分離溝を形成する工程と、
前記テープを除去する工程とによって複数の半導体装置を製造することを特徴とする半導体装置の製造方法。 - 請求項21に記載の配線ブロックの製造方法であって、
第1の面及び前記第1の面の反対側になる第2の面にそれぞれ複数の電極を有し、かつ前記第1の面及び前記第2の面の電極は導体によって電気的に接続された配線ブロック構造を複数有する配線ブロック母材を準備する工程と、
テープの上面に前記配線ブロック母材を貼り付ける工程と、
前記配線ブロック母材の表面から前記テープの表面まで到達する所望パターンの分離溝を前記各配線ブロック構造間に形成する工程と、
前記テープを除去する工程とによって複数の配線ブロックを製造することを特徴とする半導体装置の製造方法。 - 前記半導体ウエハの第1の面に絶縁性の樹脂層を形成した後、前記樹脂層から露出する各配線ブロックの各電極上に突起電極を形成し、その後半導体ウエハを前記テープに貼り付けることを特徴とする請求項21に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004337366A JP4497304B2 (ja) | 2004-11-22 | 2004-11-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010007865A Division JP2010114464A (ja) | 2010-01-18 | 2010-01-18 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006147921A true JP2006147921A (ja) | 2006-06-08 |
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Family
ID=36627240
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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---|---|
JP (1) | JP4497304B2 (ja) |
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US11430825B2 (en) | 2018-11-20 | 2022-08-30 | Ningbo Semiconductor International Corporation | Image capturing assembly, lens module and electronic device |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A521 | Written amendment |
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|
A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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