JP3920657B2 - 樹脂封止型半導体装置の製造方法 - Google Patents
樹脂封止型半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3920657B2 JP3920657B2 JP2002044077A JP2002044077A JP3920657B2 JP 3920657 B2 JP3920657 B2 JP 3920657B2 JP 2002044077 A JP2002044077 A JP 2002044077A JP 2002044077 A JP2002044077 A JP 2002044077A JP 3920657 B2 JP3920657 B2 JP 3920657B2
- Authority
- JP
- Japan
- Prior art keywords
- resin
- circuit board
- cavity
- semiconductor device
- collective circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子を搭載した回路基板を上金型と下金型の間に配置し、キャビティーに熱硬化性樹脂を充填する樹脂封止型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の小型化、薄型化、高密度化の要求が本格化している。そこで、この要求に対応する樹脂封止型半導体装置の製造方法の概要について説明する。
【０００３】
図９〜図１２は、従来の樹脂封止型半導体装置の製造方法を示し、一枚の回路基板上に複数のＩＣチップを実装し、すべてのＩＣチップを一括してトランスファーモールドしてから分割して単個の半導体装置を得るものである。図９は、金型に回路基板を載置した状態を示す要部断面図、図１０は、樹脂を充填した状態を示す平面図、図１１は、図１０のＡ−Ａ線断面図、図１２は、半田ボールを形成し単個に分割する前の状態を示す要部断面図である。図９、図１２において、２は集合回路基板で、その両面に銅箔を積層したガラスエポキシ樹脂等よりなる適当な大きさに裁断された短冊状の多数個取りする絶縁基板である。集合回路基板２の表面には、メッキレジストを付加し、パターンマスクにより露光現像し、パターンエッチングを行い、集合回路基板２に実装されるＩＣチップ３と各々電気的に接続された配線１２と、配線１２の一部をメッキするためのメッキ用のソルダーレジスト１１を形成する。ソルダーレジスト１１は、ＩＣチップ３と電気的に接触する配線１２の端子部分と、隣合うＩＣチップ３との間の領域に形成される。尚、集合回路基板２の裏面側にも、図示しないスルーホール電極から続く外部接続用電極を露呈するように、マトリックス状に多数の同一形状の半田付け可能な表面であるレジスト膜の開口部を形成し、集合回路基板２が完成される。
【０００４】
集合回路基板２上に形成されたソルダーレジスト１１上にはダイボンドペーストで複数個のＩＣチップ３（図では、２列）をダイボンドし、ＩＣチップ３の各電極と外部接続用の配線１２とをボンディングワイヤー５によりワイヤーボンドする。
【０００５】
ＩＣチップ３を搭載した集合回路基板２を上金型６と下金型７の間に載置する。図１０に示すように、集合回路基板２の外周部の四辺には、上金型６と下金型７とによって挟まれる押さえ部２ａがある。図１１に示すように、上金型６と下金型７の合わせ面に設けたゲート口８から上金型６側に設けたキャビティー１に、熱硬化性のエポキシ樹脂等からなる封止樹脂４をトランスファーモールドすることにより、ＩＣチップ３の遮光と保護を行う。上記したように、集合回路基板２の外周部の四辺に基板の押さえ部２ａが有るので、封止樹脂４を充填する際に、基板の浮き、反りなどがなく安定する。樹脂が硬化後、金型から取り出すことにより封止部が形成された集合半導体パッケージが構成される。
【０００６】
前記トランスファーモールドした封止樹脂４の各パッケージに該当する表面にそれぞれ半導体パッケージの仕様等を表示するマーキングを施した後、図１２に示すように、前記集合回路基板２の下面に形成した外部接続用電極面に半田ボール９を位置決めしリフローして突起電極を形成する。
【０００７】
図１２において、樹脂封止された集合回路基板２を洗浄した後、ソルダーレジスト１１上を通るカットライン１０に沿ってダイシング又はスライシングすることにより、単個の完成半導体パッケージに分割する。
【０００８】
前記トランスファーモールドの際に樹脂の流動性を考慮して、樹脂の粘度、樹脂に混入するシリカフィラーの粒径及び混入率等を適切に設定する。
【０００９】
【発明が解決しようとする課題】
しかしながら、前述した樹脂封止型半導体装置の製造方法には次のような問題点がある。即ち、小型化、薄型化及び高密度化の要求に伴い、実装するＩＣチップ３の上面と上金型６の上面との隙間が狭く、隣接するＩＣチップ３間は谷間になっている。そのため、トランスファーモールド用の金型は、ゲート口８から樹脂を充填したときに、キャビティーの周囲に配設されたエアーベントから空気を逃がす構造になっているが、充填した樹脂の流れは、図１０及び図１１に示すように、ＩＣチップ３の上面側は遅く、隣接するＩＣチップ３間の谷間では速くなり樹脂の流速に差が生じる。この樹脂の流速の差によりゲート口８から充填した樹脂はゲート口８と対向する上金型の側壁１ａに当たり戻ってくる。ＩＣチップ３の上面側の流れが遅い分だけ気泡が逃げきれず、ボイド１３としてボンディングワイヤー５の近傍に残ってしまう。このボイド１３は前述した半田ボール９の形成時に爆発などして信頼性を損ねる原因になる。また、ボイド１３が封止部の上面に出ると信頼性及び外観品質を損ねて歩留りが低下する。
【００１０】
高密度化に伴いボンディングワイヤー５の密度によりワイヤーピッチが非常に微細化されるため樹脂の流れを阻害する原因の一つとなっているが、上記した樹脂の流速に差を生じることは、ワイヤーの密度に関係なく発生する現象である。また、前記した樹脂に混入するシリカフィラーの粒径を可能な限り微細にしても、ボイドの発生は回避できない。図９〜図１２では、ＩＣチップ３を２列配置した例を示したが、ＩＣチップが大きい場合などは、１列にしても同等な現象が現われてボイドが発生するという問題があった。
【００１１】
更に、トランスファーモールドで使用する封止樹脂は、回路基板に対しては非常に密着性は良いが、ソルダーレジストに対してはあまり密着性が良くない。そのため、図１２に示すようにカットライン１０に沿って切断する時に、ソルダーレジスト１１上の封止樹脂がソルダーレジスト１１から剥がれ易くなり信頼性を低下させる。
【００１２】
本発明は上記従来の課題に鑑みなされたものであり、その目的は、ボイドの発生を回避し、信頼性に優れた安価な樹脂封止型半導体装置の製造方法を提供するものである。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明における樹脂封止型半導体装置の製造方法は、
半導体素子を搭載した集合回路基板を上金型と下金型の少なくとも一方に形成したキャビティーに配置し、該上金型と下金型の合わせ面に設けたゲートから、前記キャビティーに樹脂を充填して、前記半導体素子を封止する樹脂封止型半導体装置の製造方法において、前記集合回路基板は、前記半導体素子と電気的に接続するための配線と、該配線の一部を覆うとともに少なくとも前記集合回路基板を単個に分割するための切断部分を除いて形成 したソルダーレジストと、を有し、前記半導体素子は前記集合回路基板上に複数個搭載され、隣合う前記半導体素子とは所定の間隔を保って整列配置されており、前記半導体素子の位置は前記キャビティーの中で前記ゲート側に偏倚して配置することで前記キャビティー内に拡張封止部を形成し、前記切断部分に沿って前記集合回路基板を単個に分割することにより、前記拡張封止部を除去することを特徴とするものである。
【００１４】
また、前記半導体素子は前記集合回路基板上において、樹脂流れ方向に少なくとも２列配置されており、前記２列の半導体素子を取り囲む領域が、前記キャビティーの中で前記ゲート側に偏倚していることを特徴とするものである。
【００１５】
また、前記キャビティーを形成する壁面のうち、前記ゲートと対向する側に位置した壁面は、前記集合回路基板の縁よりも外側に設けたことを特徴とするものである。
【００１８】
【発明の実施の形態】
以下図面に基づいて本発明における樹脂封止型半導体装置の製造方法について説明する。図１、図２は、本発明の第１の実施の形態に係わる樹脂封止型半導体装置の製造方法に係わり、図１は、押さえ部を２ヶ所配設しＩＣチップを１列配置した回路基板を金型に搭載した状態を示す平面図、図２は、図１のＡ−Ａ線断面図である。図１、図２において、前述した従来技術と異なるところは、前記ＩＣチップ３を、上金型６と下金型７で構成されるキャビティー１の中で前記ゲート口８側に偏倚して配置したことである。そうすることにより、前記キャビティー１を形成する壁面のうち、前記ゲート口８と対向する側に位置した壁面１ｂは、従来の壁面１ａより後退し、前記集合回路基板２の縁よりも外側に設けられる。図１及び図２に示すように封止する樹脂領域は斜線で示す拡張封止部４ａの分だけ拡大される。
また言換えると、本実施形態では、ＩＣチップ３を搭載した集合回路基板２の位置を、キャビティー１に対してゲート口８側へ偏倚させている。
【００１９】
以上述べた構成による作用・効果は、実装するＩＣチップ３の上面と上金型６の上面との隙間が狭く、隣接するＩＣチップ３間は谷間になっているため、トランスファーモールドでゲート口８から封止樹脂４を充填するが、封止樹脂４の流れは、ＩＣチップ３の上面側は遅く、隣接するＩＣチップ３間の谷間では速くなり、封止樹脂４の流速に差が生じる。この封止樹脂４の流速の差によりゲート口８から充填した封止樹脂４のうち、ＩＣチップ３の間を通ったものが先にゲート口８と反対側の上金型の側壁１ｂに当たり、はね返って戻ってくる。このことは従来技術で述べた通りであるが、封止樹脂４が上金型６の側壁１ｂに当たり戻ってくる迄に、従来ボイドが発生していたボンディングワイヤー５の周辺及びＩＣチップ３の上面は封止樹脂４で満たされるので、製品領域内にはボイドは存在しなくなる。仮にボイドが発生したとしても、そのボイドは図１等に示す如く、製品領域外となる拡張封止部４ａの部分に発生するので、単個に分割する際に集合回路基板２の縁より外側に形成されたこの部分を除去すれば良い。従って単個に分割された製品にはボイドが存在しなくなり、製品の信頼性が向上する。
【００２０】
図３、図４は、本発明の第２の実施の形態に係わる樹脂封止型半導体装置の製造方法に係わり、図３は押さえ部を３ヶ所配設し、ＩＣチップを１列配置した回路基板を金型に搭載した状態を示す平面図、図４は、図３のＡ−Ａ線断面図である。図３、図４において、上述した第１の実施の形態と異なるところは、集合回路基板２の押さえ部２ａを基板外周部の３ヶ所に設けることにより、トランスファーモールドで封止樹脂を充填する際に、回路基板の浮き、反りを確実に防止できる。また、所定のカットラインに沿って切断する際に、ゲート口８側の押さえ部２ａを残すことによって製品の方向性が確認できるので、製品を実装する際の方向性確認に利用できる。本構成によるその他の作用・効果は上記した第１の実施の形態と同様であるので説明は省略する。
【００２１】
図５及び図６は、本発明の第３の実施の形態に係わる樹脂封止型半導体装置の製造方法に係わり、図５は、押さえ部を２ヶ所配設しＩＣチップを２列配置した回路基板を金型に搭載した状態を示す平面図、図６は、図５のＡ−Ａ線断面図である。図５、図６において、前述した第１の実施の形態と異なるところは、前記した集合回路基板２上にＩＣチップ３を複数個、２列搭載され、隣合うＩＣチップ３とは所定の間隔を保って整列配置されており、前記複数個、２列のＩＣチップ３全体を取り囲む領域が、前記上金型６と下金型７で構成されるキャビティー１の中で前記ゲート口８側に偏倚して配置したことである。そうすることにより、前記キャビティー１を形成する壁面のうち、前記ゲート口８と対向する側に位置した壁面１ｂは、従来の壁面１ａより後退し、集合回路基板２の縁よりも外側に設けられる。図５及び図６に示すように封止する樹脂領域は斜線で示す拡張封止部４ａの分だけ拡大される。
【００２２】
従って、封止樹脂の流れは、ＩＣチップ３の上面側は遅く、隣接するＩＣチップ３間の谷間では速くなり、封止樹脂の流速に差が生じるが、封止される樹脂領域は斜線で示す拡張封止部４ａ分だけ拡大されているので、充填された封止樹脂がゲート口８と反対側の上金型の側壁１ｂに当たって戻ってくる間に、集合回路基板２のＩＣチップ３を取り囲む領域に封止樹脂が充填される。従って、従来ボイドが発生したボンディングワイヤー５の周辺及び封止部の上面には封止樹脂が充満し、１列目、２列目共に製品領域内にボイドは発生しない。前述の実施形態と同様にボイドは製品領域外となる拡張封止部に発生するので、単個に分割する際に集合回路基板２の縁より外側に形成されたこの部分を除去すれば良い。従って単個に分割された製品にはボイドが存在しなくなり、製品の信頼性が向上する。
【００２３】
図７及び図８は、本発明の第４の実施の形態に係わる樹脂封止型半導体装置の製造方法に係わり、図７は、押さえ部を３ヶ所配設しＩＣチップを２列配置した回路基板を金型に搭載した状態を示す要部断面図、図８は、金型から取り出し半田バンプを形成した状態の要部断面図である。
【００２４】
上記した第３の実施の形態と異なるところは、基板に押さえ部２ａを３ヶ所配設した金型にＩＣチップ３を２列配置した集合回路基板２を搭載した点であり、押さえ部２ａを増加して、前述の第２の実施形態と同様に封止樹脂の充填を安定化したものである。更に、図８に示すように、前記集合回路基板２は複数個のＩＣチップ３と各々電気的に接続された配線１２と、該配線１２の一部を覆うメッキ用のソルダーレジスト１１を有し、前記ソルダーレジスト１１は、少なくとも切断部分を除いて形成されている。
【００２５】
以上述べた構成による作用・効果として、ボイドの発生を回避すると同時に、集合回路基板２を単個の製品に分割する際に、カットライン１０がソルダーレジスト１１上を通らなくて切断できるので、従来技術で述べたソルダーレジスト１１の剥離は発生しない。従って、製品の信頼性が向上する。
【００２６】
【発明の効果】
以上説明したように、本発明の樹脂封止型半導体装置の製造方法によれば、回路基板の縁より外側に形成される樹脂部は分割の際に完全に切除されるので、完成された製品にボイドは存在しない。従来の製品内又は封止樹脂部の表面に発生していたボイド不良はなくなり製品の歩留りは向上する。小型化、薄型化及び高密度化に対応し、安価で信頼性に優れた樹脂封止型半導体装置の製造方法を提供することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる樹脂封止型半導体装置の製造方法に係わる押さえ部を２ヶ所配設しＩＣチップを１列配置した回路基板を金型に載置した状態を示す平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】本発明の第２の実施の形態に係わる樹脂封止型半導体装置の製造方法に係わる押さえ部を３ヶ所配設しＩＣチップを１列配置した回路基板を金型に載置した状態を示す平面図である。
【図４】図３のＡ−Ａ線断面図である。
【図５】本発明の第３の実施の形態に係わる樹脂封止型半導体装置の製造方法に係わる押さえ部を２ヶ所配設しＩＣチップを２列配置した回路基板を金型に載置した状態を示す平面図である。
【図６】図５のＡ−Ａ線断面図である。
【図７】本発明の第４の実施の形態に係わる樹脂封止型半導体装置の製造方法に係わる押さえ部を３ヶ所配設しＩＣチップを２列配置した回路基板を金型に載置した状態を示す要部断面図である。
【図８】図７の集合回路基板に半田バンプを形成し単個に分割する前の状態を示す要部断面図である。
【図９】従来の樹脂封止型半導体装置の製造方法を示し、金型に回路基板を載置した状態を示す要部断面図である。
【図１０】図９に樹脂を充填した状態を示す平面図である。
【図１１】図１０のＡ−Ａ線断面図である。
【図１２】図１１の集合回路基板に半田バンプを形成し単個に分割する前の状態を示す要部断面図である。
【符号の説明】
１ キャビティー
１ｂ キャビティー壁面
２ 集合回路基板
２ａ 押さえ部
３ ＩＣチップ
４ 封止樹脂
４ａ 拡張封止部
５ ボンディングワイヤー
６ 上金型
７ 下金型
８ ゲート口
９ 半田ボール
１０ カットライン
１１ ソルダーレジスト
１２ 配線
１３ ボイド
【発明の属する技術分野】
本発明は、半導体素子を搭載した回路基板を上金型と下金型の間に配置し、キャビティーに熱硬化性樹脂を充填する樹脂封止型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の小型化、薄型化、高密度化の要求が本格化している。そこで、この要求に対応する樹脂封止型半導体装置の製造方法の概要について説明する。
【０００３】
図９〜図１２は、従来の樹脂封止型半導体装置の製造方法を示し、一枚の回路基板上に複数のＩＣチップを実装し、すべてのＩＣチップを一括してトランスファーモールドしてから分割して単個の半導体装置を得るものである。図９は、金型に回路基板を載置した状態を示す要部断面図、図１０は、樹脂を充填した状態を示す平面図、図１１は、図１０のＡ−Ａ線断面図、図１２は、半田ボールを形成し単個に分割する前の状態を示す要部断面図である。図９、図１２において、２は集合回路基板で、その両面に銅箔を積層したガラスエポキシ樹脂等よりなる適当な大きさに裁断された短冊状の多数個取りする絶縁基板である。集合回路基板２の表面には、メッキレジストを付加し、パターンマスクにより露光現像し、パターンエッチングを行い、集合回路基板２に実装されるＩＣチップ３と各々電気的に接続された配線１２と、配線１２の一部をメッキするためのメッキ用のソルダーレジスト１１を形成する。ソルダーレジスト１１は、ＩＣチップ３と電気的に接触する配線１２の端子部分と、隣合うＩＣチップ３との間の領域に形成される。尚、集合回路基板２の裏面側にも、図示しないスルーホール電極から続く外部接続用電極を露呈するように、マトリックス状に多数の同一形状の半田付け可能な表面であるレジスト膜の開口部を形成し、集合回路基板２が完成される。
【０００４】
集合回路基板２上に形成されたソルダーレジスト１１上にはダイボンドペーストで複数個のＩＣチップ３（図では、２列）をダイボンドし、ＩＣチップ３の各電極と外部接続用の配線１２とをボンディングワイヤー５によりワイヤーボンドする。
【０００５】
ＩＣチップ３を搭載した集合回路基板２を上金型６と下金型７の間に載置する。図１０に示すように、集合回路基板２の外周部の四辺には、上金型６と下金型７とによって挟まれる押さえ部２ａがある。図１１に示すように、上金型６と下金型７の合わせ面に設けたゲート口８から上金型６側に設けたキャビティー１に、熱硬化性のエポキシ樹脂等からなる封止樹脂４をトランスファーモールドすることにより、ＩＣチップ３の遮光と保護を行う。上記したように、集合回路基板２の外周部の四辺に基板の押さえ部２ａが有るので、封止樹脂４を充填する際に、基板の浮き、反りなどがなく安定する。樹脂が硬化後、金型から取り出すことにより封止部が形成された集合半導体パッケージが構成される。
【０００６】
前記トランスファーモールドした封止樹脂４の各パッケージに該当する表面にそれぞれ半導体パッケージの仕様等を表示するマーキングを施した後、図１２に示すように、前記集合回路基板２の下面に形成した外部接続用電極面に半田ボール９を位置決めしリフローして突起電極を形成する。
【０００７】
図１２において、樹脂封止された集合回路基板２を洗浄した後、ソルダーレジスト１１上を通るカットライン１０に沿ってダイシング又はスライシングすることにより、単個の完成半導体パッケージに分割する。
【０００８】
前記トランスファーモールドの際に樹脂の流動性を考慮して、樹脂の粘度、樹脂に混入するシリカフィラーの粒径及び混入率等を適切に設定する。
【０００９】
【発明が解決しようとする課題】
しかしながら、前述した樹脂封止型半導体装置の製造方法には次のような問題点がある。即ち、小型化、薄型化及び高密度化の要求に伴い、実装するＩＣチップ３の上面と上金型６の上面との隙間が狭く、隣接するＩＣチップ３間は谷間になっている。そのため、トランスファーモールド用の金型は、ゲート口８から樹脂を充填したときに、キャビティーの周囲に配設されたエアーベントから空気を逃がす構造になっているが、充填した樹脂の流れは、図１０及び図１１に示すように、ＩＣチップ３の上面側は遅く、隣接するＩＣチップ３間の谷間では速くなり樹脂の流速に差が生じる。この樹脂の流速の差によりゲート口８から充填した樹脂はゲート口８と対向する上金型の側壁１ａに当たり戻ってくる。ＩＣチップ３の上面側の流れが遅い分だけ気泡が逃げきれず、ボイド１３としてボンディングワイヤー５の近傍に残ってしまう。このボイド１３は前述した半田ボール９の形成時に爆発などして信頼性を損ねる原因になる。また、ボイド１３が封止部の上面に出ると信頼性及び外観品質を損ねて歩留りが低下する。
【００１０】
高密度化に伴いボンディングワイヤー５の密度によりワイヤーピッチが非常に微細化されるため樹脂の流れを阻害する原因の一つとなっているが、上記した樹脂の流速に差を生じることは、ワイヤーの密度に関係なく発生する現象である。また、前記した樹脂に混入するシリカフィラーの粒径を可能な限り微細にしても、ボイドの発生は回避できない。図９〜図１２では、ＩＣチップ３を２列配置した例を示したが、ＩＣチップが大きい場合などは、１列にしても同等な現象が現われてボイドが発生するという問題があった。
【００１１】
更に、トランスファーモールドで使用する封止樹脂は、回路基板に対しては非常に密着性は良いが、ソルダーレジストに対してはあまり密着性が良くない。そのため、図１２に示すようにカットライン１０に沿って切断する時に、ソルダーレジスト１１上の封止樹脂がソルダーレジスト１１から剥がれ易くなり信頼性を低下させる。
【００１２】
本発明は上記従来の課題に鑑みなされたものであり、その目的は、ボイドの発生を回避し、信頼性に優れた安価な樹脂封止型半導体装置の製造方法を提供するものである。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明における樹脂封止型半導体装置の製造方法は、
半導体素子を搭載した集合回路基板を上金型と下金型の少なくとも一方に形成したキャビティーに配置し、該上金型と下金型の合わせ面に設けたゲートから、前記キャビティーに樹脂を充填して、前記半導体素子を封止する樹脂封止型半導体装置の製造方法において、前記集合回路基板は、前記半導体素子と電気的に接続するための配線と、該配線の一部を覆うとともに少なくとも前記集合回路基板を単個に分割するための切断部分を除いて形成 したソルダーレジストと、を有し、前記半導体素子は前記集合回路基板上に複数個搭載され、隣合う前記半導体素子とは所定の間隔を保って整列配置されており、前記半導体素子の位置は前記キャビティーの中で前記ゲート側に偏倚して配置することで前記キャビティー内に拡張封止部を形成し、前記切断部分に沿って前記集合回路基板を単個に分割することにより、前記拡張封止部を除去することを特徴とするものである。
【００１４】
また、前記半導体素子は前記集合回路基板上において、樹脂流れ方向に少なくとも２列配置されており、前記２列の半導体素子を取り囲む領域が、前記キャビティーの中で前記ゲート側に偏倚していることを特徴とするものである。
【００１５】
また、前記キャビティーを形成する壁面のうち、前記ゲートと対向する側に位置した壁面は、前記集合回路基板の縁よりも外側に設けたことを特徴とするものである。
【００１８】
【発明の実施の形態】
以下図面に基づいて本発明における樹脂封止型半導体装置の製造方法について説明する。図１、図２は、本発明の第１の実施の形態に係わる樹脂封止型半導体装置の製造方法に係わり、図１は、押さえ部を２ヶ所配設しＩＣチップを１列配置した回路基板を金型に搭載した状態を示す平面図、図２は、図１のＡ−Ａ線断面図である。図１、図２において、前述した従来技術と異なるところは、前記ＩＣチップ３を、上金型６と下金型７で構成されるキャビティー１の中で前記ゲート口８側に偏倚して配置したことである。そうすることにより、前記キャビティー１を形成する壁面のうち、前記ゲート口８と対向する側に位置した壁面１ｂは、従来の壁面１ａより後退し、前記集合回路基板２の縁よりも外側に設けられる。図１及び図２に示すように封止する樹脂領域は斜線で示す拡張封止部４ａの分だけ拡大される。
また言換えると、本実施形態では、ＩＣチップ３を搭載した集合回路基板２の位置を、キャビティー１に対してゲート口８側へ偏倚させている。
【００１９】
以上述べた構成による作用・効果は、実装するＩＣチップ３の上面と上金型６の上面との隙間が狭く、隣接するＩＣチップ３間は谷間になっているため、トランスファーモールドでゲート口８から封止樹脂４を充填するが、封止樹脂４の流れは、ＩＣチップ３の上面側は遅く、隣接するＩＣチップ３間の谷間では速くなり、封止樹脂４の流速に差が生じる。この封止樹脂４の流速の差によりゲート口８から充填した封止樹脂４のうち、ＩＣチップ３の間を通ったものが先にゲート口８と反対側の上金型の側壁１ｂに当たり、はね返って戻ってくる。このことは従来技術で述べた通りであるが、封止樹脂４が上金型６の側壁１ｂに当たり戻ってくる迄に、従来ボイドが発生していたボンディングワイヤー５の周辺及びＩＣチップ３の上面は封止樹脂４で満たされるので、製品領域内にはボイドは存在しなくなる。仮にボイドが発生したとしても、そのボイドは図１等に示す如く、製品領域外となる拡張封止部４ａの部分に発生するので、単個に分割する際に集合回路基板２の縁より外側に形成されたこの部分を除去すれば良い。従って単個に分割された製品にはボイドが存在しなくなり、製品の信頼性が向上する。
【００２０】
図３、図４は、本発明の第２の実施の形態に係わる樹脂封止型半導体装置の製造方法に係わり、図３は押さえ部を３ヶ所配設し、ＩＣチップを１列配置した回路基板を金型に搭載した状態を示す平面図、図４は、図３のＡ−Ａ線断面図である。図３、図４において、上述した第１の実施の形態と異なるところは、集合回路基板２の押さえ部２ａを基板外周部の３ヶ所に設けることにより、トランスファーモールドで封止樹脂を充填する際に、回路基板の浮き、反りを確実に防止できる。また、所定のカットラインに沿って切断する際に、ゲート口８側の押さえ部２ａを残すことによって製品の方向性が確認できるので、製品を実装する際の方向性確認に利用できる。本構成によるその他の作用・効果は上記した第１の実施の形態と同様であるので説明は省略する。
【００２１】
図５及び図６は、本発明の第３の実施の形態に係わる樹脂封止型半導体装置の製造方法に係わり、図５は、押さえ部を２ヶ所配設しＩＣチップを２列配置した回路基板を金型に搭載した状態を示す平面図、図６は、図５のＡ−Ａ線断面図である。図５、図６において、前述した第１の実施の形態と異なるところは、前記した集合回路基板２上にＩＣチップ３を複数個、２列搭載され、隣合うＩＣチップ３とは所定の間隔を保って整列配置されており、前記複数個、２列のＩＣチップ３全体を取り囲む領域が、前記上金型６と下金型７で構成されるキャビティー１の中で前記ゲート口８側に偏倚して配置したことである。そうすることにより、前記キャビティー１を形成する壁面のうち、前記ゲート口８と対向する側に位置した壁面１ｂは、従来の壁面１ａより後退し、集合回路基板２の縁よりも外側に設けられる。図５及び図６に示すように封止する樹脂領域は斜線で示す拡張封止部４ａの分だけ拡大される。
【００２２】
従って、封止樹脂の流れは、ＩＣチップ３の上面側は遅く、隣接するＩＣチップ３間の谷間では速くなり、封止樹脂の流速に差が生じるが、封止される樹脂領域は斜線で示す拡張封止部４ａ分だけ拡大されているので、充填された封止樹脂がゲート口８と反対側の上金型の側壁１ｂに当たって戻ってくる間に、集合回路基板２のＩＣチップ３を取り囲む領域に封止樹脂が充填される。従って、従来ボイドが発生したボンディングワイヤー５の周辺及び封止部の上面には封止樹脂が充満し、１列目、２列目共に製品領域内にボイドは発生しない。前述の実施形態と同様にボイドは製品領域外となる拡張封止部に発生するので、単個に分割する際に集合回路基板２の縁より外側に形成されたこの部分を除去すれば良い。従って単個に分割された製品にはボイドが存在しなくなり、製品の信頼性が向上する。
【００２３】
図７及び図８は、本発明の第４の実施の形態に係わる樹脂封止型半導体装置の製造方法に係わり、図７は、押さえ部を３ヶ所配設しＩＣチップを２列配置した回路基板を金型に搭載した状態を示す要部断面図、図８は、金型から取り出し半田バンプを形成した状態の要部断面図である。
【００２４】
上記した第３の実施の形態と異なるところは、基板に押さえ部２ａを３ヶ所配設した金型にＩＣチップ３を２列配置した集合回路基板２を搭載した点であり、押さえ部２ａを増加して、前述の第２の実施形態と同様に封止樹脂の充填を安定化したものである。更に、図８に示すように、前記集合回路基板２は複数個のＩＣチップ３と各々電気的に接続された配線１２と、該配線１２の一部を覆うメッキ用のソルダーレジスト１１を有し、前記ソルダーレジスト１１は、少なくとも切断部分を除いて形成されている。
【００２５】
以上述べた構成による作用・効果として、ボイドの発生を回避すると同時に、集合回路基板２を単個の製品に分割する際に、カットライン１０がソルダーレジスト１１上を通らなくて切断できるので、従来技術で述べたソルダーレジスト１１の剥離は発生しない。従って、製品の信頼性が向上する。
【００２６】
【発明の効果】
以上説明したように、本発明の樹脂封止型半導体装置の製造方法によれば、回路基板の縁より外側に形成される樹脂部は分割の際に完全に切除されるので、完成された製品にボイドは存在しない。従来の製品内又は封止樹脂部の表面に発生していたボイド不良はなくなり製品の歩留りは向上する。小型化、薄型化及び高密度化に対応し、安価で信頼性に優れた樹脂封止型半導体装置の製造方法を提供することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる樹脂封止型半導体装置の製造方法に係わる押さえ部を２ヶ所配設しＩＣチップを１列配置した回路基板を金型に載置した状態を示す平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】本発明の第２の実施の形態に係わる樹脂封止型半導体装置の製造方法に係わる押さえ部を３ヶ所配設しＩＣチップを１列配置した回路基板を金型に載置した状態を示す平面図である。
【図４】図３のＡ−Ａ線断面図である。
【図５】本発明の第３の実施の形態に係わる樹脂封止型半導体装置の製造方法に係わる押さえ部を２ヶ所配設しＩＣチップを２列配置した回路基板を金型に載置した状態を示す平面図である。
【図６】図５のＡ−Ａ線断面図である。
【図７】本発明の第４の実施の形態に係わる樹脂封止型半導体装置の製造方法に係わる押さえ部を３ヶ所配設しＩＣチップを２列配置した回路基板を金型に載置した状態を示す要部断面図である。
【図８】図７の集合回路基板に半田バンプを形成し単個に分割する前の状態を示す要部断面図である。
【図９】従来の樹脂封止型半導体装置の製造方法を示し、金型に回路基板を載置した状態を示す要部断面図である。
【図１０】図９に樹脂を充填した状態を示す平面図である。
【図１１】図１０のＡ−Ａ線断面図である。
【図１２】図１１の集合回路基板に半田バンプを形成し単個に分割する前の状態を示す要部断面図である。
【符号の説明】
１ キャビティー
１ｂ キャビティー壁面
２ 集合回路基板
２ａ 押さえ部
３ ＩＣチップ
４ 封止樹脂
４ａ 拡張封止部
５ ボンディングワイヤー
６ 上金型
７ 下金型
８ ゲート口
９ 半田ボール
１０ カットライン
１１ ソルダーレジスト
１２ 配線
１３ ボイド
Claims (3)
- 半導体素子を搭載した集合回路基板を上金型と下金型の少なくとも一方に形成したキャビティーに配置し、該上金型と下金型の合わせ面に設けたゲートから、前記キャビティーに樹脂を充填して、前記半導体素子を封止する樹脂封止型半導体装置の製造方法において、
前記集合回路基板は、前記半導体素子と電気的に接続するための配線と、該配線の一部を覆うとともに少なくとも前記集合回路基板を単個に分割するための切断部分を除いて形成したソルダーレジストと、を有し、前記半導体素子は前記集合回路基板上に複数個搭載され、隣合う前記半導体素子とは所定の間隔を保って整列配置されており、
前記半導体素子の位置は前記キャビティーの中で前記ゲート側に偏倚して配置することで前記キャビティー内に拡張封止部を形成し、前記切断部分に沿って前記集合回路基板を単個に分割することにより、前記拡張封止部を除去することを特徴とする樹脂封止型半導体装置の製造方法。 - 前記半導体素子は前記集合回路基板上において、樹脂流れ方向に少なくとも２列配置されており、前記２列の半導体素子を取り囲む領域が、前記キャビティーの中で前記ゲート側に偏倚していることを特徴とする請求項１記載の樹脂封止型半導体装置の製造方法。
- 前記キャビティーを形成する壁面のうち、前記ゲートと対向する側に位置した壁面は、前記集合回路基板の縁よりも外側に設けたことを特徴とする請求項１記載の樹脂封止型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002044077A JP3920657B2 (ja) | 2002-02-21 | 2002-02-21 | 樹脂封止型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002044077A JP3920657B2 (ja) | 2002-02-21 | 2002-02-21 | 樹脂封止型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003243433A JP2003243433A (ja) | 2003-08-29 |
| JP3920657B2 true JP3920657B2 (ja) | 2007-05-30 |
Family
ID=27783603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002044077A Expired - Lifetime JP3920657B2 (ja) | 2002-02-21 | 2002-02-21 | 樹脂封止型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3920657B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009055198A (ja) * | 2007-08-24 | 2009-03-12 | Rohm Co Ltd | マイクロホン装置 |
| KR101173092B1 (ko) | 2010-06-11 | 2012-08-10 | 세크론 주식회사 | 반도체 패키지 몰딩 장치 |
| CN113270330B (zh) * | 2021-04-14 | 2023-06-13 | 深圳市智楠科技有限公司 | 一种电子元件的消泡型封装工艺 |
| CN113784500B (zh) * | 2021-08-09 | 2023-07-14 | 维沃移动通信有限公司 | 电路板结构及其制作方法 |
-
2002
- 2002-02-21 JP JP2002044077A patent/JP3920657B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003243433A (ja) | 2003-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3420057B2 (ja) | 樹脂封止型半導体装置 | |
| KR100319609B1 (ko) | 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법 | |
| US7279780B2 (en) | Quad flat no-lead (QFN) grid array package, method of making and memory module and computer system including same | |
| JP2007287922A (ja) | 積層型半導体装置及びその製造方法 | |
| JP2008244437A (ja) | ダイ収容開口部を備えたイメージセンサパッケージおよびその方法 | |
| JP2000058711A (ja) | Ｃｓｐのｂｇａ構造を備えた半導体パッケージ | |
| US7364784B2 (en) | Thin semiconductor package having stackable lead frame and method of manufacturing the same | |
| JP2002110718A (ja) | 半導体装置の製造方法 | |
| JP5667381B2 (ja) | 半導体装置及びその製造方法 | |
| US7660130B2 (en) | Semiconductor device | |
| JP2001160597A (ja) | 半導体装置、配線基板及び半導体装置の製造方法 | |
| JP3920657B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
| US10186432B2 (en) | Method for manufacturing semiconductor device | |
| JP4497304B2 (ja) | 半導体装置及びその製造方法 | |
| JP2009182004A (ja) | 半導体装置 | |
| JP5302234B2 (ja) | 半導体装置 | |
| JP2006049694A (ja) | 二重ゲージ・リードフレーム | |
| JP2001127228A (ja) | ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法 | |
| JP2000286376A (ja) | 半導体装置の製造方法 | |
| US6875639B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2000286375A (ja) | 半導体装置 | |
| JP4252391B2 (ja) | 集合半導体装置 | |
| JP4030363B2 (ja) | 半導体装置 | |
| JP2011061055A (ja) | 半導体装置の製造方法 | |
| JP2004327652A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041117 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061108 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061114 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061228 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070213 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070215 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3920657 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120223 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140223 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |