KR101078721B1 - 적층 웨이퍼 레벨 반도체 패키지 - Google Patents

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Abstract

적층 웨이퍼 레벨 패키지가 개시되어 있다. 적층 웨이퍼 레벨 패키지는 제1 사이즈를 갖고, 복수개의 제1 본딩 패드들을 갖는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며 상기 각 제1 본딩 패드들과 전기적으로 접속된 제1 재배선 및 상기 제1 재배선 상에 적어도 하나가 배치된 제1 브릿지 부재를 포함하는 제1 반도체 패키지, 상기 제1 사이즈보다 작은 제2 사이즈를 갖고, 복수개의 제2 본딩 패드들을 갖는 제2 반도체 칩, 상기 제2 반도체 칩상에 배치되며 상기 각 제1 재배선과 마주하는 제2 재배선 및 상기 제2 재배선 상에 배치되며 상기 제1 브릿지 부재와 접속되는 제2 브릿지 부재를 포함하는 제2 반도체 패키지, 상기 제1 반도체 패키지가 배치되며, 접속 패드를 갖는 기판 및 상기 접속 패드와 상기 제1 재배선을 전기적으로 접속하는 도전 부재를 포함한다.

Description

적층 웨이퍼 레벨 반도체 패키지{STACKED WAFER LEVEL SEMICONDUCTOR PACKAGE}
본 발명은 적층 웨이퍼 레벨 반도체 패키지에 관한 것이다.
최근 들어, 반도체 칩의 제조 기술에 따라 보다 방대한 데이터를 한정된 면적에 저장 및 데이터를 보다 빠른 시간 내에 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 갖는 반도체 패키지가 개발되고 있다.
최근에는 반도체 칩의 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키가 개발되고 있다. 대표적인 칩 스케일 패키지로는 플립 칩 패키지 또는 반도체 칩 상에 재배선을 형성한 웨이퍼 레벨 패키지 등을 들 수 있다.
이들 칩 스케일 패키지들 중 재배선을 이용한 웨이퍼 레벨 패키지의 경우, 재배선을 이용하여 전원 신호, 컨트롤 신호, 어드레스 신호 및 데이터 신호가 입출력되지만, 매우 얇은 두께 및 매우 좁은 폭을 갖는 재배선의 높은 배선 저항으로 인해 웨이퍼 레벨 패키지를 고속으로 동작시키기 어려운 문제점을 갖는다.
본 발명의 목적은 고속 동작에 적합한 적층 웨이퍼 레벨 반도체 패키지를 제공함에 있다.
본 발명에 따른 적층 웨이퍼 레벨 패키지는 제1 사이즈를 갖고, 복수개의 제1 본딩 패드들을 갖는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며 상기 각 제1 본딩 패드들과 전기적으로 접속된 제1 재배선 및 상기 제1 재배선 상에 적어도 하나가 배치된 제1 브릿지 부재를 포함하는 제1 반도체 패키지, 상기 제1 사이즈보다 작은 제2 사이즈를 갖고, 복수개의 제2 본딩 패드들을 갖는 제2 반도체 칩, 상기 제2 반도체 칩상에 배치되며 상기 각 제1 재배선과 마주하는 제2 재배선 및 상기 제2 재배선 상에 배치되며 상기 제1 브릿지 부재와 접속되는 제2 브릿지 부재를 포함하는 제2 반도체 패키지, 상기 제1 반도체 패키지가 배치되며, 접속 패드를 갖는 기판 및 상기 접속 패드와 상기 제1 재배선을 전기적으로 접속하는 도전 부재를 포함한다.
적층 웨이퍼 레벨 패키지의 상기 제1 및 제2 본딩 패드들은 상기 제1 및 제2 반도체 칩들의 중앙에 각각 일렬로 배치되고, 상기 제1 및 제2 재배선들은 상기 제1 및 제2 반도체 칩들 상에 지그재그 형태로 배치된다.
적층 웨이퍼 레벨 패키지의 상기 제1 및 제2 재배선들은 상기 제1 및 제2 반도체 칩들에 각각 미러 형태로 배치된다.
적층 웨이퍼 레벨 패키지의 상기 제1 및 제2 브릿지 부재들은 솔더이다.
적층 웨이퍼 레벨 패키지의 상기 제1 반도체 칩의 상기 제1 재배선의 단부는 상기 제1 반도체 칩의 에지로 연장되고, 상기 제1 재배선의 상기 단부는 상기 제2 반도체 칩으로부터 노출된다.
적층 웨이퍼 레벨 패키지의 상기 제1 반도체 칩은 제1 퓨즈 박스, 상기 제1 재배선과 상기 제1 퓨즈 박스를 절연하는 제1 절연막 패턴 및 상기 제1 재배선의 단부 및 상기 제1 재배선 중 상기 제1 브릿지 부재가 형성될 부분을 노출하는 제1 개구들을 갖는 제2 절연막 패턴을 포함한다.
적층 웨이퍼 레벨 패키지의 상기 제1 절연막 패턴은 상기 제1 반도체 칩의 측면을 덮고, 상기 제1 재배선의 단부는 상기 측면의 바깥쪽에 배치된다.
적층 웨이퍼 레벨 패키지의 상기 제2 반도체 칩은 제2 퓨즈 박스, 상기 제2 재배선과 상기 제2 퓨즈 박스를 절연하는 제3 절연막 패턴 및 상기 제2 재배선의 단부 및 상기 제1 재배선 중 상기 제2 브릿지 부재가 형성될 부분을 노출하는 제2 개구들을 갖는 제4 절연막 패턴을 포함한다.
적층 웨이퍼 레벨 패키지의 상기 제1 및 제2 반도체 패키지 및 상기 기판을 덮는 몰딩 부재를 더 포함한다.
적층 웨이퍼 레벨 패키지의 상기 접속 부재는 상기 제1 반도체 칩의 외측에 배치되며, 상기 도전 부재는 상기 접속 부재 및 상기 제1 재배선을 전기적으로 접속하는 도전성 와이어를 포함한다.
적층 웨이퍼 레벨 패키지의 상기 접속 부재는 상기 제1 반도체 칩의 상기 제 1 재배선과 오버랩되고, 상기 도전 부재는 상기 접속 부재 및 상기 제1 재배선을 전기적으로 접속하는 관통 전극을 포함한다.
본 발명에 의하면, 두 개의 웨이퍼 레벨 패키지를 플립칩 방식으로 배치하고, 두 개의 웨이퍼 레벨 패키지의 각 재배선을 브릿지 부재를 통해 전기적으로 연결하여 배선 저항을 크게 감소 시킬 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 웨이퍼 레벨 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 웨이퍼 레벨 패키지를 도시한 단면도이다. 도 2는 도 1에 도시된 제1 반도체 패키지의 평면도이다. 도 3은 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1을 참조하면, 적층 웨이퍼 레벨 반도체 패키지(600)는 제1 반도체 패키지(100), 제2 반도체 패키지(200), 기판(300) 및 도전 부재(400)를 포함한다. 도 3의 참조부호 410은 케리어 기판이다.
도 1 내지 도 3들을 참조하면, 제1 반도체 패키지(100)는, 예를 들어, 웨이퍼 레벨 패키지일 수 있고, 제1 반도체 패키지(100)는 제1 사이즈를 갖는다.
제1 반도체 패키지(100)는 제1 반도체 칩(110), 제1 재배선(120) 및 제1 브 릿지 부재(130)를 포함한다. 이에 더하여, 제1 반도체 패키지(100)는 제1 절연막 패턴(140) 및 제2 절연막 패턴(150)을 더 포함할 수 있다.
제1 반도체 칩(110)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제1 반도체 칩(110)은 제1 면(111) 및 제1 면(111)과 대향 하는 제2 면(112)을 갖는다. 본 실시예에서, 제2 면(112)은 후술 될 기판(300)과 마주한다.
제1 반도체 칩(110)은 제1 회로부(미도시) 및 제1 본딩 패드(114)를 포함할 수 있다. 이에 더하여 제1 반도체 칩(110)은 제1 퓨즈 박스(116)를 더 포함할 수 있다.
제1 회로부는 데이터를 저장하는 데이터 저장부 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 포함할 수 있다. 제1 본딩 패드(114)는 제1 회로부와 전기적으로 연결되고, 제1 본딩 패드(114)는 제1 반도체 칩(110)의 제1 면(111) 상에 배치된다. 제1 퓨즈 박스(116) 역시 제1 반도체 칩(110)의 제1 면(111) 상에 배치된다. 본 실시예에서, 제1 본딩 패드(114)는, 예를 들어, 제1 반도체 칩(110)의 제1 면(111)의 중앙부에 일렬로 배치된다.
제1 반도체 칩(110)이 제1 퓨즈 박스(116)를 포함할 경우, 제1 반도체 칩(110)의 제1 면(111) 상에는 제1 절연막 패턴(140)이 형성된다. 제1 절연막 패턴(140)은 제1 반도체 칩(110)의 제1 퓨즈 박스(116) 뿐만 아니라 제1 반도체 칩(110)의 측면도 함께 덮는다. 본 실시예에서, 제1 절연막 패턴(140)은 유기막을 포함할 수 있다.
도 2를 다시 참조하면, 제1 절연막 패턴(140) 상에는 제1 재배선(120)이 배 치된다. 제1 재배선(120)의 제1 단부는 각 제1 본딩 패드(114)와 전기적으로 접속되고, 제1 재배선(120)의 제1 단부와 대향 하는 제2 단부는 제1 절연막 패턴(140)의 상면의 에지까지 연장된다. 본 실시예에서, 제1 재배선(120)은 제1 길이를 갖는다.
본 실시예에서, 각 제1 본딩 패드(114)와 전기적으로 연결된 제1 재배선(120)들 중 홀수번째 제1 재배선(120)들은 제1 본딩 패드(114)를 기준으로 제1 방향(FD)을 향해 연장되고, 제1 재배선(120)들 중 짝수번째 제1 재배선(120)들은 제1 본딩 패드(114)를 기준으로 제1 방향(FD)과 대향 하는 제2 방향(SD)을 향해 연장된다. 따라서, 각 제1 재배선(120)들은 제1 본딩 패드(114)를 기준으로 제1 면(111) 상에서 지그재그 형태로 엇갈리게 배치된다.
각 제1 재배선(120) 및 제1 절연막 패턴(140) 사이에는 제1 재배선(120)을 형성하기 위한 제1 씨드 금속 패턴(미도시)을 포함할 수 있다.
제1 재배선(120) 상에는 제2 절연막 패턴(150)이 형성된다. 제2 절연막 패턴(150)은 유기막일 수 있고, 제2 절연막 패턴(150)은 제1 재배선(120)의 상기 제2 단부 및 후술 될 제1 브릿지 부재(130)를 노출하는 개구들을 갖는다.
제1 브릿지 부재(130)는 제2 절연막 패턴(150)의 개구에 의하여 노출된 제1 재배선(120)과 전기적으로 접속된다. 제1 브릿지 부재(130)는 제1 재배선(120)과 실질적으로 동일 또는 제1 재배선(120)에 비하여 낮은 전기적 저항을 갖고 이로써 제1 브릿지 부재(130)는 제1 반도체 패키지(100)의 고속 동작 특성을 향상시킨다. 본 실시예에서, 제1 브릿지 부재(130)로서 사용될 수 있는 물질의 예로서는 솔더를 들 수 있다.
도 4는 도 1에 도시된 제2 반도체 패키지의 평면도이다. 도 5는 도 4의 II-II' 선을 따라 절단한 단면도이다.
도 1, 도 4 및 도 5를 참조하면, 제2 반도체 패키지(200)는, 예를 들어, 웨이퍼 레벨 패키지일 수 있다.
제2 반도체 패키지(200)는 제2 반도체 칩(210), 제2 재배선(220) 및 제2 브릿지 부재(230)를 포함한다. 이에 더하여, 제2 반도체 패키지(200)는 제3 절연막 패턴(240) 및 제4 절연막 패턴(250)을 더 포함할 수 있다. 본 실시예에서, 제2 반도체 패키지(200)의 제2 반도체 칩(210)은 제1 반도체 칩(110)과 동일한 사이즈를 갖는 반면 제2 반도체 패키지(200)는 제1 반도체 패키지(100) 보다 작은 제2 사이즈를 갖는다.
제2 반도체 칩(210)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제2 반도체 칩(210)은 제3 면(211) 및 제3 면(211)과 대향 하는 제4 면(212)을 갖는다. 본 실시예에서, 제4 면(212)은 후술 될 제1 반도체 패키지(100)와 마주한다. 본 실시예에서, 제2 반도체 패키지(200)은 제1 반도체 패키지(100) 보다 작은 제2 사이즈를 갖는다.
제2 반도체 칩(210)은 제2 회로부(미도시) 및 제2 본딩 패드(214)를 포함할 수 있다. 이에 더하여 제2 반도체 칩(210)은 제2 퓨즈 박스(216)를 더 포함할 수 있다.
제2 회로부는 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 포함할 수 있다. 제2 본딩 패드(214)는 제2 회로부와 전기적으로 연결되고, 제2 본딩 패드(214)는 제2 반도체 칩(210)의 제3 면(211) 상에 배치된다. 제2 퓨즈 박스(216) 역시 제2 반도체 칩(210)의 제3 면(211) 상에 배치된다. 본 실시예에서, 제2 본딩 패드(214)는, 예를 들어, 제2 반도체 칩(210)의 제3 면(211)의 중앙부에 일렬로 배치된다.
제2 반도체 칩(210)이 제2 퓨즈 박스(216)를 포함할 경우, 제2 반도체 칩(210)의 제3 면(211) 상에는 제3 절연막 패턴(240)이 형성된다. 제3 절연막 패턴(240)은 제2 퓨즈 박스(216)를 덮고, 제2 절연막 패턴(240)은 제2 본딩 패드(214)를 노출하는 개구를 갖는다. 본 실시예에서, 제2 절연막 패턴(240)은 제2 반도체 칩(210)의 측면을 덮지 않는다. 본 실시예에서, 제2 절연막 패턴(240)은 유기막을 포함할 수 있다.
도 3을 참조하면, 제3 절연막 패턴(240) 상에는 제2 재배선(220)이 배치된다. 제2 재배선(220)의 제1 단부는 각 제2 본딩 패드(214)와 전기적으로 접속되고, 제2 재배선(220)의 제1 단부와 대향 하는 제2 단부는 제3 절연막 패턴(240)의 상면의 에지까지 연장된다. 본 실시예에서, 제2 재배선(220)은 제1 재배선(120)의 제1 길이보다 짧은 제2 길이를 갖는다.
본 실시예에서, 각 제2 본딩 패드(214)와 전기적으로 연결된 제2 재배선(220)들 중 홀수번째 제2 재배선(220)들은 제2 본딩 패드(214)를 기준으로 제2 방향(SD)을 향해 연장되고, 제2 재배선(220)들 중 짝수번째 제2 재배선(220)들은 제2 본딩 패드(214)를 기준으로 제2 방향(SD)과 대향 하는 제1 방향(FD)을 향해 연 장된다. 따라서, 각 제2 재배선(220)들은 제2 본딩 패드(214)를 기준으로 제3 면(211) 상에서 지그재그 형태로 엇갈리게 배치된다. 본 실시예에서, 제2 반도체 칩(210)의 제2 재배선(220) 및 제1 반도체 칩(110)의 제1 재배선(110)은, 예를 들어, 미러 형상으로 배치된다.
따라서, 제1 반도체 칩(110)의 제1 면(111) 및 제2 반도체 칩(210)의 제3 면(211)을 마주하게 배치할 경우, 제1 반도체 칩(110)의 제1 재배선(120) 및 제2 반도체 칩(210)의 제2 재배선(210)은 상호 마주하게 배치된다.
각 제2 재배선(220) 및 제3 절연막 패턴(240) 사이에는 제2 재배선(220)을 형성하기 위한 제2 씨드 금속 패턴(미도시)이 개재될 수 있다.
제2 재배선(220) 상에는 제4 절연막 패턴(250)이 형성된다. 제4 절연막 패턴(250)은 유기막일 수 있고, 제4 절연막 패턴(250)은 제2 재배선(220)의 상기 제2 단부 및 후술 될 제2 브릿지 부재(230)를 노출하는 개구들을 갖는다.
제2 브릿지 부재(230)는 제4 절연막 패턴(250)의 개구에 의하여 노출된 제2 재배선(220)과 전기적으로 접속된다. 제2 브릿지 부재(230)는 제2 재배선(220)과 실질적으로 동일 또는 제2 재배선(220)에 비하여 낮은 전기적 저항을 갖고 이로써 제2 브릿지 부재(230)는 제2 반도체 패키지(200)의 고속 동작 특성을 향상시킨다. 본 실시예에서, 제2 브릿지 부재(230)로서 사용될 수 있는 물질의 예로서는 솔더를 들 수 있다.
본 실시에에서, 제2 반도체 칩(210)의 제2 브릿지 부재(230)는 제1 반도체 칩(110)의 제1 브릿지 부재(130)와 전기적으로 접속된다.
한편, 제1 사이즈를 갖는 제1 반도체 패키지(100) 상에 제1 사이즈보다 작은 제2 사이즈를 갖는 제2 반도체 패키지(200)가 배치될 경우, 제1 반도체 패키지(100)의 제1 반도체 칩(110)의 제1 면(111) 상에 배치된 제1 재배선(120)의 단부는 제2 반도체 패키지(200)에 의하여 노출된다.
기판(300)은 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)를 지지한다. 본 실시예에서, 제1 반도체 패키지(100)는 기판(300)의 상면 상에 배치된다. 기판(300)의 상면에는, 예를 들어, 제1 반도체 패키지(100)의 제1 재배선(120)과 전기적으로 접속되는 접속 패드(310)를 포함한다.
접속 패드(310)는, 예를 들어, 제1 반도체 패키지(100)로부터 노출되는 위치에 배치될 수 있다. 접속 패드(310)가 제1 반도체 패키지(100)로부터 노출되는 위치에 배치될 경우, 접속 패드(310) 및 제1 반도체 패키지(100)의 제1 재배선(120)은 도전성 와이어(400)에 의하여 전기적으로 접속될 수 있다.
이와 다르게, 기판(300)의 접속 패드(310)는 제1 반도체 패키지(100)의 각 제1 재배선(120)과 대응하는 위치에 배치될 수 있다. 접속 패드(310)가 제1 재배선(120)과 대응하는 위치에 배치될 경우, 접속 패드(310) 및 제1 재배선(120)은 제1 재배선(120) 및 제1 반도체 패키지(100)를 관통하는 관통 전극(미도시)에 의하여 전기적으로 접속될 수 있다.
한편, 에폭시 수지를 포함하는 몰딩 부재(400)는 제1 반도체 패키지(100), 제2 반도체 패키지(200) 및 기판(300)은 몰딩 부재(500)에 의하여 몰딩 된다.
이상에서 상세하게 설명한 바에 의하면, 두 개의 웨이퍼 레벨 패키지를 플립 칩 방식으로 배치하고, 두 개의 웨이퍼 레벨 패키지의 각 재배선을 브릿지 부재를 통해 전기적으로 연결하여 배선 저항을 크게 감소시킬 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 2는 도 1에 도시된 제1 반도체 패키지의 평면도이다.
도 3은 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 4는 도 1에 도시된 제2 반도체 패키지의 평면도이다.
도 5는 도 4의 II-II' 선을 따라 절단한 단면도이다.

Claims (11)

  1. 제1 사이즈를 갖고, 복수개의 제1 본딩 패드들을 갖는 제1 반도체 칩, 상기 제1 반도체 칩 상에 미러 형태로 배치되며 상기 각 제1 본딩 패드들과 전기적으로 접속된 제1 재배선 및 상기 제1 재배선 상에 적어도 하나가 배치된 제1 브릿지 부재를 포함하는 제1 반도체 패키지;
    상기 제1 사이즈보다 작은 제2 사이즈를 갖고, 복수개의 제2 본딩 패드들을 갖는 제2 반도체 칩, 상기 제2 반도체 칩 상에 미러 형태로 배치되며 상기 각 제1 재배선과 마주하는 제2 재배선 및 상기 제2 재배선 상에 배치되며 상기 제1 브릿지 부재와 접속되는 제2 브릿지 부재를 포함하는 제2 반도체 패키지;
    상기 제1 반도체 패키지가 배치되며, 접속 패드를 갖는 기판; 및
    상기 접속 패드와 상기 제1 재배선을 전기적으로 접속하는 도전 부재를 포함하는 적층 웨이퍼 레벨 반도체 패키지.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 및 제2 본딩 패드들은 상기 제1 및 제2 반도체 칩들에 일렬로 배치되고, 상기 제1 및 제2 재배선들은 상기 제1 및 제2 반도체 칩들 상에 지그재그 형태로 배치된 것을 특징으로 하는 적층 웨이퍼 레벨 반도체 패키지.
  3. 삭제
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 및 제2 브릿지 부재들은 솔더를 포함하는 것을 특징으로 하는 적층 웨이퍼 레벨 반도체 패키지.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 반도체 칩의 상기 제1 재배선의 단부는 상기 제1 반도체 칩의 에지로 연장되고, 상기 제1 재배선의 상기 단부는 상기 제2 반도체 칩으로부터 노출된 것을 특징으로 하는 적층 웨이퍼 레벨 반도체 패키지.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 반도체 칩은 제1 퓨즈 박스, 상기 제1 재배선과 상기 제1 퓨즈 박스를 절연하는 제1 절연막 패턴 및 상기 제1 재배선의 단부 및 상기 제1 재배선 중 상기 제1 브릿지 부재가 형성될 부분을 노출하는 제1 개구들을 갖는 제2 절연막 패턴을 포함하는 것을 특징으로 하는 적층 웨이퍼 레벨 반도체 패키지.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 제1 절연막 패턴은 상기 제1 반도체 칩의 측면을 덮고, 상기 제1 재배 선의 단부는 상기 측면의 바깥쪽에 배치된 것을 특징으로 하는 적층 웨이퍼 레벨 반도체 패키지.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2 반도체 칩은 제2 퓨즈 박스, 상기 제2 재배선과 상기 제2 퓨즈 박스를 절연하는 제3 절연막 패턴 및 상기 제2 재배선의 단부 및 상기 제1 재배선 중 상기 제2 브릿지 부재가 형성될 부분을 노출하는 제2 개구들을 갖는 제4 절연막 패턴을 포함하는 것을 특징으로 하는 적층 웨이퍼 레벨 반도체 패키지.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 및 제2 반도체 패키지 및 상기 기판을 덮는 몰딩 부재를 더 포함하는 것을 특징으로 하는 적층 웨이퍼 레벨 반도체 패키지.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 접속 부재는 상기 제1 반도체 칩의 외측에 배치되며, 상기 도전 부재는 상기 접속 부재 및 상기 제1 재배선을 전기적으로 접속하는 도전성 와이어를 포함하는 것을 특징으로 하는 적층 웨이퍼 레벨 반도체 패키지.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 접속 부재는 상기 제1 반도체 칩의 상기 제1 재배선과 오버랩되고, 상 기 도전 부재는 상기 접속 부재 및 상기 제1 재배선을 전기적으로 접속하는 관통 전극을 포함하는 것을 특징으로 하는 적층 웨이퍼 레벨 반도체 패키지.
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* Cited by examiner, † Cited by third party
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