KR100876889B1 - 반도체 패키지 및 이를 이용한 멀티칩 반도체 패키지 - Google Patents

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Abstract

반도체 패키지 및 멀티칩 반도체 패키지가 개시되어 있다. 반도체 패키지는 중앙에 본딩 패드가 배치된 반도체 칩, 상기 본딩 패드로부터 상기 반도체 칩의 일측 에지를 향해 연장된 재배선 패턴 및 상기 반도체 칩의 타측 에지에 배치된 더미 범프 패드를 포함한다. 적어도 2 개의 반도체 칩들의 본딩 패드들을 재배열한 후, 각 반도체 칩들을 페이스 다운(face down) 방식으로 배치한 후, 기판과 각 반도체 칩들을 연결 기판을 이용하여 전기적으로 연결하여 서로 다른 길이를 갖는 도전성 와이어를 사용함에 따라 발생되는 다양한 문제점을 해결할 수 있는 장점을 갖는다.
멀티칩, 반도체, 패키지, 재배선, 페이스 다운

Description

반도체 패키지 및 이를 이용한 멀티칩 반도체 패키지{SEMICONDUCTOR PACKAGE, AND MULTI-CHIP SEMICONDUCTOR PACKAGE USING THE SEMICONDUCTOR PACKAGE}
도 1은 본 발명의 일실시예에 의한 반도체 패키지의 평면도이다.
2는 도 1에 도전볼이 부착된 반도체 패키지의 I-I' 선을 따라 절단한 단면도이다.
도 3은 반도체 패키지의 반도체 칩을 도시한 평면도이다.
도 4는 본 발명의 일실시예에 의한 멀티칩 반도체 패키지의 단면도이다.
도 5는 도 4에 도시된 제1 연결 기판을 도시한 평면도이다.
6은 도 5의 II-II' 선을 따라 절단한 단면도이다.
7은 도 5의 III-III' 선을 따라 절단한 단면도이다.
본 발명은 반도체 패키지 및 이를 이용한 멀티칩 반도체 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 단시간 내 저장된 데이터를 처리하는 반도체 소자가 개발되고 있다. 반도체 소자를 포함하는 반도체 패키지는 퍼스널 컴퓨터, 텔레비전 수신기, 가전 제품, 정보통신 기기 등에 적용되고 있다.
일반적으로, 반도체 패키지는 웨이퍼와 같은 반도체 칩상에 트랜지스터, 저항, 커패시터 등과 같은 소자를 집적하여 반도체 칩을 형성하는 반도체 칩 제조 공정 및 반도체 칩을 웨이퍼로부터 개별화하여 외부 회로 기판 등과 전기적으로 접속 및 취성이 약한 반도체 칩을 외부로부터 인가된 충격 및/또는 진동으로부터 보호하는 패키지 공정에 의하여 제조된다.
최근에는 전자 제품의 소형화에 따라 반도체 패키지는 높은 집적도 및 다양한 기능이 요구되고 있다. 이와 같은 요구에 따라서 최근에는 다양한 기능을 수행하는 복수개의 반도체 칩들이 적층된 멀티 칩 패키지가 개발된 바 있다.
종래 기술에 의한 멀티 칩 패키지는 중앙부에 개구가 형성된 기판에 개구에 의하여 노출되는 본딩 패드를 갖는 하부 반도체 칩을 배치하고, 하부 반도체 칩의 본딩 패드 및 기판에 형성된 접속 패드는 제1 도전성 와이어로 본딩 된다.
하부 반도체 칩의 상면에는 접착 부재가 배치되고, 접착 부재상에는 본딩 패드가 상면에 배치된 상부 반도체 칩이 배치된다. 상부 반도체 칩의 본딩 패드는 기판상에 형성된 접속 패드와 제2 도전성 와이어로 본딩 된다.
그러나, 종래 멀티 칩 패키지의 하부 반도체 칩과 기판의 접속 패드를 전기적으로 연결하는 제1 도전성 와이어는 비교적 짧은 길이를 갖는 반면, 상부 반도체 칩과 기판의 접속 패드를 전기적으로 연결하는 제2 도전성 와이어는 제1 도전성 와이어에 비하여 비교적 긴 길이를 갖게 된다. 이로 인해 종래 멀티 칩 패키지에서 신호를 처리할 때 신호 딜레이 및 노이즈가 발생될 뿐만 아니라 멀티 칩 패키지가 고속으로 신호를 처리할 때 오작동하는 문제점을 갖는다.
본 발명의 하나의 목적은 신호 딜레이 및 노이즈 발생을 방지함으로써 멀티칩 반도체 패키지에 적합한 반도체 패키지를 제공한다.
본 발명의 다른 목적은 신호 딜레이 및 노이즈 발생한 방지한 멀티 칩 반도체 패키지를 제공한다.
본 발명의 하나의 목적을 구현하기 위한 반도체 패키지는 중앙에 본딩 패드가 배치된 반도체 칩, 상기 본딩 패드로부터 상기 반도체 칩의 일측 에지를 향해 연장된 재배선 패턴 및 상기 반도체 칩의 타측 에지에 배치된 더미 범프 패드를 포함한다.
반도체 패키지의 상기 재배선 패턴은, 평면상에서 보았을 때, 라인 형상을 갖고, 상기 더미 범프 패드는, 평면상에서 보았을 때, 섬(island) 형상을 갖는다.
반도체 패키지의 상기 반도체 칩 및 상기 재배선 패턴 사이에는 상기 본딩 패드를 노출하는 제1 절연막 패턴이 개재된다.
반도체 패키지는 상기 제1 절연막 패턴 상에 배치되며 상기 더미 범프 패드를 노출 및 상기 각 재배선 패턴의 단부를 노출하여 범프 패드를 형성하는 제2 절연막 패턴을 포함한다.
반도체 패키지의 상기 범프 패드에는 선택적으로 도전볼이 접속된다.
반도체 패키지의 더미 범프 패드 및 상기 범프 패드에는 각각 도전볼이 접속된다.
반도체 패키지의 더미 범프 패드 및 상기 범프 패드는 상기 본딩 패드에 대하여 대칭 형태로 배치된다.
반도체 패키지의 상기 본딩 패드가 형성된 반도체 칩의 일측면과 대향하는 타측면에는 접착 부재가 배치된다.
본 발명의 다른 목적을 구현하기 위한 멀티칩 반도체 패키지는 중앙에 본딩 패드가 배치된 반도체 칩, 상기 본딩 패드로부터 상기 반도체 칩의 일측 에지를 향해 연장되며 단부에 범프 패드를 갖는 재배선 패턴 및 상기 반도체 칩의 타측 에지에 배치된 더미 범프 패드를 포함하는 제1, 제2 및 제3 반도체 패키지들, 상기 제1 반도체 패키지의 상기 범프 패드 및 상기 더미 범프 패드와 전기적으로 접속되는 제1 접속 패드들을 갖는 기판, 상기 제1 반도체 패키지 상에 배치된 상기 제2 반도체 패키지의 상기 범프 패드 및 상기 기판의 제2 접속 패드를 전기적으로 연결하는 제1 연결 기판 및 상기 제3 반도체 패키지의 상기 범프 패드 및 상기 기판의 제3 접속 패드를 전기적으로 연결하는 제2 연결 기판을 포함한다.
멀티칩 반도체 패키지는 제1 내지 제3 반도체 칩들 사이에는 각각 접착 부재가 개재된다.
멀티칩 반도체 패키지의 상기 제1 반도체 패키지의 범프 패드, 상기 더미 범프 패드 및 상기 제1 접속 패드들은 도전볼에 의하여 전기적으로 연결된다.
멀티칩 반도체 패키지의 상기 제1 연결 기판은 절연 몸체, 상기 절연 몸체의 상하면을 전기적으로 연결하는 연결 배선 및 상기 연결 배선의 상하면에 각각 접속된 도전볼들을 포함한다.
멀티칩 반도체 패키지의 제2 연결 기판은 절연 몸체, 상기 절연 몸체의 상하면을 전기적으로 연결하는 연결 배선 및 상기 연결 배선의 상하면에 각각 접속된 도전볼들을 포함한다.
멀티칩 반도체 패키지의 제2 연결 기판의 두께는 상기 제1 연결 기판의 두께 보다 두껍게 형성된다.
멀티칩 반도체 패키지의 상기 제2 연결 기판의 두께는 상기 제1 연결 기판의 두께와 동일하고, 상기 기판 및 상기 제3 반도체 칩 사이에는 적어도 2 개의 상기 제2 연결 기판이 적층 된다.
멀티칩 반도체 패키지의 상기 제2 및 제3 반도체 칩들은 상기 범프 패드가 노출되도록 상기 제1 반도체 칩 상에 지그재그 형태로 배치된다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 멀티칩 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
반도체 패키지
도 1은 본 발명의 일실시예에 의한 반도체 패키지의 평면도이다. 도 2는 도 1에 도전볼이 부착된 반도체 패키지의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 반도체 칩(105), 재배선 패턴(130) 및 더미 범프 패드(131)를 포함한다.
반도체 칩(105)은 반도체 칩 또는 반도체 칩들이 형성된 웨이퍼일 수 있고, 본 실시예에서, 반도체 칩(105)은, 예를 들어, 반도체 칩이다.
반도체 칩(105)은 데이터를 저장하는 데이터 저장부(미도시), 데이터를 처리하는 데이터 처리부(미도시) 및 데이터를 입/출력하는 적어도 하나의 본딩 패드(110)를 포함한다. 각 본딩 패드(110)는, 예를 들어, 반도체 칩(105)의 일측면의 중앙에 배치된다. 각 본딩 패드(110)는 도 1에 도시된 제1 방향과 실질적으로 직교하는 제2 방향을 따라서 배치된다. 각 본딩 패드(110)는 반도체 칩(105)의 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결된다.
재배선 패턴(130)은 본딩 패드(110)가 형성된 반도체 칩(105)의 일측면 상에 배치된다.
도 1을 다시 참조하면, 재배선 패턴(130)의 일측 단부는 반도체 칩(105)에 형성된 본딩 패드(110)와 전기적으로 연결되고, 재배선 패턴(130)의 타측 단부는 도 1에 도시된 제1 방향(FD)을 따라 반도체 칩(105)의 한쪽 에지로 연장된다.
더미 범프 패드(131)는 재배선 패턴(130)이 형성된 반도체 칩(105)의 상기 일측면 상에 배치된다. 더미 범프 패드(131)는, 예를 들어, 섬(island) 형상을 갖고, 따라서 더미 범프 패드(131)는 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결되지 않는다. 더미 범프 패드(131)는, 예를 들어, 각 재배선 패턴(130)의 개수와 대응하는 개수로 형성된다.
한편, 본 실시예에 의한 반도체 패키지(100)는 제1 절연막 패턴(120) 및 제2 절연막 패턴(140)을 더 포함할 수 있다.
제1 절연막 패턴(120)은, 예를 들어, 본딩 패드(110)가 형성된 반도체 칩(105)의 일측면 및 재배선 패턴(130)의 사이에 개재된다. 제1 절연막 패턴(120)은 재배선 패턴(130)이 본딩 패드(110)에 전기적으로 연결되기 위해 본딩 패드(110)를 노출하는 개구를 갖는다.
제2 절연막 패턴(140)은, 예를 들어, 본딩 패드(110)가 형성된 반도체 칩(105)의 일측면 상에 배치된다. 제2 절연막 패턴(140)은 더미 범프 패드(131) 및 재배선 패턴(130)의 단부를 노출하는 개구를 갖는다. 이하, 제2 절연막 패턴(140)에 의하여 노출된 재배선 패턴(130)의 단부를 범프 패드(132)로 정의하기로 한다.
제2 절연막 패턴(140)에 의하여 형성된 범프 패드(132) 및 더미 범프 패드(132)는 본딩 패드(110)를 기준으로 상호 대칭된 형상을 갖는다.
한편, 제2 절연막 패턴(140)에 의하여 형성된 범프 패드(132) 및 더미 범프 패드(131)에는 솔더볼과 같은 도전볼(160)이 접속될 수 있다. 이와 다르게, 더미 범프 패드(131)에는 솔더볼과 같은 도전볼(160)이 접속되지 않고, 범프 패드(132)에 선택적으로 솔더볼과 같은 도전볼(160)이 접속될 수 있다.
또한, 본딩 패드(110)가 형성된 반도체 칩(105)의 일측면과 대향하는 타측면에는 접착 부재(150)가 배치된다. 접착 부재(150)는 양면 접착 테이프, 접착제 등일 수 있다.
이하, 반도체 패키지의 제조 방법을 설명하기로 한다.
도 3은 반도체 패키지의 반도체 칩을 도시한 평면도이다.
도 3을 참조하면, 반도체 패키지를 제조하기 위해서 반도체 칩(105)이 제조된다.
반도체 칩(105)을 제조하기 위해서는, 다양한 박막 처리 공정들을 이용하여 데이터를 저장하는 데이터 저장부(미도시), 데이터를 처리하는 데이터 처리부(미도시)를 형성한 후, 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결된 본딩 패드(110)들을 형성한다.
본딩 패드(110)들이 형성된 후, 도 1 또는 도 2에 도시된 바와 같이 본딩 패드(110)가 형성된 반도체 칩(105)의 일측면에 질화막 및/또는 산화막을 포함하는 제1 절연막(미도시)을 형성한다. 제1 절연막(120)은 화학 기상 증착 공정 등을 통하여 형성될 수 있다.
제1 절연막이 형성된 후, 제1 절연막 상에는 포토레지스트 필름(미도시)이 형성되고, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝되어 제1 절연막 상에는 본딩 패드(110)와 대응하는 부분을 노출하는 개구를 갖는 포토레지스트 패턴(미도시)이 형성된다.
제1 절연막은 포토레지스트 패턴을 식각 마스크로 이용하여 패터닝 되어 본딩 패드(110)를 노출하는 제1 절연막 패턴(120)이 형성된다.
제1 절연막 패턴(120)이 형성된 후, 제1 절연막 패턴(120) 상에는 전면적에 걸쳐 금속막(미도시)이 형성된다. 본 실시예에서, 금속막은 화학 기상 증착 공정 또는 스퍼터링 공정 등에 의하여 형성될 수 있다.
금속막이 형성된 후, 금속막 상에는 다시 포토레지스트 필름이 형성된다. 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 본딩 패드(110) 및 반도체 칩(105)의 일측 에지를 향해 라인 형상으로 연장된 제1 포토레지스트 패턴이 형성된다. 이에 더하여, 반도체 칩(105) 중 제1 포토레지스트 패턴과 대향하는 반도체 칩(105)의 타측 에지에는 섬 형상을 갖는 제2 포토레지스트 패턴이 형성된다.
금속막 상에 제1 포토레지스트 패턴 및 제2 포토레지스트 패턴이 형성된 후, 금속막은 제1 및 제2 포토레지스트 패턴들을 식각 마스크로 이용하여 패터닝 되어 제1 절연막 패턴(120) 상에는 재배선 패턴(130) 및 더미 본딩 패드(131)가 함께 형성된다.
재배선 패턴(130) 및 더미 본딩 패드(131)가 형성된 후, 제1 및 제2 포토레지스트 패턴들은 애싱 공정 및/또는 스트립 공정에 의하여 재배선 패턴(130) 및 더미 본딩 패드(131)로부터 제거된다.
재배선 패턴(130) 및 더미 본딩 패드(131)가 형성된 후, 제1 절연막 패턴(120)을 덮는 제2 절연막(미도시)이 형성된다.
제2 절연막은 질화막 및/또는 산화막을 포함하며, 제2 절연막은 화학 기상 증착 공정 등을 통하여 형성될 수 있다.
제2 절연막이 형성된 후, 제2 절연막 상에는 포토레지스트 필름이 형성되고, 포토레지스트 필름은 상기 포토 공정을 이용하여 패터닝되어 제2 절연막 상에는 재배선 패턴(130)의 단부 및 더미 본딩 패드(131)를 노출하는 포토레지스트 패턴(미도시)이 형성된다.
제2 절연막은 포토레지스트 패턴을 식각 마스크로 이용하여 패터닝 되어 재배선 패턴(130)의 단부를 노출하는 개구 및 더미 본딩 패드(131)를 노출하는 개구를 갖는 제2 절연막 패턴(140)이 형성된다.
이하, 제2 절연막 패턴(140)에 의하여 노출된 재배선 패턴(130)의 단부를 본딩 패드라 정의하기로 하며, 참조부호 132를 부여하기로 한다.
제2 절연막 패턴(140)이 형성된 후, 노출된 본딩 패드(132)상에는 솔더볼과 같은 도전볼(160)이 접속될 수 있다. 본 실시예에서, 더미 본딩 패드(131)에는 선택적으로 도전볼(160)이 접속된다.
한편, 본딩 패드(110)가 형성된 반도체 칩(105)의 일측면과 대향하는 타측면에는 접착 부재(150)가 부착될 수 있다. 접착 부재(150)는 반도체 칩(105)이 제조된 후 재배선 패턴(130) 및 더미 본딩 패드(131)가 형성되기 이전에 부착되거나, 제2 절연막 패턴(140)이 형성된 후 부착될 수 있다.
멀티칩 반도체 패키지
도 4는 본 발명의 일실시예에 의한 멀티칩 반도체 패키지의 단면도이다.
도 4를 참조하면, 멀티칩 반도체 패키지(700)는 반도체 패키지(100,200,300)들, 기판(400), 제1 연결 기판(500), 제2 연결 기판(550)을 포함한다. 이에 더하여, 멀티칩 반도체 패키지(700)는 선택적으로 몰딩 부재(600)를 더 포함할 수 있 다.
기판(400)은 절연 기판(410), 상부 접속 패드(422,424,426)들, 하부 접속 패드(428) 및 도전볼(430)을 포함한다.
절연 기판(410)의 상면에는 상부 접속 패드(422,424,426)들이 배치된다. 상부 접속 패드(422,424,426)들은 제1 접속 패드(422), 제2 접속 패드(424), 제3 접속 패드(426)을 포함한다. 이에 더하여 상부 접속 패드(422,424,426)의 제1 접속 패드(422)와 인접한 곳에는 더미 접속 패드(428)를 더 포함할 수 있다.
제1 접속 패드(422)는 기판(400)의 중앙 부분에 배치되며, 제2 접속 패드(424) 및 제3 접속 패드(426)들은 제1 접속 패드(422)의 주변에 배치된다.
절연 기판(410)의 하부에는 하부 접속 패드(428)가 배치되고, 하부 접속 패드(428)에는 도전볼(430)이 전기적으로 접속된다. 본 실시예에서, 하부 접속 패드(428)는 도전성 비아 등을 통해 상부 접속 패드(422,424,426)들과 전기적으로 연결될 수 있다.
반도체 패키지(100,200,300)는 제1 반도체 패키지(100), 제2 반도체 패키지(200) 및 제3 반도체 패키지(300)를 포함한다. 본 실시예에서, 제2 및 제3 반도체 패키지(200,300)들은 각각 범프 패드가 노출되도록 제1 반도체 패키지(100) 상에 지그재그 형태로 배치될 수 있다.
제1 반도체 패키지(100)는 반도체 칩(105), 제1 절연막 패턴(120), 재배선 패턴(130), 더미 범프 패드(131) 및 제2 절연막 패턴(140)을 포함한다.
제1 반도체 패키지(100)의 반도체 칩(105)은 데이터를 저장하는 데이터 저장 부(미도시), 데이터를 처리하는 데이터 처리부(미도시) 및 데이터를 입/출력하는 적어도 하나의 본딩 패드(110)를 포함한다. 각 본딩 패드(110)는, 예를 들어, 반도체 칩(105)의 일측면의 중앙에 배치된다. 각 본딩 패드(110)는 반도체 칩(105)의 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결된다.
제1 절연막 패턴(120)은 본딩 패드(110)가 형성된 반도체 칩(105)의 일측면에 배치되며, 제1 절연막 패턴(120)은 본딩 패드(110)를 노출하는 개구를 포함한다.
재배선 패턴(130)은 제1 절연막 패턴(120) 상에 배치되며, 재배선 패턴(130)의 일측 단부는 본딩 패드(110)와 전기적으로 접속되고, 재배선 패턴(130)의 타측 단부는 제1 절연막 패턴(120)을 따라 반도체 칩(105)의 에지를 향해 라인 형상으로 연장된다.
더미 범프 패드(131)는 제1 절연막 패턴(120) 상에 배치된다. 더미 범프 패드(131)는 제1 절연막 패턴(120) 상에, 예를 들어, 섬(island) 형상으로 형성된다. 더미 범프 패드(131)는 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결되지 않고, 더미 범프 패드(131)는, 예를 들어, 각 재배선 패턴(130)의 개수와 대응하는 개수로 형성된다.
제2 절연막 패턴(140)은 제1 절연막 패턴(120) 상에 배치된다. 제2 절연막 패턴(140)은 더미 범프 패드(131) 및 재배선 패턴(130)의 단부를 각각 노출하는 개구를 갖는다. 이하, 제2 절연막 패턴(140)에 의하여 노출된 재배선 패턴(130)의 단부를 범프 패드(132)로 정의하기로 한다.
제2 절연막 패턴(140)에 의하여 형성된 범프 패드(132) 및 더미 범프 패드(132)는 본딩 패드(110)를 기준으로 상호 대칭된 형상을 갖는다.
본딩 패드(110)가 형성된 반도체 칩(105)의 일측면과 대향하는 타측면에는 접착 부재(150)가 배치된다. 접착 부재(150)는 양면 접착 테이프, 접착제 등일 수 있다.
상술된 제1 반도체 패키지(100)의 범프 패드(132) 및 제1 접속 패드(422), 제1 반도체 패키지(100)의 더미 범프 패드(131) 및 더미 접속 패드(428)들은 각각 도전볼(160)에 의하여 전기적으로 접속된다.
도 5는 도 4에 도시된 제1 연결 기판을 도시한 평면도이다. 도 6은 도 5의 II-II' 선을 따라 절단한 단면도이다. 도 7은 도 5의 III-III' 선을 따라 절단한 단면도이다.
도 4, 도 5 내지 도 7을 참조하면, 제1 연결 기판(500)은 기판(400)의 제2 접속 단자(424)에 전기적으로 연결된다.
제1 연결 기판(500)은 플레이트 형상을 갖는 절연 몸체(510), 절연 몸체(510)의 상하면을 따라 배치된 연결 배선(520) 및 연결 배선(520)의 하부면 및 상부면과 전기적으로 접속된 도전볼(532, 534)들을 포함한다. 본 실시예에서, 연결 배선(520) 대신 절연 몸체(510)의 상하면을 관통하는 도전성 비아를 사용하여도 무방하다.
도 4를 다시 참조하면, 제1 연결 기판(500)의 연결 배선(520)의 하부면에 배치된 도전볼(532)은 기판(400)의 제2 접속 패드(424)와 전기적으로 연결된다. 본 실시예에서, 제1 연결 기판(500)의 두께는 제1 반도체 패키지(100)의 두께 이하인 것이 바람직하다.
한편, 제2 연결 기판(550)은 기판(400)의 제3 접속 단자(426)에 전기적으로 연결된다.
제2 연결 기판(550)은 플레이트 형상을 갖는 절연 몸체(560), 절연 몸체(560)의 상하면을 따라 배치된 연결 배선(570) 및 연결 배선(570)의 하부면 및 상부면과 전기적으로 접속된 도전볼(572, 574)들을 포함한다. 본 실시예에서, 연결 배선(570) 대신 절연 몸체(560)의 상하면을 관통하는 도전성 비아를 사용하여도 무방하다.
제2 연결 기판(550)의 연결 배선(560)의 하부면에 배치된 도전볼(572)은 기판(400)의 제3 접속 패드(426)와 전기적으로 연결된다. 본 실시예에서, 제2 연결 기판(550)의 두께는 제1 반도체 패키지(100)의 두께 이상인 것이 바람직하다.
본 실시예에서, 제2 연결 기판(550)은 하나로 형성되어도 무방하며, 제2 연결 기판(550)은 제1 연결 기판(500)을 적어도 2 개 이상 적층하여 구성하여도 무방하다.
도 4를 다시 참조하면, 제2 반도체 패키지(200)는 반도체 칩(205), 제1 절연막 패턴(220), 재배선 패턴(230), 더미 범프 패드(231) 및 제2 절연막 패턴(240)을 포함한다.
제2 반도체 패키지(200)의 반도체 칩(205)은 데이터를 저장하는 데이터 저장부(미도시), 데이터를 처리하는 데이터 처리부(미도시) 및 데이터를 입/출력하는 적어도 하나의 본딩 패드(210)를 포함한다. 각 본딩 패드(210)는, 예를 들어, 반도체 칩(205)의 일측면의 중앙에 배치된다. 각 본딩 패드(210)는 반도체 칩(205)의 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결된다.
제1 절연막 패턴(220)은 본딩 패드(210)가 형성된 반도체 칩(205)의 일측면에 배치되며, 제1 절연막 패턴(220)은 본딩 패드(210)를 노출하는 개구를 포함한다.
재배선 패턴(230)은 제1 절연막 패턴(220) 상에 배치되며, 재배선 패턴(230)의 일측 단부는 본딩 패드(210)와 전기적으로 접속되고, 재배선 패턴(230)의 타측 단부는 제1 절연막 패턴(220)을 따라 반도체 칩(205)의 에지를 향해 라인 형상으로 연장된다.
더미 범프 패드(231)는 제1 절연막 패턴(220) 상에 배치된다. 더미 범프 패드(231)는 제1 절연막 패턴(220) 상에, 예를 들어, 섬 형상으로 형성된다. 더미 범프 패드(231)는 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결되지 않고, 더미 범프 패드(231)는, 예를 들어, 각 재배선 패턴(230)의 개수와 대응하는 개수로 형성된다.
제2 절연막 패턴(240)은 제1 절연막 패턴(220) 상에 배치된다. 제2 절연막 패턴(240)은 더미 범프 패드(231) 및 재배선 패턴(230)의 단부를 각각 노출하는 개구를 갖는다. 이하, 제2 절연막 패턴(240)에 의하여 노출된 재배선 패턴(230)의 단부를 범프 패드(232)로 정의하기로 한다.
제2 절연막 패턴(240)에 의하여 형성된 범프 패드(232) 및 더미 범프 패 드(232)는 본딩 패드(210)를 기준으로 상호 대칭된 형상을 갖는다.
본딩 패드(210)가 형성된 제2 반도체 패키지(200)의 반도체 칩(205)의 일측면과 대향하는 타측면에는 접착 부재(250)가 배치된다. 접착 부재(250)는 양면 접착 테이프, 접착제 등일 수 있다.
본 실시예에서, 제2 반도체 패키지(200)의 제2 절연막 패턴(240)은 제1 반도체 패키지(100)의 접착 부재(150)에 부착된다. 이때, 제2 반도체 패키지(200)의 본딩 패드(232)가 노출되도록 제2 반도체 패키지(200)는 제1 반도체 패키지(100)에 대하여 어긋나게 배치된다.
상술된 제2 반도체 패키지(200)의 본딩 패드(232)는 제1 연결 기판(500)의 연결 배선(520)의 상부면에 배치된 도전볼(534)과 전기적으로 접속된다.
도 4를 다시 참조하면, 제3 반도체 패키지(300)는 반도체 칩(305), 제1 절연막 패턴(320), 재배선 패턴(330), 더미 범프 패드(331) 및 제2 절연막 패턴(340)을 포함한다.
제3 반도체 패키지(300)의 반도체 칩(305)은 데이터를 저장하는 데이터 저장부(미도시), 데이터를 처리하는 데이터 처리부(미도시) 및 데이터를 입/출력하는 적어도 하나의 본딩 패드(310)를 포함한다. 각 본딩 패드(310)는, 예를 들어, 반도체 칩(305)의 일측면의 중앙에 배치된다. 각 본딩 패드(310)는 반도체 칩(305)의 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결된다.
제1 절연막 패턴(320)은 본딩 패드(310)가 형성된 반도체 칩(305)의 일측면에 배치되며, 제1 절연막 패턴(320)은 본딩 패드(310)를 노출하는 개구를 포함한 다.
재배선 패턴(330)은 제1 절연막 패턴(320) 상에 배치되며, 재배선 패턴(330)의 일측 단부는 본딩 패드(310)와 전기적으로 접속되고, 재배선 패턴(330)의 타측 단부는 제1 절연막 패턴(320)을 따라 반도체 칩(305)의 에지를 향해 라인 형상으로 연장된다.
더미 범프 패드(331)는 제1 절연막 패턴(320) 상에 배치된다. 더미 범프 패드(331)는 제1 절연막 패턴(320) 상에, 예를 들어, 섬 형상으로 형성된다. 더미 범프 패드(331)는 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결되지 않고, 더미 범프 패드(331)는, 예를 들어, 각 재배선 패턴(330)의 개수와 대응하는 개수로 형성된다.
제2 절연막 패턴(340)은 제1 절연막 패턴(320) 상에 배치된다. 제2 절연막 패턴(340)은 더미 범프 패드(331) 및 재배선 패턴(330)의 단부를 각각 노출하는 개구를 갖는다. 이하, 제2 절연막 패턴(340)에 의하여 노출된 재배선 패턴(330)의 단부를 범프 패드(332)로 정의하기로 한다.
제2 절연막 패턴(340)에 의하여 형성된 범프 패드(332) 및 더미 범프 패드(332)는 본딩 패드(310)를 기준으로 상호 대칭된 형상을 갖는다.
본딩 패드(310)가 형성된 제3 반도체 패키지(300)의 반도체 칩(305)의 일측면과 대향하는 타측면에는 접착 부재(350)가 배치된다. 접착 부재(350)는 양면 접착 테이프, 접착제 등일 수 있다.
본 실시예에서, 제3 반도체 패키지(300)의 제2 절연막 패턴(340)은 제2 반도 체 패키지(200)의 접착 부재(250) 상에 부착된다. 이때, 제3 반도체 패키지(300)의 본딩 패드(332)가 노출되도록 제3 반도체 패키지(300)는 제2 반도체 패키지(200)에 대하여 어긋나게 배치된다.
상술된 제3 반도체 패키지(300)의 본딩 패드(332)는 제2 연결 기판(530)의 연결 배선(570)의 상부면에 배치된 도전볼(574)과 전기적으로 접속된다.
몰딩 부재(600)는 기판(400), 제1 내지 제3 반도체 패키지(100,200,300)들, 제1 연결 기판(500) 및 제2 연결 기판(550)을 덮어 제1 내지 제3 반도체 패키지(100,200,300)들이 외부의 충격 및/또는 진동으로부터 파손되는 것을 방지한다.
이상에서 상세하게 설명한 바에 의하면, 적어도 2 개의 반도체 칩들의 본딩 패드들을 재배열한 후, 각 반도체 칩들을 페이스 다운(face down) 방식으로 배치한 후, 기판과 각 반도체 칩들을 연결 기판을 이용하여 전기적으로 연결하여 서로 다른 길이를 갖는 도전성 와이어를 사용함에 따라 발생되는 다양한 문제점을 해결할 수 있는 장점을 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 중앙을 따라 배치된 본딩 패드들을 갖는 반도체 칩;
    상기 각 본딩 패드들과 일측 단부가 전기적으로 각각 연결되고, 상기 일측 단부와 대향 하는 각 타측 단부는 상기 반도체 칩의 일측으로 각각 연장된 재배선 패턴들; 및
    상기 반도체 칩의 상기 일측과 대향 하는 타측에 배치되며, 상기 각 재배선 패턴들과 대응하는 더미 범프 패드들을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 각 재배선 패턴들은, 평면상에서 보았을 때, 라인 형상을 갖고, 상기 각 더미 범프 패드들은, 평면상에서 보았을 때, 섬(island) 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 반도체 칩 및 상기 각 재배선 패턴들 사이에는 상기 각 본딩 패드들을 노출하는 제1 절연막 패턴이 개재된 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 절연막 패턴 상에 배치되며 상기 각 더미 범프 패드들을 노출 및 상기 각 재배선 패턴들의 단부를 노출하여 범프 패드를 형성하는 제2 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 범프 패드에는 선택적으로 도전볼이 접속된 것을 특징으로 하는 반도체 패키지.
  6. 제4항에 있어서,
    상기 각 더미 범프 패드들 및 상기 범프 패드에는 각각 도전볼이 접속된 것을 특징으로 하는 반도체 패키지.
  7. 제4항에 있어서,
    상기 각 더미 범프 패드들 및 상기 범프 패드는 상기 본딩 패드에 대하여 대칭 형태로 배치된 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 본딩 패드가 형성된 반도체 칩의 일측면과 대향하는 타측면에는 접착 부재가 배치된 것을 특징으로 하는 반도체 패키지.
  9. 중앙에 본딩 패드가 배치된 반도체 칩, 상기 본딩 패드로부터 상기 반도체 칩의 일측 에지를 향해 연장되며 단부에 범프 패드를 갖는 재배선 패턴 및 상기 반 도체 칩의 타측 에지에 배치된 더미 범프 패드를 포함하는 제1, 제2 및 제3 반도체 패키지들;
    상기 제1 반도체 패키지의 상기 범프 패드 및 상기 더미 범프 패드와 전기적으로 접속되는 제1 접속 패드들을 갖는 기판;
    상기 제1 반도체 패키지 상에 배치된 상기 제2 반도체 패키지의 상기 범프 패드 및 상기 기판의 제2 접속 패드를 전기적으로 연결하는 제1 연결 기판; 및
    상기 제3 반도체 패키지의 상기 범프 패드 및 상기 기판의 제3 접속 패드를 전기적으로 연결하는 제2 연결 기판을 포함하는 멀티칩 반도체 패키지.
  10. 제9항에 있어서,
    상기 제1 내지 제3 반도체 칩들 사이에는 각각 접착 부재가 개재된 것을 특징으로 하는 멀티칩 반도체 패키지.
  11. 제9항에 있어서,
    상기 제1 반도체 패키지의 범프 패드, 상기 더미 범프 패드 및 상기 제1 접속 패드들은 도전볼에 의하여 전기적으로 연결된 것을 특징으로 하는 멀티칩 반도체 패키지.
  12. 제9항에 있어서, 상기 제1 연결 기판은
    절연 몸체;
    상기 절연 몸체의 상면 및 하면을 전기적으로 연결하는 연결 배선; 및
    상기 연결 배선의 상기 상면 및 상기 하면 중 적어도 하나의 면에 접속된 도전볼들을 포함하는 것을 특징으로 하는 멀티칩 반도체 패키지.
  13. 제9항에 있어서, 상기 제2 연결 기판은
    절연 몸체;
    상기 절연 몸체의 상면 및 하면을 전기적으로 연결하는 연결 배선; 및
    상기 연결 배선의 상기 상면 및 상기 하면 중 적어도 하나의 면에 접속된 도전볼들을 포함하는 것을 특징으로 하는 멀티칩 반도체 패키지.
  14. 제13항에 있어서,
    상기 제2 연결 기판의 두께는 상기 제1 연결 기판의 두께 보다 두꺼운 것을 특징으로 하는 멀티칩 반도체 패키지.
  15. 제13항에 있어서,
    상기 제2 연결 기판의 두께는 상기 제1 연결 기판의 두께와 동일하고, 상기 기판 및 상기 제3 반도체 칩 사이에는 적어도 2 개의 상기 제2 연결 기판이 적층 된 것을 특징으로 하는 멀티칩 반도체 패키지.
  16. 제9항에 있어서,
    상기 제2 및 제3 반도체 칩들은 상기 제1 반도체 칩 상에 지그재그 형태로 배치되어 상기 제2 및 제3 반도체 칩들의 범프 패드들은 상기 제1 반도체 칩으로부터 노출되는 것을 특징으로 하는 멀티칩 반도체 패키지.
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