CN113555351B - 半导体封装 - Google Patents
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Abstract
本申请公开一种半导体封装，包含第一芯片和第二芯片，并排在载体基板上。第一芯片在邻近第二芯片的第一侧边上设置有高速信号接垫，第二芯片包含重布线层，重布线层在邻近第一芯片的第二侧边上设置有数据(DQ)接垫，多条第一打线，直接电连接该多个高速信号接垫至该多个DQ接垫。第二芯片的重布线层，相对于第二侧边的第三侧边上，设置有第一指令/地址(CA)接垫以及对应于第一CA接垫的多个虚设接垫，该多个虚设接垫经由重布线层的内部连接连接至设置于第二芯片的第四侧边上的第二CA接垫。
Description
技术领域
本发明是有关于半导体封装技术领域，更具体地说，本发明是有关于一种系统级封装(System-in-Package，SiP)。
背景技术
随着便携式电子设备变得更小，电子设备中的半导体封装的尺寸也必须减小。为了实现这一点，系统级封装(SiP)技术被广泛使用，因为它可以增加半导体封装的容量。
以电视芯片为例，通常在系统级封装中至少会有系统单芯片和内存芯片，例如，低压双倍数据速率LPDDR动态随机存取内存(DRAM)芯片或已知合格晶粒(known-good-die或kgd)，而由于DRAM芯片上的接垫排列是固定规格，故通常需要额外形成重布线层(redistribution layer或RDL)以因应不同电视芯片的效能需求。
然而，过去针对不同的电视芯片的DRAM芯片上需有不同的重布线层设计的作法，会让成本增加，且管理上变得复杂。
发明内容
本发明的主要目的即在提供一种改良的半导体封装，可以改善上述先前技术的不足与缺点。
根据本发明实施例，其公开一种半导体封装，包含一载体基板，包含相对的一第一表面和一第二表面；一第一芯片和一第二芯片，以并排方式安装在该载体基板的该第一表面上，其中该第一芯片在邻近该第二芯片的一第一侧边上设置有多个高速信号接垫，该第二芯片包含一重布线层，该重布线层在邻近该第一芯片的一第二侧边上设置有多个数据(DQ)接垫，在相对于该第二侧边的一第三侧边上设置有多个第一指令/地址(CA)接垫以及对应于该多个第一CA接垫的多个虚设接垫，又其中该多个虚设接垫经由该重布线层的内部连接连接至设置于邻接该第三侧边的一第四侧边上的多个第二CA接垫；以及多条第一打线，直接电连接该多个高速信号接垫至该多个数据(DQ)接垫。
根据本发明实施例，其中该半导体封装另包含多条第二打线，直接电连接该多个第一CA接垫至该多个虚设接垫。
根据本发明实施例，其中该半导体封装另包含多条第三打线，直接电连接该多个第二CA接垫至该载体基板的该第一表面上相应的金手指。
根据本发明实施例，其中该第二芯片在该第四侧边上设置有多个电源或接地(P/G)接垫。
根据本发明实施例，其中另包含多条第四打线，直接电连接该多个P/G接垫至该载体基板的该第一表面上相应的金手指。
根据本发明实施例，其中部分该多条第四打线与部分该多条第三打线构成GSG或GSSG打线组态。
根据本发明实施例，其中各该多个第一CA接垫与各该多个虚设接垫的距离小于200微米。
根据本发明实施例，其中各该多个第一CA接垫与各该多个虚设接垫的距离介于100-200微米之间。
根据本发明实施例，其中该第一芯片和该第二芯片是以黏着层固定在该载体基板的该第一表面上。
根据本发明实施例，其中该载体基板的该第二表面上设置有多个焊球，其中该多个焊球为球型格栅数组锡球。
根据本发明实施例，其中该第一芯片包含系统单芯片，该第二芯片包含内存芯片。
根据本发明实施例，其中在该载体基板的该第一表面上，另设置有多个被动组件。
根据本发明实施例，其中该多个数据(DQ)接垫是形成在该重布线层上。
根据本发明实施例，其中另包含一模封塑料，包覆该第一芯片和该第二芯片。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举较佳实施方式，并配合所附附图，作详细说明如下。然而如下的较佳实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1为依据本发明一实施例所绘示的半导体封装的俯视示意图。
图2为图1中沿着切线I-I’所示的剖面结构示意图。
图3是图1中第二芯片的部分重布线层的俯视透视示意图。
图4为依据本发明另一实施例所绘示的半导体封装的俯视示意图。
图5为图4中沿着切线II-II’所示的剖面结构示意图。
图6是图4中第二芯片的部分重布线层的俯视透视示意图。
具体实施方式
在下文中，将参照附图说明细节，该些附图中的内容亦构成说明书细节描述的一部份，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节俾使该领域的一般技术人士得以具以实施。当然，亦可实行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的申请专利范围来加以界定。
应当理解，尽管这里可以使用术语“第一”、“第二”等描述各组件、区域、层和/或部分，但是这些组件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个组件、区域、层或部分与另一组件、区域、层或部分区别开。因此，以下讨论的第一组件、区域、层或部分可以被称为第二组件、区域、层或部分而不背离示例性实施例的教导。
下文中，用语“系统级封装”或“SiP”是指多个具有不同功能的IC芯片或晶粒模封在单一封装体内。用语“打线接合系统级封装”或“WBSiP”涉及将多个芯片封装在一起，且其中至少一芯片通过打线接合的方式彼此连接。用语“系统单芯片”或“SoC”是指将计算机或其他电子系统的各种组件整合在单一颗芯片中的集成电路。用语“known-good-die”或“kgd”是指已知合格晶粒。
请参阅图1及图2，其中，图1为依据本发明一实施例所绘示的半导体封装的上视示意图，图2为图1中沿着切线I-I’所示的剖面结构示意图。如图1及图2所示，半导体封装1包含一载体基板(carrier substrate)10，具有相对的一第一表面10a和一第二表面10b。根据本发明实施例，半导体封装1可以是系统级封装或打线接合系统级封装。根据本发明实施例，于载体基板10的第一表面10a上至少设置有一第一芯片20和一第二芯片30。例如，第一芯片20和第二芯片30可以分别以黏着层210和310固定在载体基板10的第一表面10a上。
在载体基板10的第二表面10b上设置有多个焊球150，例如，球型格栅数组(BGA)锡球。后续可以对焊球150进行回焊，以将半导体封装1附着至印刷电路板(Printed CircuitBoard，PCB)或母板(未示出)上。根据本发明一实施例，载体基板10可以是多层电路板或封装基板。例如，载体基板10可以是两层、三层或四层电路板，但不限于此。
举例而言，载体基板10可以为有机封装基板，包含金属导线和树脂，例如BT(bismalemide triazene)环氧树脂等。熟习该项技术者应能理解，可以使用其他材料来形成载体基板10，例如，陶瓷或塑料。为简化说明，图2中载体基板10的内部布线(routing)仅示意的显示出部分的金手指102、106和部分连通至锡球焊垫110的导通孔122，其中内部布线可以将半导体晶粒的信号电性耦接至第二表面10b上的焊球150。
根据本发明实施例，例如，第一芯片20可以是系统单芯片(SoC)，而第二芯片30可以是内存芯片，例如动态随机存取内存(DRAM)封装，具有一个以上的DRAM晶粒(或DRAMkdg)31，例如，双倍数据速率3(double data rate 3，DDR3)晶粒或双倍数据速率4(doubledata rate 4，DDR4)晶粒等。例如，第二芯片30可以包含多个上、下堆栈的DRAM晶粒31，其中DRAM晶粒之间可以设置一绝缘膜(图未示)，例如，以膜包线(Film Over Wire，FOW)技术形成的绝缘层。当然，在其他实施例中，DRAM晶粒也可以采用阶梯形式堆栈。为简化说明，图中仅例示第二芯片30中的一个DRAM晶粒31。
根据本发明实施例，第一芯片20和第二芯片30是以并排方式安装在载体基板10的上表面10a上。根据本发明一实施例，例如，第一芯片20和第二芯片30彼此的距离d可以介于约0.5mm至4.0mm之间。在其他实施例中，第一芯片20和第二芯片30彼此的距离d可以超过4.0mm。
根据本发明实施例，在载体基板10的第一表面10a上，可以另设置多个被动组件140，例如电容(capacitor)、电感(inductor)或电阻(resistor)等。根据本发明一实施例，例如，被动组件140可以是01005尺寸(0.4mm×0.2mm)的去耦电容(decouplingcapacitor)，但不限于此。此外，第一芯片20和第二芯片30可以被模封塑料(encapsulant)60包覆而与外界隔离。
根据本发明实施例，例如，第一芯片20包含四个侧边E1～E4，第一芯片20在侧边E1上设置有多个高速信号接垫(high-speed signal pad)201。例如，高速信号接垫201可以是数据(DQ)接垫，用来传输第一芯片20和第二芯片30之间的高速数据信号，例如，2133MT/s、2400MT/s、2666MT/s或更高的数据传输速率，但不限于此。
根据本发明实施例，例如，第二芯片30包含四个侧边E5～E8。根据本发明一实施例，在DRAM晶粒31上可以设置有重布线层RDL。重布线层RDL的结构及材料均属该领域周知技术，例如，包括至少一绝缘层和至少一导线层，其细节不另赘述。重布线层RDL将DRAM晶粒31主动面上的接垫位置P0扇出至重布线层RDL上的接垫位置P01，并且形成接垫301。根据本发明一实施例，在重布线层RDL上，沿着侧边E5所布设的接垫301主要是对应于高速信号接垫201的数据(DQ)接垫。
根据本发明实施例，例如，重布线层RDL将DRAM晶粒31主动面上的接垫位置P1扇出至重布线层RDL上的接垫位置P11，并且形成接垫302。根据本发明一实施例，侧边E5和侧边E6是相对的两边。根据本发明一实施例，例如，在重布线层RDL上，沿着侧边E6形成的接垫302可以是用于传输指令/地址(Command/Address，CA)信号的接垫(以下又称CA接垫)。此外，在重布线层RDL上，沿着侧边E7和E8处，可以分别形成电源或接地(Power/Ground，P/G)接垫305和306。
根据本发明实施例，例如，在重布线层RDL上，相对应于CA接垫302另设置有多个虚设接垫303，其中CA接垫302和虚设接垫303是一对一设置，且CA接垫302和虚设接垫303之间的距离s小于200微米，例如，介于100至200微米之间，但不限于此。如图1所示，虚设接垫303分别通过重布线层RDL的内部连接322连接到沿着侧边E8布设的多个CA接垫304。
根据本发明实施例，例如，在沿着第一芯片20的侧边E2上的载体基板10的第一表面10a上设置有金手指102，而在沿着第二芯片30的侧边E6、E8上的载体基板10的第一表面10a上分别设置有金手指106、108。第一芯片20上沿着侧边E2设置的输入/输出(input/output，I/O)接垫202是通过打线WB2电连接至金手指102。根据本发明一实施例，打线WB2可以是金线或铜线，但不限于此。
根据本发明实施例，第一芯片20在侧边E1上设置的多个高速信号接垫201是分别通过打线WB15直接连接至第二芯片30的重布线层RDL上靠近侧边E5所设置的DQ接垫301。第一芯片20的高速信号接垫201与第二芯片30的重布线层RDL上的DQ接垫301是以打线WB15直接连接，而不经过载体基板10，因此可以改善信号失真问题。
根据本发明实施例，第二芯片20上沿着侧边E6设置的CA接垫302是通过打线WB6电连接至相对应的金手指106，再经由载体基板10的走线112连接至相对应的金手指102，其信号传递距离约略为L1。根据本发明一实施例，例如，第二芯片20上沿着侧边E8设置的P/G接垫305可以通过打线WB8电连接至相对应的金手指108。
在此实施例中，虚设接垫303和CA接垫302之间不会电性连接，沿着第二芯片20的侧边E8布设的多个CA接垫304也不会电线连接至载体基板10的第一表面10a，故在操作时，沿着第二芯片20的侧边E8布设的多个CA接垫304是电性浮置的。
图3是图1中第二芯片30的部分重布线层RDL的俯视透视示意图，其中，相同的组件、区域、材料或层仍沿用相同的符号来表示。如图3所示，第二芯片30上沿着侧边E6设置的CA接垫302是通过打线WB6电连接至相对应的金手指106。重布线层RDL另包含至少一接地接垫302g，位于CA接垫302之间，并与CA接垫302并列在同一排上。接地垫302g分别通过重布线层RDL的内部连接322g连接到沿着侧边E8布设的多个接地接垫304g，使得传递指令/地址(CA)信号的内部连接322被接地的内部连接322g围绕，构成GSG或GSSG组态(G代表接地，S代表CA信号)，如此可改善信号的完整性。此外，在各内部连接322g上设置接地接垫303g，并以打线WB6g将接地接垫303g接合至相对应的金手指106g，如此同样使得传递CA信号的打线WB6被接地的打线WB6g围绕，构成上述GSG或GSSG打线组态。
请参阅图4及图5，其中，图4为依据本发明另一实施例所绘示的半导体封装的上视示意图，图5为图4中沿着切线II-II’所示的剖面结构示意图，其中相同或类似的组件、区域、层或材料仍沿用相同的符号来表示。如图4及图5所示，与前一实施例(图1及图2)的差异在于，半导体封装1a的第一芯片20a可以是效能较高的SoC芯片。前一实施例(图1及图2)的第二芯片30上的CA接垫302经由载体基板10的走线112连接至相对应的金手指102，其信号传递距离约略为L1，这样的路径过长，信号阻抗过高，并不适合。此时，可将第二芯片30上的CA接垫302以打线WB6d电连接至虚设接垫303，再将沿着第二芯片30的侧边E8布设的多个CA接垫304以打线WB8电连接至相对应的金手指108，经由载体基板10的走线114连接至相对应的金手指102，其信号传递距离约略为L2(L2<L1)，这样的路径较短，信号阻抗较低，故适用于效能需求较高的芯片。
图6是图4中第二芯片30的部分重布线层RDL的俯视透视示意图，其中，相同的组件、区域、材料或层仍沿用相同的符号来表示。如图6所示，第二芯片30上沿着侧边E6设置的CA接垫302是通过打线WB6d电连接至相对应的虚设接垫303。同样的，重布线层RDL另包含至少一接地接垫302g，位于CA接垫302之间，并与CA接垫302并列在同一排上。接地接垫302g分别通过重布线层RDL的内部连接322g连接到沿着侧边E8布设的多个接地接垫304g，使得传递CA信号的内部连接322被接地的内部连接322g围绕，构成GSG或GSSG组态(G代表接地，S代表CA信号)，如此可改善信号的完整性。此外，在侧边E8，CA接垫304和接地接垫304g分别以打线WB8和WB8g接合至相对应的金手指108和108g，如此使得传递CA信号的打线WB8被接地的打线WB8g围绕，构成上述GSG或GSSG打线组态。
从以上公开内容可知，本发明主要是于第二芯片20的重布线层RDL上对应第二芯片20的侧边E6的CA接垫302设置虚设接垫303，再通过内部连接322、322g于第二芯片20的侧边E8布设多个CA接垫304和接地接垫304g，如此即可弹性的适用于不同效能需求的第一芯片20，兼顾了第二芯片20的重布线层RDL的共享性和弹性，并使得管理上更为容易。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。
【符号说明】
1、1a…半导体封装
10…第一表面
10a…第二表面
20、20a…第一芯片
30…第二芯片
31…DRAM晶粒
60…模封塑料
102、106、106g、108、108g…金手指
110…锡球焊垫
112、114…走线
122…导通孔
140…被动组件
150…焊球
201…高速信号接垫
202…I/O接垫
301…(DQ)接垫
302…(CA)接垫
302g、303g、304g…接地接垫
303…虚设接垫
304…CA接垫
305…P/G接垫
210、310…黏着层
322、322g…内部连接
d…距离
E1～E8…侧边
L1、L2…信号传递距离
P0、P1、P01、P11…接垫位置
RDL…重布线层
s…距离
WB2、WB15、WB6、WB6d、WB6g、WB8、WB8g…打线
Claims (10)
1.一种半导体封装，其特征在于，包含：
一载体基板，包含相对的一第一表面和一第二表面；
一第一芯片和一第二芯片，以并排方式安装在该载体基板的该第一表面上，其中该第一芯片在邻近该第二芯片的一第一侧边上设置有多个高速信号接垫，该第二芯片包含一重布线层，该重布线层在邻近该第一芯片的一第二侧边上设置有多个数据接垫，在相对于该第二侧边的一第三侧边上设置有多个第一指令/地址CA接垫以及对应于该多个第一CA接垫的多个虚设接垫，其中该多个虚设接垫经由该重布线层的内部连接连接至设置于邻接该第三侧边的一第四侧边上的多个第二CA接垫；以及
多条第一打线，直接电连接该多个高速信号接垫至该多个数据接垫。
2.如权利要求1所述的半导体封装，其特征在于，该半导体封装另包含多条第二打线，直接电连接该多个第一CA接垫至该多个虚设接垫。
3.如权利要求2所述的半导体封装，其特征在于，该半导体封装另包含多条第三打线，直接电连接该多个第二CA接垫至该载体基板的该第一表面上相应的金手指。
4.如权利要求3所述的半导体封装，其特征在于，该第二芯片在该第四侧边上设置有多个电源或接地P/G接垫。
5.如权利要求4所述的半导体封装，其特征在于，另包含多条第四打线，直接电连接该多个P/G接垫至该载体基板的该第一表面上相应的金手指。
6.如权利要求5所述的半导体封装，其特征在于，部分该多条第四打线与部分该多条第三打线构成GSG或GSSG打线组态。
7.如权利要求1所述的半导体封装，其特征在于，各该多个第一CA接垫与各该多个虚设接垫的距离小于200微米。
8.如权利要求1所述的半导体封装，其特征在于，各该多个第一CA接垫与各该多个虚设接垫的距离介于100-200微米之间。
9.如权利要求1所述的半导体封装，其特征在于，该第一芯片和该第二芯片是以黏着层固定在该载体基板的该第一表面上。
10.如权利要求1所述的半导体封装，其特征在于，该载体基板的该第二表面上设置有多个焊球，其中该多个焊球为球型格栅数组锡球。
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