CN112713130A - 半导体封装 - Google Patents

半导体封装 Download PDF

Info

Publication number
CN112713130A
CN112713130A CN201911016659.5A CN201911016659A CN112713130A CN 112713130 A CN112713130 A CN 112713130A CN 201911016659 A CN201911016659 A CN 201911016659A CN 112713130 A CN112713130 A CN 112713130A
Authority
CN
China
Prior art keywords
chip
semiconductor package
pads
carrier substrate
package according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911016659.5A
Other languages
English (en)
Inventor
罗钦元
庄南卿
张智豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Priority to CN201911016659.5A priority Critical patent/CN112713130A/zh
Publication of CN112713130A publication Critical patent/CN112713130A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

本申请公开一种半导体封装，包含一载体基板，包含相对的一第一表面和一第二表面；一第一芯片和一第二芯片，以并排方式安装在该载体基板的该第一表面上，其中该第一芯片在邻近该第二芯片的一第一侧边上设置有多个高速信号焊盘，该第二芯片在邻近该第一芯片的一第二侧边上设置有多个数据(DQ)焊盘；以及多条第一打线，直接电连接该多个高速信号焊盘至该多个数据(DQ)焊盘。

Description

半导体封装
技术领域
本发明有关于半导体封装技术领域，更具体地说，本发明有关于一种系统级封装(System-in-Package，SiP)。
背景技术
随着便携式电子设备变得更小，电子设备中的半导体封装的尺寸也必须减小。为了实现这一点，系统级封装(SiP)技术被广泛使用，因为它可以增加半导体封装的容量。图1示出的是已知SiP封装的剖面结构示意图。如第1图所示，已知SiP封装1p是将多个芯片C1、C2设置在一封装基板S上，其中芯片C1、C2可以分别通过打线W1、W2接合至封装基板S上的金手指F1、F2，再经由封装基板S内的绕线T构成芯片C1、C2之间的信号通路。
然而，芯片C1、C2之间的高速信号通路，须经过打线W1、封装基板S上的金手指F1、封装基板S内的绕线T、封装基板S上的金手指F2、打线W2构成的电连接路径，而使用上述打线接合技术形成的信号互连会有信号完整性问题，例如由于电感阻抗不连续(impedancediscontinuity)和打线之间的高串扰引起的高插入(high insertion)损失、高返回损失(high return loss)、裕度损失(margin loss)和通道谐振(channel resonance)。
发明内容
本发明的主要目的即在提供一种改良的半导体封装，可以改善上述先前技艺的不足与缺点。
根据本发明实施例，其公开一种半导体封装，包含一载体基板，包含相对的一第一表面和一第二表面；一第一芯片和一第二芯片，以并排方式安装在该载体基板的该第一表面上，其中该第一芯片在邻近该第二芯片的一第一侧边上设置有多个高速信号焊盘(bonding)，该第二芯片在邻近该第一芯片的一第二侧边上设置有多个数据(DQ)焊盘；以及多条第一打线，直接电连接该多个高速信号焊盘至该多个数据(DQ)焊盘。
根据本发明实施例，其中该第一芯片和该第二芯片以黏着层固定在该载体基板的该第一表面上。
根据本发明实施例，其中该载体基板的该第二表面上设置有多个焊球。
根据本发明实施例，其中该多个焊球为球型格栅阵列锡球。
根据本发明实施例，其中该第一芯片包含系统单芯片，该第二芯片包含晶粒堆栈或内存封装。
根据本发明实施例，其中该内存封装包含动态随机存取内存封装。
根据本发明实施例，其中该动态随机存取内存封装包含双倍数据速率3(DDR3)晶粒或双倍数据速率4(DDR4)晶粒。
根据本发明实施例，其中该第一芯片和该第二芯片的距离介于0.5mm至4.0mm之间。
根据本发明实施例，其中在该载体基板的该第一表面上，另设置有多个无源组件。
根据本发明实施例，其中该无源组件包含电容、电感或电阻。
根据本发明实施例，其中该多个数据(DQ)焊盘形成在一重布线层上。
根据本发明实施例，其中该第二芯片在远离该第一芯片的一第三侧边上设置有多个指令/地址(CA)焊盘。
根据本发明实施例，其中另包含多条第二打线，直接电连接该多个指令/地址(CA)焊盘至该载体基板的该第一表面上相应的金手指。
根据本发明实施例，其中另包含一模封塑料，包覆该第一芯片和该第二芯片。
根据本发明实施例，其中该多个高速信号焊盘在2133MT/s、2400MT/s或2666MT/s的速率下进行数据传输。
根据本发明实施例，其中该第二芯片在该第二侧边和第三侧边之间的第四侧边上设置有多个电源或接地(P/G)焊盘。
根据本发明实施例，其中另包含多条第三打线，直接电连接该多个电源或接地(P/G)焊盘至该载体基板的该第一表面上相应的金手指。
为让本发明上述目的及特征能更明显易懂，下文特举较佳实施方式，并配合附图，作详细说明如下。然而，如下文中的较佳实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1示出的是已知SiP封装的剖面结构示意图。
图2为依据本发明一实施例所示出的半导体封装的俯视图。
图3为第2图中沿着切线I-I’所示的剖面结构示意图。
具体实施方式
在下文中，将参照附图说明细节，该些附图中的内容亦构成说明书细节描述的一部份，并且以可实行该实施例之特例描述方式来示出。下文实施例已描述足够的细节以使该领域的一般技术人员得以具以实施。当然，亦可实行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文之细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求书的范围来加以界定。
应当理解，尽管这里可以使用术语“第一”、“第二”等描述各组件、区域、层和/或部分，但是这些组件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个组件、区域、层或部分与另一组件、区域、层或部分区别开。因此，以下讨论的第一组件、区域、层或部分可以被称为第二组件、区域、层或部分而不背离示例性实施例的教导。
为便于描述此处可以使用诸如“在...之下”、“在...下面”、“下(lower)”、“在...之上”、“上(upper)”等空间相对性术语以描述如附图所示的一个组件或特征与另一个(些)组件或特征之间的关系。应当理解，空间相对性术语是用来概括除附图所示取向之外的器件在使用或操作中的不同取向的。例如，如果把附图中的器件翻转过来，被描述为“在”其他组件或特征“之下”或“下面”的组件将会在其它组件或特征的“上方”。因此，示例性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(如旋转90度)，此处所用的空间相对性描述符则做相应解释。
此中使用的术语“水平面(horizontal)”定义为平行于半导体芯片或芯片基板的主平面或主表面的平面，而不论其方向。术语“垂直”是指垂直于刚才定义的“水平面”的方向。当使用诸如“在……上”、“在……下”、“底部”、“顶部”、“侧面(如“侧壁(sidewall))”、“更高的”、“更低的”等术语时，均是指相对于水平面的定义。
本发明涉及一种改良的半导体封装，特别是打线接合系统级封装(Wire-bondingSystem-in-Package，WBSiP)。如前所述，由于系统级封装(SiP)技术能够增加半导体封装的容量，因此受到了广泛应用。然而，SiP内的芯片之间的高速信号通路，须经过打线、封装基板上的金手指和封装基板内的绕线所构成的电连接路径，导致信号失真问题。本发明可以改善这样的问题。
下文中，用语“系统级封装”或“SiP”是指多个具有不同功能的IC芯片或晶粒模封在单一封装体内。用语“打线接合系统级封装”或“WBSiP”涉及将多个芯片封装在一起，且通过打线接合的方式彼此连接。用语“系统单芯片”或“SoC”是指将计算机或其他电子系统的各种组件整合在单一颗芯片中的集成电路。用语“known-good-die”或“kgd”是指已知合格晶粒。
请参阅图2及图3，其中，图2为依据本发明一实施例所示出的半导体封装的俯视图，图3为图2中沿着切线I-I’所示的剖面结构示意图。如图2及图3所示，半导体封装1包含一载体基板(carrier substrate)10，具有相对的一第一表面10a和一第二表面10b。半导体封装1可以是系统级封装。根据本发明一实施例，于载体基板10的第一表面10a上至少设置有一第一芯片20和一第二芯片30。例如，第一芯片20和第二芯片30可以分别以黏着层210和310固定在载体基板10的第一表面10a上。在载体基板10的第二表面10b上设置有多个焊球150，例如，球型格栅阵列(BGA)锡球。后续可以对焊球150进行回焊，以将半导体封装1附着至PCB(Printed Circuit Board，印刷电路板)或母板(未示出)上。根据本发明一实施例，载体基板10可以是多层电路板或封装基板。例如，载体基板10可以是两层，三层或四层电路板，但不限于此。
举例而言，载体基板10可以为有机封装基板，包含金属导线和树脂，例如BT(bismalemide triazene)环氧树脂等。熟习该项技艺者应能理解，可以使用其他材料来形成载体基板10，例如，陶瓷或塑料。为简化说明，图3中载体基板10的内部布线(routing)仅示意的显示出部分的金手指102、106和部分连通至锡球焊垫110的导通孔122，其中内部布线可以将半导体晶粒的信号电性耦接至第二表面10b上的焊球150。
根据本发明一实施例，例如，第一芯片20可以是系统单芯片(SoC)，而第二芯片30可以是晶粒堆栈或内存封装，例如动态随机存取内存(DRAM)封装，具有一个以上的DRAM晶粒或DRAM kdg，例如，双倍数据速率3(double data rate 3，DDR3)晶粒或双倍数据速率4(double data rate 4，DDR4)晶粒等。图3中，为简化说明，仅以两个上下堆栈的DRAM晶粒D1和D2例示说明。根据本发明一实施例，DRAM晶粒D1和D2之间可以设置一绝缘膜320，例如，以膜包线(Film Over Wire，FOW)技术形成的绝缘层。当然，在其他实施例中，DRAM晶粒D1和D2也可以采用阶梯形式堆栈。
熟习该项技艺者应能理解，第二芯片30可以是包含多个(例如，4个或4个以上)DRAM晶粒的内存封装。根据本发明一实施例，第一芯片20和第二芯片30是以并排方式安装在载体基板10的上表面10a上。根据本发明一实施例，第一芯片20和第二芯片30彼此的距离d可以介于约0.5mm至4.0mm之间。在其他实施例中，第一芯片20和第二芯片30彼此的距离d可以超过4.0mm。
根据本发明一实施例，在载体基板10的第一表面10a上，可以另设置多个无源组件140，例如电容(capacitor)、电感(inductor)或电阻(resistor)等。根据本发明一实施例，例如，无源组件140可以是01005尺寸(0.4mm×0.2mm)的去耦电容(decouplingcapacitor)，但不限于此。此外，第一芯片20和第二芯片30可以被模封塑料(encapsulant)60包覆而与外界隔离。
根据本发明一实施例，例如，第一芯片20包含四个侧边E1～E4，第一芯片20在侧边E1上设置有多个高速信号焊盘(high-speed signal pad)201和202。例如，高速信号焊盘201和202可以是数据(DQ)焊盘，用来传输第一芯片20和第二芯片30之间的高速数据信号，例如，2133MT/s、2400MT/s或2666MT/s的数据传输速率，但不限于此。
根据本发明一实施例，例如，第二芯片30包含四个侧边E5～E8。根据本发明一实施例，在DRAM晶粒D1和D2上，可以分别设置有重布线层RDL1和RDL2将原本位于DRAM晶粒D1和D2主动面上的焊盘位置P0分别扇出至重布线层RDL1和RDL2上靠近侧边E5，形成焊盘301和302。根据本发明一实施例，重布线层RDL1和RDL2上靠近侧边E5形成的焊盘301和302主要是对应于高速信号焊盘201和202的数据(DQ)焊盘。重布线层RDL1和RDL2的结构及材料均属该领域周知技艺，因此其细节不另赘述。
根据本发明一实施例，例如，重布线层RDL1和RDL2将原本位于DRAM晶粒D1和D2有源面上的焊盘位置P1分别扇出至重布线层RDL1和RDL2上靠近侧边E6，形成的焊盘303和304。根据本发明一实施例，侧边E6和侧边E5是相对的两边。根据本发明一实施例，例如，重布线层RDL1和RDL2上靠近侧边E5形成的焊盘303和304可以是用于传输指令/地址(Command/Address，CA)信号的焊盘(以下又称CA焊盘)。此外，在重布线层RDL1和RDL2上靠近侧边E7和E8处，可以分别形成有电源或接地(Power/Ground，P/G)焊盘305和306。
根据本发明一实施例，在沿着第一芯片20的侧边E2、E3、E4上的载体基板10的第一表面10a上分别设置有金手指102、103、104，而在沿着第二芯片30的侧边E6、E7、E8上的载体基板10的第一表面10a上分别设置有金手指106、107、108。第一芯片20上沿着侧边E2、E3、E4设置的输入/输出(input/output，I/O)焊盘222、223、224分别通过打线WB2、WB3和WB4电连接至金手指102、103、104。根据本发明一实施例，打线WB2、WB3和WB4可以是金线或铜线，但不限于此。
根据本发明一实施例，第一芯片20在侧边E1上设置的多个高速信号焊盘201和202分别通过打线W1和W2电连接至第二芯片30的重布线层RDL1和RDL2上靠近侧边E5所设置的DQ焊盘301和302。根据本发明一实施例，例如，打线W1和W2的线弧高(loop height)h1和h2分别约为0.07mm和0.13mm左右，但不限于此。第二芯片20上沿着侧边E6设置的CA焊盘303和304分别通过打线W3和W4电连接至相对应的金手指106。第二芯片20上沿着侧边E7和E8设置的P/G焊盘305和306分别通过打线WB7和WB8电连接至相对应的金手指107和108。
由于第一芯片20的高速信号焊盘201和202与第二芯片30的重布线层RDL1和RDL2上的DQ焊盘301和302以打线W1和W2直接连接，而不再需要经过载体基板10上的金手指和绕线，因此可以改善过去因为高速信号通路须经过打线、基板上金手指和封装基板内的绕线所构成的电连接路径，所导致的信号失真问题。
以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。
【符号说明】
1 半导体封装
1p SiP封装
10 载体基板
10a 第一表面
10b 第二表面
20 第一芯片
30 第二芯片
60 模封塑料
102、103、104、106、107、108 金手指
110 锡球焊垫
122 导通孔
140 无源组件
150 焊球
201、202 高速信号焊盘
222、223、224 输入/输出(I/O)焊盘
301～306 焊盘
210、310 黏着层
320 绝缘膜
d 距离
C1、C2 芯片
D1、D2 DRAM晶粒
E1～E8 侧边
F1、F2 金手指
h1、h2 线弧高
P0、P1 焊盘位置
RDL1、RDL2 重布线层
S 封装基板
T 绕线
W1～W4 打线
WB2、WB3、WB4、WB7、WB8 打线

Claims (10)

1.一种半导体封装，其特征在于，该半导体封装包含：
一载体基板，包含相对的一第一表面和一第二表面；
一第一芯片和一第二芯片，以并排方式安装在该载体基板的该第一表面上，其中该第一芯片在邻近该第二芯片的一第一侧边上设置有多个高速信号焊盘，该第二芯片在邻近该第一芯片的一第二侧边上设置有多个数据焊盘；以及
多条第一打线，直接电连接该多个高速信号焊盘至该多个数据焊盘。
2.如权利要求1所述的半导体封装，其特征在于，该第一芯片和该第二芯片以黏着层固定在该载体基板的该第一表面上。
3.如权利要求1所述的半导体封装，其特征在于，该载体基板的该第二表面上设置有多个焊球，其中该多个焊球为球型格栅阵列锡球。
4.如权利要求1所述的半导体封装，其特征在于，该第一芯片包含系统单芯片，该第二芯片包含晶粒堆栈或内存封装。
5.如权利要求1所述的半导体封装，其特征在于，在该载体基板的该第一表面上，另设置有多个无源组件。
6.如权利要求1所述的半导体封装，其特征在于，该多个数据焊盘形成在一重布线层上。
7.如权利要求1所述的半导体封装，其特征在于，该第二芯片在远离该第一芯片的一第三侧边上设置有多个指令/地址焊盘，其中该半导体封装另包含多条第二打线，直接电连接该多个指令/地址焊盘至该载体基板的该第一表面上相应的金手指。
8.如权利要求1所述的半导体封装，其特征在于，该半导体封装另包含一模封塑料，包覆该第一芯片和该第二芯片。
9.如权利要求1所述的半导体封装，其特征在于，该第二芯片在该第二侧边和第三侧边之间的第四侧边上设置有多个电源或接地焊盘。
10.如权利要求9所述的半导体封装，其特征在于，该半导体封装另包含多条第三打线，直接电连接该多个电源或接地焊盘至该载体基板的该第一表面上相应的金手指。
CN201911016659.5A 2019-10-24 2019-10-24 半导体封装 Pending CN112713130A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911016659.5A CN112713130A (zh) 2019-10-24 2019-10-24 半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911016659.5A CN112713130A (zh) 2019-10-24 2019-10-24 半导体封装

Publications (1)

Publication Number Publication Date
CN112713130A true CN112713130A (zh) 2021-04-27

Family

ID=75540557

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911016659.5A Pending CN112713130A (zh) 2019-10-24 2019-10-24 半导体封装

Country Status (1)

Country Link
CN (1) CN112713130A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080085775A (ko) * 2007-03-19 2008-09-24 어드벤스드 칩 엔지니어링 테크놀로지, 인크. 사이드 바이 사이드 구성을 가진 멀티칩들을 구비하는반도체 디바이스 패키지 및 그 방법
US20110241191A1 (en) * 2010-03-30 2011-10-06 Takashi Kurogi Semiconductor lamination package and method of producing semiconductor lamination package
CN103000588A (zh) * 2011-09-09 2013-03-27 东琳精密股份有限公司 芯片封装结构及其制造方法
CN106206555A (zh) * 2014-10-01 2016-12-07 爱思开海力士有限公司 半导体堆叠封装
CN107293500A (zh) * 2017-06-28 2017-10-24 华进半导体封装先导技术研发中心有限公司 一种系统级封装打线方法及装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080085775A (ko) * 2007-03-19 2008-09-24 어드벤스드 칩 엔지니어링 테크놀로지, 인크. 사이드 바이 사이드 구성을 가진 멀티칩들을 구비하는반도체 디바이스 패키지 및 그 방법
US20110241191A1 (en) * 2010-03-30 2011-10-06 Takashi Kurogi Semiconductor lamination package and method of producing semiconductor lamination package
CN103000588A (zh) * 2011-09-09 2013-03-27 东琳精密股份有限公司 芯片封装结构及其制造方法
CN106206555A (zh) * 2014-10-01 2016-12-07 爱思开海力士有限公司 半导体堆叠封装
CN107293500A (zh) * 2017-06-28 2017-10-24 华进半导体封装先导技术研发中心有限公司 一种系统级封装打线方法及装置

Similar Documents

Publication Publication Date Title
US7446420B1 (en) Through silicon via chip stack package capable of facilitating chip selection during device operation
JP4808408B2 (ja) マルチチップパッケージ、これに使われる半導体装置及びその製造方法
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
US8012803B2 (en) Vertically stacked pre-packaged integrated circuit chips
KR101070913B1 (ko) 반도체 칩 적층 패키지
US9627354B1 (en) Semiconductor memory device
US9299685B2 (en) Multi-chip package having a logic chip disposed in a package substrate opening and connecting to an interposer
US20060284298A1 (en) Chip stack package having same length bonding leads
US6943438B2 (en) Memory card having a control chip
US8390128B2 (en) Semiconductor package and stack semiconductor package having the same
US20020140073A1 (en) Multichip module
US11322474B2 (en) Semiconductor package
US20040104474A1 (en) Semiconductor package and package stack made thereof
US11227854B2 (en) Semiconductor package
CN112713130A (zh) 半导体封装
CN113555351B (zh) 半导体封装
KR101185858B1 (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
KR100223125B1 (ko) 칩 온 칩 구조를 갖는 적층 칩 패키지
US11876067B2 (en) Semiconductor package and method of manufacturing the same
KR20220154517A (ko) 패키지 기판을 가지는 반도체 패키지
CN112309993A (zh) 基于硅基封装基板的封装结构
KR19980034135A (ko) 칩 온 칩 구조를 갖는 적층 칩 패키지
KR19980051675A (ko) 적층 칩 패키지
KR20090026608A (ko) 반도체 패키지
KR20060133805A (ko) 칩 스택 패키지

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination