KR19980034135A - 칩 온 칩 구조를 갖는 적층 칩 패키지 - Google Patents

Abstract

본 발명은, 적층 칩 패키지에 관한 것으로, 반도체 칩과 반도체 칩이 직접 상·하로 부착된 구조를 가짐으로써, 종래의 멀티 칩 패키지에 있어서는 반도체 칩과 반도체 칩이 평면적인 배열을 갖는 구조에 비해 실장 면적이 줄어들며, 반도체 칩과 반도체 칩 사이의 전기적 연결 거리가 짧기 때문에 전기적 특성이 향상되는 장점이 있다.

Description

칩 온 칩 구조를 갖는 적층 칩 패키지

본 발명은 적층 칩 패키지에 관한 것으로, 더욱 상세하게는 반도체 칩을 상·하로 적층하여 반도체 칩 패키지가 차지하는 면적을 최소화시킬 수 있는 칩 온 칩 구조를 갖는 적층 칩 패키지에 관한 것이다.

전자기기들의 경박단소화 추세에 따라 그의 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 요인이 되었으며, 또한 컴퓨터의 경우 기억 용량의 증가에 따른 대용량의 램(random access memory; RAM) 및 프레쉬 메모리(flash memory)와 같은 칩의 크기는 자연적으로 증대되지만 패키지는 상기의 요건에 따라 소형화되어져야만 한다.

그러나, 패키지의 크기를 줄이기 위해 제안되어 온 여러 가지 방안 즉, 멀티 칩 패키지, 멀티 칩 모듈, 모듈은 주로 평면적인 방법이므로 그 한계가 있었다.

이러한 한계를 극복하기 위해 동일한 기억 용량의 칩 또는 패키지를 입체적으로 복수개 적층한 패키지 기술이 제안된 바 있으며, 이 기술은 통상 stacked chip package die assembly라 통칭된다.

현재 전술된 패키지의 기술은 단순화된 공정과 적층 패키지의 제조 단가를 낮출 수 있으며, 또한 대량 생산 등의 이점이 있는 반면, 칩의 크기 증가에 따라 패키지의 내부 리드를 설계하는데 있어서 공간이 부족한 단점이 있다.

도 1은 종래 기술의 실시 예에 따른 기판을 이용한 멀티 티 칩 패키지를 나타내는 단면도이다.

도 1을 참조하면, 종래 기술에 따른 멀티 칩 패키지(100)는 기판(30)을 이용하여 여러개의 반도체 칩(10, 20)이 평면적으로 실장된 구조를 갖는다.

좀더 상세히 언급하면, 반도체 칩들(10, 20)이 기판(30)의 상부면의 실장 영역에 접착제(73, 75)에 의해 부착되어 있으며, 반도체 칩들(10, 20)은 기판(30)에 부착된 면에 반대되는 면에 복수개의 본딩 패드들(13, 23)이 형성되어 있다.

그 본딩 패드들(13, 23)은 기판(30)의 상부면에 형성된 전도성 패드(31)와 각기 대응되어 본딩 와이어(45, 43)에 의해 전기적으로 연결된다.

반도체 칩들(10, 20) 및 기판(30) 상부면에 형성된 전기적 연결 부분을 보호하기 위하여 성형 수지(50)에 의해 봉지된다.

여기서, 기판(30)은 BT 수지(bismaleimide triazine resin) 또는 프리프레그(prepreg) 층과 구리 패턴층들(31, 33, 37)이 압착되어 있는 구조를 갖는 플라스틱 기판(30)이다.

여기서, 기판의 구리 패턴층(31, 33, 37)은 반도체 칩(10, 20)과 솔더 볼(60)을 전기적으로 연결시키기 위한 배선층으로서, 기판(30)의 상부면에는 전도성 패드층(31)과 그 전도성 패턴층(31)을 전기적으로 연결하는 회로 패턴층(도시 안됨)이 형성되어 있으며, 기판(30) 내부에는 회로 패턴층(37)이 형성되어 있으며, 기판(30) 하부면에는 솔더 볼 패드층(35)이 형성되어 있다.

그리고, 기판(30) 하부면에 형성된 솔더 볼 패드(35)와 전도성 패드들(31)을 각기 전기적으로 연결하는 비아 구멍(33)이 기판(30)을 관통하여 형성되어 있다.

여기서, 비아 구멍(33)의 내측벽은 전기적 연결을 위하여 구리 도금이 실시 된다.

그리고, 복수개의 솔더 볼(60)이 각기 솔더 볼 패드(35)에 부착된다.

반도체 칩들(10, 20) 끼리는 기판(30) 상부면에 형성된 회로 패턴에 의해 전기적으로 연결되거나, 전도성 패드(31)에 반도체 칩들의 본딩 패드들(13, 23)이 본딩 와이어(43)에 의해 와이어 본딩됨으로써 바로 전기적으로 연결될 수도 있다.

통상적인 멀티 칩 패키지의 제조에 있어서, 반도체 칩은 크기가 작은 마이크 (micro)제품과 마이크로 제품에 비해 비교적 크기가 큰 메로리(memory) 제품의 반도체 칩들이 함께 사용된다.

이와 같은 구조를 갖는 기판을 이용한 멀티 칩 패키지는 기판에 실장되는 반도체 칩들이 평면적인 배열 방식을 따르기 때문에 기판의 면적이 커지게 되며, 반도체 칩들이 실장된 공간을 제외하더라도 불필요한 공간들이 많이 생기게 된다.

따라서, 본 발명의 목적은 여러개의 반도체 칩을 실장하는 구조에 있어서, 반도체 칩들이 실장되는 표면적을 줄일 수 있는 칩 온 칩 구조를 갖는 적층 칩 패키지를 제공하는데 있다.

도 1은 종래 기술의 실시 예에 따른 기판을 이용한 멀티 티 칩 패키지를 나타내는 단면도.

도 2는 본 발명의 실시 예에 따른 기판을 이용한 칩 온 칩 구조를 갖는 적층 칩 패키지를 나타내는 단면도.

도 3은 본 발명의 다른 실시 예에 따른 리드 프레임을 이용한 칩 온 칩 구조를 갖는 적층 칩 패키지를 나타내는 평면도.

도 4는 도 3의 A-A'선 단면도.

*도면의 주요 부분에 대한 설명*

110, 120, 210, 220 : 반도체 칩 130 : 기판

143, 145, 243, 245 : 본딩 와이어 150, 250 : 성형 수지

160 : 솔더 볼 173, 175, 273, 275 : 접착제

261 : 내부 리드 263 : 외부 리드

상기 목적을 달성하기 위하여, 반도체 칩들이 좌·우로 이격되어 평면적으로 배열되는 구조에서 상·하로 반도체 칩들이 적층된 칩 온 칩 구조의 적층 칩 패키지를 제공한다.

이하, 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.

도 2는 본 발명의 실시 예에 따른 기판을 이용한 칩 온 칩 구조를 갖는 적층 칩 패키지를 나타내는 단면도이다.

도 2를 참조하면, 본 발명의 실시 예에 따른 기판(130)을 이용한 적층 칩 패키지(200)는 기판(130) 상부면에 부착되는 반도체 칩(110, 120)이 상·하로 적층(chip on chip)된 구조를 갖는다.

종래 기술과 비교해서 좀더 상세히 설명하면, 종래의 기판을 이용한 멀티 칩 패키지는 실장되는 반도체 칩이 평면적인 배열 방식을 가지는 반면, 본 발명에 따른 구조는 반도체 칩(110)과 반도체 칩(120)이 상·하로 적층된 구조를 갖는다.

상·하로 반도체 칩(110, 120)을 적층시키고 본딩 패드들(113, 123)이 외부로 노출될 수 있도록 아랫쪽에 있는 하부 반도체 칩(110)의 표면적이 윗쪽에 있는 상부 반도체 칩(120)의 표면적 보다는 커야 한다.

따라서, 하부의 반도체 칩(110)에 형성된 본딩 패드들(113)은 반도체 칩(110)의 외측에 형성되어 있는 에지 패드(edge pad)의 구조가 바람직하다.

그리고, 상부 반도체 칩(120)에 형성된 본딩 패드들(123)은 그 설계에 큰 제약은 없다.

칩 온 칩 구조에 있어서, 상부 반도체 칩(120)으로는 마이크로 제품과 같이 비교적 크기가 작은 칩과 하부 반도체 칩(110)으로는 메모리 제품과 같이 비교적 크기가 큰 칩을 서로 적층시키는 것이 바람직하다.

그리고, 상부 반도체 칩(120)과 하부 반도체 칩(110)을 적층시키는 수단은 전기 전도성이 없으며, 열전도성이 우수하며, 반도체 칩과 열팽창 계수가 비슷한 떠말 그리스(175, thermal grease)가 사용된다.

상부 반도체 칩의 본딩 패드(123)와 그들(123)에 각기 대응되는 하부 반도체 칩의 본딩 패드(113)는 본딩 와이어(143)에 의해 전기적으로 연결된다.

그리고, 상부 반도체 칩의 본딩 패드들(123)과 전기적으로 연결된 하부 반도체 칩의 본딩 패드(113)를 포함하는 하부 반도체 칩의 본딩 패드들(113)은 기판(130)의 전도성 패드들(131)과 본딩 와이어(145)에 의해 전기적으로 연결된다.

적층 칩들(110, 120) 및 기판(130) 상부면에 형성된 전기적 연결 부분을 보호하기 위하여 성형 수지(150)에 의해 봉지된다.

여기서, 기판(150)은 BT 수지(bismaleimide triazine resin) 또는 프리프레그(prepreg) 층과 구리 패턴층들(131, 135, 137)이 압착되어 있는 구조를 갖는 플라스틱 기판이다.

여기서, 기판의 구리 패턴층들(131, 135, 137)은 반도체 칩(110, 120)과 솔더 볼(160)을 전기적으로 연결시키기 위한 배선층으로서, 기판의 상부면에는 전도성 패드층(131)과 그 전도성 패드(131)를 전기적으로 연결하는 회로 패턴층(도시 안됨)이 형성되어 있으며, 기판 내부의 회로 패턴층(137) 및 기판 하부면의 솔더 볼 패드층(135)이 형성되어 있다.

그리고, 기판의 하부면에 형성된 솔더 볼 패드(135)와 전도성 패드들(131)을 각기 전기적으로 연결하는 비아 구멍(133)이 기판(130)을 관통하여 형성되어 있다.

여기서, 비아 구멍(133)의 내측벽은 전기적 연결을 위하여 구리 도금이 실시 된다.

그리고, 복수개의 솔더 볼(160)이 각기 솔더 볼 패드(135)에 부착된 구조를 갖는다.

도 3은 본 발명의 다른 실시 예에 따른 리드 프레임을 이용한 칩 온 칩 구조를 갖는 적층 칩 패키지를 나타내는 평면도이다.

도 4는 도 3의 A-A'선 단면도이다.

도 3 및 도 4를 참조하면, 본 발명의 다른 실시 예에 따른 리드 프레임을 이용한 적층 칩 패키지(300)는 리드 프레임의 다이 패드(230)에 부착된 하부 반도체 칩(210)과 그 하부 반도체 칩(210)의 상부면에 부착된 상부 반도체 칩(220)의 구조는 도 2에서 언급된 칩 온 칩 구조와 동일하다.

상부 반도체 칩의 본딩 패드(223)와 그들(223)에 각기 대응되는 하부 반도체 칩의 본딩 패드(213)는 본딩 와이어(243)에 의해 전기적으로 연결된다.

그리고, 상부 반도체 칩의 본딩 패드들(223)과 전기적으로 연결된 하부 반도체 칩의 본딩 패드(213)를 포함하는 하부 반도체 칩의 본딩 패드들(213)은 그들(213)과 각기 대응하는 리드 프레임의 내부 리드들(261)과 본딩 와이어(245)에 의해 전기적으로 연결된 구조를 갖는다.

적층 칩(210, 220), 내부 리드(261) 및 본딩 와이어(243, 245)를 포함하는 전기적 연결 부분을 외부로부터 보호하기 위하여 성형 수지(250)에 의해 봉지된 구조를 갖는다.

외부 리드(263)는 내부 리드(261)와 일체로 형성되어 있으며, 봉지된 성형 수지(250) 외부로 돌출된 구조를 갖는다.

그리고, 외부 리드(263)는 외부 전자 장치에 실장될 수 있도록 적당한 형태로 절곡된다.

여기서, 도 3은 본 발명의 다른 실시 예에 따른 적층 칩 패키지(300)를 나타내는 평면도로서, 상부면의 성형 수지(250)가 제거된 상태를 도시하고 있다.

따라서, 본 발명의 의한 구조를 따르면, 반도체 칩과 반도체 칩이 바로 적층되어 있기 때문에 평면적인 배열을 갖는 멀티 칩 패키지에 비해 실장 면적이 줄어드는 이점(利點)이 있다.

그리고, 상부 반도체 칩과 하부 반도체 칩 사이의 전기적 연결 거리가 짧기 때문에 전기적 특성이 향상되는 이점이 있다.

Claims (6)

1. 상부면의 외측에 복수개의 본딩 패드들이 형성된 하부 반도체 칩과;

   일면에 상기 반도체 칩의 하부면이 부착되어 있으며, 그 반도체 칩의 주변에 형성된 전도성 패드들 및 다른 면에 형성되어 있으며, 상기 전도성 패드들과 전기적으로 연결된 솔더 볼 패드를 포함하는 기판과;

   하부면이 상기 하부 반도체 칩의 상부면에 부착되어 있으며, 상부면에 복수개의 본딩 패드들이 형성된 상부 반도체 칩과;

   상기 상부 반도체 칩의 본딩 패드와 하부 반도체 칩의 본딩 패드를 전기적으로 연결하며, 상기 하부 반도체 칩의 본딩 패드를 상기 전도성 패드와 전기적으로 연결하는 본딩 와이어와;

   상기 반도체 칩들, 전도성 패드 및 본딩 와이어를 보호하기 위해 봉지하는 성형 수지; 및

   상기 기판의 솔더 볼 패드에 부착된 솔더 볼을 포함하는 것을 특징으로 하는 칩 온 칩 구조를 갖는 적층 칩 패키지.
2. 제 1항에 있어서, 상기 상부 반도체 칩은 상기 하부 반도체 칩의 본딩 패드들이 둘러싸는 영역 안에 부착된 것을 특징으로 하는 칩 온 칩 구조를 갖는 적층 칩 패키지.
3. 제 1항 또는 제 2항에 있어서, 상기 상부 반도체 칩과 하부 반도체 칩을 부착시키는 수단이 떠말 그리스(thermal grease)인 것을 특징으로 하는 칩 온 칩 구조를 갖는 적층 칩 패키지.
4. 상부면의 외측에 복수개의 본딩 패드들이 형성된 하부 반도체 칩과;

   일면에 상기 하부 반도체 칩의 하부면이 부착되는 다이 패드;

   하부면이 상기 하부 반도체 칩의 상부면에 부착되어 있으며, 상부면에 복수개의 본딩 패드들이 형성된 상부 반도체 칩과;

   상기 다이 패드 주위에 배열된 복수개의 내부 리드와;

   상기 상부 반도체 칩의 본딩 패드와 하부 반도체 칩의 본딩 패드를 전기적으로 연결하며, 상기 하부 반도체 칩의 본딩 패드를 상기 내부 리드와 전기적으로 연결하는 본딩 와이어와;

   상기 반도체 칩들, 내부 리드 및 본딩 와이어를 보호하기 위해 봉지하는 성형 수지; 및

   상기 내부 리드와 일체로 형성되어 있으며, 상기 성형 수지에 대하여 외부로 돌출된 외부 리드를 포함하는 것을 특징으로 하는 칩 온 칩 구조를 갖는 적층 칩 패키지.
5. 제 4항에 있어서, 상기 상부 반도체 칩은 상기 하부 반도체 칩의 본딩 패드들이 둘러싸는 영역 안에 부착된 것을 특징으로 하는 칩 온 칩 구조를 갖는 적층 칩 패키지.
6. 제 4항 또는 제 5항에 있어서, 상기 상부 반도체 칩과 하부 반도체 칩을 부착시키는 수단이 떠말 그리스( thermal grease)인 것을 특징으로 하는 칩 온 칩 구조를 갖는 적층 칩 패키지.