KR20220154517A - 패키지 기판을 가지는 반도체 패키지 - Google Patents

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KR20220154517A
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김종완
김현기
박준우
백형길
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

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Abstract

본 발명에 따른 반도체 패키지는, 본 발명에 따른 반도체 패키지는, 상면으로부터 하면까지 연장되는 연통 홀을 가지는 패키지 기판, 상기 패키지 기판의 상면에 부착되는 반도체 칩, 상기 패키지 기판의 하면에 부착되는 보조 칩, 상기 패키지 기판의 하면에 부착되며 상기 보조 칩과 이격되는 복수의 외부 연결 단자, 및 상기 반도체 칩 및 상기 보조 칩을 감싸고 상기 연통 홀을 채우는 봉지재를 포함한다.

Description

패키지 기판을 가지는 반도체 패키지{Semiconductor packages having a package substrate}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체 칩이 부착되는 패키지 기판을 가지는 반도체 패키지에 관한 것이다.
반도체 칩을 전자 제품에 용이하게 장착하기 위하여, 패키지 기판에 반도체 칩을 부착한 반도체 패키지가 제공되고 있으며, 선택적으로 반도체 패키지에는 반도체 칩 외에, 다양한 종류의 보조 칩(auxiliary chip)이나 수동 소자와 능동 소자와 같은 단위 소자 칩이 더 부착될 수 있다. 반도체 패키지는, 패키지 기판에 부착된 반도체 칩 및/또는 단위 소자 칩을 보호하기 위하여, 몰딩 부재 및/또는 언더필(under-fill) 부재와 같은 봉지재(encapsulant)를 사용하여, 반도체 칩 및/또는 단위 소자 칩의 일부 또는 전부를 감싸도록 한다.
본 발명의 기술적 과제는, 패키지 기판에 부착된 반도체 칩 및/또는 단위 소자 칩을 보호하는 봉지재를 용이하게 형성할 수 있는 패키지 기판을 가지는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 상면으로부터 하면까지 연장되는 연통 홀을 가지는 패키지 기판; 상기 패키지 기판의 상면에 부착되는 반도체 칩; 상기 패키지 기판의 하면에 부착되는 보조 칩; 상기 패키지 기판의 하면에 부착되며 상기 보조 칩과 이격되는 복수의 외부 연결 단자; 및 상기 반도체 칩 및 상기 보조 칩을 감싸고 상기 연통 홀을 채우는 봉지재;를 포함한다.
본 발명에 따른 반도체 패키지는, 하부 반도체 칩을 포함하는 하부 패키지; 및 상기 하부 패키지 상에 적층되며 상부 반도체 칩을 가지는 상부 패키지;를 포함하며, 상기 하부 패키지는, 상기 하부 반도체 칩이 상면에 부착되고, 상면으로부터 하면까지 수평 폭이 좁아지며 연장되는 연통 홀을 가지는 제1 패키지 기판; 상기 제1 패키지 기판의 하면에 부착되는 보조 칩; 상면으로부터 하면까지 연장되는 복수의 관통 홀을 가지고, 상기 반도체 칩, 및 상기 보조 칩의 일부분을 덮으며 상기 연통 홀을 채우는 봉지재; 상기 봉지재를 덮는 제2 패키지 기판; 및 상기 복수의 관통 홀을 채우며, 상기 제1 패키지 기판과 상기 제2 패키지 기판 사이를 연결하는 복수의 관통 연결 부재;를 포함한다.
본 발명에 따른 반도체 패키지는, 기판 베이스, 상기 기판 베이스의 상면 및 하면에 각각 배치되는 복수의 기판 상면 패드 및 상기 복수의 기판 상면 패드와 전기적으로 연결되는 복수의 기판 하면 패드를 포함하고, 상면으로부터 하면까지 연장되는 수평 폭이 좁아지며 연장되는 테이퍼드한 형상의 연통 홀을 가지는 패키지 기판; 제1 면에 배치되는 복수의 칩 패드를 포함하며, 상기 제1 면이 상기 패키지 기판을 향하며 상기 패키지 기판의 상면에 부착되는 반도체 칩; 상기 복수의 칩 패드와 상기 복수의 상면 패드를 연결하는 복수의 칩 연결 부재; 상기 패키지 기판의 하면에 부착되며, 복수의 칩 단자를 통하여 상기 복수의 하면 패드 중 일부와 연결되는 보조 칩; 상기 보조 칩과 이격되며 상기 복수의 하면 패드 중 다른 일부에 부착되는 복수의 외부 연결 단자; 및 일체를 이루는 메인 언더필부, 보조 언더필부, 및 홀 충전부를 포함하는 봉지재;를 포함하고, 상기 메인 언더필부는 상기 반도체 칩의 상기 제1 면과 상기 패키지 기판의 상면 사이를 채우며 상기 복수의 칩 연결 부재를 감싸고, 상기 보조 언더필부는 상기 보조 칩의 상면과 상기 패키지 기판의 하면 사이를 채우며 상기 칩 단자를 감싸고, 상기 홀 충전부는 상기 연통 홀을 채우며 상기 메인 언더필부 및 상기 보조 언더필부와 연결된다.
본 발명에 따른 반도체 패키지는 패키지 기판의 하면에 봉지재를 형성하기 위한 봉지 물질 주입 및/또는 언더필 물질 도포를 위한 공간을 필요로 하지 않으므로, 반도체 패키지의 크기, 즉 폼 팩터(Form Factor)를 축소시킬 수 있다.
도 1은 본 발명에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a 및 도 2b는 본 발명에 따른 반도체 패키지의 주요 구성 요소의 평면 배치를 나타내는 레이아웃도들이다.
도 3a 및 도 3b는 본 발명에 따른 반도체 패키지를 나타내는 단면도들이다.
도 4는 본 발명에 따른 반도체 패키지를 나타내는 단면도이다.
도 5a 및 도 5b는 본 발명에 따른 반도체 패키지의 주요 구성 요소의 평면 배치를 나타내는 레이아웃도들이다.
도 6a 및 도 6b는 본 발명에 따른 반도체 패키지를 나타내는 단면도들이다.
도 7a 및 도 7b는 본 발명에 따른 반도체 패키지를 나타내는 단면도들이다.
도 8a 내지 도 8c는 본 발명에 따른 반도체 패키지를 나타내는 단면도들이다.
도 9a 및 도 9b는 본 발명에 따른 반도체 패키지를 나타내는 단면도들이다.
도 10은 본 발명에 따른 반도체 패키지를 나타내는 단면도이다.
도 11은 본 발명에 따른 반도체 패키지를 나타내는 단면도이다.
도 12는 본 발명에 따른 반도체 패키지를 나타내는 단면도이다.
도 13은 본 발명의 일 실시예들에 따른 패키지 온 패키지(package on package, PoP) 형태의 반도체 패키지의 단면도이다.
도 14는 본 발명의 일 실시예들에 따른 PoP 형태의 반도체 패키지의 단면도이다.
도 1은 본 발명에 따른 반도체 패키지를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 패키지 기판(100), 패키지 기판(100)의 상면에 부착되는 반도체 칩(10), 패키지 기판(100)의 하면에 부착되는 보조 칩(20), 및 반도체 칩(10) 및 보조 칩(20)을 감싸는 봉지재(encapsulant, 50)를 포함할 수 있다.
패키지 기판(100)은 기판 베이스(110), 기판 베이스(110)의 상면 및 하면에 각각 배치되는 복수의 기판 상면 패드(122) 및 복수의 기판 하면 패드(124), 및 기판 베이스(110)의 적어도 일부분을 관통하는 복수의 기판 비아(128)를 포함할 수 있다. 일부 실시 예에서, 기판 베이스(110)는 복수의 베이스층의 적층 구조로 이루어질 수 있고, 패키지 기판(100)은 복수의 베이스층 각각의 상면 및/또는 하면에 배치되는 복수의 내부 배선 패턴(126)을 더 포함할 수 있다. 복수의 기판 상면 패드(122) 및 복수의 기판 하면 패드(124) 중, 서로 대응되는 상면 패드(122)와 기판 하면 패드(124)는 복수의 기판 비아(128) 중 일부를 통하여 전기적으로 연결되거나, 복수의 기판 비아(128) 중 일부 및 복수의 내부 배선 패턴(126) 중 일부를 통하여 전기적으로 연결될 수 있다.
일부 실시 예에서, 패키지 기판(100)은 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들면, 패키지 기판(100)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다.
기판 베이스(110)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 기판 베이스(110)는 예를 들면, FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
일부 실시 예에서, 복수의 기판 상면 패드(122), 복수의 기판 하면 패드(124), 복수의 내부 배선 패턴(126) 및 복수의 기판 비아(128) 각각은 구리를 포함할 수 있다. 예를 들면, 복수의 기판 상면 패드(122), 복수의 기판 하면 패드(124), 복수의 내부 배선 패턴(126) 및 복수의 기판 비아(128) 각각은 ED(electrolytically deposited) 구리 호일(copper foil), RA(rolled-annealed) 구리 호일, 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys) 등으로 이루어질 수 있다.
일부 실시 예에서, 패키지 기판(100)은 기판 베이스(110)의 상면 및 하면을 덮는 솔더 레지스트층(130)을 더 포함할 수 있다. 솔더 레지스트층(130)은 복수의 기판 상면 패드(122)를 노출시키며 기판 베이스(110)의 상면을 덮는 상면 솔더 레지스트층(132)과 복수의 기판 하면 패드(124)를 노출시키며 기판 베이스(110)의 하면을 덮는 하면 솔더 레지스터층(134)을 포함할 수 있다.
패키지 기판(100)은 상면으로부터 하면까지 연장되어, 패키지 기판(100)을 관통하는 적어도 하나의 연통 홀(100H)을 가질 수 있다. 연통 홀(100H)은 패키지 기판(100)의 상면 상의 공간과 하면 상의 공간을 연통할 수 있다. 일부 실시 예에서, 연통 홀(100H)은 패키지 기판(100)의 상면으로부터 하면까지 수평 폭이 좁아지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 연통 홀(100H)은 홀 직경(DH)을 가질 수 있다. 홀 직경(DH)은 예를 들면, 약 30㎛ 내지 약 200㎛일 수 있다. 일부 실시 예에서, 연통 홀(100H)이 패키지 기판(100)의 상면으로부터 하면까지 수평 폭이 좁아지며 연장되는 테이퍼드(tapered)한 형상을 가지는 경우, 홀 직경(DH)은 패키지 기판(100)의 상면에서 약 50㎛ 이상일 수 있고, 패키지 기판(100)의 하면에서 약 30㎛ 이상일 수 있다.
일부 실시 예에서, 패키지 기판(100)의 적어도 하나의 연통 홀(100H)은 반도체 칩(10)의 아래에 위치할 수 있다. 예를 들면, 적어도 하나의 연통 홀(100H)의 모든 부분은 반도체 칩(10)과 수직 방향(Z 방향)으로 중첩될 수 있다. 적어도 하나의 연통 홀(100H)은 반도체 칩(10)과 패키지 기판(100)의 사이 공간과 연통될 수 있다. 일부 실시 예에서, 패키지 기판(100)의 적어도 하나의 연통 홀(100H)은 보조 칩(20)의 위에 위치할 수 있다. 예를 들면, 적어도 하나의 연통 홀(100H)의 모든 부분은 보조 칩(20)과 수직 방향(Z 방향)으로 중첩될 수 있다. 적어도 하나의 연통 홀(100H)은 보조 칩(20)과 패키지 기판(100)의 사이 공간과 연통될 수 있다.
일부 실시 예에서, 적어도 하나의 연통 홀(100H)은, 수직 방향(Z 방향)으로 반도체 칩(10)과 보조 칩(20)이 중첩되는 패키지 기판(100)의 부분에 배치되어, 반도체 칩(10)과 패키지 기판(100)의 사이 공간과 보조 칩(20)과 패키지 기판(100)의 사이 공간을 연통할 수 있다.
반도체 칩(10)은 서로 반대되는 활성면과 비활성면을 가지는 반도체 기판(12), 반도체 기판(12)의 상기 활성면에 형성되는 반도체 소자(14), 및 반도체 칩(10)의 제1 면에 배치되는 복수의 칩 패드(16)를 포함할 수 있다. 본 명세서에서, 반도체 칩(10)의 제1 면과 반도체 칩(10)의 제2 면은 서로 반대되며, 반도체 칩(10)의 제2 면은 반도체 기판(12)의 상기 비활성면을 의미한다. 반도체 기판(12)의 상기 활성면은 반도체 칩(10)의 제1 면에 매우 인접하므로, 반도체 기판(12)의 상기 활성면과 반도체 칩(10)의 제1 면을 별도로 구분하는 도시는 생략하였다.
일부 실시 예에서, 반도체 칩(10)은 제1 면이 패키지 기판(100)을 향하는 페이스 다운(face down) 배치를 가지며, 패키지 기판(100)의 상면에 부착될 수 있다. 이 경우, 반도체 칩(10)의 제1 면은 반도체 칩(10)의 하면이라 호칭할 수 있고, 반도체 칩(10)의 제2 면은 반도체 칩(10)의 상면이라 호칭할 수 있다. 예를 들면, 반도체 칩(10)의 복수의 칩 패드(16)와 패키지 기판(100)의 복수의 기판 상면 패드(122) 사이에는 복수의 칩 연결 부재(18)가 개재될 수 있다. 예를 들면, 칩 연결 부재(18)는 솔더 볼, 또는 마이크로 범프일 수 있다. 반도체 칩(10)과 패키지 기판(100)은 복수의 칩 연결 부재(18)를 통하여 전기적으로 연결될 수 있다.
본 명세서에서 특별한 언급이 없는 한, 상면이란 도면에서 상측을 향하는 면을 의미하고, 하면이란 도면에서 하측을 향하는 면을 지칭한다.
반도체 기판(12)은 예를 들면, 실리콘(Si, silicon) 또는 저마늄(Ge, germanium)과 같은 반도체 물질을 포함할 수 있다. 또는 반도체 기판(12)은 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 반도체 기판(12)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 반도체 기판(12)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
반도체 기판(12)의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자(14)가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 반도체 기판(12)의 상기 도전 영역에 전기적으로 연결될 수 있다. 반도체 소자(14)는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 반도체 기판(12)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
일부 실시 예에서, 반도체 칩(10)은 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 다른 일부 실시 예에서, 반도체 칩(10)은 예를 들면, 메모리 반도체 칩일 수 있다. 상기 메모리 반도체 칩은 예를 들면, 플래시 메모리(Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 상기 플래시 메모리는, 예를 들면 낸드(NAND) 플래시 메모리, 또는 브이낸드(V-NAND) 플래시 메모리일 수 있다. 일부 실시 예에서, 반도체 칩(10)은 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩일 수 있다.
보조 칩(20)은 반도체 칩(10)과는 다른 종류의 반도체 칩일 수 있다. 본 명세서에서, 보조 칩(20)과 구분을 명확히 위하여, 반도체 칩(10)을 메인 반도체 칩(10)이라 호칭할 수도 있다. 보조 칩(20)은 메인 반도체 칩(10)보다 작은 수평 폭 및 작은 수평 면적을 가지며, 메인 반도체 칩(10)의 동작을 보조하기 위한 반도체 칩일 수 있다. 예를 들면, 보조 칩(20)은 실리콘 커패시터, 컨트롤러 칩, 또는 메모리 반도체 칩일 수 있으나, 이에 제한되지 않는다.
일부 실시 예에서, 메인 반도체 칩(10)이 중앙 처리 장치 칩, 그래픽 처리 장치 칩, 또는 어플리케이션 프로세서 칩인 경우, 보조 칩(20)은 실리콘 커패시터일 수 있다.
다른 일부 실시 예에서, 메인 반도체 칩(10)이 플래시 메모리와 같은 비휘발성 메모리 반도체 칩인 경우, 보조 칩(20)은 내부에 제어부가 내장된 컨트롤러 칩일 수 있다. 상기 제어부는 메인 반도체 칩(10)에 저장된 데이터에 대한 액세스를 제어할 수 있다. 즉, 상기 제어부는 외부 호스트의 제어 명령에 따라 메인 반도체 칩(10), 예컨대 플래시 메모리 등의 쓰기/읽기 동작을 제어할 수 있다. 상기 제어부는 상기 비휘발성 메모리 반도체 칩을 위하여, 웨어 레벨링(wear leveling), 가비지 콜렉션(Garbage Collection), 불량 블록 관리(bad block management) 및 에러 보정 부호(ECC, Error Correcting Code)를 수행할 수 있다.
또 다른 일부 실시 예에서, 메인 반도체 칩(10)이 메모리 반도체 칩인 경우, 보조 칩(20)은 메인 반도체 칩(10)과 용량 및/또는 동작 속도가 다른 메모리 반도체 칩일 수 있다. 예를 들면, 보조 칩(20)은 버퍼 기능을 수행하는 메모리 반도체 칩일 수 있다.
보조 칩(20)은 복수의 칩 단자(28)를 통하여 패키지 기판(100)의 복수의 기판 하면 패드(124) 중 일부개에 연결될 수 있다. 일부 실시 예에서, 복수의 칩 단자(28)는 보조 칩(20)에 부착된 마이크로 핀, 마이크로 범프일 수 있으나, 이에 한정되지 않는다. 예를 들어, 보조 칩(20)은 4개 이상의 칩 단자(28)를 가질 수 있다. 다른 일부 실시 예에서, 보조 칩(20)은, 반도체 칩(10)의 복수의 칩 패드(16)와 유사한 복수의 연결 패드를 가질 수 있고, 복수의 칩 단자(28)는 상기 복수의 연결 패드와 복수의 기판 하면 패드(124) 중 일부개 사이에 개재되는 솔더 볼, 또는 마이크로 범프일 수 있다.
봉지재(50)는 반도체 칩(10) 및 보조 칩(20)을 감쌀 수 있다. 봉지재(50)는 패키지의 기판(100)의 상면의 적어도 일부분을 덮을 수 있고, 패키지 기판(100)의 하면의 일부분을 덮을 수 있다. 일부 실시 예에서, 봉지재(50)는 패키지 기판(100)의 상면을 모두 덮을 수 있고, 패키지 기판(100)의 하면의 일부분을 덮되, 나머지 부분을 덮지 않을 수 있다. 봉지재(50)는 예를 들면, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함하는 몰딩 부재일 수 있다.
봉지재(50)는 메인 봉지부(50M), 메인 언더필부(50UM), 보조 봉지부(50S), 보조 언더필부(50US), 및 홀 충전부(50V)로 이루어질 수 있다. 메인 봉지부(50M), 메인 언더필부(50UM), 보조 봉지부(50S), 보조 언더필부(50US), 및 홀 충전부(50V)는 일체를 이루도록 형성될 수 있다.
메인 봉지부(50M)는 패키지 기판(100)의 상면 상에서 반도체 칩(10)을 덮을 수 있다. 일부 실시 예에서, 메인 봉지부(50M)는 반도체 칩(10)의 제2 면, 즉 상면 및 측면을 모두 덮을 수 있다. 다른 일부 실시 예에서, 메인 봉지부(50M)는 반도체 칩(10)의 측면을 덮되, 반도체 칩(10)의 제2 면, 즉 상면은 덮지 않고 노출시킬 수 있다. 메인 언더필부(50UM)는 반도체 칩(10)의 제1 면, 즉 하면과 패키지 기판(100)의 상면 사이를 채우며, 복수의 칩 연결 부재(18)를 포위할 수 있다.
보조 봉지부(50S)는 패키지 기판(100)의 하면 상에서 보조 칩(20)을 덮을 수 있다. 일부 실시 예에서, 보조 봉지부(50S)는 보조 칩(20)의 하면 및 측면을 모두 덮을 수 있다. 다른 일부 실시 예에서, 보조 봉지부(50S)는 보조 칩(20)의 측면을 덮되, 보조 칩(20)의 하면은 덮지 않고 노출시킬 수 있다. 보조 언더필부(50US)는 보조 칩(20)의 상면과 패키지 기판(100)의 하면 사이를 채우며, 복수의 칩 단자(28)를 포위할 수 있다. 홀 충전부(50V)는 연통 홀(100H)을 채울 수 있다. 홀 충전부(50V)는 패키지 기판(100)의 상면으로부터 하면까지, 즉 연통 홀(100H)의 상단부터 하단까지 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다.
봉지재(50)는 MUF(Molded Under-Fill)인 메인 언더필부(50UM) 및 보조 언더필부(50US)를 포함할 수 있다.
메인 봉지부(50M)와 메인 언더필부(50UM)는 서로 연결될 수 있고, 보조 봉지부(50S)와 보조 언더필부(50US)는 서로 연결될 수 있고, 홀 충전부(50V)의 상단은 메인 언더필부(50UM)와 연결되고, 하단은 보조 언더필부(50US)와 연결될 수 있다.
메인 봉지부(50M), 메인 언더필부(50UM), 보조 봉지부(50S), 보조 언더필부(50US), 및 홀 충전부(50V) 각각은 일체로 이루도록 하나의 제조 공정으로 형성한 봉지재(50)의 일부분들을, 각각이 배치되는 위치를 기준으로 구분하여 호칭하는 것일 수 있다.
일부 실시 예에서, 메인 봉지재(50M)는 패키지 기판(100)의 상면을 모두 덮을 수 있고, 보조 봉지부(50S)는 패키지 기판(100)의 하면의 일부분을 덮되, 나머지 부분을 덮지 않을 수 있다. 즉, 메인 봉지재(50M)의 수평 폭은 보조 봉지부(50S)의 수평 폭보다 큰 값을 가질 수 있다.
메인 반도체 칩(10)은 보조 칩(20)보다 큰 수평 폭 및 큰 수평 면적을 가질 수 있고, 메인 언더필부(50UM)는 보조 언더필부(50US)보다 큰 수평 폭 및 큰 수평 면적을 가질 수 있다.
일부 실시 예에서, 봉지재(50)는, 패키지 기판(100)의 상면 및 하면 상에 반도체 칩(10) 및 보조 칩(20)을 부착한 후, 주입 방향(DF)을 따라서 패키지 기판(100)의 상면으로 봉지 물질을 주입하여 형성할 수 있다. 일부 실시 예에서, 주입 방향(DF)은 제1 수평 방향(X 방향)일 수 있다. 상기 봉지 물질은 패키지 기판(100)의 상면으로 먼저 주입된 후, 반도체 칩(10)과 패키지 기판(100)의 사이, 및 연통 홀(100H)을 순차적으로 따라서 패키지 기판(100)의 하면으로 공급되어, 봉지재(50)를 형성할 수 있다.
따라서 본 발명에 따른 반도체 패키지(1)는, 패키지 기판(100)의 상면 상에 부착되는 반도체 칩(10)과 패키지 기판(100)의 하면 상에 부착되는 보조 칩(20)을 감싸는 봉지재(50)를 하나의 제조 공정으로 형성할 수 있으므로, 공정 단계가 감소하여 제조비용이 절감될 수 있다.
복수의 기판 하면 패드(124) 중 다른 일부개에는 복수의 외부 연결 단자(150)가 부착될 수 있다. 복수의 외부 연결 단자(150)는 반도체 패키지(1)를 외부와 전기적으로 연결할 수 있다.
보조 칩(20)은 복수의 외부 연결 단자(150)와 이격 거리(WD)를 가지며 이격될 수 있다. 이격 거리(WD)는 약 100㎛보다 작은 값일 수 있다. 반도체 패키지(1)는 봉지재(50)를 형성하기 위한 봉지 물질을 패키지 기판(100)의 상면으로 먼저 주입한 후, 반도체 칩(10)과 패키지 기판(100)의 사이, 및 연통 홀(100H)을 순차적으로 따라서 패키지 기판(100)의 하면으로 공급되도록 하여 형성하므로, 패키지 기판(100)의 하면에 상기 봉지 물질 주입을 위한 공간을 필요로 하지 않는다. 따라서 보조 칩(20)과 복수의 외부 연결 단자(150) 사이의 이격 거리(WD)를 작게 할 수 있어, 반도체 패키지(1)의 수평 면적을 최소화하여, 반도체 패키지(1)의 크기, 즉 폼 팩터(Form Factor)를 축소시킬 수 있다.
도 2a 및 도 2b는 본 발명에 따른 반도체 패키지의 주요 구성 요소의 평면 배치를 나타내는 레이아웃도들이다. 구체적으로 도 2a에 보인 반도체 패키지(1-1)와 도 2b에 보인 반도체 패키지(1-2) 각각의 단면도는 도 1에 보인 반도체 패키지(1)의 단면도와 동일하며, 도 2a 및 도 2b에 대한 설명에서 도 1을 함께 참조할 수 있다.
도 2a를 참조하면, 반도체 패키지(1-1)는 패키지 기판(100-1), 패키지 기판(100-1)의 상면에 부착되는 반도체 칩(10), 및 패키지 기판(100-1)의 하면에 부착되는 보조 칩(20)을 포함할 수 있다.
패키지 기판(100-1)은 상면으로부터 하면까지 연장되어, 패키지 기판(100-1)을 관통하는 연통 홀(100H)을 가질 수 있다. 연통 홀(100H)의 모든 부분은 반도체 칩(10)과 수직 방향(Z 방향)으로 중첩될 수 있고, 연통 홀(100H)의 모든 부분은 보조 칩(20)과 수직 방향(Z 방향)으로 중첩될 수 있다. 예를 들면, 연통 홀(100H)은 수직 방향(Z 방향)으로 반도체 칩(10)과 보조 칩(20)이 중첩되는 패키지 기판(100-1)의 부분에 배치될 수 있다.
일부 실시 예에서, 연통 홀(100H)은 탑 뷰(top view)로, X-Y 평면에서 대체로 보조 칩(20)의 중심 부분, 보조 칩(20)의 중심 부분, 또는 중심에 인접하는 부분에 배치될 수 있다. 반도체 패키지(1-1)는 X-Y 평면에서 대체로 보조 칩(20)의 중심 부분에 배치되는 연통 홀(100H)을 가지므로, 도 1에 보인 봉지재(50)를 형성하기 위한 봉지 물질이 패키지 기판(100-1)과 보조 칩(20) 사이의 공간으로 대체로 중심 부분으로부터 공급되므로, 봉지재(50)가 패키지 기판(100-1)과 보조 칩(20) 사이의 공간을 균일하게 채우며 보조 칩(20)을 감쌀 수 있다.
도 2b를 참조하면, 반도체 패키지(1-2)는 패키지 기판(100), 패키지 기판(100-2)의 상면에 부착되는 반도체 칩(10), 및 패키지 기판(100-2)의 하면에 부착되는 보조 칩(20)을 포함할 수 있다.
패키지 기판(100-2)은 상면으로부터 하면까지 연장되어, 패키지 기판(100)을 관통하는 복수의 연통 홀(100H)을 가질 수 있다. 복수의 연통 홀(100H) 각각의 모든 부분은 반도체 칩(10)과 수직 방향(Z 방향)으로 중첩될 수 있고, 복수의 연통 홀(100H) 각각의 모든 부분은 보조 칩(20)과 수직 방향(Z 방향)으로 중첩될 수 있다. 예를 들면, 복수의 연통 홀(100H)은 수직 방향(Z 방향)으로 반도체 칩(10)과 보조 칩(20)이 중첩되는 패키지 기판(100-2)의 부분에 배치될 수 있다.
도 1에 보인 봉지재(50)를 형성하기 위한 봉지 물질은 주입 방향(DF)을 따라서 주입될 수 있다. 예를 들면, 주입 방향(DF)은 제1 수평 방향(X 방향)일 수 있다. 일부 실시 예에서, 복수의 연통 홀(100H)은 제1 수평 방향(X 방향)으로 대체로 보조 칩(20)의 중심 부분에 배치될 수 있다.
일부 실시 예에서, 복수의 연통 홀(100H)은 주입 방향(DF)인 제1 수평 방향(X 방향)에 직교인 제2 수평 방향(Y 방향)을 따라서 열을 이루며 배치될 수 있다.
반도체 패키지(1-2)는 주입 방향(DF)인 제1 수평 방향(X 방향)에 직교인 제2 수평 방향(Y 방향)을 따라서 열을 이루며 배치되는 복수의 연통 홀(100H)을 가지므로, 상기 봉지 물질이 제2 수평 방향(Y 방향)을 따라서 열을 이루며 배치되는 복수의 연통 홀(100H)을 통하여 패키지 기판(100-2)과 보조 칩(20) 사이의 공간으로 공급되므로, 봉지재(50)가 패키지 기판(100-2)과 보조 칩(20) 사이의 공간을 균일하게 채우며 보조 칩(20)을 감쌀 수 있다.
도 3a 및 도 3b는 본 발명에 따른 반도체 패키지를 나타내는 단면도들이다. 도 3a 및 도 3b에 대한 내용 중, 도 1 내지 도 2b와 중복되는 설명은 생략될 수 있다.
도 3a를 참조하면, 반도체 패키지(1a)는 패키지 기판(100), 패키지 기판(100)의 상면에 부착되는 반도체 칩(10), 패키지 기판(100)의 하면에 부착되는 보조 칩(20), 및 반도체 칩(10) 및 보조 칩(20)을 감싸는 봉지재(50)를 포함할 수 있다. 반도체 패키지(1a)는 패키지 기판(100)의 하면에 부착되는 단위 소자 칩(30)을 더 포함할 수 있다. 보조 칩(20)과 단위 소자 칩(30)은 패키지 기판(100)의 하면에 서로 이격되며 부착될 수 있다.
패키지 기판(100)은 상면으로부터 하면까지 연장되어, 패키지 기판(100)을 관통하는 적어도 하나의 연통 홀(100H)을 가질 수 있다. 연통 홀(100H)은 패키지 기판(100)의 상면 상의 공간과 하면 상의 공간을 연통할 수 있다. 일부 실시 예에서, 연통 홀(100H)은 패키지 기판(100)의 상면으로부터 하면까지 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다.
일부 실시 예에서, 적어도 하나의 연통 홀(100H)은, 수직 방향(Z 방향)으로 반도체 칩(10)과 보조 칩(20)이 중첩되는 패키지 기판(100)의 부분에 배치되어, 반도체 칩(10)과 패키지 기판(100)의 사이 공간과 보조 칩(20)과 패키지 기판(100)의 사이 공간을 연통할 수 있다.
단위 소자 칩(30)은 수동 소자 또는 능동 소자일 수 있다. 예를 들면, 상기 수동 소자는 저항, 인덕터, 또는 커패시터일 수 있고, 상기 능동 소자는 트랜지스터, 다이오드, 또는 연산 증폭기일 수 있다. 일부 실시 예에서, 단위 소자 칩(30)은 ISC(intermediate storage capacitor)일 수 있다. 예를 들면, 단위 소자 칩(30)은 세라믹 커패시터, 또는 세라믹 저항일 수 있다.
단위 소자 칩(30)은 2개 또는 3개의 소자 단자(38)를 통하여 패키지 기판(100)의 복수의 기판 하면 패드(124) 중 일부개에 연결될 수 있다. 일부 실시 예에서, 단위 소자 칩(30)의 소자 단자(38)와 기판 하면 패드(124) 사이에는 솔더 페이스트가 개재될 수 있다.
반도체 칩(10)은 2개 이상의 단위 소자를 포함하는 직접 회로를 가질 수 있고, 보조 칩(20)은 집적 회로를 가지거나, 4개 이상의 칩 단자(28)를 가질 수 있고, 단위 소자 칩(30)은 2개 또는 3개의 소자 단자(38)를 가질 수 있다. 반도체 칩(10)과 연결되는 복수의 칩 연결 부재(18)의 개수는, 보조 칩(20)과 연결되거나 보조 칩(20)이 가지는 칩 단자(28)의 개수보다 많을 수 있다. 보조 칩(20)과 연결되거나 보조 칩(20)이 가지는 칩 단자(28)의 개수는 단위 소자 칩(30)이 가지는 소자 단자(38)의 개수보다 많을 수 있다.
봉지재(50)는 반도체 칩(10) 및 보조 칩(20)을 감쌀 수 있다. 봉지재(50)는 메인 봉지부(50M), 메인 언더필부(50UM), 보조 봉지부(50S), 보조 언더필부(50US), 및 홀 충전부(50V)로 이루어질 수 있다. 메인 봉지부(50M), 메인 언더필부(50UM), 보조 봉지부(50S), 보조 언더필부(50US), 및 홀 충전부(50V)는 일체를 이루도록 형성될 수 있다. 봉지재(50)는 단위 소자 칩(30)을 덮지 않을 수 있다. 봉지재(50)는 단위 소자 칩(30)과 이격되도록 형성될 수 있다. 예를 들어, 봉지재(50)의 보조 봉지부(50S)는 단위 소자 칩(30)과 이격될 수 있다.
반도체 패키지(1a)는 봉지재(50)를 형성하기 위한 봉지 물질을 패키지 기판(100)의 상면으로 먼저 주입한 후, 반도체 칩(10)과 패키지 기판(100)의 사이, 및 연통 홀(100H)을 순차적으로 따라서 패키지 기판(100)의 하면으로 공급되도록 하여 형성하므로, 패키지 기판(100)의 하면에 상기 봉지 물질 주입을 위한 공간을 필요로 하지 않는다. 따라서 패키지 기판(100)의 하면 상에서 보조 칩(20) 및 상기 봉지 물질 주입을 위한 공간이 차지하는 영역이 축소되므로, 패키지 기판(100)의 면적을 증가시키지 않거나, 최소한으로 증가시켜도 단위 소자 칩(30)을 패키지 기판(100)의 하면에 부착할 수 있다.
도 3b를 참조하면, 반도체 패키지(1b)는 패키지 기판(100), 패키지 기판(100)의 상면에 부착되는 반도체 칩(10), 패키지 기판(100)의 하면에 부착되는 보조 칩(20), 패키지 기판(100)의 하면에 부착되는 단위 소자 칩(30), 그리고 반도체 칩(10), 보조 칩(20) 및 단위 소자 칩(30)을 함께 감싸는 봉지재(50a)를 포함할 수 있다. 보조 칩(20)과 단위 소자 칩(30)은 패키지 기판(100)의 하면에 서로 이격되며 부착될 수 있다. 패키지 기판(100)은 상면으로부터 하면까지 연장되어, 패키지 기판(100)을 관통하는 적어도 하나의 연통 홀(100H)을 가질 수 있다.
봉지재(50a)는 반도체 칩(10), 보조 칩(20), 및 단위 소자 칩(30)을 감쌀 수 있다. 봉지재(50a)는 메인 봉지부(50M), 메인 언더필부(50UM), 보조 봉지부(50Sa), 보조 언더필부(50US), 및 홀 충전부(50V)로 이루어질 수 있다. 보조 봉지부(50Sa)는 보조 칩(20), 및 단위 소자 칩(30)을 함께 덮을 수 있다. 봉지재(50a)는 MOF인 메인 언더필부(50UM) 및 보조 언더필부(50US)를 포함할 수 있다.
도 4는 본 발명에 따른 반도체 패키지를 나타내는 단면도이다. 도 4에 대한 내용 중, 도 1 내지 도 2b와 중복되는 설명은 생략될 수 있다.
도 4를 참조하면, 반도체 패키지(2)는 패키지 기판(100a), 패키지 기판(100a)의 상면에 부착되는 반도체 칩(10), 패키지 기판(100a)의 하면에 부착되는 보조 칩(20), 및 반도체 칩(10) 및 보조 칩(20)을 감싸는 봉지재(50)를 포함할 수 있다.
패키지 기판(100a)은 상면으로부터 하면까지 연장되어, 패키지 기판(100a)을 관통하는 적어도 하나의 연통 홀(100Ha)을 가질 수 있다. 연통 홀(100Ha)은 패키지 기판(100a)의 상면 상의 공간과 하면 상의 공간을 연통할 수 있다. 일부 실시 예에서, 연통 홀(100Ha)은 패키지 기판(100a)의 상면으로부터 하면까지 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다.
일부 실시 예에서, 패키지 기판(100a)의 적어도 하나의 연통 홀(100Ha)은 반도체 칩(10)의 아래로부터 이격된 위치에 위치할 수 있다. 예를 들면, 적어도 하나의 연통 홀(100Ha)은 반도체 칩(10)과 수직 방향(Z 방향)으로 중첩되지 않을 수 있다. 적어도 하나의 연통 홀(100Ha)은 패키지 기판(100a)의 상면 상의 공간과 연통될 수 있다. 일부 실시 예에서, 패키지 기판(100a)의 적어도 하나의 연통 홀(100Ha)은 보조 칩(20)의 위에 위치할 수 있다. 예를 들면, 적어도 하나의 연통 홀(100Ha)의 모든 부분은 보조 칩(20)과 수직 방향(Z 방향)으로 중첩될 수 있다. 적어도 하나의 연통 홀(100Ha)은 보조 칩(20)과 패키지 기판(100a)의 사이 공간과 연통될 수 있다.
봉지재(50b)는 반도체 칩(10) 및 보조 칩(20)을 감쌀 수 있다. 봉지재(50b)는 패키지의 기판(100a)의 상면의 적어도 일부분을 덮을 수 있고, 패키지 기판(100a)의 하면의 일부분을 덮을 수 있다. 일부 실시 예에서, 봉지재(50b)는 패키지 기판(100a)의 상면을 모두 덮을 수 있고, 패키지 기판(100a)의 하면의 일부분을 덮되, 나머지 부분을 덮지 않을 수 있다. 봉지재(50b)는 예를 들면, 에폭시 몰드 컴파운드를 포함하는 몰딩 부재일 수 있다.
봉지재(50b)는 메인 봉지부(50M), 메인 언더필부(50UM), 보조 봉지부(50S), 보조 언더필부(50US), 및 홀 충전부(50Va)로 이루어질 수 있다. 메인 봉지부(50M), 메인 언더필부(50UM), 보조 봉지부(50S), 보조 언더필부(50US), 및 홀 충전부(50Va)는 일체를 이루도록 형성될 수 있다. 봉지재(50b)는 MOF인 메인 언더필부(50UM) 및 보조 언더필부(50US)를 포함할 수 있다.
메인 봉지부(50M)는 패키지 기판(100a)의 상면 상에서 반도체 칩(10)을 덮을 수 있다. 메인 언더필부(50UM)는 반도체 칩(10)의 제1 면, 즉 하면과 패키지 기판(100a)의 상면 사이를 채우며, 복수의 칩 연결 부재(18)를 포위할 수 있다.
보조 봉지부(50S)는 패키지 기판(100a)의 하면 상에서 보조 칩(20)을 덮을 수 있다. 보조 언더필부(50US)는 보조 칩(20)의 상면과 패키지 기판(100a)의 하면 사이를 채우며, 복수의 칩 단자(28)를 포위할 수 있다. 홀 충전부(50V)는 연통 홀(100Ha)을 채울 수 있다.
메인 봉지부(50M)와 메인 언더필부(50UM)는 서로 연결될 수 있고, 보조 봉지부(50S)와 보조 언더필부(50US)는 서로 연결될 수 있고, 홀 충전부(50Va)의 상단은 메인 봉지부(50M)와 연결되고, 하단은 보조 언더필부(50US)와 연결될 수 있다.
일부 실시 예에서, 봉지재(50a)는, 패키지 기판(100a)의 상면 및 하면 상에 반도체 칩(10) 및 보조 칩(20)을 부착한 후, 주입 방향(DF)을 따라서 패키지 기판(100a)의 상면으로 봉지 물질을 주입하여 형성할 수 있다. 상기 봉지 물질은 패키지 기판(100a)의 상면으로 먼저 주입된 후, 일부분은 반도체 칩(10)과 패키지 기판(100a)의 사이로 공급되고, 다른 일부분은 연통 홀(100Ha)을 따라서 패키지 기판(100a)의 하면으로 공급되어, 봉지재(50b)를 형성할 수 있다.
도 5a 및 도 5b는 본 발명에 따른 반도체 패키지의 주요 구성 요소의 평면 배치를 나타내는 레이아웃도들이다. 구체적으로 도 5a에 보인 반도체 패키지(2-1)와 도 5b에 보인 반도체 패키지(2-2) 각각의 단면도는 도 4에 보인 반도체 패키지(2)의 단면도와 동일하며, 도 5a 및 도 5b에 대한 설명에서 도 4를 함께 참조할 수 있다.
도 5a를 참조하면, 반도체 패키지(2-1)는 패키지 기판(100a-1), 패키지 기판(100a-1)의 상면에 부착되는 반도체 칩(10), 및 패키지 기판(100a-1)의 하면에 부착되는 보조 칩(20)을 포함할 수 있다.
패키지 기판(100a-1)은 상면으로부터 하면까지 연장되어, 패키지 기판(100a-1)을 관통하는 연통 홀(100Ha)을 가질 수 있다. 연통 홀(100Ha)은 반도체 칩(10)의 아래로부터 이격된 위치에 위치할 수 있다. 예를 들면, 연통 홀(100Ha)은 반도체 칩(10)과 수직 방향(Z 방향)으로 중첩되지 않을 수 있다. 연통 홀(100Ha)은 보조 칩(20)의 위에 위치할 수 있다. 예를 들면, 연통 홀(100Ha)의 모든 부분은 보조 칩(20)과 수직 방향(Z 방향)으로 중첩될 수 있다.
일부 실시 예에서, 연통 홀(100Ha)은 탑 뷰(top view)로, X-Y 평면에서 대체로 보조 칩(20)의 중심 부분, 보조 칩(20)의 중심 부분, 또는 중심에 인접하는 부분에 배치될 수 있다. 반도체 패키지(2-1)는 X-Y 평면에서 대체로 보조 칩(20)의 중심 부분에 배치되는 연통 홀(100Ha)을 가지므로, 도 4에 보인 봉지재(50b)를 형성하기 위한 봉지 물질이 패키지 기판(100a-1)과 보조 칩(20) 사이의 공간으로 대체로 중심 부분으로부터 공급되므로, 봉지재(50b)가 패키지 기판(100a-1)과 보조 칩(20) 사이의 공간을 균일하게 채우며 보조 칩(20)을 감쌀 수 있다.
도 5b를 참조하면, 반도체 패키지(2-2)는 패키지 기판(100a-2), 패키지 기판(100a-2)의 상면에 부착되는 반도체 칩(10), 및 패키지 기판(100a-2)의 하면에 부착되는 보조 칩(20)을 포함할 수 있다.
패키지 기판(100a-2)은 상면으로부터 하면까지 연장되어, 패키지 기판(100a-2)을 관통하는 복수의 연통 홀(100Ha)을 가질 수 있다. 연통 홀(100Ha)은 반도체 칩(10)의 아래로부터 이격된 위치에 위치할 수 있다. 예를 들면, 연통 홀(100Ha)은 반도체 칩(10)과 수직 방향(Z 방향)으로 중첩되지 않을 수 있다. 연통 홀(100Ha)은 보조 칩(20)의 위에 위치할 수 있다. 예를 들면, 연통 홀(100Ha)의 모든 부분은 보조 칩(20)과 수직 방향(Z 방향)으로 중첩될 수 있다.
도 4에 보인 봉지재(50b)를 형성하기 위한 봉지 물질은 주입 방향(DF)을 따라서 주입될 수 있다. 예를 들면, 주입 방향(DF)은 제1 수평 방향(X 방향)일 수 있다. 일부 실시 예에서, 복수의 연통 홀(100Ha)은 제1 수평 방향(X 방향)으로 대체로 보조 칩(20)의 중심 부분에 배치될 수 있다.
일부 실시 예에서, 복수의 연통 홀(100Ha)은 주입 방향(DF)인 제1 수평 방향(X 방향)에 직교인 제2 수평 방향(Y 방향)을 따라서 열을 이루며 배치될 수 있다.
반도체 패키지(2-2)는 주입 방향(DF)인 제1 수평 방향(X 방향)에 직교인 제2 수평 방향(Y 방향)을 따라서 열을 이루며 배치되는 복수의 연통 홀(100Ha)을 가지므로, 상기 봉지 물질이 제2 수평 방향(Y 방향)을 따라서 열을 이루며 배치되는 복수의 연통 홀(100Ha)을 통하여 패키지 기판(100a-2)과 보조 칩(20) 사이의 공간으로 공급되므로, 봉지재(50b)가 패키지 기판(100a-2)과 보조 칩(20) 사이의 공간을 균일하게 채우며 보조 칩(20)을 감쌀 수 있다.
도 6a 및 도 6b는 본 발명에 따른 반도체 패키지를 나타내는 단면도들이다. 도 6a 및 도 6b에 대한 내용 중, 도 4 내지 도 5b와 중복되는 설명은 생략될 수 있다.
도 6a를 참조하면, 반도체 패키지(2a)는 패키지 기판(100a), 패키지 기판(100a)의 상면에 부착되는 반도체 칩(10), 패키지 기판(100a)의 하면에 부착되는 보조 칩(20), 및 반도체 칩(10) 및 보조 칩(20)을 감싸는 봉지재(50b)를 포함할 수 있다. 반도체 패키지(2a)는 패키지 기판(100a)의 하면에 부착되는 단위 소자 칩(30)을 더 포함할 수 있다. 보조 칩(20)과 단위 소자 칩(30)은 패키지 기판(100a)의 하면에 서로 이격되며 부착될 수 있다.
패키지 기판(100a)은 상면으로부터 하면까지 연장되어, 패키지 기판(100a)을 관통하는 적어도 하나의 연통 홀(100Ha)을 가질 수 있다. 연통 홀(100Ha)은 패키지 기판(100a)의 상면 상의 공간과 하면 상의 공간을 연통할 수 있다. 일부 실시 예에서, 연통 홀(100Ha)은 패키지 기판(100a)의 상면으로부터 하면까지 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다.
일부 실시 예에서, 적어도 하나의 연통 홀(100Ha)은, 수직 방향(Z 방향)으로 반도체 칩(10)의 아래로부터 이격되고, 보조 칩(20) 위에 중첩되는 패키지 기판(100a)의 부분에 배치되어, 패키지 기판(100a)의 상면 상의 공간과 보조 칩(20)과 패키지 기판(100a)의 사이 공간을 연통할 수 있다.
봉지재(50b)는 메인 봉지부(50M), 메인 언더필부(50UM), 보조 봉지부(50S), 보조 언더필부(50US), 및 홀 충전부(50Va)로 이루어질 수 있다. 메인 봉지부(50M), 메인 언더필부(50UM), 보조 봉지부(50S), 보조 언더필부(50US), 및 홀 충전부(50Va)는 일체를 이루도록 형성될 수 있다. 봉지재(50b)는 단위 소자 칩(30)을 덮지 않을 수 있다. 봉지재(50b)는 단위 소자 칩(30)과 이격되도록 형성될 수 있다. 예를 들어, 봉지재(50b)의 보조 봉지부(50S)는 단위 소자 칩(30)과 이격될 수 있다.
반도체 패키지(2a)는 봉지재(50b)를 형성하기 위한 봉지 물질을 패키지 기판(100a)의 상면으로 먼저 주입한 후, 일부분은 반도체 칩(10)과 패키지 기판(100a)의 사이로 공급되고, 다른 일부분은 연통 홀(100Ha)을 따라서 패키지 기판(100a)의 하면으로 공급되도록 하여 형성하므로, 패키지 기판(100a)의 하면에 상기 봉지 물질 주입을 위한 공간을 필요로 하지 않는다. 따라서 패키지 기판(100a)의 하면 상에서 보조 칩(20) 및 상기 봉지 물질 주입을 위한 공간이 차지하는 영역이 축소되므로, 패키지 기판(100a)의 면적을 증가시키지 않거나, 최소한으로 증가시켜도 단위 소자 칩(30)을 패키지 기판(100a)의 하면에 부착할 수 있다.
도 6b를 참조하면, 반도체 패키지(2b)는 패키지 기판(100a), 패키지 기판(100)의 상면에 부착되는 반도체 칩(10), 패키지 기판(100a)의 하면에 부착되는 보조 칩(20), 패키지 기판(100a)의 하면에 부착되는 단위 소자 칩(30), 그리고 반도체 칩(10), 보조 칩(20) 및 단위 소자 칩(30)을 함께 감싸는 봉지재(50c)를 포함할 수 있다. 보조 칩(20)과 단위 소자 칩(30)은 패키지 기판(100a)의 하면에 서로 이격되며 부착될 수 있다. 패키지 기판(100a)은 상면으로부터 하면까지 연장되어, 패키지 기판(100a)을 관통하는 적어도 하나의 연통 홀(100Ha)을 가질 수 있다.
봉지재(50c)는 반도체 칩(10), 보조 칩(20), 및 단위 소자 칩(30)을 감쌀 수 있다. 봉지재(50c)는 메인 봉지부(50M), 메인 언더필부(50UM), 보조 봉지부(50Sa), 보조 언더필부(50US), 및 홀 충전부(50V)로 이루어질 수 있다. 보조 봉지부(50Sa)는 보조 칩(20), 및 단위 소자 칩(30)을 함께 덮을 수 있다. 봉지재(50c)는 MOF인 메인 언더필부(50UM) 및 보조 언더필부(50US)를 포함할 수 있다.
도 7a 및 도 7b는 본 발명에 따른 반도체 패키지를 나타내는 단면도들이다. 도 7a 및 도 7b에 대한 내용 중, 도 1 내지 도 6b와 중복되는 설명은 생략될 수 있다.
도 7a를 참조하면, 반도체 패키지(3)는 패키지 기판(100b), 패키지 기판(100b)의 상면에 부착되는 반도체 칩(10), 패키지 기판(100b)의 하면에 부착되는 제1 보조 칩(20a)과 제2 보조 칩(20b), 그리고 반도체 칩(10), 제1 보조 칩(20a) 및 제2 보조 칩(20b)을 감싸는 봉지재(50d)를 포함할 수 있다. 제1 보조 칩(20a)과 제2 보조 칩(20b)은 패키지 기판(100b)의 하면에 서로 이격되며 부착될 수 있다.
패키지 기판(100b)은 상면으로부터 하면까지 연장되어, 패키지 기판(100b)을 관통하는 적어도 하나의 제1 연통 홀(100H1) 및 적어도 하나의 제2 연통 홀(100H2)을 가질 수 있다. 제1 연통 홀(100H1) 및 제2 연통 홀(100H2) 각각은 패키지 기판(100b)의 상면 상의 공간과 하면 상의 공간을 연통할 수 있다. 일부 실시 예에서, 제1 연통 홀(100H1) 및 제2 연통 홀(100H2) 각각은 패키지 기판(100b)의 상면으로부터 하면까지 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다. 제1 연통 홀(100H1)은 도 1 내지 도 3b를 통하여 설명한 연통 홀(100H)과 실질적으로 동일하고, 제2 연통 홀(100H2)은 도 4 내지 도 6a를 통하여 설명한 연통 홀(100Ha)과 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
봉지재(50d)는 반도체 칩(10), 제1 보조 칩(20a) 및 제2 보조 칩(20b)을 감쌀 수 있다. 봉지재(50d)는 메인 봉지부(50M), 메인 언더필부(50UM), 제1 보조 봉지부(50S1), 제2 보조 봉지부(50S2), 제1 보조 언더필부(50US1), 제2 보조 언더필부(50US2), 제1 홀 충전부(50V1) 및 제2 홀 충전부(50V2)로 이루어질 수 있다. 메인 봉지부(50M), 메인 언더필부(50UM), 제1 보조 봉지부(50S1), 제2 보조 봉지부(50S2), 제1 보조 언더필부(50US1), 제2 보조 언더필부(50US2), 제1 홀 충전부(50V1) 및 제2 홀 충전부(50V2)는 일체를 이루도록 형성될 수 있다.
메인 봉지부(50M)는 패키지 기판(100b)의 상면 상에서 반도체 칩(10)을 덮을 수 있다. 메인 언더필부(50UM)는 반도체 칩(10)의 제1 면, 즉 하면과 패키지 기판(100b)의 상면 사이를 채우며, 복수의 칩 연결 부재(18)를 포위할 수 있다.
제1 보조 봉지부(50S1)는 패키지 기판(100b)의 하면 상에서 제1 보조 칩(20a)을 덮을 수 있다. 제2 보조 봉지부(50S2)는 패키지 기판(100b)의 하면 상에서 제2 보조 칩(20b)을 덮을 수 있다. 제1 보조 언더필부(50US1)는 제1 보조 칩(20a)의 상면과 패키지 기판(100b)의 하면 사이를 채우며, 제1 보조 칩(20a)과 패키지 기판(100b)을 전기적으로 연결하는 복수의 제1 칩 단자(28a)를 포위할 수 있다. 제2 보조 언더필부(50US2)는 제2 보조 칩(20b)의 상면과 패키지 기판(100b)의 하면 사이를 채우며, 제2 보조 칩(20b)과 패키지 기판(100b)을 전기적으로 연결하는 복수의 제2 칩 단자(28b)를 포위할 수 있다. 제1 홀 충전부(50V1)는 제1 연통 홀(100H1)을 채울 수 있다. 제2 홀 충전부(50V2)는 제2 연통 홀(100H2)을 채울 수 있다.
메인 봉지부(50M)와 메인 언더필부(50UM)는 서로 연결될 수 있고, 제1 보조 봉지부(50S1)와 제1 보조 언더필부(50US1)는 서로 연결될 수 있고, 제2 보조 봉지부(50S2)와 제2 보조 언더필부(50US2)는 서로 연결될 수 있고, 제1 홀 충전부(50V1)의 상단은 메인 언더필부(50UM)와 연결되고, 하단은 제1 보조 언더필부(50US1)와 연결될 수 있고, 제2 홀 충전부(50V2)의 상단은 메인 언더필부(50UM)와 연결되고, 하단은 제2 보조 언더필부(50US2)와 연결될 수 있다. 제1 보조 봉지부(50S1) 및 제1 보조 언더필부(50US1)와, 제2 보조 봉지부(50S2) 및 제2 보조 언더필부(50US2)는 패키지 기판(100b)의 하면 상에서 서로 이격될 수 있다.
도 7b를 참조하면, 반도체 패키지(3a)는 패키지 기판(100b), 패키지 기판(100b)의 상면에 부착되는 반도체 칩(10), 패키지 기판(100b)의 하면에 부착되는 제1 보조 칩(20a)과 제2 보조 칩(20b), 그리고 반도체 칩(10), 제1 보조 칩(20a) 및 제2 보조 칩(20b)을 감싸는 봉지재(50e)를 포함할 수 있다. 패키지 기판(100b)은 상면으로부터 하면까지 연장되어, 패키지 기판(100b)을 관통하는 적어도 하나의 제1 연통 홀(100H1) 및 적어도 하나의 제2 연통 홀(100H2)을 가질 수 있다.
봉지재(50e)는 반도체 칩(10), 제1 보조 칩(20a) 및 제2 보조 칩(20b)을 감쌀 수 있다. 봉지재(50e)는 메인 봉지부(50M), 메인 언더필부(50UM), 보조 봉지부(50Sb), 제1 보조 언더필부(50US1), 제2 보조 언더필부(50US2), 제1 홀 충전부(50V1) 및 제2 홀 충전부(50V2)로 이루어질 수 있다. 메인 봉지부(50M), 메인 언더필부(50UM), 보조 봉지부(50Sb), 제1 보조 언더필부(50US1), 제2 보조 언더필부(50US2), 제1 홀 충전부(50V1) 및 제2 홀 충전부(50V2)는 일체를 이루도록 형성될 수 있다. 보조 봉지부(50Sb)는 패키지 기판(100b)의 하면 상에서 제1 보조 칩(20a) 및 제2 보조 칩(20b)을 함께 덮을 수 있다.
메인 봉지부(50M)와 메인 언더필부(50UM)는 서로 연결될 수 있고, 보조 봉지부(50Sb)는 제1 보조 언더필부(50US1) 및 제2 보조 언더필부(50US2) 각각과 서로 연결될 수 있고, 제1 홀 충전부(50V1)의 상단은 메인 언더필부(50UM)와 연결되고, 하단은 제1 보조 언더필부(50US1)와 연결될 수 있고, 제2 홀 충전부(50V2)의 상단은 메인 언더필부(50UM)와 연결되고, 하단은 제2 보조 언더필부(50US2)와 연결될 수 있다.
도 8a 내지 도 8c는 본 발명에 따른 반도체 패키지를 나타내는 단면도들이다. 도 8a 내지 도 8c에 대한 내용 중, 도 1 내지 도 7b와 중복되는 설명은 생략될 수 있다.
도 8a를 참조하면, 반도체 패키지(4)는 패키지 기판(100a), 패키지 기판(100a)의 상면에 부착되는 반도체 칩(10a), 패키지 기판(100a)의 하면에 부착되는 보조 칩(20), 및 반도체 칩(10a) 및 보조 칩(20)을 감싸는 봉지재(50f)를 포함할 수 있다.
반도체 칩(10a)은 서로 반대되는 활성면과 비활성면을 가지는 반도체 기판(12), 반도체 기판(12)의 상기 활성면에 형성되는 반도체 소자(14), 및 반도체 칩(10)의 제1 면에 배치되는 복수의 칩 패드(16a)를 포함할 수 있다.
일부 실시 예에서, 반도체 칩(10a)은 상기 제1 면에 반대되는 제2 면이 패키지 기판(100a)을 향하는 페이스 업(face up) 배치를 가지며, 패키지 기판(100a)의 상면에 부착될 수 있다. 이 경우, 반도체 칩(10a)의 제1 면은 반도체 칩(10a)의 상면이라 호칭할 수 있고, 반도체 칩(10a)의 제2 면은 반도체 칩(10a)의 하면이라 호칭할 수 있다. 반도체 칩(10a)은 상기 제2 면에 부착되는 다이 접착 필름(15)을 가지며 패키지 기판(100a)의 상면에 부착될 수 있다. 반도체 칩(10a)의 복수의 칩 패드(16a)와 패키지 기판(100a)의 복수의 기판 상면 패드(122) 사이에는 복수의 칩 연결 부재(18a)가 연결될 수 있다. 예를 들면, 칩 연결 부재(18a)는 본딩 와이어일 수 있다. 반도체 칩(10a)과 패키지 기판(100a)은 복수의 칩 연결 부재(18a)를 통하여 전기적으로 연결될 수 있다.
패키지 기판(100a)은 상면으로부터 하면까지 연장되어, 패키지 기판(100a)을 관통하는 적어도 하나의 연통 홀(100Ha)을 가질 수 있다. 일부 실시 예에서, 패키지 기판(100a)의 적어도 하나의 연통 홀(100Ha)은 반도체 칩(10)의 아래로부터 이격된 위치에 위치할 수 있다. 일부 실시 예에서, 패키지 기판(100a)의 적어도 하나의 연통 홀(100Ha)은 보조 칩(20)의 위에 위치할 수 있다.
봉지재(50f)는 반도체 칩(10) 및 보조 칩(20)을 감쌀 수 있다. 봉지재(50f)는 패키지의 기판(100a)의 상면의 적어도 일부분을 덮을 수 있고, 패키지 기판(100a)의 하면의 일부분을 덮을 수 있다. 봉지재(50f)는 메인 봉지부(50M), 보조 봉지부(50S), 보조 언더필부(50US), 및 홀 충전부(50Va)로 이루어질 수 있다. 메인 봉지부(50M), 보조 봉지부(50S), 보조 언더필부(50US), 및 홀 충전부(50Va)는 일체를 이루도록 형성될 수 있다.
도 8b를 참조하면, 반도체 패키지(4a)는 패키지 기판(100a), 패키지 기판(100a)의 상면에 부착되는 반도체 칩(10a), 패키지 기판(100a)의 하면에 부착되는 보조 칩(20), 및 반도체 칩(10) 및 보조 칩(20)을 감싸는 봉지재(50f)를 포함할 수 있다. 반도체 패키지(4a)는 패키지 기판(100a)의 하면에 부착되는 단위 소자 칩(30)을 더 포함할 수 있다. 패키지 기판(100a)은 상면으로부터 하면까지 연장되어, 패키지 기판(100a)을 관통하는 적어도 하나의 연통 홀(100Ha)을 가질 수 있다.
봉지재(50f)는 메인 봉지부(50M), 보조 봉지부(50S), 보조 언더필부(50US), 및 홀 충전부(50Va)로 이루어질 수 있다. 메인 봉지부(50M), 보조 봉지부(50S), 보조 언더필부(50US), 및 홀 충전부(50Va)는 일체를 이루도록 형성될 수 있다. 봉지재(50f)는 단위 소자 칩(30)을 덮지 않을 수 있다. 봉지재(50f)는 단위 소자 칩(30)과 이격되도록 형성될 수 있다. 예를 들어, 봉지재(50f)의 보조 봉지부(50S)는 단위 소자 칩(30)과 이격될 수 있다.
도 8b를 참조하면, 반도체 패키지(4b)는 패키지 기판(100a), 패키지 기판(100a)의 상면에 부착되는 반도체 칩(10), 패키지 기판(100a)의 하면에 부착되는 보조 칩(20), 패키지 기판(100a)의 하면에 부착되는 단위 소자 칩(30), 그리고 반도체 칩(10), 보조 칩(20) 및 단위 소자 칩(30)을 함께 감싸는 봉지재(50g)를 포함할 수 있다. 보조 칩(20)과 단위 소자 칩(30)은 패키지 기판(100a)의 하면에 서로 이격되며 부착될 수 있다. 패키지 기판(100a)은 상면으로부터 하면까지 연장되어, 패키지 기판(100a)을 관통하는 적어도 하나의 연통 홀(100Ha)을 가질 수 있다.
봉지재(50g)는 반도체 칩(10), 보조 칩(20), 및 단위 소자 칩(30)을 감쌀 수 있다. 봉지재(50g)는 메인 봉지부(50M), 보조 봉지부(50Sa), 보조 언더필부(50US), 및 홀 충전부(50V)로 이루어질 수 있다. 보조 봉지부(50Sa)는 보조 칩(20), 및 단위 소자 칩(30)을 함께 덮을 수 있다.
도 9a 및 도 9b는 본 발명에 따른 반도체 패키지를 나타내는 단면도들이다. 도 9a 및 도 9b에 대한 내용 중, 도 1 내지 도 2b와 중복되는 설명은 생략될 수 있다.
도 9a를 참조하면, 반도체 패키지(5)는 패키지 기판(100), 패키지 기판(100)의 상면에 부착되는 반도체 칩(10), 패키지 기판(100)의 하면에 부착되는 보조 칩(20), 반도체 칩(10)을 덮는 제1 봉지재(52)를 포함할 수 있다. 패키지 기판(100)은 상면으로부터 하면까지 연장되어, 패키지 기판(100)을 관통하는 적어도 하나의 연통 홀(100H)을 가질 수 있다.
반도체 패키지(5)는 패키지 기판(100)의 상면과 반도체 칩(10)의 하면 사이, 패키지 기판(100)의 하면과 보조 칩(20)의 하면 사이, 및 적어도 하나의 연통 홀(100H)을 채우는 제2 봉지재(60)를 더 포함할 수 있다.
제2 봉지재(60)는 메인 언더필부(60M), 보조 언더필부(60S) 및 홀 충전부(60V)로 이루어질 수 있다. 메인 언더필부(60M)는 반도체 칩(10)의 제1 면, 즉 하면과 패키지 기판(100)의 상면 사이를 채우며, 복수의 칩 연결 부재(18)를 포위할 수 있다. 보조 언더필부(60S)는 보조 칩(20)의 상면과 패키지 기판(100)의 하면 사이를 채우며, 복수의 칩 단자(28)를 포위할 수 있다. 홀 충전부(60V)는 연통 홀(100H)을 채울 수 있다.
제1 봉지재(52)는 패키지 기판(100)의 상면 상에서 반도체 칩(10) 및 제2 봉지재(60)의 메인 언더필부(60M)를 감쌀 수 있다. 제1 봉지재(52)와 제2 봉지재(60)는 각각 별도로 형성될 수 있어, 제1 봉지재(52)와 제2 봉지재(60) 사이에는 서로 구분되는 계면을 가질 수 있다.
홀 충전부(60V)의 상단은 메인 언더필부(60M)와 연결되고, 하단은 보조 언더필부(60S)와 연결될 수 있다. 메인 언더필부(60M), 보조 언더필부(60S), 및 홀 충전부(60V) 각각은 일체로 이루도록 하나의 제조 공정으로 형성한 제2 봉지재(60)의 일부분들을, 각각이 배치되는 위치를 기준으로 구분하여 호칭하는 것일 수 있다. 제2 봉지재(60)는 예를 들면, 모세관 언더필 방법에 의하여 형성된 수지 물질로 이루어질 수 있다.
메인 언더필부(60M)는 반도체 칩(10)의 하면과 패키지 기판(100)의 상면 사이 공간으로부터 외측으로 돌출되는 제1 메인 돌출부(60MP) 및 제2 메인 돌출부(60MF)를 가질 수 있다. 제1 메인 돌출부(60MP)는 수평 방향(X 방향 또는 Y 방향)으로 제1 연장 길이(ED1)를 가지고, 제2 메인 돌출부(60MF)는 수평 방향(X 방향 또는 Y 방향)으로 제2 연장 길이(ED2)를 가질 수 있다. 제1 연장 길이(ED1) 및 제2 연장 길이(ED2) 각각은, 제1 메인 돌출부(60MP) 및 제2 메인 돌출부(60MF)가 반도체 칩(10)의 측면으로부터 외측으로 연장된 길이일 수 있다. 도 9a에는 제1 메인 돌출부(60MP) 및 제2 메인 돌출부(60MF) 각각이 제1 수평 방향(X 방향)으로 연장된 것으로 도시되었으나, 이는 예시적인 것으로 이에 한정되지 않으며 도 9a를 기준으로 앞뒤 방향인 제2 수평 방향(Y 방향)으로도 연장될 수 있다.
제2 봉지재(60)는 제2 메인 돌출부(60MF) 측에서 언더필 물질을 도포(dispensing)하여 형성할 수 있다. 제2 연장 길이(ED2)는 제1 연장 길이(ED1)보다 큰 값을 가질 수 있다. 제2 봉지재(60)는 제2 메인 돌출부(60MF) 측에서 도포된 상기 언더필 물질이 반도체 칩(10)의 하면과 패키지 기판(100)의 상면 사이를 채우면서, 연통 홀(100H)을 통하여 보조 칩(20)의 상면과 패키지 기판(100)의 하면 사이도 채울 수 있다.
보조 언더필부(60S)는 패키지 기판(100)의 하면과 보조 칩(20) 사이 공간으로부터 외측으로 노출되는 제1 보조 돌출부(60SP1) 및 제2 보조 돌출부(60SP2)를 가질 수 있다. 제1 보조 돌출부(60SP1)와 제2 메인 돌출부(60SP2) 각각은 수평 방향(X 방향 또는 Y 방향)으로 대체로 동일한 연장 길이를 가질 수 있다.
반도체 패키지(5)는 제2 봉지재(60)를 형성하기 위한 언더필 물질을 패키지 기판(100)의 상면으로 먼저 도포한 후, 반도체 칩(10)과 패키지 기판(100)의 사이, 및 연통 홀(100H)을 순차적으로 따라서 패키지 기판(100)의 하면으로 공급되도록 하여 형성하므로, 패키지 기판(100)의 하면에 상기 언더필 물질 도포를 위한 공간을 필요로 하지 않는다. 따라서 보조 칩(20)과 복수의 외부 연결 단자(150) 사이의 이격 거리(WD)를 작게 할 수 있어, 반도체 패키지(5)의 수평 면적을 최소화하여, 반도체 패키지(5)의 크기, 즉 폼 팩터를 축소시킬 수 있다.
도 9b를 참조하면, 반도체 패키지(5a)는 패키지 기판(100), 패키지 기판(100)의 상면에 부착되는 반도체 칩(10), 패키지 기판(100)의 하면에 부착되는 보조 칩(20), 및 반도체 칩(10) 및 보조 칩(20)을 감싸는 제1 봉지재(50)를 포함할 수 있다. 패키지 기판(100)은 상면으로부터 하면까지 연장되어, 패키지 기판(100)을 관통하는 적어도 하나의 연통 홀(100H)을 가질 수 있다. 반도체 패키지(5a)는 패키지 기판(100)의 상면과 반도체 칩(10)의 하면 사이, 패키지 기판(100)의 하면과 보조 칩(20)의 하면 사이, 및 적어도 하나의 연통 홀(100H)을 채우는 제2 봉지재(60)를 더 포함할 수 있다.
반도체 패키지(5a)는 패키지 기판(100)의 하면에 부착되는 단위 소자 칩(30)을 더 포함할 수 있다. 보조 칩(20)과 단위 소자 칩(30)은 패키지 기판(100)의 하면에 서로 이격되며 부착될 수 있다. 제2 봉지재(60)는 단위 소자 칩(30)과 이격되도록 형성될 수 있다.
반도체 패키지(5a)는 제2 봉지재(60)를 형성하기 위한 언더필 물질을 패키지 기판(100)의 상면으로 먼저 도포한 후, 반도체 칩(10)과 패키지 기판(100)의 사이, 및 연통 홀(100H)을 순차적으로 따라서 패키지 기판(100)의 하면으로 공급되도록 하여 형성하므로, 패키지 기판(100)의 하면에 상기 언더필 물질 도포를 위한 공간을 필요로 하지 않는다. 따라서 패키지 기판(100)의 하면 상에서 보조 칩(20) 및 상기 언더필 물질 주입을 위한 공간이 차지하는 영역이 축소되므로, 패키지 기판(100)의 면적을 증가시키지 않거나, 최소한으로 증가시켜도 단위 소자 칩(30)을 패키지 기판(100)의 하면에 부착할 수 있다.
도 10은 본 발명에 따른 반도체 패키지를 나타내는 단면도이다. 도 10에 대한 내용 중, 도 1 내지 도 9b와 중복되는 설명은 생략될 수 있다.
도 10을 참조하면, 반도체 패키지(6)는 패키지 기판(100b), 패키지 기판(100b)의 상면에 부착되는 반도체 칩(10), 패키지 기판(100b)의 하면에 부착되는 제1 보조 칩(20a)과 제2 보조 칩(20b), 그리고 반도체 칩(10) 및 제2 보조 칩(20b)을 감싸는 봉지재(50h)를 포함할 수 있다. 제1 보조 칩(20a)과 제2 보조 칩(20b)은 패키지 기판(100b)의 하면에 서로 이격되며 부착될 수 있다. 패키지 기판(100b)은 상면으로부터 하면까지 연장되어, 패키지 기판(100b)을 관통하는 적어도 하나의 제1 연통 홀(100H1) 및 적어도 하나의 제2 연통 홀(100H2)을 가질 수 있다. 제1 연통 홀(100H1) 및 제2 연통 홀(100H2) 각각은 패키지 기판(100b)의 상면 상의 공간과 하면 상의 공간을 연통할 수 있다.
반도체 패키지(6)는 패키지 기판(100b)의 상면과 반도체 칩(10)의 하면 사이, 패키지 기판(100b)의 하면과 제1 보조 칩(20a)의 하면 사이, 및 적어도 하나의 제1 연통 홀(100H1)을 채우는 제2 봉지재(60)를 더 포함할 수 있다. 제2 봉지재(60)는 메인 언더필부(60M), 제1 보조 언더필부(60S) 및 제1 홀 충전부(60V)로 이루어질 수 있다. 메인 언더필부(60M)는 반도체 칩(10)의 제1 면, 즉 하면과 패키지 기판(100b)의 상면 사이를 채우며, 복수의 칩 연결 부재(18)를 포위할 수 있다. 제1 보조 언더필부(60S)는 제1 보조 칩(20a)의 상면과 패키지 기판(100b)의 하면 사이를 채우며, 복수의 제1 칩 단자(28a)를 포위할 수 있다. 제1 홀 충전부(60V)는 연통 홀(100H)을 채울 수 있다.
봉지재(50h)는 메인 봉지부(50Ma), 보조 봉지부(50S), 제2 보조 언더필부(50US), 및 제2 홀 충전부(50Va)로 이루어질 수 있다. 메인 봉지부(50Ma), 보조 봉지부(50S), 제2 보조 언더필부(50US), 및 제2 홀 충전부(50Va)는 일체를 이루도록 형성될 수 있다. 메인 봉지부(50Ma)는 패키지 기판(100b)의 상면 상에서 반도체 칩(10) 및 제2 봉지재(60)의 메인 언더필부(60M)를 덮을 수 있다. 보조 봉지부(50S)는 패키지 기판(100b)의 하면 상에서 제2 보조 칩(20b)을 덮을 수 있다. 제2 보조 언더필부(50US)는 제2 보조 칩(20b)의 상면과 패키지 기판(100b)의 하면 사이를 채우며, 복수의 제2 칩 단자(28b)를 포위할 수 있다. 제2 홀 충전부(50Va)는 제2 연통 홀(100H2)을 채울 수 있다. 보조 봉지부(50S) 및 제2 보조 언더필부(50US)와, 제1 보조 언더필부(60S)는 패키지 기판(100b)의 하면 상에서 서로 이격될 수 있다.
일부 실시 예에서, 보조 봉지부(50S)는 도 7b에 도시한 보조 봉지부(50Sb)와 유사하게, 제1 보조 칩(20b), 제1 보조 언더필부(60S), 및 제2 보조 칩(20b)을 함께 덮을 수 있다.
도 11은 본 발명에 따른 반도체 패키지를 나타내는 단면도이다. 도 11에 대한 내용 중, 도 1 내지 도 8c와 중복되는 설명은 생략될 수 있다.
도 11을 참조하면, 반도체 패키지(7)는 패키지 기판(100), 패키지 기판(100)의 상면에 부착되는 제1 반도체 칩(10), 제1 반도체 칩(10) 상에 부착되는 제2 반도체 칩(70), 패키지 기판(100)의 하면에 부착되는 보조 칩(20), 그리고 제1 반도체 칩(10), 제2 반도체 칩(70) 및 보조 칩(20)을 감싸는 봉지재(50)를 포함할 수 있다.
제1 반도체 칩(10)은 서로 반대되는 활성면과 비활성면을 가지는 제1 반도체 기판(12), 제1 반도체 기판(12)의 상기 활성면에 형성되는 제1 반도체 소자(14), 및 제1 반도체 칩(10)의 제1 면에 배치되는 복수의 제1 칩 패드(16)를 포함할 수 있다. 제1 반도체 칩(10)과 패키지 기판(100)은 복수의 제1 칩 연결 부재(18)를 통하여 전기적으로 연결될 수 있다. 제1 반도체 칩(10)은 도 1에 보인 반도체 칩(10)일 수 있다.
제2 반도체 칩(70)은 서로 반대되는 활성면과 비활성면을 가지는 제2 반도체 기판(72), 제2 반도체 기판(72)의 상기 활성면에 형성되는 제2 반도체 소자(74), 및 제2 반도체 칩(70)의 제1 면에 배치되는 복수의 제2 칩 패드(76)를 포함할 수 있다.
일부 실시 예에서, 제2 반도체 칩(70)은 상기 제1 면에 반대되는 제2 면이 제1 반도체 칩(10)을 향하는 페이스 업 배치를 가지며, 제1 반도체 칩(10)의 상면에 부착될 수 있다. 제2 반도체 칩(70)은 상기 제2 면에 부착되는 다이 접착 필름(75)을 가지며 제1 반도체 칩(10)의 상면에 부착될 수 있다. 제2 반도체 칩(70)의 복수의 제2 칩 패드(76)와 패키지 기판(100)의 복수의 기판 상면 패드(122) 사이에는 복수의 제2 칩 연결 부재(78)가 연결될 수 있다. 예를 들면, 제2 칩 연결 부재(78)는 본딩 와이어일 수 있다. 제2 반도체 칩(70)과 패키지 기판(100)은 복수의 제2 칩 연결 부재(78)를 통하여 전기적으로 연결될 수 있다.
반도체 패키지(7)는 도 1에 보인 반도체 패키지(1)가 제2 반도체 칩(70)을 더 포함하는 것으로 도시되었으나, 도 2a 내지 도 8c에 보인 반도체 패키지(1-1, 1-2, 1a, 1b, 2, 2-1, 2-2, 2a, 2b, 3, 3a, 4, 4a)가 제2 반도체 칩(70)을 더 포함하는 것 또한 가능하다.
도 12는 본 발명에 따른 반도체 패키지를 나타내는 단면도이다. 도 12에 대한 내용 중, 도 9a 내지 도 11과 중복되는 설명은 생략될 수 있다.
도 12를 참조하면, 반도체 패키지(8)는 패키지 기판(100), 패키지 기판(100)의 상면에 부착되는 제1 반도체 칩(10), 제1 반도체 칩(10) 상에 부착되는 제2 반도체 칩(70), 패키지 기판(100)의 하면에 부착되는 보조 칩(20), 제1 반도체 칩(10) 및 제2 반도체 칩(70)을 감싸는 제1 봉지재(52)를 포함할 수 있다. 패키지 기판(100)은 상면으로부터 하면까지 연장되어, 패키지 기판(100)을 관통하는 적어도 하나의 연통 홀(100H)을 가질 수 있다. 반도체 패키지(8)는 패키지 기판(100)의 상면과 제1 반도체 칩(10)의 하면 사이, 패키지 기판(100)의 하면과 보조 칩(20)의 하면 사이, 및 적어도 하나의 연통 홀(100H)을 채우는 제2 봉지재(60)를 더 포함할 수 있다.
제2 반도체 칩(70)은 상기 제2 면에 부착되는 다이 접착 필름(75)을 가지며 제1 반도체 칩(10)의 상면에 부착될 수 있다. 제2 반도체 칩(70)의 복수의 제2 칩 패드(76)와 패키지 기판(100)의 복수의 기판 상면 패드(122) 사이에는 복수의 제2 칩 연결 부재(78)가 연결될 수 있다. 예를 들면, 제2 칩 연결 부재(78)는 본딩 와이어일 수 있다.
반도체 패키지(8)는 도 9a에 보인 반도체 패키지(5)가 제2 반도체 칩(70)을 더 포함하는 것으로 도시되었으나, 도 9b 및 도 10에 보인 반도체 패키지(5a, 6)가 제2 반도체 칩(70)을 더 포함하는 것 또한 가능하다.
도 13은 본 발명의 일 실시예들에 따른 패키지 온 패키지(package on package, PoP) 형태의 반도체 패키지의 단면도이다. 도 13에 대한 내용 중, 도 1 내지 도 8c와 중복되는 설명은 생략될 수 있다.
도 13을 참조하면, 반도체 패키지(1000)는 하부 패키지(LP) 상에 상부 패키지(UP)가 부착되는 패키지 온 패키지(package on package, PoP) 형태의 반도체 패키지일 수 있다.
하부 패키지(LP)는 제1 패키지 기판(100c), 제1 패키지 기판(100c)의 상면에 부착되는 하부 반도체 칩(10), 제1 패키지 기판(100c)의 하면에 부착되는 보조 칩(20), 하부 반도체 칩(10)과 보조 칩(20)을 감싸는 봉지재(50), 및 봉지재(50)를 덮는 제2 패키지 기판(200)을 포함할 수 있다.
하부 반도체 칩(10)은 서로 반대되는 활성면과 비활성면을 가지는 하부 반도체 기판(12), 하부 반도체 기판(12)의 상기 활성면에 형성되는 하부 반도체 소자(14), 및 하부 반도체 칩(10)의 제1 면에 배치되는 복수의 하부 칩 패드(16)를 포함할 수 있다. 하부 반도체 칩(10)과 제1 패키지 기판(100c)은 복수의 하부 칩 연결 부재(18)를 통하여 전기적으로 연결될 수 있다. 하부 반도체 칩(10)은 도 1에 보인 반도체 칩(10)일 수 있다.
제1 패키지 기판(100c)은 도 1에 보인 패키지 기판(100)과 대체로 동일한 바 중복되는 설명은 생략될 수 있다. 제1 패키지 기판(100c)은 제1 기판 베이스(110), 제1 기판 베이스(110)의 상면 및 하면에 각각 배치되는 복수의 제1 기판 상면 패드(122) 및 복수의 제1 기판 하면 패드(124), 및 제1 기판 베이스(110)의 적어도 일부분을 관통하는 복수의 기판 비아(128)를 포함할 수 있다. 일부 실시 예에서, 제1 기판 베이스(110)는 복수의 제1 베이스층의 적층 구조로 이루어질 수 있고, 제1 패키지 기판(100)은 복수의 제1 베이스층 각각의 상면 및/또는 하면에 배치되는 복수의 제1 내부 배선 패턴(126)을 더 포함할 수 있다. 일부 실시 예에서, 제1 패키지 기판(100c)은 제1 기판 베이스(110)의 상면 및 하면을 덮으며, 제1 상면 솔더 레지스트층(132)과 제1 하면 솔더 레지스트층(134)을 포함하는 제1 솔더 레지스트층(130)을 더 포함할 수 있다.
봉지재(50)는 도 1에 보인 봉지재(50)와 대체로 유사하나, 봉지재(50)의 상면으로부터 하면까지 연장되는 복수의 관통 비아 홀(50H)을 가질 수 있다. 복수의 관통 비아 홀(50H)에는 복수의 관통 연결 부재(58)가 개재될 수 있다.
제2 패키지 기판(200)은 제2 기판 베이스(210), 제2 기판 베이스(210)의 상면 및 하면에 각각 배치되는 복수의 제2 기판 상면 패드(222) 및 복수의 제2 기판 하면 패드(224), 및 제2 기판 베이스(210)의 적어도 일부분을 관통하는 복수의 제2 기판 비아(228)를 포함할 수 있다. 일부 실시 예에서, 제2 패키지 기판(200)은 제1 패키지 기판(100)의 복수의 제1 내부 배선 패턴(126)과 유사한 복수의 제2 내부 배선 패턴을 더 포함할 수 있다. 일부 실시 예에서, 제2 패키지 기판(200)은 제2 기판 베이스(210)의 상면 및 하면을 덮으며, 제2 상면 솔더 레지스트층(232)과 제2 하면 솔더 레지스트층(234)을 포함하는 제2 솔더 레지스트층(230)을 더 포함할 수 있다. 제2 패키지 기판(200)은 제1 패키지 기판(100c)과 대체로 유사한 바, 중복되는 설명은 생략할 수 있다.
복수의 관통 연결 부재(58)는 복수의 제2 기판 하면 패드(224)와 복수의 제1 기판 상면 패드(124) 중 일부개 사이를 전기적으로 연결할 수 있다.
상부 패키지(UP)는 제3 패키지 기판(300), 제3 패키지 기판(300)의 상면에 부착되는 상부 반도체 칩(410), 상부 반도체 칩(410)을 감싸는 상부 몰딩 부재(450)를 포함할 수 있다.
제3 패키지 기판(300)은 제3 기판 베이스(310), 제3 기판 베이스(310)의 상면 및 하면에 각각 배치되는 복수의 제3 기판 상면 패드(322) 및 복수의 제3 기판 하면 패드(324), 및 제3 기판 베이스(310)의 적어도 일부분을 관통하는 복수의 제3 기판 비아(328)를 포함할 수 있다. 일부 실시 예에서, 제3 패키지 기판(300)은 제1 패키지 기판(100)의 복수의 제1 내부 배선 패턴(126)과 유사한 복수의 제3 내부 배선 패턴을 더 포함할 수 있다. 일부 실시 예에서, 제3 패키지 기판(300)은 제3 기판 베이스(310)의 상면 및 하면을 덮으며, 제3 상면 솔더 레지스트층(332)과 제3 하면 솔더 레지스트층(334)을 포함하는 솔더 레지스트층(130)을 더 포함할 수 있다. 제3 패키지 기판(300)은 제2 패키지 기판(200)과 대체로 유사한 바, 중복되는 설명은 생략할 수 있다.
상부 반도체 칩(410)은 서로 반대되는 활성면과 비활성면을 가지는 상부 반도체 기판(412), 상부 반도체 기판(412)의 상기 활성면에 형성되는 상부 반도체 소자(414), 및 상부 반도체 칩(410)의 제1 면에 배치되는 복수의 상부 칩 패드(416)를 포함할 수 있다. 상부 반도체 칩(410)과 제3 패키지 기판(300)은 복수의 상부 칩 패드(416)와 복수의 제3 기판 상면 패드(322)를 연결하는 복수의 상부 칩 연결 부재(418)를 통하여 전기적으로 연결될 수 있다. 상부 반도체 칩(410)은 하부 반도체 칩(10)과 대체로 유사한 바, 중복되는 설명은 생략할 수 있다.
일부 실시 예에서, 하부 반도체 칩(10)은 중앙 처리 장치 칩, 그래픽 처리 장치 칩, 또는 어플리케이션 프로세서 칩일 수 있고, 상부 반도체 칩(410)은 메모리 반도체 칩일 수 있다.
일부 실시 예에서, 상부 반도체 칩(410)의 제2 면, 즉 하면과 제3 패키지 기판(300) 사이에는 복수의 상부 칩 연결 부재(418)를 감싸는 상부 언더필층(460)이 개재될 수 있다. 일부 실시 예에서, 상부 몰딩 부재(450)는 제3 패키지 기판(300)의 상면을 덮으며 상부 반도체 칩(410) 및 상부 언더필층(460)을 감쌀 수 있다.
도 13에는 상부 반도체 칩(410)이 페이스 업 배치를 가지며 제3 패키지 기판(300)의 상면에 부착된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 상부 반도체 칩(410)은 페이스 다운 배치를 가지며 제3 패키지 기판(300)의 상면에 부착될 수 있다.
반도체 패키지(1000)의 하부 패키지(LP)는 도 1에 보인 반도체 패키지(1)와 유사하게 구성된 것으로 도시되었으나, 도 2a 내지 도 8c에 보인 반도체 패키지(1-1, 1-2, 1a, 1b, 2, 2-1, 2-2, 2a, 2b, 3, 3a, 4, 4a)와 유사하게 구성하는 것 또한 가능하다.
도 14는 본 발명의 일 실시예들에 따른 PoP 형태의 반도체 패키지의 단면도이다. 도 14에 대한 내용 중, 도 9a 내지 도 11, 및 도 13과 중복되는 설명은 생략될 수 있다.
도 14를 참조하면, 반도체 패키지(2000)는 하부 패키지(LPa) 상에 상부 패키지(UP)가 부착되는 패키지 온 패키지 형태의 반도체 패키지일 수 있다.
하부 패키지(LPa)는 제1 패키지 기판(100c), 제1 패키지 기판(100c)의 상면에 부착되는 하부 반도체 칩(10), 제1 패키지 기판(100c)의 하면에 부착되는 보조 칩(20), 하부 반도체 칩(10)과 보조 칩(20)을 감싸는 제1 봉지재(52), 및 제1 봉지재(52)를 덮는 제2 패키지 기판(200)을 포함할 수 있다.
제1 봉지재(52)는 도 9a에 보인 제1 봉지재(52)와 대체로 유사하나, 제1 봉지재(52)의 상면으로부터 하면까지 연장되는 복수의 관통 비아 홀(52H)을 가질 수 있다. 복수의 관통 비아 홀(52H)에는 복수의 관통 연결 부재(58)가 개재될 수 있다.
반도체 패키지(200)는 제1 패키지 기판(100c)의 상면과 하부 반도체 칩(10)의 하면 사이, 제1 패키지 기판(100c)의 하면과 보조 칩(20)의 하면 사이, 및 적어도 하나의 연통 홀(100H)을 채우는 제2 봉지재(60)를 더 포함할 수 있다.
상부 패키지(UP)는 제3 패키지 기판(300), 제3 패키지 기판(300)의 상면에 부착되는 상부 반도체 칩(410), 상부 반도체 칩(410)을 감싸는 상부 몰딩 부재(450)를 포함할 수 있다.
반도체 패키지(2000)의 하부 패키지(LPa)는 도 9a에 보인 반도체 패키지(5)와 유사하게 구성된 것으로 도시되었으나, 도 9b 및 도 10에 보인 반도체 패키지(5a, 6)와 유사하게 구성하는 것 또한 가능하다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경을 할 수 있다.
1, 1-1, 1-2, 1a, 2, 2-1, 2-2, 2a, 2b, 3, 3a, 4, 4a, 4b, 5, 5a, 6, 7, 8, 1000, 2000 : 반도체 패키지, 10, 10a, 반도체 칩, 하부 반도체 칩, 20 : 보조 칩, 30 : 단위 소자 칩, 50, 50a, 50b, 50c, 50d, 50e, 50f, 50g : 봉지재, 52 : 제1 봉지재, 60 : 제2 봉지재, 100, 100a, 100b : 패키지 기판, 100c : 제1 패키지 기판, 100H, 100Ha : 연통 홀, 100H1 : 제1 연통 홀, 100H2 : 제2 연통 홀

Claims (20)

  1. 상면으로부터 하면까지 연장되는 연통 홀을 가지는 패키지 기판;
    상기 패키지 기판의 상면에 부착되는 반도체 칩;
    상기 패키지 기판의 하면에 부착되는 보조 칩;
    상기 패키지 기판의 하면에 부착되며 상기 보조 칩과 이격되는 복수의 외부 연결 단자; 및
    상기 반도체 칩 및 상기 보조 칩을 감싸고 상기 연통 홀을 채우는 봉지재;를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 연통 홀은, 상기 패키지 기판의 상면으로부터 하면까지 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 봉지재는, 상기 패키지 기판의 상면 상에서 상기 반도체 칩을 덮는 부분인 메인 봉지부, 상기 반도체 칩의 하면과 상기 패키지 기판의 상면 사이를 채우는 부분인 메인 언더필부, 상기 패키지 기판의 하면 상에서 상기 보조 칩을 덮는 부분인 보조 봉지부, 상기 보조 칩의 상면과 상기 패키지 기판의 하면 사이를 채우는 부분인 보조 언더필부, 및 상기 연통 홀을 채우는 홀 충전부가 일체를 이루는 MUF(Molded Under-Fill)인 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 홀 충전부는, 상기 메인 언더필부 및 상기 보조 언더필부 각각과 연결되는 것을 특징으로 하는 반도체 패키지.
  5. 제3 항에 있어서,
    상기 홀 충전부는, 상기 메인 봉지부 및 상기 보조 언더필부 각각과 연결되는 것을 특징으로 하는 반도체 패키지.
  6. 제3 항에 있어서,
    상기 보조 칩과 이격되며 상기 패키지 기판의 하면에 부착되는 단위 소자 칩;을 더 포함하며,
    상기 봉지재는, 상기 보조 칩 및 상기 단위 소자 칩을 함께 감싸는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 봉지재는,
    상기 반도체 칩을 덮는 제1 봉지재, 및
    상기 반도체 칩의 하면과 상기 패키지 기판의 상면 사이를 채우는 부부인 메인 언더필부, 상기 보조 칩의 상면과 상기 패키지 기판의 하면 사이를 채우는 부분인 보조 언더필부, 및 상기 연통 홀을 채우는 부분인 홀 충전부가 일체를 이루는 제2 봉지재로 이루어지는 것을 특징으로 하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 메인 언더필부는, 상기 반도체 칩의 하면과 상기 패키지 기판의 상면 사이 공간으로부터 외측으로 수평 방향으로 제1 연장 길이와 상기 제1 연장 길이보다 큰 제2 연장 길이를 각각 가지며 돌출되는 제1 메인 돌출부 및 제2 메인 돌출부를 가지는 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 보조 언더필부는, 상기 보조 칩의 상면과 상기 패키지 기판의 하면 사이 공간으로부터 외측으로 상기 수평 방향으로 동일한 연장 길이를 가지며 연장되는 제1 보조 돌출부 및 제2 보조 돌출부를 가지는 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 연통 홀은, 상기 제1 연통 홀, 및 상기 제1 봉지재의 일부분이 채워지는 제2 연통 홀을 포함하고,
    상기 보조 칩은 상기 패키지 기판의 하면 상에 서로 이격되는 부착되는 제1 보조 칩, 및 제2 보조 칩을 포함하고,
    상기 봉지재는 제1 봉지재 및 제2 봉지재를 포함하며,
    상기 제2 봉지재는, 상기 반도체 칩의 하면과 상기 패키지 기판의 상면 사이를 채우는 부분인 메인 언더필부, 상기 제1 보조 칩의 상면과 상기 패키지 기판의 하면 사이를 채우는 부분인 제1 보조 언더필부, 및 상기 제1 연통 홀을 채우는 부분인 제1 홀 충전부가 일체를 이루고,
    상기 제1 봉지재는, 상기 반도체 칩 및 상기 메인 언더필부를 덮는 부분인 메인 봉지부, 상기 패키지 기판의 하면 상에서 상기 제2 보조 칩을 덮는 부분인 보조 봉지부, 상기 제2 보조 칩의 상면과 상기 패키지 기판의 하면 사이를 채우는 부분인 제2 보조 언더필부, 상기 제2 연통 홀을 채우는 부분인 제2 홀 충전부가 일체를 이루는 것을 특징으로 하는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 봉지재는 상기 복수의 외부 연결 단자와 100㎛보다 작은 값의 이격 거리를 가지며 이격되는 것을 특징으로 하는 반도체 패키지.
  12. 하부 반도체 칩을 포함하는 하부 패키지; 및 상기 하부 패키지 상에 적층되며 상부 반도체 칩을 가지는 상부 패키지;를 포함하며,
    상기 하부 패키지는,
    상기 하부 반도체 칩이 상면에 부착되고, 상면으로부터 하면까지 수평 폭이 좁아지며 연장되는 연통 홀을 가지는 제1 패키지 기판;
    상기 제1 패키지 기판의 하면에 부착되는 보조 칩;
    상면으로부터 하면까지 연장되는 복수의 관통 홀을 가지고, 상기 반도체 칩, 및 상기 보조 칩의 일부분을 덮으며 상기 연통 홀을 채우는 봉지재;
    상기 봉지재를 덮는 제2 패키지 기판; 및
    상기 복수의 관통 홀을 채우며, 상기 제1 패키지 기판과 상기 제2 패키지 기판 사이를 연결하는 복수의 관통 연결 부재;를 포함하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 연통 홀은, 수직 방향으로 상기 하부 반도체 칩, 및 상기 보조 칩 각각과 중첩되는 것을 특징으로 하는 반도체 패키지.
  14. 제13 항에 있어서,
    상기 봉지재는,
    상기 하부 반도체 칩을 덮는 제1 봉지재, 및
    상기 하부 반도체 칩의 하면과 상기 패키지 기판의 상면 사이를 채우는 부부인 메인 언더필부, 상기 보조 칩의 상면과 상기 패키지 기판의 하면 사이를 채우는 부분인 보조 언더필부, 및 상기 연통 홀을 채우는 부분인 홀 충전부가 일체를 이루는 제2 봉지재로 이루어지는 것을 특징으로 하는 반도체 패키지.
  15. 제12 항에 있어서,
    상기 연통 홀은, 수직 방향으로 상기 보조 칩과 중첩되되, 상기 하부 반도체 칩과는 중첩되지 않는 것을 특징으로 하는 반도체 패키지.
  16. 제12 항에 있어서,
    상기 봉지재는, 상기 제1 패키지 기판의 상면 상에서 상기 하부 반도체 칩을 덮는 부분인 메인 봉지부, 상기 하부 반도체 칩의 하면과 상기 제1 패키지 기판의 상면 사이를 채우는 부분인 메인 언더필부, 상기 제1 패키지 기판의 하면 상에서 상기 보조 칩을 덮는 부분인 보조 봉지부, 상기 보조 칩의 상면과 상기 제1 패키지 기판의 하면 사이를 채우는 부분인 보조 언더필부, 및 상기 연통 홀을 채우는 홀 충전부가 일체를 이루는 것을 특징으로 하는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 메인 봉지재의 수평 폭은, 상기 보조 봉지부의 수평 폭보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  18. 기판 베이스, 상기 기판 베이스의 상면 및 하면에 각각 배치되는 복수의 기판 상면 패드 및 상기 복수의 기판 상면 패드와 전기적으로 연결되는 복수의 기판 하면 패드를 포함하고, 상면으로부터 하면까지 연장되는 수평 폭이 좁아지며 연장되는 테이퍼드한 형상의 연통 홀을 가지는 패키지 기판;
    제1 면에 배치되는 복수의 칩 패드를 포함하며, 상기 제1 면이 상기 패키지 기판을 향하며 상기 패키지 기판의 상면에 부착되는 반도체 칩;
    상기 복수의 칩 패드와 상기 복수의 상면 패드를 연결하는 복수의 칩 연결 부재;
    상기 패키지 기판의 하면에 부착되며, 복수의 칩 단자를 통하여 상기 복수의 하면 패드 중 일부와 연결되는 보조 칩;
    상기 보조 칩과 이격되며 상기 복수의 하면 패드 중 다른 일부에 부착되는 복수의 외부 연결 단자; 및
    일체를 이루는 메인 언더필부, 보조 언더필부, 및 홀 충전부를 포함하는 봉지재;를 포함하고,
    상기 메인 언더필부는 상기 반도체 칩의 상기 제1 면과 상기 패키지 기판의 상면 사이를 채우며 상기 복수의 칩 연결 부재를 감싸고, 상기 보조 언더필부는 상기 보조 칩의 상면과 상기 패키지 기판의 하면 사이를 채우며 상기 칩 단자를 감싸고, 상기 홀 충전부는 상기 연통 홀을 채우며 상기 메인 언더필부 및 상기 보조 언더필부와 연결되는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 봉지재는, 제1 봉지재, 그리고 상기 메인 언더필부, 상기 보조 언더필부, 및 상기 홀 충전부로 이루어지는 제2 봉지재를 포함하고,
    상기 제1 봉지재는, 상기 메인 언더필부 및 상기 반도체 칩을 감싸는 것을 특징으로 하는 반도체 패키지.
  20. 제18 항에 있어서,
    상기 봉지재는, 상기 반도체 칩 및 상기 메인 언더필부를 감싸는 메인 봉지부, 및 상기 보조 칩 및 상기 보조 언더필부를 감싸는 보조 봉지부를 포함하고,
    상기 메인 봉지부, 상기 메인 언더필부, 상기 보조 봉지부, 상기 보조 언더필부, 및 상기 홀 충전부는 함께 일체를 이루는 것을 특징으로 하는 반도체 패키지.
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