KR20220094992A - 반도체 패키지 - Google Patents

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semiconductor chip
bonding
pads
wiring patterns
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
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    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract

본 발명에 따른 반도체 패키지는, 칩 수용 캐비티를 가지는 기판 베이스 및 상기 기판 베이스의 하면에 배치되는 복수의 하면 배선 패턴과 상기 기판 베이스의 상면에 배치되는 복수의 상면 배선 패턴으로 이루어지는 복수의 배선 패턴을 포함하는 패키지 기판, 상기 칩 수용 캐비티 내에 수용되며 상기 복수의 하면 배선 패턴과 복수의 하부 본딩 와이어를 통하여 연결되는 하부 반도체 칩, 및 일부분이 상기 하부 반도체 칩 상에 부착되고 나머지 부분이 상기 하부 반도체 칩의 외측으로 오버행되는 상부 반도체 칩을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 복수의 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자 제품은 더욱 더 소형화 및 경량화 되고 있으며, 이를 위하여 전자 제품에 탑재되는 반도체 패키지는 그 부피가 점점 작아지면서도 다양한 기능을 포함할 것이 요구되고 있다. 이에 따라 복수의 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
본 발명의 기술적 과제는, 복수의 반도체 칩을 함께 포함하는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 칩 수용 캐비티를 가지는 기판 베이스, 상기 기판 베이스의 하면에 배치되는 복수의 하면 배선 패턴과 상기 기판 베이스의 상면에 배치되는 복수의 상면 배선 패턴으로 이루어지는 복수의 배선 패턴을 포함하는 패키지 기판; 상기 칩 수용 캐비티 내에 수용되며 상기 복수의 하면 배선 패턴과 복수의 하부 본딩 와이어를 통하여 연결되는 하부 반도체 칩; 및 일부분이 상기 하부 반도체 칩 상에 부착되고 나머지 부분이 상기 하부 반도체 칩의 외측으로 오버행되는 상부 반도체 칩;을 포함한다.
본 발명에 따른 반도체 패키지는, 칩 수용 캐비티, 상기 칩 수용 캐비티와 연통되는 적어도 하나의 본딩 리세스, 및 상기 칩 수용 캐비티와 상기 적어도 하나의 본딩 리세스에 의하여 한정되는 적어도 하나의 칩 지지부를 가지는 기판 베이스, 상기 기판 베이스의 하면에 배치되며 복수의 단자 패드 및 상기 적어도 하나의 본딩 리세스의 저면에 위치하는 복수의 하부 본딩 패드를 포함하는 복수의 하면 배선 패턴과 상기 기판 베이스의 상면에 배치되며 복수의 상부 본딩 패드를 포함하는 복수의 상면 배선 패턴으로 이루어지는 복수의 배선 패턴을 포함하는 패키지 기판; 상기 칩 수용 캐비티 내에 수용되며 상기 적어도 하나의 칩 지지부에 부착되고, 상기 복수의 하부 본딩 패드와 복수의 하부 본딩 와이어를 통하여 연결되는 복수의 제1 칩 패드를 가지는 적어도 하나의 하부 반도체 칩; 및 상기 적어도 하나의 하부 반도체 칩 및 상기 기판 베이스 상에 걸쳐서 부착되는 적어도 하나의 상부 반도체 칩;을 포함한다.
본 발명에 따른 반도체 패키지는, 칩 수용 캐비티, 상기 칩 수용 캐비티와 연통되며 상기 칩 수용 캐비티의 저면보다 낮은 저면을 가지는 본딩 리세스, 및 상기 칩 수용 캐비티와 상기 본딩 리세스에 의하여 한정되는 칩 지지부를 가지는 기판 베이스, 서로 동일한 수직 레벨에 위치하는 복수의 단자 패드 및 상기 본딩 리세스의 저면에 위치하는 복수의 하부 본딩 패드를 포함하고 상기 기판 베이스의 하면에 배치되는 복수의 하면 배선 패턴과 상기 기판 베이스의 상면에 배치되며 복수의 상부 본딩 패드를 포함하는 복수의 상면 배선 패턴으로 이루어지는 복수의 배선 패턴을 포함하는 패키지 기판; 상기 칩 수용 캐비티 내에 수용되며 제1 두께를 가지는 하부 다이 접착 필름을 사이에 가지며 제1 상기 칩 지지부에 부착되고, 상면에 복수의 제1 칩 패드를 가지는 하부 반도체 칩; 상기 제1 두께보다 큰 제2 두께를 가지는 상부 다이 접착 필름을 사이에 가지며 상기 하부 반도체 칩의 상면 및 상기 기판 베이스의 상면에 걸쳐서 부착되고, 상면에 복수의 제2 칩 패드를 가지는 상부 반도체 칩; 상기 복수의 하부 본딩 패드와 상기 복수의 제1 칩 패드를 연결하며, 일부개의 일부분이 상기 상부 다이 접착 필름 내에 매립되는 복수의 하부 본딩 와이어; 상기 복수의 상부 본딩 패드와 상기 복수의 제2 칩 패드를 연결하는 복수의 상부 본딩 와이어; 상기 패키지 기판의 상면을 덮으며 상기 칩 수용 캐비티 및 상기 본딩 리세스를 채우고, 상기 하부 반도체 칩, 상기 복수의 하부 본딩 와이어, 상기 상부 반도체 칩, 및 상기 복수의 상부 본딩 와이어를 덮는 몰딩층; 및 상기 복수의 단자 패드에 부착되는 복수의 외부 연결 단자;를 포함한다.
본 발명에 따른 반도체 패키지는 하부 반도체 칩이 기판 베이스의 칩 수용 캐비티 내에 모두 수용되어 두께 및 부피가 감소될 수 있고, 상부 반도체 칩이 패키지 기판 및 하부 반도체 칩 상에 걸쳐서 부착되어 휨이 발생하는 것을 방지하여 구조적 신뢰성을 가질 수 있다. 또한 본 발명에 따른 반도체 패키지는 하부 반도체 칩과 복수의 외부 연결 단자 사이의 신호 연결 전달 길이가 짧아져서 고속 구동이 가능해질 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도 및 평면 배치도이다.
도 2a 및 도 2b는 본 발명의 일 실시예들에 따른 반도체 패키지의 평면 배치도들이다.
도 3a 및 도 3b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도 및 평면 배치도이다.
도 4는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도 및 평면 배치도이다.
도 6a 및 도 6b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도 및 평면 배치도이다.
도 7a 및 도 7b는 본 발명의 일 실시예들에 따른 반도체 패키지의 평면 배치도들이다.
도 8a 및 도 8b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도 및 평면 배치도이다.
도 9a 및 도 9b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도 및 평면 배치도이다.
도 10a 및 도 10b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도 및 평면 배치도이다.
도 1a 및 도 1b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도 및 평면 배치도이다.
도 1a 및 도 1b를 함께 참조하면, 반도체 패키지(1)는 패키지 기판(100), 패키지 기판(100) 내에 수용되는 하부 반도체 칩(10), 및 패키지 기판(100)과 하부 반도체 칩(10) 상에 적층되는 상부 반도체 칩(20)을 포함한다.
패키지 기판(100)은 기판 베이스(110), 복수의 배선 패턴(120), 및 복수의 도전 비아(130)를 포함할 수 있다.
기판 베이스(110)는 예를 들면, 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 기판 베이스(110)는 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 일부 실시 예에서, 기판 베이스(110)는 각각 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어지는 복수의 베이스층이 적층되어 이루어질 수 있다.
배선 패턴(120)은 예를 들면, 예를 들면, ED(electrolytically deposited) 구리 호일(copper foil), RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys) 등으로 이루어질 수 있다.
복수의 배선 패턴(120)은 기판 베이스(110)의 하면과 상면에 배치되는 복수의 하면 배선 패턴(122)과 복수의 상면 배선 패턴(124)을 포함할 수 있다. 일부 실시 예에서, 기판 베이스(110)가 상기 복수의 베이스층이 적층되어 이루어지는 경우, 배선 패턴(120)의 일부분은 상기 복수의 베이스층 중 서로 인접하는 2개의 베이스층 사이에도 배치될 수 있다. 기판 베이스(110)의 하면, 상면, 및 복수의 베이스층 중 서로 인접하는 2개의 베이스층 사이 중 동일 수직 레벨에서 배선 패턴(120)의 일부분이 배치되는 곳을 레이어(layer)라 호칭할 수 있다. 예를 들면, 패키지 기판(100)은 기판 베이스(110)의 하면과 상면에 2개의 레이어를 가질 수 있다. 일부 실시 예에서, 패키지 기판(100)이 2개의 상기 베이스층이 적층되어 이루어지는 기판 베이스(110)를 가지는 경우, 패키지 기판(100)은 기판 베이스(110)의 하면, 상면, 및 2개의 베이스층 사이에 총 3개의 레이어를 가질 수 있다.
일부 실시 예에서, 복수의 하면 배선 패턴(122) 및 복수의 상면 배선 패턴(124)은 기판 베이스(110) 내에 매립될 수 있다. 예를 들어, 복수의 하면 배선 패턴(122)의 하면과 기판 베이스(110)의 하면은 동일 수직 레벨을 가지도록 동일 평면에 위치할 수 있고, 복수의 상면 배선 패턴(124)의 상면과 기판 베이스(110)의 상면은 동일 수직 레벨을 가지도록 동일 평면에 위치할 수 있다.
복수의 하면 배선 패턴(122) 중 일부분은, 하면에 외부 연결 단자(500)가 부착될 수 있다. 복수의 하면 배선 패턴(122) 중, 하면에 외부 연결 단자(500)가 부착되는 부분은 단자 패드(OPAD)라 호칭할 수 있다. 복수의 하면 배선 패턴(122) 중 일부분은, 상면에 하부 본딩 와이어(310)가 연결될 수 있다. 복수의 하면 배선 패턴(122) 중, 상면에 하부 본딩 와이어(310)가 연결되는 부분은 하부 본딩 패드(PAD1)라 호칭할 수 있다. 단자 패드(OPAD)와 하부 본딩 패드(PAD1) 각각은 복수의 하면 배선 패턴(122) 중 일부분인 바, 서로 동일한 수직 레벨에 위치할 수 있다. 일부 실시 예에서, 단자 패드(OPAD)는 평면적으로 직사각형 형상 또는 원 형상을 가지며, 약 50㎛ 내지 약 200㎛의 최대 수평 폭을 가질 수 있다.
복수의 하면 배선 패턴(122)은 복수의 단자 패드(OPAD)와 복수의 하부 본딩 패드(PAD1)를 포함할 수 있다. 복수의 단자 패드(OPAD)에는 복수의 외부 연결 단자(500)가 부착될 수 있다. 복수의 외부 연결 단자(500)는 반도체 패키지(1)와 외부 장치 사이를 전기적으로 연결할 수 있다. 일부 실시 예에서, 복수의 외부 연결 단자(500) 각각은 도전성 범프일 수 있다.
일부 실시 예에서, 단자 패드(OPAD)와 하부 본딩 패드(PAD1)는 복수의 하면 배선 패턴(122)의 서로 다른 일부분일 수 있으나, 이에 한정되지 않는다. 다른 일부 실시 예에서, 복수의 단자 패드(OPAD) 중 어느 하나의 적어도 일부분과 복수의 하부 본딩 패드(PAD1) 중 어느 하나의 적어도 일부분 각각은 복수의 하면 배선 패턴(122)의 일부분의 하면과 상면일 수 있다.
복수의 상면 배선 패턴(124) 중 일부분은, 상면에 상부 본딩 와이어(320)가 연결될 수 있다. 복수의 상면 배선 패턴(124) 중, 상면에 상부 본딩 와이어(320)가 연결되는 부분은 상부 본딩 패드(PAD2)라 호칭할 수 있다. 복수의 상면 배선 패턴(124)은 복수의 상부 본딩 패드(PAD2)를 포함할 수 있다.
복수의 단자 패드(OPAD), 복수의 하부 본딩 패드(PAD1), 및 복수의 상부 본딩 패드(PAD2)의 상에는 금속층이 더 형성될 수 있다. 상기 금속층은 단자 패드(OPAD), 하부 본딩 패드(PAD1), 및 상부 상면 패드(122) 각각의 접착력을 향상시키고, 접촉 저항을 감소시키기 위하여 형성될 수 있다. 예를 들면, 상기 금속층은 H.A.S.L.(Hot Air Solder Leveling), Ni/Au 도금 등으로 형성할 수 있다. 일부 실시 예에서, 상기 금속층은 복수의 단자 패드(OPAD) 상에는 형성되고, 복수의 하부 본딩 패드(PAD1), 및 복수의 상부 본딩 패드(PAD2)의 상에는 형성되지 않을 수 있다.
도전 비아(130)는 서로 다른 레이어에 배치되는 배선 패턴(120) 사이를 전기적으로 연결할 수 있다. 도전 비아(130)는 기판 베이스(110)의 적어도 일부분을 관통할 수 있다. 예를 들면, 도전 비아(130)는 하면 배선 패턴(122)과 상면 배선 패턴(124) 사이를 연결할 수 있다. 일부 실시 예에서, 기판 베이스(110)가 상기 복수개의 베이스층이 적층되어 이루어지는 경우, 도전 비아(130)는 상기 복수개의 베이스층 중 적어도 하나를 관통하도록 형성될 수 있다. 예를 들면, 하면 배선 패턴(122)과 상면 배선 패턴(124)은, 상기 복수의 베이스층 중 서로 인접하는 2개의 베이스층 사이에도 배치되는 배선 패턴(120), 및 적어도 2개의 도전 비아(130)를 통하여 전기적으로 연결될 수 있다. 도전 비아(130)는 예를 들면, 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다.
일부 실시 예에서, 기판 베이스(110)의 하면에, 또는 하면 및 상면에는 솔더 레지스트층이 형성될 수 있다. 기판 베이스(110)의 하면에 형성되는 상기 솔더 레지스트층은 단자 패드(OPAD)를 덮지 않고 노출시킬 수 있다. 기판 베이스(110)의 상면에 형성되는 상기 솔더 레지스트층은 상부 본딩 패드(PAD2)를 덮지 않고 노출시킬 수 있다.
기판 베이스(110)는 칩 수용 캐비티(110CV) 및 칩 수용 캐비티(110CV)와 연통되는 적어도 하나의 본딩 리세스(110R)를 가질 수 있다. 기판 베이스(110)는 하면과 상면 사이에서 제1 두께(T1)를 가질 수 있다. 예를 들면, 제1 두께(T1)는 약 150㎛ 내지 약 250㎛일 수 있다.
칩 수용 캐비티(110CV)는 기판 베이스(110)의 상면으로부터 기판 베이스(110)의 내부로 연장될 수 있다. 칩 수용 캐비티(110CV)는 기판 베이스(110)의 상면과 칩 수용 캐비티(110CV)의 저면 사이에서 제1 깊이(D1)를 가질 수 있다. 제1 깊이(D1)는 제1 두께(T1)보다 작은 값을 가질 수 있다. 예를 들면, 제1 깊이(D1)는 약 100㎛ 내지 약 150㎛일 수 있다. 일부 실시 예에서, 칩 수용 캐비티(110CV)는 기판 베이스(110)의 상면으로부터 기판 베이스(110)의 내부로 연장되되, 기판 베이스(110)의 하면까지는 연장되지 않을 수 있다. 예를 들면, 칩 수용 캐비티(110CV)의 저면은 기판 베이스(110)의 하면보다 높은 수직 레벨에 위치할 수 있다. 칩 수용 캐비티(110CV)는 평면적으로 직사각형 형상을 가질 수 있다.
적어도 하나의 본딩 리세스(110R)는 칩 수용 캐비티(110CV)의 저면으로부터 기판 베이스(110)의 하면을 향하여 연장될 수 있다. 일부 실시 예에서, 적어도 하나의 본딩 리세스(110R)는 칩 수용 캐비티(110CV)의 저면으로부터 기판 베이스(110)의 내부로 연장되되, 기판 베이스(110)의 하면까지는 연장되지 않을 수 있다. 예를 들면, 적어도 하나의 본딩 리세스(110R)의 저면은 칩 수용 캐비티(110CV)의 저면보다 낮고 기판 베이스(110)의 하면보다 높은 수직 레벨에 위치할 수 있다. 적어도 하나의 본딩 리세스(110R)의 저면에는 복수의 하부 본딩 패드(PAD1)가 노출될 수 있다. 일부 실시 예에서, 적어도 하나의 본딩 리세스(110R)의 저면에는 복수의 하부 본딩 패드(PAD1) 및 기판 베이스(110)의 일부분이 노출될 수 있다.
적어도 하나의 본딩 리세스(110R)는 평면적으로 직사각형 형상, 또는 일 방향을 따라서 연장되는 바 형상을 가질 수 있다. 일부 실시 예에서, 기판 베이스(110)는 칩 수용 캐비티(110CV)와 연통되는 2개의 본딩 리세스(110R)를 가질 수 있다. 예를 들면, 칩 수용 캐비티(110CV)의 양 단에 인접하여 서로 이격되는 2개의 본딩 리세스(110R)를 가질 수 있다.
적어도 하나의 본딩 리세스(110R)는 칩 수용 캐비티(110CV)의 저면과 적어도 하나의 본딩 리세스(110R) 사이에서 제2 깊이(D2)를 가질 수 있다. 제1 깊이(D1)와 제2 깊이(D2)의 합은 제1 두께(T1)보다 작은 값을 가질 수 있다. 예를 들면, 제2 깊이(D2)는 약 30㎛ 내지 약 80㎛일 수 있다.
기판 베이스(110)는 칩 수용 캐비티(110CV) 및 적어도 하나의 본딩 리세스(110R)에 의하여 한정되는 칩 지지부(110S)를 포함할 수 있다. 칩 지지부(110S)는 평면적으로 직사각형 형상을 가질 수 있다. 칩 지지부(110S)의 상면과 칩 수용 캐비티(110CV)의 저면은 동일 수직 레벨을 가지도록, 동일 평면(coplanar)에 위치할 수 있다. 칩 지지부(110S)의 두께는 제2 깊이(D2)와 동일한 값을 가질 수 있다. 칩 지지부(110S)는 평면적으로 직사각형 형상을 가질 수 있다. 칩 지지부(110S)의 가장자리 중 일부분은 칩 수용 캐비티(110CV)의 측벽과 접할 수 있고, 나머지 부분은 칩 수용 캐비티(110CV)의 측벽과 이격되되 적어도 하나의 본딩 리세스(110R)의 측벽과 접할 수 있다.
칩 수용 캐비티(110CV) 내에는 하부 반도체 칩(10)이 수용될 수 있다. 하부 반도체 칩(10)은 하부 다이 접착 필름(210)을 사이에 가지며 칩 지지부(110S)에 부착될 수 있다. 하부 반도체 칩(10)은 활성면에 제1 반도체 소자(14)가 형성된 제1 반도체 기판(12), 및 제1 반도체 기판(12)의 활성면 상에 배치되는 복수의 제1 칩 패드(16)를 포함할 수 있다. 하부 반도체 칩(10)은 제1 반도체 기판(12)의 활성면이 상측을 향하는 페이스 업(face up) 배치를 가지도록 제1 반도체 기판(12)의 비활성면에 부착된 하부 다이 접착 필름(210)에 의하여 칩 지지부(110S)의 상면에 부착될 수 있다. 하부 반도체 칩(10)은 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)보다 작은 값을 가질 수 있다. 하부 다이 접착 필름(210)은 제3 두께(T3)를 가질 수 있다. 제2 두께(T2)와 제3 두께(T3)의 합은 제1 깊이(D1)와 동일한 값을 가질 수 있다. 즉, 제2 두께(T2)는 제1 깊이(D1)보다 작은 값을 가질 수 있다. 예를 들면, 제2 두께(T2)는 약 50㎛ 내지 약 100㎛일 수 있다. 예를 들면, 제3 두께(T3)는 약 10㎛ 내지 약 30㎛일 수 있다.
하부 반도체 칩(10)은 칩 수용 캐비티(110CV) 내에 모두 수용될 수 있다. 하부 반도체 칩(10)은 칩 수용 캐비티(110CV)의 측벽과 이격되며 칩 수용 캐비티(110CV) 내에 수용될 수 있다. 하부 반도체 칩(10)의 상면과 기판 베이스(110)의 상면은 동일한 수직 레벨을 가지도록, 동일 평면(coplanar)에 위치할 수 있다.
하부 반도체 칩(10)의 복수의 제1 칩 패드(16)와 복수의 하부 본딩 패드(PAD1) 사이에는 복수의 하부 본딩 와이어(310)가 연결될 수 있다. 즉, 복수의 하부 본딩 와이어(310)의 일단은 서로 대응되는 복수의 제1 칩 패드(16)에 연결되고, 복수의 하부 본딩 와이어(310)의 타단은 복수의 하부 본딩 패드(PAD1) 중 서로 대응되는 하부 본딩 패드(PAD1)에 연결될 수 있다. 복수의 하부 본딩 와이어(310)는 하부 반도체 칩(10)의 상면 상으로 제1 높이(H1)만큼 돌출되도록 형성될 수 있다. 예를 들면 제1 높이(H1)는 약 20㎛ 내지 약 60㎛일 수 있다.
일부 실시 예에서, 하부 반도체 칩(10)은 상면의 양단에 인접하는 일부분에 복수의 제1 칩 패드(16)가 배치될 수 있다. 예를 들면, 복수의 제1 칩 패드(16) 중 일부분은 하부 반도체 칩(10)의 상면의 양단 중 일단에 인접하는 일부분에 배치될 수 있고, 복수의 제1 칩 패드(16) 중 나머지는 하부 반도체 칩(10)의 상면의 양단 중 타단에 인접하는 일부분에 배치될 수 있다.
하부 반도체 칩(10)의 상면의 4개의 가장자리 중 2개의 가장자리에 인접하는 부분에 배치되는 복수의 제1 칩 패드(16)와 하부 반도체 칩(10)의 상면의 양단에 인접하여 배치되는 2개의 본딩 리세스(110R)의 저면에 노출되는 복수의 하부 본딩 패드(PAD1) 사이를 복수의 하부 본딩 와이어(310)가 연결할 수 있다. 즉, 복수의 하부 본딩 와이어(310)는 하부 반도체 칩(10)의 상면의 4개의 가장자리 중 2개의 가장자리 상을 거쳐서 복수의 제1 칩 패드(16)와 복수의 하부 본딩 패드(PAD1) 사이를 연결할 수 있다.
복수의 제1 칩 패드(16)가 배치되는 하부 반도체 칩(10)의 가장자리와 칩 수용 캐비티(110CV)의 측벽은 제1 폭(W1)만큼 이격될 수 있다, 하부 반도체 칩(10)과 칩 수용 캐비티(110CV)의 측벽은 본딩 리세스(110R)를 사이에 가지며 제1 폭(W1)만큼 이격될 수 있다, 예를 들면, 제1 폭(W1)은 적어도 약 100㎛일 수 있다. 본딩 리세스(110R)를 사이에 두고 칩 지지부(110S)의 가장자리와 칩 수용 캐비티(110CV)는 제2 폭(W2)만큼 이격될 수 있다, 예를 들면, 제2 폭(W2)은 약 80㎛보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제1 폭(W1)은 제2 폭(W2)보다 큰 값을 가질 수 있다. 예를 들면, 칩 지지부(110S)의 수평 면적과 하부 반도체 칩(10)의 수평 면적은 동일한 값을 가질 수 있다. 예를 들면, 칩 지지부(110S)의 가장자리와 하부 반도체 칩(10)의 가장자리는 수직 방향으로 모두 중첩될 수 있다. 다른 일부 실시 예에서, 제1 폭(W1)과 제2 폭(W2)은 동일한 값을 가질 수 있다. 예를 들면, 칩 지지부(110S)의 수평 면적과 하부 반도체 칩(10)의 수평 면적은 동일한 값을 가질 수 있다. 예를 들면, 칩 지지부(110S)의 가장자리와 하부 반도체 칩(10)의 가장자리는 서로 이격될 수 있다.
상부 반도체 칩(20)은 패키지 기판(100) 및 하부 반도체 칩(10) 상에 걸쳐서 부착될 수 있다. 상부 반도체 칩(20)은 상부 다이 접착 필름(220)을 사이에 가지며 패키지 기판(100) 및 하부 반도체 칩(10) 상에 걸쳐서 부착될 수 있다. 상부 반도체 칩(20)은 상부 다이 접착 필름(220)을 사이에 가지며 패키지 기판(100)의 기판 베이스(110)의 상면 및 하부 반도체 칩(10)의 상면 상에 걸쳐서 부착될 수 있다.
상부 반도체 칩(20)은 활성면에 제2 반도체 소자(24)가 형성된 제2 반도체 기판(22), 및 제2 반도체 기판(22)의 활성면 상에 배치되는 복수의 제2 칩 패드(26)를 포함할 수 있다. 상부 반도체 칩(20)은 제2 반도체 기판(22)의 활성면이 상측을 향하는 페이스 업 배치를 가지도록 제2 반도체 기판(22)의 비활성면에 부착된 상부 다이 접착 필름(220)에 의하여 기판 베이스(110)의 상면 및 하부 반도체 칩(10)의 상면 상에 걸쳐서 부착될 수 있다.
상부 반도체 칩(20)은 평면적으로 직사각형 형상을 가질 수 있다. 평면적으로 직사각형 형상을 가지는 상부 반도체 칩(20)의 4개의 가장자리 중 하나의 가장자리는 수직 방향으로 베이스 기판(110)의 상면과 모두 중첩될 수 있고, 다른 하나의 가장 자리는 수직 방향으로 하부 반도체 칩(10)과 모두 중첩될 수 있다. 평면적으로 직사각형 형상을 가지는 상부 반도체 칩(20)의 4개의 가장자리 중 나머지 2개의 가장자리 각각은 일부분은 수직 방향으로 베이스 기판(110)의 상면과 중첩될 수 있고, 다른 일부분은 하부 반도체 칩(10)과 중첩될 수 있고, 나머지 부분은 하부 반도체 칩(10)이 되지 않는 칩 수용 캐비티(110CV)의 부분 및 적어도 하나의 본딩 리세스(110R) 상에 오버행될 수 있다.
본 명세서에서, 기판 베이스(110)의 상면이란, 특별히 언급되지 않는 한, 평면적으로 칩 수용 캐비티(110CV) 및 적어도 하나의 본딩 리세스(110R)가 형성되지 않은 기판 베이스(110)의 부분의 상면, 즉 기판 베이스(110)의 최상면을 의미할 수 있다.
제1 반도체 기판(12) 및 제2 반도체 기판(22) 각각은 예를 들면, 실리콘(Si, silicon) 또는 저머늄(Ge, germanium)과 같은 반도체 물질을 포함할 수 있다. 또는 제1 반도체 기판(12) 및 제2 반도체 기판(22) 각각은 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 제1 반도체 기판(12) 및 제2 반도체 기판(22) 각각은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 제1 반도체 기판(12) 및 제2 반도체 기판(22) 각각은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
제1 반도체 기판(12) 및 제2 반도체 기판(22) 각각의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 제1 반도체 소자(14) 및 제2 반도체 소자(24)가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 제1 반도체 기판(12) 및 제2 반도체 기판(22) 각각의 상기 도전 영역에 전기적으로 연결될 수 있다. 제1 반도체 소자(14) 및 제2 반도체 소자(24) 각각은 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 제1 반도체 기판(12) 및 제2 반도체 기판(22) 각각의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
일부 실시 예에서, 하부 반도체 칩(10)은 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있고, 상부 반도체 칩(20)은 메모리 반도체 칩일 수 있다.
상기 메모리 반도체 칩은 예를 들면, 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다.
다른 일부 실시 예에서, 하부 반도체 칩(10)은 상부 반도체 칩(20)보다 동작 속도가 빠른 메모리 반도체 칩이고, 상부 반도체 칩(20)은 하부 반도체 칩(10)보다 동작 속도가 느린 메모리 반도체 칩일 수 있다. 예를 들면, 하부 반도체 칩(10)은 DRAM 칩이고, 상부 반도체 칩(20)은 NAND 플래시 메모리 칩일 수 있다.
또 다른 일부 실시 예에서, 하부 반도체 칩(10)은 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩 중 적어도 하나와 상대적으로 동작 속도가 빠른 적어도 하나의 메모리 반도체 칩을 포함하는 복수개일 수 있고, 상부 반도체 칩(20)은 상대적으로 동작 속도가 느린 메모리 반도체 칩일 수 있다.
하부 다이 접착 필름(210) 및 상부 다이 접착 필름(220) 각각은 예를 들면, 무기질 접착제 또는 고분자 접착제로 이루어질 수 있다. 상기 고분자 접착제는, 예를 들면, 열경화성 수지(Thermosetting Polymer) 또는 열가소성 수지(Thermoplastic Polymer)로 이루어질 수 있다. 상기 열경화성 수지의 경우 모노머(Monomer)가 가열 성형된 후 삼차원 망상 구조(Cross-link Structure)를 가지며 재가열하여도 연화되지 않는다. 이와 달리 상기 열가소성 수지의 경우 가열에 의해서 가소성을 나타내는 수지로서 선형 고분자(Linear Polymer)의 구조를 갖는다. 또한, 상기 고분자 접착제는 이 두 가지 성분을 혼합시켜 만든 하이브리드(Hybrid)형으로 이루어질 수도 있다.
상부 다이 접착 필름(220)은 제4 두께(T4)를 가질 수 있다. 제4 두께(T4)는 제3 두께(T3)보다 큰 값을 가질 수 있다. 제4 두께(T4)는 제1 높이(H1)보다 크거나 동일한 값을 가질 수 있다. 예를 들면, 제4 두께(T4)는 약 30㎛ 내지 약 70㎛일 수 있다. 복수의 하부 본딩 와이어(310) 중 일부개는 일부분이 상부 다이 접착 필름(212) 내에 매립될 수 있다. 예를 들면, 복수의 하부 본딩 와이어(310) 중, 상부 반도체 칩(20)과 수직 방향으로 오버랩되는 제1 칩 패드(16)에 연결되는 하부 본딩 와이어(310)의 일부분은 상부 다이 접착 필름(212) 내에 매립될 수 있다. 도 1a에는 복수의 하부 본딩 와이어(310) 중 일부개가 상부 반도체 칩(20)의 하면과 이격되어 제4 두께(T4)가 제1 높이(H1)보다 큰 것으로 도시되었으나 이에 한정되지 않는다. 예를 들면, 복수의 하부 본딩 와이어(310) 중 일부개는 상부 반도체 칩(20)의 하면과 접하여 제4 두께(T4)와 제1 높이(H1)는 동일한 값을 가질 수 있다.
예를 들면, 복수의 하면 배선 패턴(122)은 제5 두께(T5)를 가질 수 있다. 제5 두께(T5)는 약 10㎛ 내지 약 25㎛일 수 있다. 복수의 상면 패턴(124)은 복수의 하면 배선 패턴(122)과 대체로 동일한 두께를 가질 수 있다.
상부 반도체 칩(20)의 일부분은 패키지 기판(100)의 상면 상에 부착되고, 다른 일부분은 하부 반도체 칩(10)의 상면 상에 부착될 수 있다. 상부 반도체 칩(20)은 일부분이 패키지 기판(100)의 상면 상에 부착되고, 나머지 부분은 칩 수용 캐비티(110CV) 상에 오버행(overhang)될 수 있다. 칩 수용 캐비티(110CV) 상에 오버행되는 상부 반도체 칩(20)의 나머지 부분 중 일부분은 하부 반도체 칩(10)의 상면 상에 부착될 수 있다. 반대로 설명하면, 상부 반도체 칩(20)은 일부분이 하부 반도체 칩(10)의 상면 상에 부착되고, 나머지 부분은 하부 반도체 칩(10)의 외측에 오버행될 수 있다. 하부 반도체 칩(10)의 외측에 오버행되는 상부 반도체 칩(20)의 나머지 부분 중 일부분은 칩 수용 캐비티(110CV)에 인접하는 패키지 기판(100)의 부분의 상면 상에 부착될 수 있다.
상부 반도체 칩(20)의 복수의 제2 칩 패드(26)와 복수의 상부 본딩 패드(PAD2) 사이에는 복수의 상부 본딩 와이어(320)가 연결될 수 있다. 즉, 복수의 상부 본딩 와이어(320)의 일단은 서로 대응되는 복수의 제2 칩 패드(26)에 연결되고, 복수의 상부 본딩 와이어(320)의 타단은 복수의 상부 본딩 패드(PAD2) 중 서로 대응되는 상부 본딩 패드(PAD2)에 연결될 수 있다.
반도체 패키지(1)는 패키지 기판(100)의 상면을 덮고, 하부 반도체 칩(100), 복수의 하부 본딩 와이어(310), 상부 반도체 칩(200) 및 복수의 상부 본딩 와이어(320)를 감싸는 몰딩층(400)을 더 포함할 수 있다. 몰딩층(400)은 칩 수용 캐비티(110CV) 및 적어도 하나의 본딩 리세스(110R)를 채울 수 있다. 몰딩층(400)은 예를 들면, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 일부 실시 예에서, 서대로 대응되는 몰딩층(400) 측면과 패키지 기판(100)의 측면은 수직 방향으로 정렬되어 동일 평면(coplanar)에 위치할 수 있다.
본 발명에 따른 반도체 패키지(1)가 가지는 하부 반도체 칩(10)이 기판 베이스(110)의 칩 수용 캐비티(110CV) 내에 모두 수용되어, 패키지 기판(100) 내에 매립될 수 있다.
본 발명에 따른 반도체 패키지(1)가 가지는 상부 반도체 칩(20)은 패키지 기판(100) 및 하부 반도체 칩(10) 상에 걸쳐서 부착될 수 있다. 따라서 상부 반도체 칩(20)은 일부분이 하부 반도체 칩(10)의 상면 상에 부착되고, 나머지 부분은 하부 반도체 칩(10)의 외측에 오버행될 수 있다. 하부 반도체 칩(10)의 외측에 오버행되는 상부 반도체 칩(20)의 나머지 부분 중 일부분은 패키지 기판(100)의 상면 상에 부착될 수 있다.
본 발명에 따른 반도체 패키지(1)가 가지는 하부 반도체 칩(10)과 패키지 기판(100)을 전기적으로 연결하는 복수의 하부 본딩 와이어(310)는 복수의 외부 연결 단자(500)가 부착되는 복수의 단자 패드(OPAD)와 서로 동일한 수직 레벨에 위치하는 복수의 하부 본딩 패드(PAD1)에 연결될 수 있다. 따라서 하부 반도체 칩(10)과 복수의 외부 연결 단자(500) 사이의 신호 연결 전달 길이가 짧아질 수 있다.
따라서 본 발명에 따른 반도체 패키지(1)는 두께 및 부피가 감소될 수 있고, 하부 반도체 칩(10) 상에 적층되는 상부 반도체 칩(10)에 휨이 발생하는 것을 방지하여 구조적 신뢰성을 가지며, 하부 반도체 칩(10)과 복수의 외부 연결 단자(500) 사이의 신호 연결 전달 길이가 짧아져서 고속 구동이 가능해질 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예들에 따른 반도체 패키지의 평면 배치도들이다. 도 2a 및 도 2b에서 도 1a 및 도 1b와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 2a를 참조하면, 반도체 패키지(1a)는 패키지 기판(100), 패키지 기판(100) 내에 수용되는 하부 반도체 칩(10), 및 패키지 기판(100)과 하부 반도체 칩(10) 상에 적층되는 상부 반도체 칩(20a)을 포함한다. 상부 반도체 칩(20a)은 패키지 기판(100) 및 하부 반도체 칩(10) 상에 걸쳐서 부착될 수 있다. 상부 반도체 칩(20a)은 패키지 기판(100)의 기판 베이스(110)의 상면 및 하부 반도체 칩(10)의 상면 상에 걸쳐서 부착될 수 있다.
패키지 기판(100)은 기판 베이스(110), 복수의 배선 패턴(120), 및 복수의 도전 비아(130)를 포함할 수 있다. 기판 베이스(110)는 칩 수용 캐비티(110CV) 및 칩 수용 캐비티(110CV)와 연통되는 적어도 하나의 본딩 리세스(110R)를 가질 수 있다. 복수의 배선 패턴(120)은 기판 베이스(110)의 하면과 상면에 배치되는 복수의 하면 배선 패턴(122)과 복수의 상면 배선 패턴(124)을 포함할 수 있다. 복수의 하면 배선 패턴(122)은 복수의 단자 패드(OPAD)와 복수의 하부 본딩 패드(PAD1)를 포함할 수 있다. 복수의 상면 배선 패턴(124)은 복수의 상부 본딩 패드(PAD2)를 포함할 수 있다. 복수의 단자 패드(OPAD)에는 복수의 외부 연결 단자(500)가 부착될 수 있다. 하부 반도체 칩(10)의 복수의 제1 칩 패드(16)와 복수의 하부 본딩 패드(PAD1) 사이에는 복수의 하부 본딩 와이어(310)가 연결될 수 있다. 상부 반도체 칩(20a)의 복수의 제2 칩 패드(26)와 복수의 상부 본딩 패드(PAD2) 사이에는 복수의 상부 본딩 와이어(320)가 연결될 수 있다.
상부 반도체 칩(20a)은 평면적으로 직사각형 형상을 가질 수 있다. 평면적으로 직사각형 형상을 가지는 상부 반도체 칩(20a)의 4개의 가장자리 중 3개의 가장자리는 수직 방향으로 베이스 기판(110)의 상면과 모두 중첩될 수 있고, 나머지 하나의 가장 자리의 일부분은 수직 방향으로 하부 반도체 칩(10)과 중첩될 수 있다. 평면적으로 직사각형 형상을 가지는 상부 반도체 칩(20a)의 4개의 가장자리 중 나머지 하나의 가장자리의 일부분은 수직 방향으로 베이스 기판(110)의 상면과 중첩될 수 있고, 다른 일부분은 하부 반도체 칩(10)과 중첩될 수 있고, 나머지 부분은 하부 반도체 칩(10)이 배치되지 않는 칩 수용 캐비티(110CV)의 부분 및 적어도 하나의 본딩 리세스(110R) 상에 오버행될 수 있다.
도 2b를 참조하면, 반도체 패키지(1b)는 패키지 기판(100a), 패키지 기판(100a) 내에 수용되는 하부 반도체 칩(10a), 및 패키지 기판(100a)과 하부 반도체 칩(10a) 상에 적층되는 상부 반도체 칩(20)을 포함한다. 상부 반도체 칩(20)은 패키지 기판(100) 및 하부 반도체 칩(10) 상에 걸쳐서 부착될 수 있다. 상부 반도체 칩(20)은 패키지 기판(100a)의 기판 베이스(110a)의 상면 및 하부 반도체 칩(10)의 상면 상에 걸쳐서 부착될 수 있다.
패키지 기판(100a)은 기판 베이스(110a), 복수의 배선 패턴(120), 및 복수의 도전 비아(130)를 포함할 수 있다. 기판 베이스(110a)는 칩 수용 캐비티(110CV) 및 칩 수용 캐비티(110CV)와 연통되는 적어도 하나의 본딩 리세스(110Ra)를 가질 수 있다. 복수의 배선 패턴(120)은 기판 베이스(110)의 하면과 상면에 배치되는 복수의 하면 배선 패턴(122)과 복수의 상면 배선 패턴(124)을 포함할 수 있다. 복수의 하면 배선 패턴(122)은 복수의 단자 패드(OPAD)와 복수의 하부 본딩 패드(PAD1)를 포함할 수 있다. 복수의 상면 배선 패턴(124)은 복수의 상부 본딩 패드(PAD2)를 포함할 수 있다. 복수의 단자 패드(OPAD)에는 복수의 외부 연결 단자(500)가 부착될 수 있다. 하부 반도체 칩(10)의 복수의 제1 칩 패드(16)와 복수의 하부 본딩 패드(PAD1) 사이에는 복수의 하부 본딩 와이어(310)가 연결될 수 있다. 상부 반도체 칩(20)의 복수의 제2 칩 패드(26)와 복수의 상부 본딩 패드(PAD2) 사이에는 복수의 상부 본딩 와이어(320)가 연결될 수 있다.
일부 실시 예에서, 하부 반도체 칩(10)은 상면의 4개의 가장자리 각각에 인접하는 일부분에 복수의 제1 칩 패드(16)가 배치될 수 있다. 예를 들면, 복수의 제1 칩 패드(16)는 하부 반도체 칩(10)의 상면의 4개의 가장자리를 따라서 서로 이격되며 배치될 수 있다.
적어도 하나의 본딩 리세스(110Ra)는 평면적으로 바 형상 또는 칩 수용 캐비티(110CV)의 측벽을 따라서 연장되는 링 형상을 가질 수 있다. 일부 실시 예에서, 기판 베이스(110a)는 칩 수용 캐비티(110CV)의 측벽을 따라서 연장되며, 칩 지지부(110S)를 포위하는 1개의 본딩 리세스(110Ra)를 가질 수 있다. 다른 일부 실시 예에서, 기판 베이스(110a)는 칩 수용 캐비티(110CV)와 연통되는 4개의 본딩 리세스(110Ra)를 가질 수 있다. 예를 들면, 직사각형 형상을 가지는 칩 수용 캐비티(110CV)의 4개의 가장자리에 인접하여 서로 이격되는 바 형상을 가지는 4개의 본딩 리세스(110Ra)를 가질 수 있다.
하부 반도체 칩(10a)의 상면의 4개의 가장자리 모두에 인접하는 부분에 배치되는 복수의 제1 칩 패드(16)와 하부 반도체 칩(10a)의 상면의 양단에 인접하여 배치되는 본딩 리세스(110Ra)의 저면에 노출되는 복수의 하부 본딩 패드(PAD1) 사이를 복수의 하부 본딩 와이어(310)가 연결할 수 있다. 즉, 복수의 하부 본딩 와이어(310)는 하부 반도체 칩(10a)의 상면의 4개의 가장자리 중 2개의 가장자리 상을 거쳐서 복수의 제1 칩 패드(16)와 복수의 하부 본딩 패드(PAD1) 사이를 연결할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도 및 평면 배치도이다. 도 3a 및 도 3b에서 도 1a 및 도 1b와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 3a 및 도 3b를 함께 참조하면, 반도체 패키지(1c)는 패키지 기판(100b), 패키지 기판(100b) 내에 수용되는 하부 반도체 칩(10), 및 패키지 기판(100b)과 하부 반도체 칩(10) 상에 적층되는 상부 반도체 칩(20)을 포함한다. 상부 반도체 칩(20)은 패키지 기판(100b) 및 하부 반도체 칩(10) 상에 걸쳐서 부착될 수 있다. 상부 반도체 칩(20)은 패키지 기판(100b)의 기판 베이스(110b)의 상면 및 하부 반도체 칩(10)의 상면 상에 걸쳐서 부착될 수 있다.
패키지 기판(100b)은 기판 베이스(110b), 복수의 배선 패턴(120), 및 복수의 도전 비아(130)를 포함할 수 있다. 기판 베이스(110b)는 칩 수용 캐비티(110CV) 및 칩 수용 캐비티(110CV)와 연통되는 본딩 리세스(110Rb)를 가질 수 있다. 복수의 배선 패턴(120)은 기판 베이스(110b)의 하면과 상면에 배치되는 복수의 하면 배선 패턴(122)과 복수의 상면 배선 패턴(124)을 포함할 수 있다. 복수의 하면 배선 패턴(122)은 복수의 단자 패드(OPAD)와 복수의 하부 본딩 패드(PAD1)를 포함할 수 있다. 복수의 상면 배선 패턴(124)은 복수의 상부 본딩 패드(PAD2)를 포함할 수 있다. 복수의 단자 패드(OPAD)에는 복수의 외부 연결 단자(500)가 부착될 수 있다. 하부 반도체 칩(10)의 복수의 제1 칩 패드(16)와 복수의 하부 본딩 패드(PAD1) 사이에는 복수의 하부 본딩 와이어(310)가 연결될 수 있다. 상부 반도체 칩(20)의 복수의 제2 칩 패드(26)와 복수의 상부 본딩 패드(PAD2) 사이에는 복수의 상부 본딩 와이어(320)가 연결될 수 있다.
기판 베이스(110b)는 칩 수용 캐비티(110CV)의 측벽을 따라서 연장되며, 칩 지지부(110S)를 일부분을 포위하는 1개의 본딩 리세스(110Rb)를 가질 수 있다. 다른 일부 실시 예에서, 기판 베이스(110b)는 칩 수용 캐비티(110CV)와 연통되는 3개의 본딩 리세스(110Rb)를 가질 수 있다. 예를 들면, 직사각형 형상을 가지는 칩 수용 캐비티(110CV)의 4개의 가장자리에 인접하여 서로 이격되는 바 형상을 가지는 3개의 본딩 리세스(110Rb)를 가질 수 있다.
복수의 하면 배선 패턴(122)은 복수의 단자 패드(OPAD), 복수의 하부 본딩 패드(PAD1), 및 적어도 2개의 수동 소자 패드(PAD3)를 포함할 수 있다. 본딩 리세스(110Rb)의 저면에는 복수의 하부 본딩 패드(PAD1) 및 적어도 2개의 수동 소자 패드(PAD3)가 노출될 수 있다.
적어도 2개의 수동 소자 패드(PAD3)에는 적어도 하나의 수동 소자(50)가 부착될 수 있다. 적어도 2개의 수동 소자 패드(PAD3)와 적어도 하나의 수동 소자(50)는 수평적으로 본딩 리세스(110Rb) 및 칩 수용 캐비티(110CV) 내에 다양한 부분에 배치될 수 있다.
일부 실시 예에서, 적어도 하나의 수동 소자(50)의 상면은 상부 반도체 칩(20)의 상면보다 높은 수직 레벨에 위치하여, 적어도 하나의 수동 소자(50)는 상부 반도체 칩(20)의 상면보다 상측으로 돌출될 수 있다.
다른 일부 실시 예에서 반도체 패키지(1c)는 복수개의 수동 소자(50)를 포함할 수 있다. 복수개의 수동 소자(50) 중 적어도 하나의 수동 소자(50)는 상부 반도체 칩(20)의 상면보다 높은 수직 레벨에 위치하는 상면을 가질 수 있다. 복수개의 수동 소자(50) 중 다른 적어도 하나의 수동 소자(50)는 상부 반도체 칩(20)의 상면과 같거나 낮은 수직 레벨에 위치하는 상면을 가질 수 있다.
도 4는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다. 도 4에서 도 1a 및 도 1b와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 4를 참조하면, 반도체 패키지(1d)는 패키지 기판(100), 패키지 기판(100) 내에 수용되는 하부 반도체 칩(10), 및 패키지 기판(100)과 하부 반도체 칩(10) 상에 적층되는 복수개의 상부 반도체 칩(20b)을 포함한다. 복수의 상부 반도체 칩(20b)은 계단 형상을 이루며 순차적으로 적층될 수 있다. 즉, 복수의 상부 반도체 칩(20b)은 수평 방향으로 대체로 일정한 가격을 가지도록 쉬프트되며, 수직 방향으로 순차적으로 적층될 수 있다.
패키지 기판(100)은 기판 베이스(110), 복수의 배선 패턴(120), 및 복수의 도전 비아(130)를 포함할 수 있다. 기판 베이스(110)는 칩 수용 캐비티(110CV) 및 칩 수용 캐비티(110CV)와 연통되는 적어도 하나의 본딩 리세스(110R)를 가질 수 있다. 복수의 배선 패턴(120)은 기판 베이스(110)의 하면과 상면에 배치되는 복수의 하면 배선 패턴(122)과 복수의 상면 배선 패턴(124)을 포함할 수 있다. 복수의 하면 배선 패턴(122)은 복수의 단자 패드(OPAD)와 복수의 하부 본딩 패드(PAD1)를 포함할 수 있다. 복수의 상면 배선 패턴(124)은 복수의 상부 본딩 패드(PAD2)를 포함할 수 있다. 복수의 단자 패드(OPAD)에는 복수의 외부 연결 단자(500)가 부착될 수 있다. 하부 반도체 칩(10)의 복수의 제1 칩 패드(16)와 복수의 하부 본딩 패드(PAD1) 사이에는 복수의 하부 본딩 와이어(310)가 연결될 수 있다. 상부 반도체 칩(20b)의 복수의 제2 칩 패드(26)와 복수의 상부 본딩 패드(PAD2) 사이에는 복수의 상부 본딩 와이어(320)가 연결될 수 있다. 일부 실시 예에서, 하나의 상부 본딩 패드(PAD2)에는 복수의 상부 반도체 칩(20b) 각각과 연결되는 상부 본딩 와이어(320)가 함께 연결될 수 있다. 예를 들면, 하나의 상부 본딩 패드(PAD2)에는 복수의 상부 반도체 칩(20b)의 개수만큼의 상부 본딩 와이어(320)들이 연결될 수 있다.
복수개의 상부 반도체 칩(20b) 중 최하단의 상부 반도체 칩(20b)은 패키지 기판(100) 및 하부 반도체 칩(10) 상에 걸쳐서 부착될 수 있다. 최하단의 상부 반도체 칩(20b)은 제1 상부 다이 접착 필름(220a)을 사이에 가지며 패키지 기판(100)의 기판 베이스(110)의 상면 및 하부 반도체 칩(10)의 상면 상에 걸쳐서 부착될 수 있다. 복수개의 상부 반도체 칩(20b) 중 최하단의 상부 반도체 칩(20b)을 제외한 나머지 상부 반도체 칩(20b)은 제2 상부 다이 접착 필름(220b)을 사이에 가지며 하측의 상부 반도체 칩(20b) 상에 부착될 수 있다. 제1 상부 다이 접착 필름(220a)은 도 1a에 보인 상부 다이 접착 필름(220)과 대체로 동일한 두께를 가질 수 있고, 제2 상부 다이 접착 필름(220b)은 하부 다이 접착 필름(210)과 대체로 동일한 두께를 가질 수 있다. 예를 들면, 제1 상부 다이 접착 필름(220a)은 제4 두께(T4)를 가질 수 있고, 제2 상부 다이 접착 필름(220b)은 제3 두께(T3)를 가질 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도 및 평면 배치도이다. 도 5a 및 도 5b에서 도 1a 및 도 1b와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 5a 및 도 5b를 함께 참조하면, 반도체 패키지(2)는 패키지 기판(100c), 패키지 기판(100c) 내에 수용되는 하부 반도체 칩(10), 및 패키지 기판(100c)과 하부 반도체 칩(10) 상에 적층되는 상부 반도체 칩(20)을 포함한다. 상부 반도체 칩(20)은 패키지 기판(100c) 및 하부 반도체 칩(10) 상에 걸쳐서 부착될 수 있다. 상부 반도체 칩(20)은 패키지 기판(100c)의 기판 베이스(110c)의 상면 및 하부 반도체 칩(10)의 상면 상에 걸쳐서 부착될 수 있다.
패키지 기판(100c)은 기판 베이스(110c), 복수의 배선 패턴(120a), 및 복수의 도전 비아(130)를 포함할 수 있다. 복수의 배선 패턴(120a)은 기판 베이스(110c)의 하면 상과 상면 상에 배치되는 복수의 하면 배선 패턴(122a)과 복수의 상면 배선 패턴(124a)을 포함할 수 있다. 복수의 하면 배선 패턴(122a) 및 복수의 상면 배선 패턴(124a)은 기판 베이스(110c) 내에 매립되지 않고 기판 베이스(110c)의 하면 및 상면으로부터 돌출되도록 형성될 수 있다.
기판 베이스(110c)의 하면에는 솔더 레지스트층(140)이 형성될 수 있다. 기판 베이스(110c)의 하면에 형성되는 솔더 레지스트층(140)은 복수의 단자 패드(OPAD)를 덮지 않고 노출시킬 수 있다. 솔더 레지스트층(140)은 복수의 단자 패드(OPAD)를 제외한 복수의 하면 배선 패턴(122a)의 부분을 덮을 수 있다. 일부 실시 예에서, 솔더 레지스트층(140)은 기판 베이스(110c)의 상면에도 배치되어, 복수의 상부 본딩 패드(PAD2)를 덮지 않고 노출시키며, 복수의 상부 본딩 패드(PAD2)를 제외한 복수의 상면 배선 패턴(124a)의 부분을 덮을 수 있다.
일부 실시 예에서, 솔더 레지스트층(140)은 예를 들면, 솔더 마스크(solder mask) 절연 잉크를 스크린 인쇄 방법 또는 잉크젯 인쇄에 의하여 기판 베이스(110c)의 상면 및 하면 상에 도포한 후 열, UV 또는 IR로 경화하여 형성할 수 있다. 일부 실시 예에서, 솔더 레지스트층(140)은 기판 베이스(110c)의 상면 및 하면 상에 감광성 솔더 레지스트(Photo-Imageable Solder Resist)를 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포하거나 필름형 솔더 레지스트 물질을 라미네이팅(laminating) 방법으로 접착한 후, 불필요한 부분을 노광 및 현상으로 제거하고, 열, UV 또는 IR로 경화하여 형성할 수 있다.
기판 베이스(110c)는 칩 수용 캐비티(110CV) 및 칩 수용 캐비티(110CV)와 연통되는 복수의 본딩 리세스(110Rc)를 가질 수 있다. 복수의 본딩 리세스(110Rc)는 칩 수용 캐비티(110CV)의 저면으로부터 기판 베이스(110c)의 하면까지 연장될 수 있다. 예를 들면, 복수의 본딩 리세스(110Rc)의 저면과 기판 베이스(110c)의 하면은 동일한 수직 레벨에 위치할 수 있다. 복수의 본딩 리세스(110Rc)에 저면에는 솔더 레지스트층(140)이 노출되지 않을 수 있다. 복수의 본딩 리세스(110Rc)의 저면에는 복수의 하면 배선 패턴(122a)의 일부분인 복수의 하부 본딩 패드(PAD1)가 노출될 수 있다. 복수의 본딩 리세스(110Rc)의 개수는 복수의 하부 본딩 패드(PAD1)의 개수와 동일할 수 있다.
복수의 본딩 리세스(110Rc)는 평면적으로 복수의 하부 본딩 패드(PAD1)의 형상에 대응하는 형상을 가질 수 있다. 복수의 본딩 리세스(110Rc)는 복수의 하부 본딩 패드(PAD1)를 한정할 수 있다. 예를 들면, 복수의 본딩 리세스(110Rc) 각각은 직사각형 형상을 가질 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도 및 평면 배치도이다. 도 6a 및 도 6b에서 도 1a 및 도 1b와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 6a 및 도 6b를 함께 참조하면, 반도체 패키지(3)는 패키지 기판(100), 패키지 기판(100) 내에 수용되는 하부 반도체 칩(10), 및 패키지 기판(100)과 하부 반도체 칩(10) 상에 적층되는 적어도 2개의 상부 반도체 칩(20c)을 포함한다.
패키지 기판(100)은 기판 베이스(110), 복수의 배선 패턴(120), 및 복수의 도전 비아(130)를 포함할 수 있다. 기판 베이스(110)는 칩 수용 캐비티(110CV) 및 칩 수용 캐비티(110CV)와 연통되는 적어도 하나의 본딩 리세스(110R)를 가질 수 있다. 복수의 배선 패턴(120)은 기판 베이스(110)의 하면과 상면에 배치되는 복수의 하면 배선 패턴(122)과 복수의 상면 배선 패턴(124)을 포함할 수 있다. 복수의 하면 배선 패턴(122)은 복수의 단자 패드(OPAD)와 복수의 하부 본딩 패드(PAD1)를 포함할 수 있다. 복수의 상면 배선 패턴(124)은 복수의 상부 본딩 패드(PAD2)를 포함할 수 있다. 복수의 단자 패드(OPAD)에는 복수의 외부 연결 단자(500)가 부착될 수 있다. 하부 반도체 칩(10)의 복수의 제1 칩 패드(16)와 복수의 하부 본딩 패드(PAD1) 사이에는 복수의 하부 본딩 와이어(310)가 연결될 수 있다. 적어도 2개의 상부 반도체 칩(20c)의 복수의 제2 칩 패드(26)와 복수의 상부 본딩 패드(PAD2) 사이에는 복수의 상부 본딩 와이어(320)가 연결될 수 있다.
적어도 2개의 상부 반도체 칩(20c) 각각은 상부 다이 접착 필름(220)을 사이에 가지며 패키지 기판(100b) 및 하부 반도체 칩(10) 상에 걸쳐서 부착될 수 있다. 적어도 2개의 상부 반도체 칩(20c)은 패키지 기판(100b)의 기판 베이스(110b)의 상면 및 하부 반도체 칩(10)의 상면 상에 걸쳐서 서로 이격되게 부착될 수 있다. 예를 들면, 적어도 2개의 상부 반도체 칩(20c) 각각은 하부 반도체 칩(10)의 상면의 4개의 가장자리 중 서로 다른 가장자리에 인접하는 부분 및 이에 인접하는 기판 베이스(110b)의 상면의 부분에 걸쳐서 부착될 수 있다. 일부 실시 예에서, 복수의 상부 본딩 패드(PAD2) 중 일부개와 적어도 2개의 상부 반도체 칩(20c) 중 하나의 복수의 제2 칩 패드(26) 사이에는 복수의 상부 본딩 와이어(320)의 일부개가 연결될 수 있고, 복수의 상부 본딩 패드(PAD2) 중 다른 일부개와 적어도 2개의 상부 반도체 칩(20c) 중 다른 하나의 복수의 제2 칩 패드(26) 사이에는 복수의 상부 본딩 와이어(320)의 다른 일부개가 연결될 수 있다.
별도로 도시하지는 않았지만, 적어도 2개의 상부 반도체 칩(20c) 각각도 도 2a에 보인 상부 반도체 칩(20a)과 유사하게, 4개의 가장자리 중 3개의 가장자리는 수직 방향으로 베이스 기판(110)의 상면과 모두 중첩되고, 나머지 하나의 가장 자리의 일부분은 수직 방향으로 하부 반도체 칩(10)과 중첩될 수 있다. 또한 별도로 도시하지는 않았지만, 적어도 2개의 상부 반도체 칩(20c) 각각도 도 4a에 보인 상부 반도체 칩(20b)과 유사하게, 계단 형상을 이루며 순차적으로 적층되는 복수개일 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예들에 따른 반도체 패키지의 평면 배치도들이다. 도 7a 및 도 7b에서 도 1a 내지 도 6b와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 7a를 참조하면, 반도체 패키지(3a)는 패키지 기판(100), 패키지 기판(100) 내에 수용되는 하부 반도체 칩(10), 및 패키지 기판(100)과 하부 반도체 칩(10) 상에 적층되는 적어도 4개의 상부 반도체 칩(20d)을 포함한다.
패키지 기판(100)은 기판 베이스(110), 복수의 배선 패턴(120), 및 복수의 도전 비아(130)를 포함할 수 있다. 기판 베이스(110)는 칩 수용 캐비티(110CV) 및 칩 수용 캐비티(110CV)와 연통되는 적어도 하나의 본딩 리세스(110R)를 가질 수 있다. 복수의 배선 패턴(120)은 기판 베이스(110)의 하면과 상면에 배치되는 복수의 하면 배선 패턴(122)과 복수의 상면 배선 패턴(124)을 포함할 수 있다. 복수의 하면 배선 패턴(122)은 복수의 단자 패드(OPAD)와 복수의 하부 본딩 패드(PAD1)를 포함할 수 있다. 복수의 상면 배선 패턴(124)은 복수의 상부 본딩 패드(PAD2)를 포함할 수 있다. 복수의 단자 패드(OPAD)에는 복수의 외부 연결 단자(500)가 부착될 수 있다. 하부 반도체 칩(10)의 복수의 제1 칩 패드(16)와 복수의 하부 본딩 패드(PAD1) 사이에는 복수의 하부 본딩 와이어(310)가 연결될 수 있다. 적어도 4개의 상부 반도체 칩(20d)의 복수의 제2 칩 패드(26)와 복수의 상부 본딩 패드(PAD2) 사이에는 복수의 상부 본딩 와이어(320)가 연결될 수 있다. 일부 실시 예에서, 적어도 4개의 상부 반도체 칩(20d) 각각의 복수의 제2 칩 패드(26)와 복수의 상부 본딩 패드(PAD2) 중 이에 대응하는 상부 본딩 패드(PAD2)들 사이에는 복수의 상부 본딩 와이어(320) 중 서로 다른 일부개가 연결될 수 있다.
적어도 4개의 상부 반도체 칩(20d) 각각은 패키지 기판(100) 및 하부 반도체 칩(10) 상에 걸쳐서 부착될 수 있다. 적어도 4개의 상부 반도체 칩(20d)은 패키지 기판(100)의 기판 베이스(110)의 상면 및 하부 반도체 칩(10)의 상면 상에 걸쳐서 서로 이격되게 부착될 수 있다. 예를 들면, 적어도 4개의 상부 반도체 칩(20d)중 2개의 상부 반도체 칩(20d)과 다른 2개의 상부 반도체 칩(20d)은 하부 반도체 칩(10)의 상면의 4개의 가장자리 중 서로 다른 가장자리에 인접하는 부분 및 이에 인접하는 기판 베이스(110)의 상면의 부분에 걸쳐서 부착될 수 있다.
도 7b를 참조하면, 반도체 패키지(3b)는 패키지 기판(100), 패키지 기판(100) 내에 수용되는 하부 반도체 칩(10), 및 패키지 기판(100)과 하부 반도체 칩(10) 상에 적층되는 적어도 4개의 상부 반도체 칩(20e)을 포함한다.
패키지 기판(100)은 기판 베이스(110), 복수의 배선 패턴(120), 및 복수의 도전 비아(130)를 포함할 수 있다. 기판 베이스(110)는 칩 수용 캐비티(110CV) 및 칩 수용 캐비티(110CV)와 연통되는 적어도 하나의 본딩 리세스(110R)를 가질 수 있다. 복수의 배선 패턴(120)은 기판 베이스(110)의 하면과 상면에 배치되는 복수의 하면 배선 패턴(122)과 복수의 상면 배선 패턴(124)을 포함할 수 있다. 복수의 하면 배선 패턴(122)은 복수의 단자 패드(OPAD)와 복수의 하부 본딩 패드(PAD1)를 포함할 수 있다. 복수의 상면 배선 패턴(124)은 복수의 상부 본딩 패드(PAD2)를 포함할 수 있다. 복수의 단자 패드(OPAD)에는 복수의 외부 연결 단자(500)가 부착될 수 있다. 하부 반도체 칩(10)의 복수의 제1 칩 패드(16)와 복수의 하부 본딩 패드(PAD1) 사이에는 복수의 하부 본딩 와이어(310)가 연결될 수 있다. 적어도 4개의 상부 반도체 칩(20e)의 복수의 제2 칩 패드(26)와 복수의 상부 본딩 패드(PAD2) 사이에는 복수의 상부 본딩 와이어(320)가 연결될 수 있다. 일부 실시 예에서, 적어도 4개의 상부 반도체 칩(20e) 각각의 복수의 제2 칩 패드(26)와 복수의 상부 본딩 패드(PAD2) 중 이에 대응하는 상부 본딩 패드(PAD2)들 사이에는 복수의 상부 본딩 와이어(320) 중 서로 다른 일부개가 연결될 수 있다.
적어도 4개의 상부 반도체 칩(20e) 각각은 패키지 기판(100) 및 하부 반도체 칩(10) 상에 걸쳐서 부착될 수 있다. 적어도 4개의 상부 반도체 칩(20d)은 패키지 기판(100)의 기판 베이스(110)의 상면 및 하부 반도체 칩(10)의 상면 상에 걸쳐서 서로 이격되게 부착될 수 있다. 예를 들면, 적어도 4개의 상부 반도체 칩(20e) 각각은 하부 반도체 칩(10)의 상면의 4개의 가장자리 중 서로 연결되는 2개의 가장자리에 인접하는 부분 및 이에 인접하는 기판 베이스(110)의 상면의 부분에 걸쳐서 부착될 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도 및 평면 배치도이다. 도 8a 및 도 8b에서 도 1a 및 도 1b와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 8a 및 도 8b를 함께 참조하면, 반도체 패키지(4)는 패키지 기판(100d), 패키지 기판(100d) 내에 수용되는 적어도 2개의 하부 반도체 칩(10b), 및 패키지 기판(100d)과 적어도 2개의 하부 반도체 칩(10b) 상에 적층되는 상부 반도체 칩(20)을 포함한다. 상부 반도체 칩(20)은 패키지 기판(100d) 및 적어도 2개의 하부 반도체 칩(10b) 상에 걸쳐서 부착될 수 있다.
패키지 기판(100d)은 기판 베이스(110d), 복수의 배선 패턴(120), 및 복수의 도전 비아(130)를 포함할 수 있다. 기판 베이스(110d)는 칩 수용 캐비티(110CV) 및 칩 수용 캐비티(110CV)와 연통되는 적어도 하나의 본딩 리세스(110Rd)를 가질 수 있다. 복수의 배선 패턴(120)은 기판 베이스(110d)의 하면과 상면에 배치되는 복수의 하면 배선 패턴(122)과 복수의 상면 배선 패턴(124)을 포함할 수 있다. 복수의 하면 배선 패턴(122)은 복수의 단자 패드(OPAD)와 복수의 하부 본딩 패드(PAD1)를 포함할 수 있다. 복수의 상면 배선 패턴(124)은 복수의 상부 본딩 패드(PAD2)를 포함할 수 있다. 복수의 단자 패드(OPAD)에는 복수의 외부 연결 단자(500)가 부착될 수 있다. 적어도 2개의 하부 반도체 칩(10b)의 복수의 제1 칩 패드(16)와 복수의 하부 본딩 패드(PAD1) 사이에는 복수의 하부 본딩 와이어(310)가 연결될 수 있다. 상부 반도체 칩(20)의 복수의 제2 칩 패드(26)와 복수의 상부 본딩 패드(PAD2) 사이에는 복수의 상부 본딩 와이어(320)가 연결될 수 있다.
일부 실시 예에서, 복수의 하부 본딩 패드(PAD1) 중 일부개와 적어도 2개의 하부 반도체 칩(10b) 중 하나의 복수의 제1 칩 패드(16) 사이에는 복수의 하부 본딩 와이어(310)의 일부개가 연결될 수 있고, 복수의 하부 본딩 패드(PAD1) 중 다른 일부개와 적어도 2개의 하부 반도체 칩(10b) 중 다른 하나의 복수의 제1 칩 패드(16) 사이에는 복수의 하부 본딩 와이어(320)의 다른 일부개가 연결될 수 있다.
기판 베이스(110d)는 칩 수용 캐비티(110CV) 및 적어도 하나의 본딩 리세스(110Rd)에 의하여 한정되는 적어도 2개의 칩 지지부(110Sd)를 포함할 수 있다. 적어도 2개의 칩 지지부(110Sd)는 평면적으로 직사각형 형상을 가지며 서로 이격될 수 있다. 적어도 2개의 하부 반도체 칩(10b)은 하부 다이 접착 필름(210)을 사이에 가지며 적어도 2개의 칩 지지부(110Sd)에 부착될 수 있다.
도 8a 및 도 8b에는 기판 베이스(110d)가 3개의 본딩 리세스(110Rd)를 가지는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 기판 베이스(110d)는 적어도 2개의 칩 지지부(110Sd)를 포위하는 1개의 본딩 리세스(110Rd)를 가지거나, 4개 이상의 본딩 리세스(110Rd)를 가질 수도 있다.
도 9a 및 도 9b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도 및 평면 배치도이다. 도 9a 및 도 9b에서 도 1a 내지 도 8b와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 9a 및 도 9b를 함께 참조하면, 반도체 패키지(5)는 패키지 기판(100e), 패키지 기판(100e) 내에 수용되는 적어도 2개의 하부 반도체 칩(10b), 및 패키지 기판(100e)과 적어도 2개의 하부 반도체 칩(10b) 상에 적층되는 상부 반도체 칩(20c)을 포함한다.
패키지 기판(100e)은 기판 베이스(110e), 복수의 배선 패턴(120b), 및 복수의 도전 비아(130)를 포함할 수 있다. 기판 베이스(110e)는 칩 수용 캐비티(110CV) 및 칩 수용 캐비티(110CV)와 연통되는 적어도 하나의 본딩 리세스(110Re)를 가질 수 있다. 기판 베이스(110e)는 칩 수용 캐비티(110CV) 및 적어도 하나의 본딩 리세스(110Re)에 의하여 한정되는 적어도 2개의 칩 지지부(110Se)를 포함할 수 있다. 적어도 2개의 칩 지지부(110Se)는 평면적으로 직사각형 형상을 가지며 서로 이격될 수 있다.
적어도 2개의 하부 반도체 칩(10b)은 하부 다이 접착 필름(210)을 사이에 가지며 적어도 2개의 칩 지지부(110Se)에 부착될 수 있다. 적어도 2개의 상부 반도체 칩(20c) 각각은 상부 다이 접착 필름(220)을 사이에 가지며 적어도 2개의 하부 반도체 칩(10b) 중 서로 다른 하부 반도체 칩(10b) 상 및 패키지 기판(100e) 상에 걸쳐서 부착될 수 있다.
복수의 배선 패턴(120b)은 기판 베이스(110e)의 하면과 상면에 배치되는 복수의 하면 배선 패턴(122b)과 복수의 상면 배선 패턴(124b)을 포함할 수 있다. 복수의 하면 배선 패턴(122b)은 복수의 단자 패드(OPAD), 복수의 하부 본딩 패드(PAD1), 복수의 제1 상부 본딩 패드(PAD2L)를 포함할 수 있다. 복수의 상면 배선 패턴(124b)은 복수의 제2 상부 본딩 패드(PAD2U)를 포함할 수 있다.
복수의 단자 패드(OPAD)에는 복수의 외부 연결 단자(500)가 부착될 수 있다. 복수의 하부 본딩 패드(PAD1)에는 복수의 하부 본딩 와이어(310)가 연결될 수 있다.
복수의 제1 상부 본딩 패드(PAD2L)에는 복수의 상부 본딩 와이어(320) 중 일부개가 연결될 수 있고, 복수의 제2 상부 본딩 패드(PAD2U)에는 복수의 상부 본딩 와이어(320) 중 나머지가 연결될 수 있다. 예를 들면, 복수의 제1 상부 본딩 패드(PAD2L)에는 복수의 상부 본딩 와이어(320) 중 상대적으로 빠른 신호를 전달하는 일부개가 연결될 수 있고, 복수의 제2 상부 본딩 패드(PAD2U)에는 복수의 상부 본딩 와이어(320) 중 상대적으로 느린 신호 및/또는 전원/그라운드를 전달하는 나머지가 연결될 수 있다.
도 10a 및 도 10b는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도 및 평면 배치도이다. 도 10a 및 도 10b에서 도 1a 내지 도 9b와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 10a 및 도 10b를 함께 참조하면, 반도체 패키지(5a)는 패키지 기판(100f), 패키지 기판(100f) 내에 수용되는 적어도 2개의 하부 반도체 칩(10b), 및 패키지 기판(100f)과 적어도 2개의 하부 반도체 칩(10b) 상에 적층되는 상부 반도체 칩(20c)을 포함한다.
패키지 기판(100f)은 기판 베이스(110f), 복수의 배선 패턴(120c), 및 복수의 도전 비아(130)를 포함할 수 있다. 기판 베이스(110f)는 칩 수용 캐비티(110CV) 및 칩 수용 캐비티(110CV)와 연통되는 적어도 하나의 본딩 리세스(110Rf)를 가질 수 있다. 기판 베이스(110f)는 칩 수용 캐비티(110CV) 및 적어도 하나의 본딩 리세스(110Rf)에 의하여 한정되는 적어도 2개의 칩 지지부(110Sf)를 포함할 수 있다. 적어도 2개의 칩 지지부(110Sf)는 평면적으로 직사각형 형상을 가지며 서로 이격될 수 있다.
적어도 2개의 하부 반도체 칩(10b)은 하부 다이 접착 필름(210)을 사이에 가지며 적어도 2개의 칩 지지부(110Sf)에 부착될 수 있다. 적어도 2개의 상부 반도체 칩(20c) 각각은 상부 다이 접착 필름(220)을 사이에 가지며 적어도 2개의 하부 반도체 칩(10b) 중 서로 다른 하부 반도체 칩(10b) 상 및 패키지 기판(100f) 상에 걸쳐서 부착될 수 있다.
복수의 배선 패턴(120c)은 기판 베이스(110f)의 하면과 상면에 배치되는 복수의 하면 배선 패턴(122c)과 복수의 상면 배선 패턴(124c)을 포함할 수 있다. 복수의 하면 배선 패턴(122c)은 복수의 단자 패드(OPAD), 복수의 하부 본딩 패드(PAD1), 복수의 공통 본딩 패드(PADSH)를 포함할 수 있다. 복수의 상면 배선 패턴(124c)은 복수의 상부 본딩 패드(PAD2)를 포함할 수 있다.
복수의 단자 패드(OPAD)에는 복수의 외부 연결 단자(500)가 부착될 수 있다. 복수의 하부 본딩 패드(PAD1)에는 복수의 하부 본딩 와이어(310) 중 일부개가 연결될 수 있다. 복수의 상부 본딩 패드(PAD2)에는 복수의 상부 본딩 와이어(320) 중 일부개가 연결될 수 있다.
복수의 공통 본딩 패드(PADSH)에는 복수의 하부 본딩 와이어(310) 중 나머지와 복수의 상부 본딩 와이어(320) 중 나머지가 함께 연결될 수 있다. 즉, 복수의 상부 본딩 와이어(320) 각각에는 하부 본딩 와이어(310)와 상부 본딩 와이어(320)가 함께 연결될 수 있다. 일부 실시 예에서, 복수의 공통 본딩 패드(PADSH)에는 하부 반도체 칩(10b)과 상부 반도체 칩(20c)에 공통적으로 전달되는 신호, 또는 및/또는 전원/그라운드가 연결될 수 있다. 일부 실시 예에서, 복수의 공통 본딩 패드(PADSH)를 통하여 하부 반도체 칩(10b)과 상부 반도체 칩(20c)을 전기적으로 연결할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 1b, 1c, 1d, 2, 3, 3a, 3b, 4, 5, 5a: 반도체 패키지, 10, 10a, 10b, 10c : 하부 반도체 칩, 16 : 제1 칩 패드, 20, 20a, 20b, 20c, 20d, 20f : 상부 반도체 칩, 26 : 제2 칩 패드, 100, 100a, 100b, 100c, 100d, 100e, 100f : 패키지 기판, 110, 110a, 110b, 110c, 110d, 110e, 110f : 기판 베이스, 110CV : 칩 수용 캐비티, 110R, 110Ra, 110Rb, 110Rc, 110Rd, 110Re, 110Rf : 본딩 리세스, 110S, 110Sd, 110Se, 110Sf : 칩 지지부, 120, 120a, 120b, 120c : 배선 패턴, 130 : 도전 비아, 210 : 하부 다이 접착 필름, 220 : 상부 다이 접착 필름, 310 : 하부 본딩 와이어, 320 : 상부 본딩 와이어, 400 : 몰딩층, PAD1 : 하부 본딩 패드, PAD2 : 상부 본딩 패드, PAD2L : 제1 상부 본딩 패드, PAD2U : 제2 상부 본딩 패드, PADSH, 공통 본딩 패드

Claims (10)

  1. 칩 수용 캐비티를 가지는 기판 베이스, 및 상기 기판 베이스의 하면에 배치되는 복수의 하면 배선 패턴과 상기 기판 베이스의 상면에 배치되는 복수의 상면 배선 패턴으로 이루어지는 복수의 배선 패턴을 포함하는 패키지 기판;
    상기 칩 수용 캐비티 내에 수용되며 상기 복수의 하면 배선 패턴과 복수의 하부 본딩 와이어를 통하여 연결되는 하부 반도체 칩; 및
    일부분이 상기 하부 반도체 칩 상에 부착되고 나머지 부분이 상기 하부 반도체 칩의 외측으로 오버행되는 상부 반도체 칩;을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 상부 반도체 칩은, 동일한 수직 레벨에 위치하는 상기 하부 반도체 칩의 상면 및 상기 기판 베이스의 최상면에 걸쳐서 부착되는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 기판 베이스는, 상기 칩 수용 캐비티와 연통되는 적어도 하나의 본딩 리세스를 더 가지고,
    상기 복수의 하면 배선 패턴은, 서로 동일한 수직 레벨에 위치하며 복수의 외부 연결 단자가 부착되는 복수의 단자 패드, 및 상기 복수의 하부 본딩 와이어가 연결되며 상기 적어도 하나의 본딩 리세스의 저면에 위치하는 복수의 하부 본딩 패드를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 적어도 하나의 본딩 리세스의 저면은 상기 칩 수용 캐비티의 저면보다 낮고 상기 기판 베이스의 하면보다 높은 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  5. 제3 항에 있어서,
    상기 적어도 하나의 본딩 리세스의 저면은 상기 칩 수용 캐비티의 저면보다 낮고 상기 기판 베이스의 하면과 동일한 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  6. 제3 항에 있어서,
    상기 기판 베이스는, 상기 칩 수용 캐비티 및 상기 적어도 하나의 본딩 리세스에 의하여 한정되는 칩 지지부를 더 포함하며,
    상기 하부 반도체 칩은 제1 두께를 가지는 하부 다이 접착 필름을 사이에 가지며 상기 칩 지지부에 부착되고, 상기 상부 반도체 칩은 상기 제1 두께보다 큰 제2 두께를 가지는 상부 다이 접착 필름을 사이에 가지며 상기 하부 반도체 칩 상에 부착되며,
    상기 하부 반도체 칩의 상면에 배치되는 복수의 제1 칩 패드와 연결되는 상기 복수의 하부 본딩 와이어 중 일부개는 상기 상부 다이 접착 필름 내에 일부분이 매립되는 것을 특징으로 하는 반도체 패키지.
  7. 칩 수용 캐비티, 상기 칩 수용 캐비티와 연통되는 적어도 하나의 본딩 리세스, 및 상기 칩 수용 캐비티와 상기 적어도 하나의 본딩 리세스에 의하여 한정되는 적어도 하나의 칩 지지부를 가지는 기판 베이스, 상기 기판 베이스의 하면에 배치되며 복수의 단자 패드 및 상기 적어도 하나의 본딩 리세스의 저면에 위치하는 복수의 하부 본딩 패드를 포함하는 복수의 하면 배선 패턴과 상기 기판 베이스의 상면에 배치되며 복수의 상부 본딩 패드를 포함하는 복수의 상면 배선 패턴으로 이루어지는 복수의 배선 패턴을 포함하는 패키지 기판;
    상기 칩 수용 캐비티 내에 수용되며 상기 적어도 하나의 칩 지지부에 부착되고, 상기 복수의 하부 본딩 패드와 복수의 하부 본딩 와이어를 통하여 연결되는 복수의 제1 칩 패드를 가지는 적어도 하나의 하부 반도체 칩; 및
    동일한 수직 레벨에 위치하는 상기 하부 반도체 칩의 상면과 상기 기판 베이스의 최상면에 걸쳐서 부착되는 적어도 하나의 상부 반도체 칩;을 포함하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 복수의 단자 패드에 부착되는 복수의 외부 연결 단자;를 더 포함하고,
    상기 복수의 단자 패드와 상기 복수의 하부 본딩 패드는 서로 동일한 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  9. 제7 항에 있어서,
    상기 복수의 하부 배선 패턴은, 적어도 2개의 수동 소자 패드를 더 포함하며,
    상기 적어도 2개의 수동 소자 패드에 부착되며 수평적으로 상기 칩 수용 캐비티 및 상기 적어도 하나의 본딩 리세스 내에 배치되며 상기 상부 반도체 칩의 상면보다 높은 수직 레벨에 위치하는 상면을 가지는 수동 소자;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 칩 수용 캐비티, 상기 칩 수용 캐비티와 연통되며 상기 칩 수용 캐비티의 저면보다 낮은 저면을 가지는 본딩 리세스, 및 상기 칩 수용 캐비티와 상기 본딩 리세스에 의하여 한정되는 칩 지지부를 가지는 기판 베이스, 서로 동일한 수직 레벨에 위치하는 복수의 단자 패드 및 상기 본딩 리세스의 저면에 위치하는 복수의 하부 본딩 패드를 포함하고 상기 기판 베이스의 하면에 배치되는 복수의 하면 배선 패턴과 상기 기판 베이스의 상면에 배치되며 복수의 상부 본딩 패드를 포함하는 복수의 상면 배선 패턴으로 이루어지는 복수의 배선 패턴을 포함하는 패키지 기판;
    상기 칩 수용 캐비티 내에 수용되며 제1 두께를 가지는 하부 다이 접착 필름을 사이에 가지며 제1 상기 칩 지지부에 부착되고, 상면에 복수의 제1 칩 패드를 가지는 하부 반도체 칩;
    상기 제1 두께보다 큰 제2 두께를 가지는 상부 다이 접착 필름을 사이에 가지며 상기 하부 반도체 칩의 상면 및 상기 기판 베이스의 상면에 걸쳐서 부착되고, 상면에 복수의 제2 칩 패드를 가지는 상부 반도체 칩;
    상기 복수의 하부 본딩 패드와 상기 복수의 제1 칩 패드를 연결하며, 일부개의 일부분이 상기 상부 다이 접착 필름 내에 매립되는 복수의 하부 본딩 와이어;
    상기 복수의 상부 본딩 패드와 상기 복수의 제2 칩 패드를 연결하는 복수의 상부 본딩 와이어;
    상기 패키지 기판의 상면을 덮으며 상기 칩 수용 캐비티 및 상기 본딩 리세스를 채우고, 상기 하부 반도체 칩, 상기 복수의 하부 본딩 와이어, 상기 상부 반도체 칩, 및 상기 복수의 상부 본딩 와이어를 덮는 몰딩층; 및
    상기 복수의 단자 패드에 부착되는 복수의 외부 연결 단자;를 포함하는 반도체 패키지.
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