KR101440327B1 - 칩 내장형 임베디드 인쇄회로기판 및 그 제조방법 - Google Patents

칩 내장형 임베디드 인쇄회로기판 및 그 제조방법 Download PDF

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KR101440327B1
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Abstract

본 발명의 일 측면에 따르는 임베디드 인쇄회로기판의 제조 방법에 있어서, 적어도 일면 상에 형성된 제1 회로패턴층을 구비하는 베이스 기판을 준비한다. 상기 베이스 기판을 관통하는 캐비티(cavity)를 형성한다. 칩캐리어 상에 소자칩을 실장하고, 상기 소자칩이 상기 캐비티 내에 위치하도록 상기 칩캐리어를 상기 베이스 기판에 부착시킨다. 상기 캐비티 내에 충진제를 제공하여 상기 소자칩을 고정하는 충진층을 형성한다. 상기 칩캐리어를 상기 소자칩과 분리시켜 상기 소자칩을 상기 베이스 기판 내에 배치한다. 상기 소자칩 및 상기 충진층을 구비하는 상기 베이스 기판 상에 제2 회로패턴층을 적층한다.

Description

칩 내장형 임베디드 인쇄회로기판 및 그 제조방법{PCB with embedded chip and manufacturing method for the same}
본 발명은 인쇄회로기판(PCB)에 관한 것으로, 보다 상세하게는, 칩 내장형 임베디드(embedded) 인쇄회로기판 및 제조방법에 관한 것이다.
전자 기기의 소형화에 따라, 전자 부품이 보다 고기능화되고 보다 더 소형화되고 있다. 디지털 네트워크의 고도화에 의해, 휴대폰이나 휴대 컴퓨터 등과 같은 휴대 정보 단말 기기가 고성능 및 고기능화되고 있으며, 다양한 기능이 하나의 기기에 융합되어 복합화되고 있다.
이와 같이, 전자 기기가 소형화되고 고기능화됨에 따라 인쇄회로기판에 실장되어야 하는 부품 소자 수가 크게 증가하고 있으나, 이에 반해 기판의 면적은 감소되지 않는 추세이다. 일 예로서, 휴대폰에 소요되는 기판의 경우 제한된 기판 면적에 보다 많은 부품 소자의 실장이 요구되고 있다.
최근에는, 제한된 기판 크기 및 표면적에도 불구하고 보다 많은 부품들을 실장할 수 있는 방법으로서, 소자칩을 인쇄회로기판에 내장하는 임베디드 인쇄회로기판 기술이 등장하게 되었다. 임베디드 인쇄회로기판 기술은 소자칩을 인쇄회로기판에 내장함으로써, 전체 부품의 두께를 감소시키는 데 유리할 수 있다. 따라서, 업계에서는 임베디드 인쇄회로기판 기술의 실용화를 위하여, 구조적 내구성 또는 신뢰성을 향상시키기 위한 연구가 활발하게 진행되고 있다.
본 발명은 두께가 감소된 임베디드 인쇄회로기판를 제공하는 것이다.
본 발명은 두께가 감소된 임베디드 인쇄회로기판의 제조 방법을 제공하는 것이다. 또한, 공정이 보다 단순화되는 임베디드 인쇄회로기판의 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따르는 임베디드 인쇄회로기판의 제조 방법이 제공된다. 상기 임베디드 인쇄회로기판의 제조 방법에 있어서, 적어도 일면 상에 형성된 제1 회로패턴층을 구비하는 베이스 기판을 준비한다. 상기 베이스 기판을 관통하는 캐비티(cavity)를 형성한다. 칩캐리어를 이용하여 상기 캐비티 내에 소자칩을 위치시킨다. 상기 캐비티 내에 충진제를 제공하여 상기 소자칩을 고정하는 충진층을 형성한다. 상기 칩캐리어를 상기 소자칩과 분리시켜 상기 소자칩을 상기 베이스 기판 내에 배치한다. 상기 소자칩 및 상기 충진층을 구비하는 상기 베이스 기판 상에 제2 회로패턴층을 적층한다.
본 발명의 다른 측면에 따르는 임베디드 인쇄회로기판의 제조 방법이 제공된다. 상기 임베디드 인쇄회로기판의 제조 방법에 있어서, 절연 코어층을 포함하는 베이스 기판을 준비한다. 상기 베이스 기판을 관통하는 캐비티를 형성한다. 상기 베이스 기판의 양면에 감광층 패턴을 적층한다. 소자칩 및 칩캐리어를 준비하고, 상기 소자칩이 상기 캐비티 내부에 위치하도록, 상기 칩캐리어를 상기 감광층 패턴에 접합시킨다. 상기 캐비티 내에 충진제를 제공하여 상기 소자칩을 고정하는 충진층을 형성한다. 상기 칩캐리어를 상기 베이스 기판으로부터 제거한다. 상기 감광층을 상기 베이스 기판으로부터 제거한다. 상기 베이스 기판의 양면에 절연층을 적층한다.
본 발명의 또다른 측면에 따르는 임베디드 인쇄회로기판이 제공된다. 상기 임베디드 인쇄회로기판은 절연 코어층, 상기 절연 코어층의 상면 및 하면 중 적어도 일면에 배치되는 제1 회로패턴층 및 상기 절연 코어층의 상면과 하면을 관통하는 비아홀 내에 배치되는 구리 비아층, 상기 절연 코어층을 관통하여 개재되며 상기 절연 코어층의 두께보다 두꺼운 두께를 가지는 충진층, 및 상기 충진층에 의해 고정되는 소자칩을 포함한다.
일 실시 예에 따르면, 충진층이 소자칩을 충분히 고정시킴으로써, 후속 적층 공정을 베이스 기판의 양쪽 면에서 신뢰성 있게 진행할 수 있는 장점이 있다.
또한, 감광층을 적용함으로써, 코어 절연층의 두께를 감소시킬 수 있으므로, 종래의 인쇄회로기판보다 얇은 두께의 임베디드 인쇄회로기판을 제조할 수 있다.
도 1은 본 발명의 일 실시 예에 따르는 임베디드 인쇄회로기판을 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 일 실시 예에 따르는 임베디드 인쇄회로기판의 제조 방법을 개략적으로 나타내는 순서도이다.
도 3 내지 도 15는 본 발명의 일 실시 예에 따르는 임베디드 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 개시에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서 사용되는, 기판 또는 소자칩의 '상면' 또는 '하면'이라는 용어는 관찰자의 시점에서 관측되는 상대적인 개념이다. 따라서, 기판 또는 소자칩의 측면을 제외한 두 면 중 어느 한 면을 '상면' 또는 '하면'으로 지칭할 수 있으며, 이에 대응하여 나머지 한 면을 '하면' 또는 '상면'으로 지칭할 수 있다. 마찬가지로, 본 명세서에서, '상', '위' 또는 '하', '아래' 라는 개념도 마찬가지로 상대적인 개념으로 사용되어 질 수 있다.
도 1은 본 발명의 일 실시 예에 따르는 임베디드 인쇄회로기판을 개략적으로 도시하는 단면도이다. 도 1을 참조하면, 임베디드 인쇄회로기판(100)는 절연 코어층(110), 절연 코어층(110) 상에 배치되는 제1 회로패턴층(122, 122') 및 제2 회로패턴층(190, 190'), 인쇄회로기판(100) 내부에 매몰되는 충진층(160) 및 충진층(160) 내부에 위치하는 소자칩(150)을 포함한다.
절연 코어층(110)은 일 예로서, 절연 수지를 포함할 수 있다. 절연 코어층(110)은 다른 예로서, 프리프레그(prepreg)층으로 제조될 수 있다.
제1 회로패턴층(122, 122')는 절연 코어층(110)의 상면 및 하면 중 적어도 일면 상에 배치될 수 있으며, 일 예로서, 구리패턴층일 수 있다. 도면에서는 제1 회로패턴층(122, 122')이 절연 코어층(110)의 상면 및 하면 모두에 형성되는 예를 도시하고 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 절연 코어층(110)을 관통하는 비아홀 내에는 제1 회로패턴층(122, 122')의 부분으로서의 구리 비아층(125)이 배치될 수 있다.
절연 코어층(110) 상에는 제1 회로패턴층(122, 122')을 절연하는 절연층(172, 172')이 배치될 수 있다. 절연층(172) 내에는 비아홀(182, 182') 또는 트렌치(184)가 형성될 수 있으며, 비아홀(182, 182') 또는 트렌치(184) 내에 제2 회로패턴층(190, 190')의 일부분이 배치될 수 있다. 또한, 제2 회로패턴층(190, 190')의 다른 일부분은 절연층(172) 상에 배치될 수 있다.
제2 회로패턴층(190, 190')은 절연층(172, 172')의 상면 또는 절연층(172, 172')내부의 비아홀 또는 트렌치 내에 위치하고, 제1 회로패턴층(172, 172') 또는 소자칩(150)과 전기적으로 연결될 수 있다.
소자칩(150)은 임베디드 인쇄회로기판(100) 내부에 매몰되어 배치되며, 제2 회로패턴층(190, 190')의 일부분과 전기적으로 연결될 수 있다. 소자칩(150)은 일 예로서, 제1 전극(152), 제2 전극(153) 및 유전층(151)을 구비하는 캐패시터 소자일 수 있다. 도시된 바와 달리, 다른 실시예에서는 소자칩(150)이 캐패시터 소자 이외에, 인덕터, 코일 등과 같은 다른 수동 소자일 수 있다. 또다른 실시예에서는 소자칩(150)이 능동 소자일 수 있다. 이러한 경우라도, 소자칩(150)의 외부 접속단자와 제2 회로패턴층(190, 190')의 일부분은 전기적으로 연결될 수 있다.
소자칩(150)을 임베디드 인쇄회로기판(100)에 고정시키도록, 충진층(160)이 소자칩(150)의 주변에 배치된다. 소자칩(150)은 충진층(160)의 내부에 위치할 수 있다. 충진층(160)은 절연 코어층(110)을 관통한 형태로 임베디드 인쇄회로기판(100) 내에 위치할 수 있다. 일 실시예에서, 충진층(160)은 절연 코어층(110)을 관통하여 제1 회로패턴층 (122, 122')의 상부로 돌출되도록 배치될 수 있다. 즉, 충진층(160)의 두께는 절연 코어층(110)의 두께보다 두꺼울 수 있다. 충진층(160)은 일 예로서, 액상의 잉크 형태로 인쇄회로기판(100)에 제공된 후, 용매가 증발한 후에는 고체상의 비전도성 물질층일 수 있다.
제2 회로패턴층(190, 190') 상에는 솔더 마스크 패턴층(210, 210')이 배치될 수 있다. 솔더 마스크 패턴층(210, 210')은 제2 회로패턴층(190, 190')의 일부분을 선택적으로 노출시킬 수 있으며, 노출된 제2 회로패턴층(190, 190') 상에는 표면처리층(220, 220')이 형성되어 외부 환경과의 접속 패드로서 기능할 수 있게 된다. 표면 처리층(220, 220')이 형성된 상기 접속 패드 상에는 접속 구조물(230)이 배치될 수 있다. 접속 구조물(230)은 일 예로서, 범프, 솔더볼, 골드 와이어 등을 포함할 수 있다.
상술한 본 발명의 일 실시 예에 따르면, 절연 코어층(110)의 내부를 관통하도록 소자칩(150)이 매몰되며, 충진층(160)이 소자칩(150)을 고정하도록 배치된다. 이때, 충진층(160)의 두께는 절연 코어층(110)의 두께보다 두껍도록 형성될 수 있다. 이와 같이, 소자칩(150)을 고정시키는 충진층(160)을 적용함으로써, 절연 코어층(110)의 두께를 얇게 구성할 수 있다. 종래의 경우, 절연 코어층의 두께는 소자칩의 두께와 실질적으로 동일하거나 두꺼운 두께를 가졌으나, 본 발명의 실시 예에서는 절연 코어층(110)이 소자칩(150)의 두께의 약 50% 내지 약 70%에 해당하는 두께를 가질 수 있다. 이에 따라, 종래의 인쇄회로기판의 두께보다 얇은 두께의 임베디드 인쇄회로기판을 제공할 수 있게 된다.
도 2는 본 발명의 일 실시 예에 따르는 임베디드 인쇄회로기판의 제조 방법을 개략적으로 나타내는 순서도이다. 도 2를 참조하면, S210 블록에서, 절연 코어층을 포함하는 베이스 기판을 준비한다. 일 예로서, 상기 베이스 기판은 회로패턴층을 구비할 수 있다.
S220 블록에서, 상기 베이스 기판을 관통하는 캐비티를 형성한다. 상기 캐비티는 상기 절연층을 선택적으로 드릴링하여 형성할 수 있다. 상기 드릴링은 일예로서, 레이저 드릴링 또는 기계적 드릴링으로 수행될 수 있다.
S230 블록에서, 상기 베이스 기판의 양면에 감광층 패턴을 적층한다. 구체적인 일 실시예를 따르면, 감광층으로서, 한쌍의 드라이 필름을 준비한다. 이어서, 상기 캐비티가 형성된 상기 베이스 기판의 양쪽 면에 상기 드라이 필름을 부착시킨다. 그리고, 상기 캐비티의 위치에 대응하는 상기 감광층의 부분을 노광 및 현상하여 제거한다.
S240 블록에서, 소자칩 및 칩캐리어를 준비하고, 상기 소자칩이 상기 캐비티 내부에 위치하도록, 상기 칩캐리어를 상기 감광층 패턴에 접합한다.
S250 블록에서, 상기 캐비티 내에 충진제를 제공하여 상기 소자칩을 고정하는 충진층을 형성할 수 있다. 상기 충진제는 일 예로서, 비전도성 입자를 포함하는 액상의 잉크일 수 있다. 일 실시 예에 있어서, 상기 충진층을 형성하기 위해서, 상기 칩캐리어가 부착된 상기 감광층 면과 반대쪽 방향에서, 상기 소자칩을 둘러싸도록 상기 충진제를 상기 캐비티 내부로 제공하는 단계를 먼저 수행한다. 그리고, 상기 충진제를 건조시켜 상기 소자칩을 고정시키는 충진층을 형성하는 단계를 이어서 수행할 수 있다.
S260 블록에서, 상기 칩캐리어를 상기 베이스 기판으로부터 제거한다.
S270 블록에서, 상기 감광층 패턴을 상기 베이스 기판으로부터 제거한다.
S280 블록에서, 상기 베이스 기판의 양면에 절연층을 적층한다.
도시되지는 않았지만, 추가적으로, 상기 절연층의 내부 또는 상부에 회로패턴층을 형성하는 공정을 수행함으로써, 다층 회로 기판을 구현할 수 있다. 이로서, 소자칩이 내장된 임베디드 인쇄회로기판을 제공할 수 있게 된다.
도 3 내지 도 15는 본 발명의 일 실시 예에 따르는 임베디드 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다. 도 3을 참조하면, 베이스 기판을 준비한다. 상기 베이스 기판은 절연 코어층(110)과 절연 코어층(110)의 양쪽 면에 배치된 구리층(120, 120')을 포함할 수 있다. 상기 베이스 기판은 일 예로서, 적층 동박 기판(Copper Clad Laminate)일 수 있다. 절연 코어층(110)은 일 예로서, 프리프레그(prepreg)층일 수 있다. 상기 베이스 기판이 적층 동박 기판인 경우, 절연 코어층(110)은 후술하는 소자칩의 두께의 약 50% 내지 약 70%에 해당하는 두께를 가질 수 있다. 이는 종래의 임베디드 인쇄회로기판에서, 절연 코어층의 두께가 소자칩의 두께와 실질적으로 동일하거나 절연 코어층의 두께가 소자칩의 두께보다 두꺼운 것과 대비될 수 있다.
도 4를 참조하면, 상기 베이스 기판을 관통하는 비아홀(112)을 형성한다. 비아홀(112)을 형성하는 공정은 일 예로서, 기계적 드릴링법 또는 레이저 드릴링법에 의해 수행될 수 있다.
도 5를 참조하면, 비아홀(112)을 채우면서, 절연 코어층(110)의 양쪽 면에 배치되는 제1 회로패턴층(122, 122')를 형성한다. 일 실시 예에 의하면, 제1 회로패턴층(122, 122')를 형성하는 방법은 일 예로서, 텐팅법으로 형성될 수 있다. 즉, 무전해도금, 전해도금 또는 이들의 결합에 의해 비아홀(112)을 채우며 절연 코어층(110)의 상면 및 하면에 구리도금층을 형성한다. 이어서, 상기 구리도금층 상에 감광층 패턴을 형성하고, 상기 감광층 패턴을 이용하여 상기 구리도금층을 식각하여 구리 패턴층을 형성함으로써, 제1 회로패턴층(122, 122')을 획득할 수 있다.
다른 실시 예에 의하면, 제1 회로패턴층(122, 122')을 형성하는 방법은 어디티브(additive)법으로 수행될 수 있다. 즉, 무전해도금에 의한 시드구리층을 비아홀(112) 내부 및 구리층(120, 120') 상에 형성한다. 이어서, 상기 시드구리층이 형성된 절연 코어층(110)의 상면 및 하면 상에 감광층 패턴을 형성한다. 상기 감광층 패턴 사이에서 노출되는 상기 시드구리층을 이용하여 전해도금을 실시하여 구리패턴층을 형성할 수 있다. 그리고, 상기 감광층 패턴 및 상기 감광층 패턴 하부의 상기 시드구리층의 부분을 제거함으로써 제1 회로패턴층(122, 122')을 획득할 수 있다.
도 5에서는 절연 코어층(110)의 상면 및 하면에, 제1 회로패턴층(122, 122')을 형성하고 있으나, 반드시 이에 한정되지는 않고, 다른 실시예들에서는 상기 상면 또는 상기 하면 중 어느 한면에만 제1 회로패턴층(122, 122')을 형성할 수도 있다.
도 6을 참조하면, 상기 베이스 기판을 관통하는 캐비티(114)를 형성한다. 일 실시 예에 의하면, 캐비티(114)를 형성하는 공정은 제1 회로패턴층(122, 122‘) 사이의 절연 코어층(110)을 선택적으로 드릴링함으로써 수행될 수 있다. 상기 드릴링은 일 예로서, 레이저 드릴링 또는 기계적 드릴링으로 수행될 수 있다. 상기 레이저 드릴링은 일예로서, CO2 레이저, UV 레이저, 엑시머 레이저 등을 적용하여 수행될 수 있다. 상기 기계적 드릴링은 일 예로서, CNC 드릴링으로 수행될 수 있다.
도 7을 참조하면, 캐비티(114)가 형성된 상기 베이스 기판의 상면 및 하면에 감광층(130, 130‘)을 적층한다. 일 실시 예에 의하면, 감광층(130, 130')으로서, 한쌍의 드라이 필름을 준비하고, 상기 드라이 필름을 절연 코어층(110)의 상면 및 하면에 위치하는 제1 회로패턴층(122, 122')에 각각 부착시킴으로써 진행할 수 있다.
도 8을 참조하면, 캐비티(114)의 위치에 대응하는 감광층(130, 130‘)의 부분을 노광 및 현상하여 제거함으로써, 감광층 패턴(132, 132’)를 형성한다.
도 9를 참조하면, 칩캐리어(140)를 이용하여 캐비티(114) 내에 소자칩(150)을 위치시킨다. 이를 위한 구체적인 일 실시 예에 의하면, 먼저, 칩캐리어(140) 및 소자칩(150)을 준비한다. 칩캐리어(140)는 일 예로서, 접착 필름과 같은 공지의 접착 수단일 수 있다. 소자칩(150)은 일 예로서, 제1 전극(152), 제2 전극(153) 및 유전층(151)을 구비하는 캐패시터 소자일 수 있다. 도시된 바와 달리, 다른 몇몇 실시예에서는 소자칩(150)이 캐패시터 소자 이외에, 인덕터, 코일 등과 같은 다른 수동 소자일 수 있다. 또다른 실시예에서는 소자칩(150)이 능동 소자일 수 있다. 이러한 경우라도, 소자칩(150)은 외부 환경과의 접속 단자를 구비할 수 있다. 이어서, 칩캐리어(140)를 상기 베이스 기판의 어느 일면 상에 부착시킨다. 그리고, 소자칩(150)을 캐비티(114) 내부의 칩캐리어(140) 상에 부착시키는 순서로 공정을 진행할 수 있다.
이와는 다른 실시예에 있어서는, 먼저, 소자칩(150)을 칩캐리어(140)에 실장한다. 그리고, 소자칩(150)이 캐비티(114) 내부에 위치하도록 설정한 후에, 칩캐리어(140)를 상기 베이스 기판의 어느 일면 상에 부착시키는 순서로 공정을 수행할 수도 있다.
도 10을 참조하면, 캐비티(114) 내에 충진제를 제공하여, 소자칩(150)을 고정하는 충진층(160)을 형성한다. 일 실시 예에 의하면, 충진층(160)을 형성하는 공정은 칩캐리어(140)가 부착된 상기 베이스 기판의 면과 반대쪽 방향에서, 소자칩(150)을 둘러싸도록 충진제를 캐비티(114) 내부로 제공하는 단계를 수행하고, 이어서 상기 충진제를 건조시켜 소자칩(150)을 고정시키는 단계를 수행함으로써, 진행될 수 있다.
상기 충진제를 제공하는 방법은 일 예로서, 인쇄법, 분사법, 도포법 등을 적용할 수 있다. 감광층(130, 130')은 캐비티(114)를 제외한 베이스 기판의 부분 상에 상기 충진제가 제공되는 것을 방지하는 역할을 수행할 수 있다. 상기 충진제는 일 예로서, 비전도성 입자를 포함하는 액상의 잉크일 수 있다. 상기 충진제는 건조 과정을 통하여 용매가 증발된 후에, 고상의 비도전성 충진층(160)으로 변환될 수 있다. 충진층(160)은 일 예로서, 이산화규소(SiO2), 질화실리콘(Si3N4), 알루미나(Al2O3) 등과 같은 절연체 입자를 포함할 수 있다. 다른 예로서, 충진층(160)은 폴리머 입자와 같은 절연성 유기 입자를 포함할 수도 있다.
도 11을 참조하면, 칩캐리어(140)를 소자칩(150) 및 감광층(130)으로부터 분리시킨다. 이로서, 소자칩(150)을 상기 베이스 기판 내부에 배치시킨다. 이어서, 감광층(130, 130')을 상기 베이스 기판으로부터 제거한다.
도 12를 참조하면, 제1 회로패턴층(122, 122'), 소자칩(150) 및 충진층(160)이 형성된 상기 베이스 기판 상에 절연층(172, 172')을 적층한다. 도시된 바에 의하면, 절연층(172, 172') 상에 구리 필름(174, 174')을 추가적으로 적층할 수 있다.
일 실시 예에 의하면, 절연층(172, 172')을 적층하는 공정은 다음과 같이 진행될 수 있다. 먼저, 절연층(172)을 포함하는 층간 기판 및 절연층(172')를 포함하는 층간 기판을 각각 준비한다. 상기 각각의 층간 기판은 구리 필름(174) 및 구리 필름(174')을 추가적으로 포함할 수 있다. 이어서, 상기 층간 기판을 상기 베이스 기판의 상면 및 하면에 각각 접합한다. 상기 층간 기판을 상기 베이스 기판에 접합하는 공정은 일 예로서, 열, 압력을 이용하여 부착하는 방법을 적용할 수 있다.
도 13을 참조하면, 절연층(172, 172')의 내부 또는 절연층(172, 172') 상에 제2 회로패턴층(190, 190')을 형성한다. 일 실시 예에 의하면, 제2 회로패턴층(190, 190')을 형성하는 공정은 다음의 순서를 따라 진행될 수 있다. 먼저, 상기 층간 기판을 가공하여, 제1 회로패턴층(122, 122')의 일부분을 노출시키는 비아홀(182, 182') 또는 소자칩(150)의 단자부의 적어도 일부분을 노출시키는 트렌치(184)를 형성한다. 일예로서, 소자칩(150)이 캐패시터 소자인 경우, 트렌치(184)는 캐패시터 소자의 제1 전극(152) 및 제2 전극(153)을 노출시킬 수 있다.
상기 층간 기판을 가공하는 방법은 레이저 드릴링법 또는 기계적 드릴링법이 적용될 수 있으며, 절연층(172, 172') 상의 구리 필름(174, 174')은 상기 층간 기판의 가공시에, 드릴링 가공이 이루어지지 않는 부분을 보호하는 기능을 수행한다.
이어서, 상기 층간 기판의 절연층(172, 172') 상에 컨택홀 타입의 감광막 패턴을 형성한다. 그리고, 도금법에 의하여 비아홀(182, 182') 또는 트렌치(184)의 내부 및 절연층(172, 172')상의 상기 감광막 패턴을 채우는 구리 도금층을 형성한다. 그리고, 상기 감광막 패턴을 제거함으로써, 제2 회로패턴층(190, 190')을 형성할 수 있다.
도 14를 참조하면, 제2 회로패턴층(190, 190')의 일부분을 노출시키는 솔더 마스크 패턴(210, 210')을 형성한다. 솔더 마스크 패턴(210, 210')은 하부의 제2 회로패턴층(190, 190')을 외부 환경으로부터 보호하는 기능을 수행할 수 있다.
도 15를 참조하면, 솔더 마스크 패턴(210, 210')에 의해 노출되는 제2 회로패턴층(190, 190')의 일부분을 외부 접속을 위한 접속 패드로 정의하고, 상기 접속 패드 상에 표면처리층(220, 220')을 형성한다. 표면처리층(220, 220')은 상기 접속패드의 산화를 막기 위한 코팅층일 수 있다. 표면처리층(220, 220')을 형성하는 공정은 일 예로서, NiAu, NiPdAu, Au, Ag, Sn, OSP(Organic Solderability Preservative), SOP(Solder On Pad), ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold), ENEP(Electroless Nickel Electroless Palladium), ENAG(Electroless Ni Auto-catalytic Au), ENA2(Electroless Ni Electroless Au & Ag Immersion Au), ENIG(Electroless Nickel and Immersion Gold) 및 TiN 중 어느 하나의 층을 형성하는 공정을 포함할 수 있다.
표면처리층(220, 220')이 형성된 상기 접속 패드 상에는 접속 구조물(230)이 배치될 수 있다. 접속 구조물(230)은 일 예로서, 범프, 솔더볼, 골드 와이어 등을 포함할 수 있다.
상술한 바와 같이, 본 발명의 일 실시 예에 따르는 제조 방법에 의하면, 충진층이 소자칩을 둘러싸서 충분히 고정시킴으로써, 후속 적층 공정을 베이스 기판의 상면 및 하면의 양쪽 면에서 신뢰성 있게 진행할 수 있는 장점이 있다.
또한, 감광층을 적용함으로써, 절연 코어층의 두께를 감소시킬 수 있으므로, 종래의 인쇄회로기판보다 얇은 두께의 임베디드 인쇄회로기판을 제조할 수 있는 장점이 있다. 일 예로서, 종래의 임베디드 인쇄회로기판에서, 절연 코어층은 소자칩과 실질적으로 동일한 두께를 가지거나, 소자칩의 두께보다 두꺼운 두께를 가지도록 제조된다. 이와 대비하여, 본 발명의 실시예를 따를 경우, 감광층 및 충진층의 도움에 의해, 절연 코어층의 두께를, 소자칩의 두께의 약 50% 내지 약70%의 해당하는 두께로 감소시킬 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 절연 코어층, 112: 비아홀, 114: 캐비티, 120 120': 구리층, 122 122': 제1 회로패턴층, 125: 구리 비아층, 130 130': 감광층, 132, 132‘: 감광층 패턴, 140: 칩캐리어, 150: 소자칩, 151: 유전층, 152: 제1 전극, 153: 제2 전극, 160: 충진층, 172 172': 절연층, 174 174': 구리 필름, 182 182': 비아홀, 184: 트렌치, 190 190': 제2 회로패턴층, 210 210': 솔더 마스크 패턴, 220 220': 표면처리층, 230: 접속구조물.

Claims (21)

  1. (a) 적어도 일면 상에 형성된 제1 회로패턴층을 구비하는 베이스 기판을 준비하는 단계;
    (b) 상기 베이스 기판을 관통하는 캐비티(cavity)를 형성하는 단계;
    (c) 상기 베이스 기판의 상면 및 하면에 감광층을 적층하는 단계;
    (d) 상기 캐비티의 위치에 대응하는 상기 감광층의 부분을 노광 및 현상하여 제거하는 단계;
    (e) 소자칩과 칩캐리어를 준비하고, 상기 소자칩이 상기 캐비티 내부에 위치하도록, 상기 소자칩을 실장한 상기 칩 캐리어를 상기 감광층의 일면 상에 부착시키는 단계;
    (f) 상기 캐비티 내에 충진제를 제공하여 상기 소자칩을 고정하는 충진층을 형성하는 단계;
    (g) 상기 소자칩 및 상기 충진층을 구비하는 상기 베이스 기판 상에서 상기 제1 회로패턴층 또는 상기 소자칩의 단자부와 전기적으로 연결되는 제2 회로패턴층을 형성하는 단계를 포함하는
    임베디드 인쇄회로기판의 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    (f) 단계는
    (f1) 상기 칩캐리어가 부착된 상기 감광층의 상기 일면과 반대쪽 방향에서, 상기 소자칩을 둘러싸도록 충진제를 상기 캐비티 내부로 제공하는 단계; 및
    (f2) 상기 충진제를 건조시켜 상기 소자칩을 고정시키는 단계를 포함하는
    임베디드 인쇄회로기판의 제조 방법.
  6. 제5 항에 있어서,
    상기 충진제를 상기 캐비티 내부로 제공하는 단계는
    인쇄법, 분사법 및 도포법 중 어느 하나의 방법에 의해 수행되는
    임베디드 인쇄회로기판의 제조 방법.
  7. 삭제
  8. 제1 항에 있어서,
    (a) 단계는
    (a1) 절연 코어층 및 상기 절연 코어층의 양면에 구리층이 형성된 동박 적층 기판(Copper Clad Laminate)을 준비하는 단계;
    (a2) 상기 동박 적층 기판을 관통하는 홀을 형성하는 단계;
    (a3) 상기 홀의 내부 및 상기 동박 적층 기판 상에 구리 도금층을 형성하는 단계; 및
    (a4) 상기 구리 도금층을 패터닝하여 구리 패턴층을 형성하는 단계를 포함하는
    임베디드 인쇄회로기판의 제조 방법.
  9. 제8 항에 있어서,
    상기 절연 코어층의 두께는 상기 소자칩의 두께보다 얇은
    임베디드 인쇄회로기판의 제조 방법.
  10. 제1 항에 있어서,
    (g) 단계는
    (g1) 절연층을 포함하는 층간 기판을 상기 베이스 기판에 접합하는 단계;
    (g2) 상기 층간 기판을 가공하여, 상기 제1 회로패턴층의 일부분을 노출시키는 비아홀 또는 상기 소자칩의 외부 단자부의 적어도 일부분을 노출시키는 트렌치를 형성하는 단계;
    (g3) 상기 층간 기판의 상기 절연층 상에 컨택홀 타입의 감광막 패턴을 형성하는 단계;
    (g4) 도금법에 의하여 상기 비아홀 또는 상기 트렌치의 내부 및 상기 감광막 패턴을 채우는 구리 도금층을 형성하는 단계; 및
    (g5) 상기 감광막 패턴을 제거하는 단계를 포함하는
    임베디드 인쇄회로기판의 제조 방법.
  11. 제1 항에 있어서,
    (h) 상기 제2 회로패턴층 상에서 상기 제2 회로패턴층의 일부분을 노출시키는 솔더 마스크 패턴을 형성하는 단계; 및
    (i) 상기 솔더 마스크 패턴에 의해 노출되는 상기 제2 회로패턴층의 일부분을 외부 접속을 위한 접속패드로 정의하고, 상기 접속패드 상에 표면처리층을 형성하는 단계를 더 포함하는
    임베디드 인쇄회로기판의 제조 방법.
  12. (a) 절연 코어층을 포함하는 베이스 기판을 준비하는 단계;
    (b) 상기 베이스 기판을 관통하는 캐비티를 형성하는 단계;
    (c) 상기 베이스 기판의 양면에 감광층 패턴을 적층하는 단계;
    (d) 소자칩 및 칩캐리어를 준비하고, 상기 소자칩이 상기 캐비티 내부에 위치하도록, 상기 소자칩을 실장한 상기 칩캐리어를 상기 감광층 패턴에 접합시키는 단계;
    (e) 상기 캐비티 내에 충진제를 제공하여 상기 소자칩을 고정하는 충진층을 형성하는 단계;
    (f) 상기 칩캐리어를 상기 감광층 패턴으로부터 제거하는 단계;
    (g) 상기 감광층 패턴을 상기 베이스 기판으로부터 제거하는 단계; 및
    (h) 상기 베이스 기판의 양면에 절연층을 적층하는 단계를 포함하는
    임베디드 인쇄회로기판의 제조 방법.
  13. 제12 항에 있어서,
    상기 절연 코어층의 두께는 상기 소자칩의 두께보다 얇고,
    상기 절연 코어층과 상기 감광층의 두께를 합산한 값은 상기 소자칩의 두께보다 두꺼운
    임베디드 인쇄회로기판의 제조 방법.
  14. 제12 항에 있어서,
    (b) 단계는
    상기 절연 코어층을 선택적으로 드릴링하는 단계를 포함하는
    임베디드 인쇄회로기판의 제조 방법.
  15. 제12 항에 있어서,
    (c) 단계는
    상기 베이스 기판의 상면 및 하면에 감광층을 적층하는 단계; 및
    상기 캐비티가 형성된 부분의 감광층을 노광 및 현상하여 제거하는 단계를 포함하는
    임베디드 인쇄회로기판의 제조 방법.
  16. 제12 항에 있어서,
    (e) 단계는
    (e1) 상기 칩캐리어가 부착된 상기 감광층 면과 반대쪽 방향에서, 상기 소자칩을 둘러싸도록 충진제를 상기 캐비티 내부로 제공하는 단계; 및
    (e2) 상기 충진제를 건조시켜 상기 소자칩을 고정시키는 단계를 포함하는
    임베디드 인쇄회로기판의 제조 방법.
  17. 절연 코어층;
    상기 절연 코어층의 상면 및 하면 중 적어도 일면에 배치되는 제1 회로패턴층 및 상기 절연 코어층의 상면과 하면을 관통하는 비아홀 내에 배치되는 구리 비아층;
    상기 절연 코어층을 관통하여 상기 제1 회로패턴층의 상부로 돌출되도록 배치되며, 상기 절연 코어층의 두께보다 두꺼운 두께를 가지는 충진층; 및
    상기 충진층에 의해 고정되는 소자칩을 포함하되,
    임베디드 인쇄회로기판.
  18. 제17 항에 있어서,
    상기 소자칩은 상기 충진층의 내부에 위치하는
    임베디드 인쇄회로기판.
  19. 제17 항에 있어서,
    상기 절연 코어층의 두께는 상기 소자칩의 두께보다 얇은
    임베디드 인쇄회로기판.
  20. 삭제
  21. 제17 항에 있어서,
    상기 절연 코어층의 상면 및 하면 상에서, 상기 제1 회로패턴층 및 상기 충진층을 덮는 절연층;
    상기 절연층의 상면 또는 상기 절연층 내부의 트렌치 또는 비아홀에 위치하고, 상기 제1 회로패턴층 또는 상기 소자칩과 전기적으로 연결되는 제2 회로패턴층을 더 포함하는
    임베디드 인쇄회로기판.
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