KR102108325B1 - 반도체 패키지 - Google Patents

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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
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    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/45099—Material
    • H01L2224/45198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/45298—Fillers
    • H01L2224/45399—Coating material
    • H01L2224/454—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
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    • H01L2224/4554—Coating
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    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/48663—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48681—Tantalum (Ta) as principal constituent
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    • H01L2224/48724—Aluminium (Al) as principal constituent
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    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8336—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/83365—Shape, e.g. interlocking features
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Abstract

반도체 패키지의 부피를 최소화할 수 있는 고용량화된 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는 본딩 패드를 가지는 패키지 베이스 기판, 서로 반대되는 활성면 및 비활성면을 가지는 반도체 기판, 반도체 기판의 활성면에 형성되는 반도체 소자, 반도체 소자와 전기적으로 연결되는 제1 패드, 반도체 기판에 대하여 제1 패드와 동일 레벨을 가지며 제1 패드보다 반도체 기판의 가장자리에 인접하는 도전 패턴 및 제1 패드 상에 연결되고 도전 패턴과 이격되면서 도전 패턴 상으로 연장되는 제2 패드를 각각 포함하되, 제2 패드가 적어도 일부 노출되도록 제1 방향으로 소정거리만큼 쉬프트(shift)되며 패키지 베이스 기판 상에 적층되는 복수의 반도체 칩, 및 복수의 반도체 칩들 각각의 제2 패드와 본딩 패드를 연결하는 본딩 와이어를 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 복수의 반도체 칩이 적층된 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 고용량화 및 다기능화되고 있다. 따라서 전기기기에 사용되는 반도체 패키지 또한 소형화, 고용량화 및 다기능화가 요구되고 있으며, 이에 따라 복수 개의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다. 그러나 복수 개의 반도체 칩을 하나의 반도체 패키지에 포함시키는 경우, 반도체 패키지의 두께 및/또는 면적이 증가하여 반도체 패키지의 부피가 증가하는 문제점이 발생하고 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자, 반도체 패키지의 부피를 최소화할 수 있는 고용량화된 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는 본딩 패드를 가지는 패키지 베이스 기판; 서로 반대되는 활성면 및 비활성면을 가지는 반도체 기판, 그리고 상기 반도체 기판의 상기 활성면에 형성되는 반도체 소자를 각각 포함하되, 상기 활성면이 적어도 일부 노출되도록 제1 방향으로 소정거리만큼 쉬프트(shift)되며 상기 패키지 베이스 기판 상에 적층되는 복수의 반도체 칩; 및 상기 복수의 반도체 칩들 각각과 상기 본딩 패드를 전기적으로 연결하는 본딩 와이어;를 포함하되, 상기 복수의 반도체 칩 중 적어도 하나의 반도체 칩은, 상기 반도체 소자와 전기적으로 연결되는 제1 패드; 상기 반도체 기판에 대하여 상기 제1 패드와 동일 레벨을 가지며 상기 제1 패드보다 상기 반도체 기판의 가장자리에 인접하는 도전 패턴; 및 상기 제1 패드 상에 연결되고 상기 도전 패턴과 이격되면서 상기 도전 패턴 상으로 연장되는 제2 패드;를 포함하고, 상기 본딩 와이어는 상기 제2 패드와 연결된다.
상기 제2 패드는 상기 도전 패턴보다 상기 반도체 기판의 가장자리에 더 인접하도록 연장될 수 있다.
상기 복수의 반도체 칩 중 적어도 하나의 반도체 칩은, 상기 제1 패드를 노출시키는 개구부를 가지고 상기 도전 패턴을 덮는 제1 절연층을 더 포함하며, 상기 제2 패드는 상기 제1 절연층을 사이에 두고 상기 도전 패턴 상으로 연장될 수 있다.
상기 제2 패드는, 상기 제1 절연층에 의하여 노출되는 상기 제1 패드를 모두 덮을 수 있다.
상기 제2 패드는 상기 제1 패드와 접하는 기저부와 상기 제1 절연층 상에 형성되는 연장부를 포함하며, 상기 기저부와 상기 연장부는 단차를 가지며 연결될 수 있다.
상기 연장부는, 상기 기저부로부터 상기 반도체 기판의 가장자리를 향하여 연장되는 제1 연장부와 상기 반도체 기판의 가장자리의 반대 방향을 향하여 연장되는 제2 연장부를 포함할 수 있다.
상기 제2 패드는 상기 반도체 기판의 가장자리까지 연장될 수 있다.
상기 제2 패드는 상기 반도체 기판의 가장자리에 인접하되, 상기 반도체 기판의 가장자리와 이격되도록 연장될 수 있다.
상기 복수의 반도체 칩 중 적어도 하나의 반도체 칩은, 상기 제2 패드의 일부분을 노출시키며 상기 제2 패드를 덮는 제2 절연층을 더 포함할 수 있다.
상기 제2 절연층은 상기 제2 패드의 측면을 모두 덮을 수 있다.
상기 제2 절연층은 상기 제2 패드의 측면의 일부분을 노출시킬 수 있다.
또한 본 발명에 따른 반도체 패키지는 본딩 패드를 가지는 패키지 베이스 기판; 서로 반대되는 활성면 및 비활성면을 가지는 반도체 기판, 상기 반도체 기판의 상기 활성면에 형성되는 반도체 소자, 상기 반도체 소자와 전기적으로 연결되며 상기 활성면 상에 형성되는 제1 패드, 상기 제1 패드로부터 상기 반도체 기판의 가장자리를 향하여 연장되며 상기 제1 패드와 일체로 형성되는 도전 패턴 및 상기 제1 패드 상에 연결되고 상기 도전 패턴과 이격되면서 상기 도전 패턴 상으로 연장되는 제2 패드를 각각 포함하되, 상기 제2 패드가 적어도 일부 노출되도록 제1 방향으로 소정거리만큼 쉬프트(shift)되며 상기 패키지 베이스 기판 상에 적층되는 복수의 반도체 칩; 및 상기 복수의 반도체 칩들 각각의 상기 제2 패드와 상기 본딩 패드를 연결하는 본딩 와이어;를 포함한다.
상기 제2 패드는 상기 제1 패드 상에 형성되는 기저부와 상기 제1 절연층 상에 형성되며 상기 기저부와 단차를 가지며 연결되는 연장부를 포함하며, 상기 본딩 와이어는 상기 연장부와 상기 본딩 패드를 연결할 수 있다.
상기 제2 패드를 덮되, 상기 기저부의 일부분과 상기 연장부의 일부분을 함께 노출시키는 열린 공간이 형성되는 보호층;을 더 포함할 수 있다.
상기 복수의 반도체 칩은, 하부의 반도체 칩의 상기 기저부의 적어도 일부분이 가려지도록 상기 제1 방향으로 쉬프트되며 상기 패키지 베이스 기판 상에 적층될 수 있다.
본 발명에 따른 반도체 패키지는 본딩 와이어가 연결되는 패드의 위치를 반도체 기판의 가장자리에 최대한 인접하도록 형성하는 복수의 반도체 칩을 포함하여, 복수의 반도체 칩이 적층되며 쉬프트되는 거리가 감소되므로, 반도체 패키지의 면적을 감소시킬 수 있고, 이에 따라 반도체 패키지의 부피를 감소시킬 수 있다. 따라서 반도체 패키지의 부피를 최소화할 수 있는 고용량화된 반도체 패키지를 제공할 수 있다.
도 1a 내지 도 4b는 본 발명의 실시 예에 따른 반도체 패키지의 양상들을 나타내는 단면도들이다.
도 5 내지 도 12는 본 발명의 실시 예에 따른 반도체 패키지에 포함되는 반도체 칩의 제1 패드와 제2 패드 간의 배치의 양상들을 나타내는 평면 배치도들이다.
도 13 내지 도 15는 본 발명의 실시 예에 따른 반도체 패키지의 포함되는 반도체 칩의 제2 패드와 제2 절연층 간의 배치의 양상들을 나타내는 평면 배치도들이다.
도 16 내지 도 24는 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법을 단계별로 나타내는 단면도들이다.
도 25a 내지 도 28b는 본 발명의 실시 예의 변형에 따른 반도체 패키지의 양상들을 나타내는 단면도들이다.
도 29는 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 메모리 모듈을 나타내는 평면도이다.
도 30은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 시스템을 나타내는 구성도이다.
도 31은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 메모리 카드를 나타내는 구성도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
본 명세서에서 특별한 언급이 없는 한 면적이라는 것은 패키지 베이스 기판의 주면에 대하여 평행한 면에 대한 면적을 의미하며, 두께라는 것은 패키지 베이스 기판의 주면에 대하여 수직 방향으로의 두께를 의미한다. 또한 특별한 언급이 없는 한, 수직 방향 또는 수평 방향이란 패키지 베이스 기판의 주면에 대한 수직 방향과 수평 방향을 의미한다. 구성 요소의 형상이 얇은 판형인 경우에 면적이라는 것은 판형의 상면 및/또는 하면의 면적을 의미하고, 두께라는 것은 판형의 상면과 하면 사이의 간격을 의미한다. 또한 본 명세서에서 특별한 언급이 없는 한, 패키지 베이스 기판 상에 적층된 구성 요소의 상면이라는 것은 패키지 베이스 기판에 대한 반대면을 의미하고, 하면이라는 것은 패키지 베이스 기판을 향하는 면을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a 내지 도 4b는 본 발명의 실시 예에 따른 반도체 패키지의 양상들을 나타내는 단면도들이다.
도 1a 내지 도 4b를 함께 참조하면, 반도체 패키지(1, 2, 3, 4)는 패키지 베이스 기판(10) 상에 복수의 반도체 칩(100, 200, 300, 400)이 적층된다. 복수의 반도체 칩(100, 200, 300, 400)은 각각 패키지 베이스 기판(10)의 주면에 수평 방향인 제1 방향으로 소정 거리만큼 쉬프트되어, 하부의 반도체 칩의 상면의 일부분이 노출되도록 패키지 베이스 기판(10) 상에 순차적으로 적층될 수 있다.
패키지 베이스 기판(10)은 인쇄회로기판일 수 있으나, 이에 제한되지 않는다. 패키지 베이스 기판(10)은 예를 들면, 인쇄회로기판 또는 리드프레임일 수 있다. 패키지 베이스 기판(10)이 인쇄회로기판인 경우, 패키지 베이스 기판(10)은 베이스 기판(12)의 상/하면에 솔더 레지스트층(미도시)를 통하여 각각 노출되는 본딩 패드(14a, 14b, 16b)를 포함할 수 있다. 본딩 패드(14a, 14b, 16b)는 상면 패드(14a, 14b) 및 하면 패드(16)를 포함할 수 있다. 패키지 베이스 기판(10)이 리드프레임인 경우, 패키지 베이스 기판(10)은 복수의 리드를 포함할 수 있다.
베이스 기판(12)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 베이스 기판(12)은 FR4, Tetrafunctional epoxy, Polyphenylene ether, Epoxy/polyphenylene oxide, Bismaleimidetriazine, Thermount, Cyanate ester, Polyimide 및 Liquid crystal polymer 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상면 패드(14a, 14b) 및 하면 패드(16)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 베이스 기판(12) 내에는 상면 패드(14a, 14b)와 하면 패드(16)를 전기적으로 연결되는 내부 배선(미도시)이 형성될 수 있다.
상면 패드(14a, 14b)와 하면 패드(16)는 베이스 기판(12)에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 상기 솔더레지스트층에 의하여 노출된 부분일 수 있다.
상면 패드(14a, 14b)는 제1 상면 패드(14a)와 제2 상면 패드(14b)를 포함할 수 있다. 제1 상면 패드(14a)는 제1 본딩 와이어(810)와 연결될 수 있다. 제1 본딩 와이어(810)는 복수의 반도체 칩(100, 200, 300, 400)과 패키지 베이스 기판(10)을 전기적으로 연결할 수 있다. 제2 상면 패드(14b)는 제2 본딩 와이어(820)와 연결될 수 있다. 제2 본딩 와이어(820)는 보조 반도체 칩(500)과 패키지 베이스 기판(10)을 전기적으로 연결할 수 있다. 복수의 반도체 칩(100, 200, 300, 400)과 보조 반도체 칩(500)은 패키지 베이스 기판(10)을 통하여 전기적으로 연결될 수 있다.
또는, 제1 본딩 와이어(810)와 제2 본딩 와이어(820)는 상면 패드(14a, 14b)에 공통(common)으로 연결되어, 상면 패드(14a, 14b)를 통하여 복수의 반도체 칩(100, 200, 300, 400)과 보조 반도체 칩(500)이 전기적으로 연결될 수 있다.
하면 패드(16) 상에는 외부 장치와의 연결을 위한 접촉 단자(18)가 형성될 수 있다. 접촉 단자(18)는 예를 들면, 솔더 볼 또는 도전성 범프일 수 있다.
제1 상면 패드(14a), 제2 상면 패드(14b), 하면 패드(16)는 각각 1개만이 도시되었으나, 복수의 반도체 칩(100, 200, 300, 400)들 각각 또는 보조 반도체 칩(500)에 데이터의 입출력, 전원과 그라운드의 제공, 제어 신호의 전달 등을 하기 위하여 각각 복수개가 형성될 수 있다.
복수의 반도체 칩(100, 200, 300, 400)은 제1 반도체 칩(100), 제2 반도체 칩(200), 제3 반도체 칩(300) 및 제4 반도체 칩(400)을 포함할 수 있다. 복수의 반도체 칩(100, 200, 300, 400)은 4개가 적층된 것으로 도시되었으나, 이에 제한되지 않는다. 예를 들면, 반도체 패키지(1, 2, 3, 4)는 2개, 3개 또는 5개 이상의 반도체 칩이 패키지 베이스 기판(10) 상에 적층되어 형성될 수 있다. 복수의 반도체 칩(100, 200, 300, 400)은 각각 반도체 기판(110, 210, 310, 410)에 반도체 소자(102, 104, 106, 108)이 형성될 수 있다. 반도체 기판(110, 210, 310, 410)은 각각 활성면(112, 212, 312, 412) 및 이에 반대되는 비활성면(114, 214, 314, 414)을 가질 수 있다. 반도체 소자(102, 104, 106, 108)는 각각 반도체 기판(110, 210, 310, 410)의 활성면(112, 212, 312, 412)에 형성될 수 있다.
복수의 반도체 칩(100, 200, 300, 400)은 각각 비활성면(114, 214, 314, 414)이 패키지 베이스 기판(10)을 향하도록 패키지 베이스 기판(10) 상에 적층될 수 있다. 복수의 반도체 칩(100, 200, 300, 400)은 각각 비활성면(114, 214, 314, 414)에 다이 접착 필름(190, 290, 390, 490)이 미리 부착된 후, 각각 순차적으로 패키지 베이스 기판(10) 상에 적층될 수 있다.
복수의 반도체 칩(100, 200, 300, 400) 각각의 활성면(112, 212, 312, 412)은 상면일 수 있고, 각각의 비활성면(114, 214, 314, 414)은 하면일 수 있다. 따라서 복수의 반도체 칩(100, 200, 300, 400)은 각각 패키지 베이스 기판(10)의 주면에 수평 방향인 제1 방향으로 소정 거리만큼 쉬프트되어, 하부의 반도체 칩의 활성면의 일부분이 노출되도록 패키지 베이스 기판(10) 상에 순차적으로 적층될 수 있다. 즉, 제2 반도체 칩(200)은 제1 반도체 칩(100)의 활성면(112)의 일부분이 노출되도록, 제3 반도체 칩(300)은 제2 반도체 칩(200)의 활성면(212)의 일부분이 노출되도록, 그리고 제4 반도체 칩(400)은 제3 반도체 칩(300)의 활성면(312)의 일부분이 노출되도록 패키지 베이스 기판(10) 상에 적층될 수 있다.
반도체 기판(110, 210, 310, 410)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 기판(110, 210, 310, 410)은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 반도체 기판(110, 210, 310, 410)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 반도체 기판(110, 210, 310, 410)은 BOX 층(buried oxide layer)을 포함할 수 있다. 반도체 기판(110, 210, 310, 410)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 반도체 기판(110, 210, 310, 410)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
반도체 소자(102, 202, 302, 402)는 시스템 LSI, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM을 포함할 수 있다. 구체적으로, 반도체 소자(102, 202, 302, 402)는 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 각각 반도체 기판(110, 210, 310, 410)의 상기 도전 영역에 전기적으로 연결될 수 있다. 반도체 소자(102, 202, 302, 402)는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 반도체 기판(110, 210, 310, 410)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막들에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
반도체 소자(102, 202, 302, 402)는 상기 복수의 개별 소자들을 반도체 기판(110, 210, 310, 410)에 형성되는 다른 배선들과 연결시키기 위한 복수의 배선 구조들을 포함하도록 형성될 수 있다. 상기 복수의 배선 구조는 금속 배선층 및 비어 플러그를 포함할 수 있다. 상기 금속 배선층 및 상기 비어 플러그는 배선용 배리어막 및 배선용 금속층으로 이루어질 수 있다. 상기 배선용 배리어막은 Ti, TiN, Ta, 또는 TaN 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 배선용 금속층은 W, Al, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 배선층 및 상기 비어 플러그는 서로 동일한 재료로 구성될 수 있다. 또는 상기 금속 배선층 및 상기 비어 플러그 중 적어도 일부가 서로 다른 재료를 포함하도록 구성될 수도 있다. 상기 금속 배선층 및/또는 상기 비어 플러그는 복수개가 다층 구조를 이룰 수 있다. 즉, 상기 배선 구조는 2개 이상의 상기 금속 배선층 또는 2개 이상의 상기 비어 플러그가 번갈아서 적층되는 다층 구조일 수 있다.
반도체 칩(100, 200, 300, 400)은 반도체 소자(102, 202, 302, 402)와 전기적으로 연결되는 제1 패드(122, 222, 322, 422)를 포함할 수 있다. 반도체 칩(100, 200, 300, 400)은 제1 패드(122, 222, 322, 422)와 동일 레벨을 가지거나 제1 패드(122, 222, 322, 422)와 일체로 형성되는 도전 패턴(124, 224, 324, 424)을 포함할 수 있다. 제1 패드(122, 222, 322, 422)와 도전 패턴(124, 224, 324, 424)은 다층 구조를 이루는 상기 금속 배선층 중 하나의 층일 수 있다. 도전 패턴(124, 224, 324, 424)은 제1 패드(122, 222, 322, 422)보다 반도체 기판(110, 210, 310, 410)의 가장자리에 인접할 수 있다.
도전 패턴(124, 224, 324, 424)은 제1 패드(122, 222, 322, 422)와 전기적으로 연결될 수도 있다. 도전 패턴(124, 224, 324, 424)와 제1 패드(122, 222, 322, 422)는 물리적으로 연결되도록 일체로 형성되거나, 동일 레벨에서 전기적으로 연결될 수 있으나, 이에 제한되지 않는다. 예를 들면, 도전 패턴(124, 224, 324, 424)은 동일 레벨에서 제1 패드(122, 222, 322, 422)와 물리적으로 분리된 독립적인 패턴일 수 있으며, 반도체 칩(100, 200, 300, 400) 내의 다른 레벨, 예를 들면, 반도체 소자(102, 202, 302, 402) 내를 통하여 제1 패드(122, 222, 322, 422)와 전기적으로 연결되거나, 패키지 베이스 기판(10)을 통하여 제1 패드(122, 222, 322, 422)와 전기적으로 연결될 수 있다.
도전 패턴(124, 224, 324, 424)은 예를 들면, 제1 패드(122, 222, 322, 422)로 입력되는 전원 또는 그라운드 신호를 반도체 칩(100, 200, 300, 400)의 다른 부분들로 전달하는 전원 라인 패턴일 수 있다. 도전 패턴(124, 224, 324, 424)은 예를 들면, 제1 패드(122, 222, 322, 422)에 가해질 수 있는 정전기(ESD)로부터 반도체 칩(100, 200, 300, 400)을 보호하기 위한 구조이거나 구조의 일부분일 수 있다.
도전 패턴(124, 224, 324, 424)은 반도체 소자(102, 202, 302, 402)에 가해질 수 있는 여러 가지 영향들을 최소화하기 위하여 반도체 기판(110, 210, 310, 410)의 가장자리에 인접하게 형성될 수 있다. 즉, 예를 들면, 도전 패턴(124, 224, 324, 424)은 제1 패드(122, 222, 322, 422)보다 반도체 기판(110, 210, 310, 410)의 가장자리에 상대적으로 더 인접하도록 형성될 수 있다.
반도체 칩(100, 200, 300, 400)은 제1 패드(122, 222, 322, 422) 상에 연결되고, 도전 패턴(124, 224, 324, 424) 상으로 연장되는 제2 패드(140, 240, 340, 440)을 더 포함할 수 있다. 제2 패드(140, 240, 340, 440)는 도전 패턴(124, 224, 324, 424)과 이격되며 도전 패턴(124, 224, 324, 424) 상으로 연장될 수 있다. 제2 패드(140, 240, 340, 440)는 예를 들면, W, Al, Cu, Ti, TiN, Ta, TaN 또는 Au 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
반도체 칩(100, 200, 300, 400)은 제1 패드(122, 222, 322, 422)의 일부분을 노출시키는 개구부를 가지고, 도전 패턴(124, 224, 324, 424)을 덮는 제1 절연층(130, 230, 330, 430)을 더 포함할 수 있다. 제2 패드(140, 240, 340, 440)는 제1 절연층(130, 230, 330, 430)을 사이에 두고 도전 패턴(124, 224, 324, 424) 상으로 연장될 수 있다. 즉, 제2 패드(140, 240, 340, 440)는 도전 패턴(124, 224, 324, 424)을 덮고 있는 제1 절연층(130, 230, 330, 430) 상으로 연장될 수 있다. 제2 패드(140, 240, 340, 440)는 반도체 기판(110, 210, 310, 410)의 가장자리까지 연장되거나, 반도체 기판(110, 210, 310, 410)의 가장자리와 인접하되 이격되도록 연장될 수 있다. 제1 절연층(130, 230, 330, 430)은 예를 들면, 산화물, 질화물 또는 이의 조합으로 이루어질 수 있다.
제2 패드(140, 240, 340, 440) 상에는 제2 패드(140, 240, 340, 440)의 일부분을 노출시키며, 제2 패드(140, 240, 340, 440)의 나머지 부분을 덮는 제2 절연층(150, 250, 350, 450)이 더 형성될 수 있다. 제2 절연층(150, 250, 350, 450)은 제2 패드(140, 240, 340, 440)의 일부분을 노출시키는 열린 공간을 가질 수 있다. 상기 열린 공간은 개구(opening) 또는 노치(notch)의 형상일 수 있다. 제2 절연층(150, 250, 350, 450)은 예를 들면, 질화물 또는 PSPI(Photosensitive Polyimide)으로 이루어질 수 있다.
제2 절연층(150, 250, 350, 450)은 제2 패드(140, 240, 340, 440)의 측면을 모두 덮거나, 제2 패드(140, 240, 340, 440)의 측면의 일부분을 노출시킬 수 있다. 제2 절연층(150, 250, 350, 450)은 반도체 칩(100, 200, 300, 400)의 최상면에서 제2 패드(140, 240, 340, 440)를 노출시키고, 나머지 부분의 전부 또는 대부분을 덮는 패시베이션막의 역할을 수행할 수 있다. 따라서 제2 절연층(150, 250, 350, 450)은 보호층이라 병용할 수 있다.
제2 패드(140, 240, 340, 440)는 도전 패턴(124, 224, 324, 424)보다 반도체 기판(110, 210, 310, 410)의 가장자리에 더 인접하도록 연장될 수 있다. 제2 패드(140, 240, 340, 440)는 제1 절연층(130, 230, 330, 430)에 의하여 노출되는 제1 패드(122, 222, 322, 422)의 상면을 모두 덮을 수 있다.
반도체 패키지(1, 2, 3, 4)는 보조 반도체 칩(500)을 더 포함할 수 있다. 보조 반도체 칩(500)은 복수의 반도체 칩(100, 200, 300, 400)을 사용하는데에 필요한 콘트롤러, 버퍼, 캐쉬 메모리, 전력 반도체 소자(power device)를 제공하는 반도체 칩일 수 있다. 보조 반도체 칩(500)은 예를 들면, 콘트롤러 칩, DRAM, SRAM 또는 IPD(Intelligent, Power Device)일 수 있다. 보조 반도체 칩(500)은 복수의 반도체 칩(100, 200, 300, 400)의 최상단, 즉 제4 반도체 칩(400) 상에 적층된 것으로 도시되었으나, 이에 제한되지 않는다. 보조 반도체 칩(500)은 패키지 베이스 기판(10) 상에 부착되거나, 복수의 반도체 칩(100, 200, 300, 400)의 사이에 배치될 수 있다. 보조 반도체 칩(500)은 보조 다이 접착 필름(590)이 미리 부착된 후, 제4 반도체 칩(400) 상에 적층될 수 있다. 또는 보조 반도체 칩(500)은 보조 다이 접착 필름(590)이 미리 부착된 후, 패키지 베이스 기판(10), 제1 반도체 칩(100), 제2 반도체 칩(200) 또는 제3 반도체 칩(300) 상에 적층될 수 있다.
반도체 패키지(1, 2, 3, 4)는 본딩 와이어(810, 820)를 더 포함할 수 있다. 본딩 와이어(810, 820)는 금, 은, 백금, 알루미늄 또는 구리와 같은 금속 물질로 이루어질 수 있다. 본딩 와이어(810, 820)는 단일 금속 또는 합금으로 이루어질 수 있다. 또는 본딩 와이어(810, 820)는 단일 금속 또는 합금으로 이루어진 코어의 표면에 다른 금속 또는 합금이 코팅된 형태일 수 있다.
본딩 와이어(810, 820)는 제1 본딩 와이어(810) 및 제2 본딩 와이어(820)를 포함할 수 있다. 제1 본딩 와이어(810)는 복수의 반도체 칩(100, 200, 300, 400)들 각각과 패키지 베이스 기판(10)를 전기적으로 연결할 수 있다. 제1 본딩 와이어(810)는 복수의 반도체 칩(100, 200, 300, 400)들 각각의 제2 패드(140, 240, 340, 440)와 패키지 베이스 기판(10)의 제1 상면 패드(14a) 사이를 연결할 수 있다.
제1 본딩 와이어(810)는 제4 반도체 칩(400)의 제2 패드(440)로부터, 제3 반도체 칩(300)의 제2 패드(340), 제2 반도체 칩(200)의 제2 패드(240) 및 제1 반도체 칩(100)의 제1 패드(140)를 순차적으로 연결한 후 패키지 베이스 기판(10)의 제1 상면 패드(14a)와 연결될 수 있다. 또는 제1 본딩 와이어(810)는 제1 내지 제4 반도체 칩(100, 200, 300, 400) 각각의 제2 패드(140, 240, 340, 440)와 패키지 베이스 기판(10)의 제1 상면 패드(14a) 사이를 각각 별도로 연결할 수 있다.
제2 본딩 와이어(820)는 보조 반도체 칩(500)과 패키지 베이스 기판(10)을 전기적으로 연결할 수 있다. 제2 본딩 와이어(820)는 보조 반도체 칩(500)의 연결 패드(540)와 패키지 베이스 기판(10)의 제2 상면 패드(14b) 사이를 연결할 수 있다.
반도체 패키지(1, 2, 3, 4)는 몰딩 부재(900)를 더 포함할 수 있다. 몰딩 부재(900)는 패키지 베이스 기판(10)의 상면에 형성되어, 복수의 반도체 칩(100, 200, 300, 400), 보조 반도체 칩(500) 및 본딩 와이어(810, 820)를 모두 감쌀 수 있다. 몰딩 부재(900)는 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다.
복수의 반도체 칩(100, 200, 300, 400)에 각각 포함되는 반도체 소자(102, 202, 302, 402)는 동종의 반도체 소자 또는 이종의 반도체 소자일 수 있다. 복수의 반도체 칩(100, 200, 300, 400)은 각각 동일하거나 유사한 형태의 제1 패드(122, 222, 322, 422), 도전 패턴(124, 224, 324, 424), 제2 패드(140, 240, 340, 440), 제1 절연층(130, 230, 330, 430) 및 제2 절연층(150, 250, 350, 450)을 포함할 수 있다.
이하에서는 제1 반도체 칩(100)을 기준으로, 제1 패드(122), 도전 패턴(124), 제2 패드(140), 제1 절연층(130) 및 제2 절연층(150)에 대하여 구체적으로 설명하도록 하며, 제1 반도체 칩(100)의 제1 패드(122), 도전 패턴(124), 제2 패드(140), 제1 절연층(130) 및 제2 절연층(150)에 대한 설명은 특별히 언급하지 않는 한, 제2 내지 제4 반도체 칩(200, 300, 400) 각각의 제1 패드(222, 322, 422), 도전 패턴(224, 324, 424), 제2 패드(240, 340, 440), 제1 절연층(230, 330, 430) 및 제2 절연층(250, 350, 450)에도 동일하게 적용될 수 있으며, 중복되는 설명은 생략될 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도들이다. 구체적으로 도 1a는 본 발명의 실시 예에 따른 반도체 패키지의 요부를 나타내는 개략적인 단면도이고, 도 1b는 도 1a의 A부분을 확대하여 나타내는 단면도이다.
도 1a 및 도 1b를 함께 참조하면, 제1 반도체 칩(100)은 활성면(112)에 반도체 소자(102)이 형성되고, 제1 패드(122), 도전 패턴(124) 및 제2 패드(140)를 포함한다. 제1 패드(122)는 반도체 소자(102)와 전기적으로 연결될 수 있다.
도전 패턴(124)은 제1 패드(122)보다 반도체 기판(110)의 가장자리(110S)에 인접하도록 형성될 수 있다. 제1 패드(122)와 도전 패턴(124)은 함께 형성된 금속 배선층(120)의 일부분일 수 있다. 제1 패드(122)와 도전 패턴(124)은 반도체 기판(110)에 대하여 동일 레벨을 가질 수 있다.
제1 패드(122)와 도전 패턴(124) 상에는, 제1 패드(122)의 일부분을 노출시키는 개구부(135)를 가지고 도전 패턴(124)을 덮는 제1 절연층(130)이 형성될 수 있다. 제1 절연층(130)은 도전 패턴(124)의 상면을 완전히 덮을 수 있다. 제1 절연층(130)은 제1 패드(122)의 가장자리의 일부분만을 덮고, 제1 패드(122)의 중심부를 노출시킬 수 있다. 제1 절연층(130)의 개구부(135)를 통하여 제1 패드(122)가 노출될 수 있다.
제1 패드(122) 상에는 제1 패드(122)와 연결되는 제2 패드(140)가 형성될 수 있다. 제2 패드(140)는 제1 패드(122) 상으로부터 도전 패턴(124) 상으로 연장될 수 있다. 제2 패드(140)는 개구부(135)에 의하여 노출되는 제1 패드(122)의 상면과 접하고, 도전 패턴(124)과는 이격될 수 있다. 제2 패드(140)는 개구부(135) 내에서 제1 패드(122)의 상면과 접하며, 제1 패드(122)의 상면으로부터 제1 절연층(130) 상으로 연장될 수 있다. 제2 패드(140)는 제1 절연층(130)에 의하여 노출되는 제1 패드(122)의 부분, 즉 개구부(135)를 통하여 노출되는 제1 패드(122)의 부분을 모두 덮을 수 있다. 제2 패드(140)는 도전 패턴(124)과의 사이에 제1 절연층(130)을 두어, 도전 패턴(124)과 이격되며 도전 패턴(124) 상으로 연장될 수 있다. 제2 패드(140)는 도전 패턴(124)보다 반도체 기판(110)의 가장자리(110S)에 더 인접하도록 연장될 수 있다.
제2 패드(140)는 제1 패드(124)와 접하는 기저부(142)와 제1 절연층(130) 상에 형성되는 연장부(144, 146)를 포함할 수 있다. 제2 패드(140)는 기저부(142)로부터 연장부(144, 146)까지, 개구부(135)의 내측벽을 따라서 연장되어 연결될 수 있다. 제2 패드(140)는 기저부(142)와 연장부(144, 146) 사이에 단차를 가질 수 있다. 제2 패드(140)가 기저부(142)와 연장부(144, 146) 사이에서 가지는 단차는 개구부(135)의 내측벽의 높이와 동일하거나 유사할 수 있다.
제2 패드(140)의 연장부(144, 146)는 제1 연장부(144)와 제2 연장부(146)를 포함할 수 있다. 제1 연장부(144)는 제2 패드(140)의 연장부(144, 146) 중 기저부(142)를 기준으로 반도체 기판(110)의 가장자리(110S)를 향하여 연장되는 부분이고, 제2 연장부(146)는 제2 패드(140)의 연장부(144, 146) 중 개구부(135)를 기준으로 반도체 기판(110)의 가장자리(110S)의 반대 방향을 향하여 연장되는 부분이다.
제2 패드(140)의 연장부(144, 146), 특히 제1 연장부(144)는 반도체 기판(110)의 가장자리(110S)에 인접하되, 반도체 기판(110)의 가장자리(110S)와 이격되도록 연장될 수 있다. 제1 연장부(144)는 도전 패턴(124)보다 반도체 기판(110)의 가장자리(110S)에 더 인접하도록 연장될 수 있다.
제2 절연층(150)은 제2 패드(140)의 일부분을 노출시키며, 제2 패드(140)의 나머지 부분을 덮도록 형성될 수 있다. 제2 절연층(150)은 제2 패드(140)의 기저부(142)의 일부분과 연장부(144, 146)의 일부분을 함께 노출시킬 수 있다. 제2 절연층(150)은 열린 공간(155)이 형성되어, 열린 공간(155)을 통하여 제2 패드(140)의 일부분을 노출시킬 수 있다. 열린 공간(155)을 통하여 제2 패드(140)의 제1 연장부(144)가 노출될 수 있다. 열린 공간(155)을 통하여 제2 패드(140)의 기저부(142)의 일부분이 노출되고, 나머지 일부분은 제2 절연층(150)에 의하여 덮힐 수 있다. 제2 패드(140)의 제2 연장부(146)는 제2 절연층(150)에 의하여 덮일 수 있다. 또는 제2 절연층(150)은 제2 패드(140)의 기저부(142)와 제1 연장부(144)를 노출시키고, 제2 연장부(146)의 일부분은 노출시키면서 나머지 일부분은 덮도록 형성될 수 있다. 열린 공간(155)은 노치(notch)의 형상을 가질 수 있다. 즉, 열린 공간(155)은 반도체 기판(110)의 가장자리(110S)로부터 연장된 공간일 수 있다. 따라서, 제2 절연층(150)은 제2 패드(140)의 측면의 일부분도 노출시킬 수 있다. 즉, 제2 절연층(150)은 제2 패드(140)의 측면 중 반도체 기판(110)의 가장자리(110S)를 향하는 측면을 노출시킬 수 있다.
제2 반도체 칩(200)은 다이 접착 필름(290)이 미리 부착된 후 제1 반도체 칩(100) 상에 부착될 수 있다. 제2 반도체 칩(200)은 패키지 베이스 기판(10)의 주면에 수직 방향에 대하여 제1 반도체 칩(100)의 제1 연장부(144)는 노출되고, 기저부(142)의 적어도 일부분을 가리도록, 제1 반도체 칩(100)의 가장자리(110S)로부터 쉬프트되면서 제1 반도체 칩(100) 상에 적층될 수 있다.
다이 접착 필름(290)이 부착된 제2 반도체 칩(200)은 제2 절연층(150) 상에 형성될 수 있다. 다이 접착 필름(290)이 부착된 제2 반도체 칩(200)에 의하여 제2 절연층(150)의 상면은 모두 덮으면서, 제2 절연층(150)의 측면만이 노출될 수 있다. 또한 제2 절연층(150)보다 제2 반도체 칩(200)이 반도체 기판(110)의 가장자리(110S)에 더 인접될 수 있면서, 다이 접착 필름(290)의 하면이 제2 절연층(150)에 의하여 일부 노출될 수 있다. 그러나 이에 한정되지 않으며, 제2 절연층(150)과 제2 반도체 칩(200)이 반도체 기판(110)의 가장자리(110S)에 동일한 간격만큼 인접하거나, 제2 반도체 칩(200)보다 제2 절연층(150)이 반도체 기판(110)의 가장자리(110S)에 더 인접하는 것 또한 가능하다. 이에 대해서는 도 25a 및 도 25b에서 후술하도록 한다.
제1 반도체 칩(100)의 기저부(142) 상에 제2 반도체 칩(200)이 위치하는 경우에도, 제2 절연층(150)이 제1 반도체 칩(100)의 기저부(142)의 적어도 일부분을 가리기 때문에, 제2 반도체 칩(200)은 제2 절연층(150)에 의하여 지지될 수 있다.
제1 본딩 와이어(810)는 제2 패드(140)의 제1 연장부(144)와 제1 상면 패드(14a) 사이를 연결하여, 제1 반도체 칩(100)과 패키지 베이스 기판(10)을 전기적으로 연결할 수 있다.
본 발명의 실시 예에 따른 반도체 패키지(1)는 제1 반도체 칩(100)의 설계상 제1 패드(122)보다 반도체 기판(110)의 가장자리(110S)에 더 인접하는 도전 패턴(124)이 있는 경우, 제2 패드(140)에 제1 본딩 와이어(810)가 연결되도록 할 수 있다. 제2 패드(140)의 제1 연장부(144)는 제1 패드(122)보다 더 반도체 기판(110)의 가장자리(110S)에 인접할 수 있다. 제2 패드(140)의 제1 연장부(144)는 도전 패턴(124)보다 더 반도체 기판(110)의 가장자리(110S)에 인접할 수 있다.
제1 본딩 와이어(810)를 제2 패드(140)의 제1 연장부(144)에 연결시키면, 제2 반도체 칩(200)은, 패키지 베이스 기판(10)의 주면에 대하여 수직 방향으로 제2 패드(140)의 기저부(142)의 적어도 일부분이 가려지도록, 패키지 베이스 기판(10)의 주면에 수평 방향인 제1 방향으로 소정 거리만큼 쉬프트되며 제1 반도체 칩(100) 상에 적층될 수 있다. 즉, 제2 반도체 칩(200)은 패키지 베이스 기판(10)의 주면에 대하여 수직 방향으로 제1 패드(122)의 적어도 일부분을 가릴 수 있다.
제1 본딩 와이어(810)를 제2 패드(140), 특허 제2 패드(140)의 제1 연장부(144)에 연결하면, 제1 본딩 와이어(810)를 제1 패드(122)에 연결하는 경우에 비하여 제2 반도체 칩(200)이 상기 제1 방향으로 쉬프트되는 거리를 감소시킬 수 있다.
제2 반도체 칩(200) 상에 적층되는 제3 반도체 칩(300), 그리고 제3 반도체 칩(300) 상에 적층되는 제4 반도체 칩(400)은 각각 제1 반도체 칩(100) 상에 적층되는 제2 반도체 칩(200)과 동일한 형상을 이룰 수 있는 바, 이에 대한 설명은 생략하도록 한다.
따라서 복수의 반도체 칩(100, 200, 300, 400)을 패키지 베이스 기판(10) 상에 적층하는 경우에, 제1 반도체 칩(100) 상에 적층되는 제2 내지 제4 반도체 칩(200, 300, 400)이 상기 제1 방향으로 쉬프트되는 거리가 감소되므로, 반도체 패키지(1)의 면적을 감소시킬 수 있으며, 이에 따라 반도체 패키지(1)의 부피를 감소시킬 수 있다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도들이다. 구체적으로 도 2a는 본 발명의 실시 예에 따른 반도체 패키지의 요부를 나타내는 개략적인 단면도이고, 도 2b는 도 2a의 B부분을 확대하여 나타내는 단면도이다. 또한 도 1a 및 도 1b에서 설명한 것과 중복되는 내용은 생략될 수 있다.
도 2a 및 도 2b를 함께 참조하면, 제1 반도체 칩(100)은 활성면(112)에 반도체 소자(102)이 형성되고, 제1 패드(122), 도전 패턴(124) 및 제2 패드(140)를 포함한다. 제1 패드(122)는 반도체 소자(102)와 전기적으로 연결될 수 있다.
도전 패턴(124)은 제1 패드(122)보다 반도체 기판(110)의 가장자리(110S)에 인접하도록 형성될 수 있다. 제1 패드(122)와 도전 패턴(124)은 함께 형성된 금속 배선층(120)의 일부분일 수 있다. 제1 패드(122)와 도전 패턴(124)은 일체로 형성될 수 있다. 도전 패턴(124)은 제1 패드(122)로부터 반도체 기판(110)의 가장자리(110S)로 연장된 금속 배선층(120)의 일부분일 수 있다.
제1 패드(122)와 도전 패턴(124) 상에는 제1 패드(122)의 일부분을 노출시키는 개구부(135)를 가지고 도전 패턴(124)을 덮는 제1 절연층(130)이 형성될 수 있다. 제1 절연층(130)은 도전 패턴(124)의 상면을 완전히 덮을 수 있다.
제1 패드(122) 상에는 제1 패드(122)와 연결되는 제2 패드(140)가 형성될 수 있다. 제2 패드(140)는 제1 패드(122) 상으로부터 도전 패턴(124) 상으로 연장될 수 있다. 제2 패드(140)는 개구부(135)에 의하여 노출되는 제1 패드(122)의 상면과 접하고, 도전 패턴(124)과는 이격될 수 있다. 제2 패드(140)는 개구부(135) 내에서 제1 패드(122)의 상면과 접하며, 제1 패드(122)의 상면으로부터 제1 절연층(130) 상으로 연장될 수 있다. 제2 패드(140)는 도전 패턴(124)과의 사이에 제1 절연층(130)을 두어, 도전 패턴(124)과 이격되며 도전 패턴(124) 상으로 연장될 수 있다. 제2 패드(140)는 도전 패턴(124)보다 반도체 기판(110)의 가장자리(110S)에 더 인접하도록 연장될 수 있다.
제2 패드(140)는 제1 패드(124)와 접하는 기저부(142)와 제1 절연층(130) 상에 형성되는 연장부(144, 146)를 포함할 수 있다. 제2 패드(140)의 연장부(144, 146)는 제1 연장부(144)와 제2 연장부(146)를 포함할 수 있다. 제1 연장부(144)는 도전 패턴(124)보다 반도체 기판(110)의 가장자리(110S)에 더 인접하도록 연장될 수 있다.
본 발명의 실시 예에 따른 반도체 패키지(2)는 제1 반도체 칩(100)의 설계상 제1 패드(122)로부터 반도체 칩(100)의 가장자리(110S)를 향하여 연장되는 도전 패턴(124)이 있는 경우, 제2 패드(140)에 제1 본딩 와이어(810)가 연결되도록 할 수 있다.
따라서, 복수의 반도체 칩(100, 200, 300, 400)을 패키지 베이스 기판(10) 상에 적층하는 경우에, 제1 반도체 칩(100) 상에 적층되는 제2 내지 제4 반도체 칩(200, 300, 400)이 패키지 베이스 기판(10)의 주면에 수평 방향인 제1 방향으로 쉬프트되는 거리가 감소되므로, 반도체 패키지(2)의 면적을 감소시킬 수 있으며, 이에 따라 반도체 패키지(2)의 부피를 감소시킬 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도들이다. 구체적으로 도 3a는 본 발명의 실시 예에 따른 반도체 패키지의 요부를 나타내는 개략적인 단면도이고, 도 3b는 도 3a의 C부분을 확대하여 나타내는 단면도이다. 또한 도 1a 및 도 1b에서 설명한 것과 중복되는 내용은 생략될 수 있다.
도 3a 및 도 3b를 함께 참조하면, 제1 반도체 칩(100)은 활성면(112)에 반도체 소자(102)이 형성되고, 제1 패드(122), 도전 패턴(124) 및 제2 패드(140)를 포함한다. 제1 패드(122)는 반도체 소자(102)와 전기적으로 연결될 수 있다.
도전 패턴(124)은 제1 패드(122)보다 반도체 기판(110)의 가장자리(110S)에 인접하도록 형성될 수 있다. 제1 패드(122)와 도전 패턴(124)은 함께 형성된 금속 배선층(120)의 일부분일 수 있다. 제1 패드(122)와 도전 패턴(124)은 반도체 기판(110)에 대하여 동일 레벨을 가질 수 있다.
제1 패드(122)와 도전 패턴(124) 상에는 제1 패드(122)의 일부분을 노출시키는 개구부(135)를 가지고 도전 패턴(124)을 덮는 제1 절연층(130)이 형성될 수 있다. 제1 절연층(130)은 도전 패턴(124)의 상면을 완전히 덮을 수 있다.
제1 패드(122) 상에는 제1 패드(122)와 연결되는 제2 패드(140)가 형성될 수 있다. 제2 패드(140)는 제1 패드(122) 상으로부터 도전 패턴(124) 상으로 연장될 수 있다. 제2 패드(140)는 개구부(135)에 의하여 노출되는 제1 패드(122)의 상면과 접하고, 도전 패턴(124)과는 이격될 수 있다. 제2 패드(140)는 개구부(135) 내에서 제1 패드(122)의 상면과 접하며, 제1 패드(122)의 상면으로부터 제1 절연층(130) 상으로 연장될 수 있다. 제2 패드(140)는 도전 패턴(124)과의 사이에 제1 절연층(130)을 두어, 도전 패턴(124)과 이격되며 도전 패턴(124) 상으로 연장될 수 있다. 제2 패드(140)는 반도체 기판(110)의 가장자리(110S)까지 연장될 수 있다.
제2 패드(140)는 제1 패드(124)와 접하는 기저부(142)와 제1 절연층(130) 상에 형성되는 연장부(144, 146)를 포함할 수 있다. 제2 패드(140)의 연장부(144, 146)는 제1 연장부(144)와 제2 연장부(146)를 포함할 수 있다. 제1 연장부(144)는 반도체 기판(110)의 가장자리(110S)까지 연장될 수 있다.
본 발명의 실시 예에 따른 반도체 패키지(3)는 제1 반도체 칩(100)의 설계상 제1 패드(122)로부터 반도체 칩(100)의 가장자리(110S)까지 연장되는 도전 패턴(124)이 있는 경우, 반도체 기판(110)의 가장자리(110S)까지 연장되는 제2 패드(140)에 제1 본딩 와이어(810)가 연결되도록 할 수 있다.
따라서, 복수의 반도체 칩(100, 200, 300, 400)을 패키지 베이스 기판(10) 상에 적층하는 경우에, 제1 반도체 칩(100) 상에 적층되는 제2 내지 제4 반도체 칩(200, 300, 400)이 패키지 베이스 기판(10)의 주면에 수평 방향인 제1 방향으로 쉬프트되는 거리가 감소되므로, 반도체 패키지(3)의 면적을 감소시킬 수 있으며, 이에 따라 반도체 패키지(3)의 부피를 감소시킬 수 있다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도들이다. 구체적으로 도 4a는 본 발명의 실시 예에 따른 반도체 패키지의 요부를 나타내는 개략적인 단면도이고, 도 4b는 도 4a의 D부분을 확대하여 나타내는 단면도이다. 또한 도 1a 및 도 1b에서 설명한 것과 중복되는 내용은 생략될 수 있다.
도 4a 및 도 4b를 함께 참조하면, 제1 반도체 칩(100)은 활성면(112)에 반도체 소자(102)이 형성되고, 제1 패드(122), 도전 패턴(124) 및 제2 패드(140)를 포함한다. 제1 패드(122)는 반도체 소자(102)와 전기적으로 연결될 수 있다.
도전 패턴(124)은 제1 패드(122)보다 반도체 기판(110)의 가장자리(110S)에 인접하도록 형성될 수 있다. 제1 패드(122)와 도전 패턴(124)은 함께 형성된 금속 배선층(120)의 일부분일 수 있다. 제1 패드(122)와 도전 패턴(124)은 일체로 형성될 수 있다.
제1 패드(122)와 도전 패턴(124) 상에는 제1 패드(122)의 일부분을 노출시키는 개구부(135)를 가지고 도전 패턴(124)을 덮는 제1 절연층(130)이 형성될 수 있다. 제1 절연층(130)은 도전 패턴(124)의 상면을 완전히 덮을 수 있다.
제1 패드(122) 상에는 제1 패드(122)와 연결되는 제2 패드(140)가 형성될 수 있다. 제2 패드(140)는 제1 패드(122) 상으로부터 도전 패턴(124) 상으로 연장될 수 있다. 제2 패드(140)는 개구부(135) 내에서 제1 패드(122)의 상면과 접하며, 제1 패드(122)의 상면으로부터 제1 절연층(130) 상으로 연장될 수 있다. 제2 패드(140)는 도전 패턴(124)과의 사이에 제1 절연층(130)을 두어, 도전 패턴(124)과 이격되며 도전 패턴(124) 상으로 연장될 수 있다. 제2 패드(140)는 도전 패턴(124)보다 반도체 기판(110)의 가장자리(110S)에 더 인접하도록 연장될 수 있다.
제2 절연층(150)은 제2 패드(140)의 일부분을 노출시키며, 제2 패드(140)의 나머지 부분을 덮도록 형성될 수 있다. 제2 절연층(150)은 제2 패드(140)의 기저부(142)의 일부분과 연장부(144, 146)의 일부분을 함께 노출시킬 수 있다. 제2 절연층(150)은 열린 공간(155)이 형성되어, 열린 공간(155)을 통하여 제2 패드(140)의 일부분을 노출시킬 수 있다. 열린 공간(155)을 통하여 제2 패드(140)의 제1 연장부(144)가 노출될 수 있다. 열린 공간(155)을 통하여 제2 패드(140)의 기저부(142)의 일부분이 노출되고, 나머지 일부분은 제2 절연층(150)에 의하여 덮힐 수 있다. 제2 패드(140)의 제2 연장부(146)는 제2 절연층(150)에 의하여 덮일 수 있다. 또는 제2 절연층(150)은 제2 패드(140)의 기저부(142)와 제1 연장부(144)를 노출시키고, 제2 연장부(146)의 일부분은 노출시키면서 나머지 일부분은 덮도록 형성될 수 있다. 열린 공간(155)은 개구(opening)의 형상을 가질 수 있다. 즉, 열린 공간(155)은 반도체 기판(110)의 가장자리(110S)로부터 이격된 공간일 수 있다. 따라서, 제2 절연층(150)은 제2 패드(140)의 측면을 모두 덮을 수 있다.
본 발명의 실시 예에 따른 반도체 패키지(4)는 제1 반도체 칩(100)의 설계상 제1 패드(122)로부터 반도체 칩(100)의 가장자리(110S)를 향하여 연장되는 도전 패턴(124)이 있는 경우, 제2 패드(140)에 제1 본딩 와이어(810)가 연결되도록 할 수 있다.
따라서, 복수의 반도체 칩(100, 200, 300, 400)을 패키지 베이스 기판(10) 상에 적층하는 경우에, 제1 반도체 칩(100) 상에 적층되는 제2 내지 제4 반도체 칩(200, 300, 400)이 패키지 베이스 기판(10)의 주면에 수평 방향인 제1 방향으로 쉬프트되는 거리가 감소되므로, 반도체 패키지(4)의 면적을 감소시킬 수 있으며, 이에 따라 반도체 패키지(4)의 부피를 감소시킬 수 있다.
도 5 내지 도 12는 본 발명의 실시 예에 따른 반도체 패키지에 포함되는 반도체 칩의 제1 패드와 제2 패드 간의 배치의 양상들을 나타내는 평면 배치도들이다.
도 5를 참조하면, 제1 반도체 칩(100)은 제1 패드(122), 도전 패턴(124) 및 제2 패드(140)를 포함한다. 도전 패턴(124)은 제1 패드(122)보다 반도체 기판의 가장자리(110S)에 인접하도록 형성될 수 있다. 제1 패드(122)와 도전 패턴(124)은 함께 형성된 금속 배선층(120)의 일부분일 수 있다. 제1 패드(122)와 도전 패턴(124)은 일체로 형성될 수 있다. 즉, 도전 패턴(124)은 제1 패드(122)로부터 반도체 기판의 가장자리(110S)로 연장된 금속 배선층(120)의 일부분일 수 있다.
제1 패드(122)와 도전 패턴(124) 상에는 제1 패드(122)의 일부분을 노출시키는 개구부(135)를 가지고 도전 패턴(124)을 덮는 제1 절연층(130)이 형성될 수 있다. 제1 절연층(130)은 도전 패턴(124)의 상면을 완전히 덮을 수 있다. 제1 절연층(130)은 제1 패드(122)의 가장자리에 인접하는 제1 패드(122)의 부분들을 모두 덮고, 제1 패드(122)의 중심부를 노출시킬 수 있다. 제1 절연층(130)의 개구부(135)를 통하여 제1 패드(122)가 노출될 수 있다.
제1 패드(122) 상에는 제1 패드(122)와 연결되는 제2 패드(140)가 형성될 수 있다. 제2 패드(140)는 제1 패드(122) 상으로부터 도전 패턴(124) 상으로 연장될 수 있다. 제2 패드(140)는 개구부(135)에 의하여 노출되는 제1 패드(122)의 상면과 접하고, 도전 패턴(124)과는 이격될 수 있다. 제2 패드(140)는 개구부(135) 내에서 제1 패드(122)의 상면과 접하며, 제1 패드(122)의 상면으로부터 제1 절연층(130) 상으로 연장될 수 있다. 제2 패드(140)는 제1 절연층(130)에 의하여 노출되는 제1 패드(122)의 부분, 즉 개구부(135)를 통하여 노출되는 제1 패드(122)의 부분을 모두 덮을 수 있다. 제2 패드(140)는 도전 패턴(124)과의 사이에 제1 절연층(130)을 두어, 도전 패턴(124)과 이격되며 도전 패턴(124) 상으로 연장될 수 있다. 제2 패드(140)는 도전 패턴(124)보다 반도체 기판의 가장자리(110S)에 더 인접하도록 연장될 수 있다.
제2 패드(140)는 제1 패드(124)와 접하는 기저부(142)와 제1 절연층(130) 상에 형성되는 연장부(144, 146)를 포함할 수 있다. 제2 패드(140)는 기저부(142)로부터 연장부(144, 146)까지, 개구부(135)의 내측벽을 따라서 연장되어 연결될 수 있다. 제2 패드(140)는 기저부(142)와 연장부(144, 146) 사이에 단차를 가질 수 있다. 제2 패드(140)가 기저부(142)와 연장부(144, 146) 사이에서 가지는 단차는 개구부(135)의 내측벽의 높이와 동일하거나 유사할 수 있다.
제2 패드(140)의 연장부(144, 146)는 제1 연장부(144)와 제2 연장부(146)를 포함할 수 있다. 제1 연장부(144)는 제2 패드(140)의 연장부(144, 146) 중 기저부(142)를 기준으로 반도체 기판의 가장자리(110S)를 향하여 연장되는 부분이고, 제2 연장부(146)는 제2 패드(140)의 연장부(144, 146) 중 개구부(135)를 기준으로 반도체 기판의 가장자리(110S)의 반대 방향을 향하여 연장되는 부분이다.
제2 패드(140)의 연장부(144, 146), 특히 제1 연장부(144)는 반도체 기판의 가장자리(110S)에 인접하되, 반도체 기판의 가장자리(110S)와 이격되도록 연장될 수 있다. 제1 연장부(144)는 도전 패턴(124)보다 반도체 기판의 가장자리(110S)에 더 인접하도록 연장될 수 있다.
제2 패드(140)는 제1 연장부(144)와 제2 연장부(146)를 연결하며, 기저부(142)를 감싸는 부분을 더 포함할 수 있다.
도 6을 참조하면, 제2 패드(140)는 반도체 기판의 가장자리(110S)까지 연장될 수 있다. 도 5에 보인 제1 반도체 칩(100)의 제2 패드(140)는 반도체 기판의 가장자리(110S)와 인접하되 이격되도록 연장되나, 도 6에 보인 제1 반도체 칩(100)의 제2 패드(140)는 반도체 기판(110)의 가장자리(110S)까지 연장되는 차이가 있으며, 중복되는 설명은 생략하도록 한다.
제2 패드(140)는 제1 패드(124)와 접하는 기저부(142)와 제1 절연층(130) 상에 형성되는 연장부(144, 146)를 포함할 수 있다. 제2 패드(140)의 연장부(144, 146)는 제1 연장부(144)와 제2 연장부(146)를 포함할 수 있다. 제1 연장부(144)는 반도체 기판(110)의 가장자리(110S)까지 연장될 수 있다.
제1 연장부(144)는 제2 패드(140)의 연장부(144, 146) 중 기저부(142)를 기준으로 반도체 기판의 가장자리(110S)까지 연장되는 부분이고, 제2 연장부(146)는 제2 패드(140)의 연장부(144, 146) 중 개구부(135)를 기준으로 반도체 기판의 가장자리(110S)의 반대 방향을 향하여 연장되는 부분이다.
도 7을 참조하면, 제1 반도체 칩(100)은 제1 패드(122), 도전 패턴(124) 및 제2 패드(140)를 포함한다. 도전 패턴(124)은 제1 패드(122)보다 반도체 기판의 가장자리(110S)에 인접하도록 형성될 수 있다. 제1 패드(122)와 도전 패턴(124)은 함께 형성된 금속 배선층(120)의 일부분일 수 있다. 제1 패드(122)와 도전 패턴(124)은 일체로 형성될 수 있다. 도전 패턴(124)은 제1 패드(122)로부터 연장되며, 반도체 기판의 가장자리(110S)에 인접하며, 반도체 기판의 가장자리(110S)를 따라서 연장되는 금속 배선층(120)의 일부분인 라인 패턴일 수 있다.
제1 패드(122)와 도전 패턴(124) 상에는 제1 패드(122)의 일부분을 노출시키는 개구부(135)를 가지고 도전 패턴(124)을 덮는 제1 절연층(130)이 형성될 수 있다. 제1 절연층(130)은 도전 패턴(124)의 상면을 완전히 덮을 수 있다. 제1 절연층(130)은 제1 패드(122)의 가장자리에 인접하는 제1 패드(122)의 부분들을 모두 덮고, 제1 패드(122)의 중심부를 노출시킬 수 있다. 제1 절연층(130)의 개구부(135)를 통하여 제1 패드(122)가 노출될 수 있다.
제1 패드(122) 상에는 제1 패드(122)와 연결되는 제2 패드(140)가 형성될 수 있다. 제2 패드(140)는 제1 패드(122) 상으로부터 도전 패턴(124) 상으로 연장될 수 있다. 제2 패드(140)는 개구부(135)에 의하여 노출되는 제1 패드(122)의 상면과 접하고, 도전 패턴(124)과는 이격될 수 있다. 제2 패드(140)는 개구부(135) 내에서 제1 패드(122)의 상면과 접하며, 제1 패드(122)의 상면으로부터 제1 절연층(130) 상으로 연장될 수 있다. 제2 패드(140)는 제1 절연층(130)에 의하여 노출되는 제1 패드(122)의 부분, 즉 개구부(135)를 통하여 노출되는 제1 패드(122)의 부분을 모두 덮을 수 있다. 제2 패드(140)는 도전 패턴(124)과의 사이에 제1 절연층(130)을 두어, 도전 패턴(124)과 이격되며 도전 패턴(124) 상으로 연장될 수 있다. 제2 패드(140)는 도전 패턴(124)보다 반도체 기판의 가장자리(110S)에 더 인접하도록 연장될 수 있다.
제2 패드(140)는 제1 패드(124)와 접하는 기저부(142)와 제1 절연층(130) 상에 형성되는 연장부(144, 146)를 포함할 수 있다. 제2 패드(140)의 연장부(144, 146)는 제1 연장부(144)와 제2 연장부(146)를 포함할 수 있다. 제1 연장부(144)는 도전 패턴(124)보다 반도체 기판의 가장자리(110S)에 더 인접하도록 연장될 수 있다.
제1 연장부(144)는 제2 패드(140)의 연장부(144, 146) 중 기저부(142)를 기준으로 반도체 기판의 가장자리(110S)를 향하여 연장되는 부분이고, 제2 연장부(146)는 제2 패드(140)의 연장부(144, 146) 중 개구부(135)를 기준으로 반도체 기판의 가장자리(110S)의 반대 방향을 향하여 연장되는 부분이다.
도 8을 참조하면, 제2 패드(140)는 반도체 기판의 가장자리(110S)까지 연장될 수 있다. 도 7에 보인 제1 반도체 소자(100)의 제2 패드(140)는 반도체 기판의 가장자리(110S)와 인접하되 이격되도록 연장되나, 도 8에 보인 제1 반도체 소자(100)의 제2 패드(140)는 반도체 기판(110)의 가장자리(110S)까지 연장되는 차이가 있으며, 중복되는 설명은 생략하도록 한다.
제2 패드(140)는 제1 패드(124)와 접하는 기저부(142)와 제1 절연층(130) 상에 형성되는 연장부(144, 146)를 포함할 수 있다. 제2 패드(140)의 연장부(144, 146)는 제1 연장부(144)와 제2 연장부(146)를 포함할 수 있다. 제1 연장부(144)는 반도체 기판(110)의 가장자리(110S)까지 연장될 수 있다.
제1 연장부(144)는 제2 패드(140)의 연장부(144, 146) 중 기저부(142)를 기준으로 반도체 기판의 가장자리(110S)를 향하여 연장되는 부분이고, 제2 연장부(146)는 제2 패드(140)의 연장부(144, 146) 중 개구부(135)를 기준으로 반도체 기판의 가장자리(110S)의 반대 방향을 향하여 연장되는 부분이다.
도 9를 참조하면, 제1 반도체 칩(100)은 제1 패드(122), 도전 패턴(124) 및 제2 패드(140)를 포함한다. 도전 패턴(124)은 제1 패드(122)보다 반도체 기판의 가장자리(110S)에 인접하도록 형성될 수 있다. 제1 패드(122)와 도전 패턴(124)은 함께 형성된 금속 배선층(120)의 일부분일 수 있다. 제1 패드(122)와 도전 패턴(124)은 동일 레벨을 가질 수 있다. 도전 패턴(124)은 제1 패드(122)와 물리적으로 분리되며, 반도체 기판의 가장자리(110S)에 인접하며, 반도체 기판의 가장자리(110S)를 따라서 연장되는 금속 배선층(120)의 일부분인 라인 패턴일 수 있다.
제1 패드(122)와 도전 패턴(124) 상에는 제1 패드(122)의 일부분을 노출시키는 개구부(135)를 가지고 도전 패턴(124)을 덮는 제1 절연층(130)이 형성될 수 있다. 제1 절연층(130)은 도전 패턴(124)의 상면을 완전히 덮을 수 있다. 제1 절연층(130)은 제1 패드(122)의 가장자리에 인접하는 제1 패드(122)의 부분들을 모두 덮고, 제1 패드(122)의 중심부를 노출시킬 수 있다. 제1 절연층(130)의 개구부(135)를 통하여 제1 패드(122)가 노출될 수 있다.
제1 패드(122) 상에는 제1 패드(122)와 연결되는 제2 패드(140)가 형성될 수 있다. 제2 패드(140)는 제1 패드(122) 상으로부터 도전 패턴(124) 상으로 연장될 수 있다. 제2 패드(140)는 개구부(135)에 의하여 노출되는 제1 패드(122)의 상면과 접하고, 도전 패턴(124)과는 이격될 수 있다. 제2 패드(140)는 개구부(135) 내에서 제1 패드(122)의 상면과 접하며, 제1 패드(122)의 상면으로부터 제1 절연층(130) 상으로 연장될 수 있다. 제2 패드(140)는 제1 절연층(130)에 의하여 노출되는 제1 패드(122)의 부분, 즉 개구부(135)를 통하여 노출되는 제1 패드(122)의 부분을 모두 덮을 수 있다. 제2 패드(140)는 도전 패턴(124)과의 사이에 제1 절연층(130)을 두어, 도전 패턴(124)과 이격되며 도전 패턴(124) 상으로 연장될 수 있다. 제2 패드(140)는 도전 패턴(124)보다 반도체 기판의 가장자리(110S)에 더 인접하도록 연장될 수 있다.
제2 패드(140)는 제1 패드(124)와 접하는 기저부(142)와 제1 절연층(130) 상에 형성되는 연장부(144, 146)를 포함할 수 있다. 제2 패드(140)의 연장부(144, 146)는 제1 연장부(144)와 제2 연장부(146)를 포함할 수 있다. 제1 연장부(144)는 도전 패턴(124)보다 반도체 기판의 가장자리(110S)에 더 인접하도록 연장될 수 있다.
제1 연장부(144)는 제2 패드(140)의 연장부(144, 146) 중 기저부(142)를 기준으로 반도체 기판의 가장자리(110S)를 향하여 연장되는 부분이고, 제2 연장부(146)는 제2 패드(140)의 연장부(144, 146) 중 개구부(135)를 기준으로 반도체 기판의 가장자리(110S)의 반대 방향을 향하여 연장되는 부분이다.
도 10을 참조하면, 제2 패드(140)는 반도체 기판의 가장자리(110S)까지 연장될 수 있다. 도 9에 보인 제1 반도체 소자(100)의 제2 패드(140)는 반도체 기판의 가장자리(110S)와 인접하되 이격되도록 연장되나, 도 10에 보인 제1 반도체 소자(100)의 제2 패드(140)는 반도체 기판(110)의 가장자리(110S)까지 연장되는 차이가 있으며, 중복되는 설명은 생략하도록 한다.
제2 패드(140)는 제1 패드(124)와 접하는 기저부(142)와 제1 절연층(130) 상에 형성되는 연장부(144, 146)를 포함할 수 있다. 제2 패드(140)의 연장부(144, 146)는 제1 연장부(144)와 제2 연장부(146)를 포함할 수 있다. 제1 연장부(144)는 반도체 기판(110)의 가장자리(110S)까지 연장될 수 있다.
제1 연장부(144)는 제2 패드(140)의 연장부(144, 146) 중 기저부(142)를 기준으로 반도체 기판의 가장자리(110S)를 향하여 연장되는 부분이고, 제2 연장부(146)는 제2 패드(140)의 연장부(144, 146) 중 개구부(135)를 기준으로 반도체 기판의 가장자리(110S)의 반대 방향을 향하여 연장되는 부분이다.
도 11을 참조하면, 제2 패드(140)는 제1 패드(122) 상으로부터 도전 패턴(124) 상으로 연장될 수 있다. 제2 패드(140)는 제1 패드(124)와 접하는 기저부(142)와 제1 절연층(130) 상에 형성되는 연장부(144, 146)를 포함할 수 있다. 제2 패드(140)의 연장부(144, 146)는 제1 연장부(144)와 제2 연장부(146)를 포함할 수 있다. 제1 연장부(144)는 도전 패턴(124)보다 반도체 기판의 가장자리(110S)에 더 인접하도록 연장될 수 있다.
제1 연장부(144)는 제2 패드(140)의 연장부(144, 146) 중 기저부(142)로부터 반도체 기판의 가장자리(110S)를 향하여 연장되는 부분이고, 제2 연장부(146)는 제2 패드(140)의 연장부(144, 146) 중 개구부(135)를 기준으로 반도체 기판의 가장자리(110S)의 반대 방향을 향하여 연장되는 부분이다. 제1 연장부(144)는 기저부(142)부터 반도체 기판의 가장자리(110S)를 향하여 최단 거리 방향으로 연장되지 않고, 상기 최단 거리 방향으로부터 거리를 가지도록 연장될 수 있다. 즉, 도 11에 보인 제2 패드(140)와 도 9에 보인 제2 패드(140)를 제1 반도체 칩(100)에 함께 형성하면, 제1 연장부(144)들 사이의 간격을 제1 패드(122)들 사이의 간격보다 넓게 또는 좁게 할 수 있다. 따라서 본딩 와이어와의 연결을 위한 패드들 사이의 간격을 조절할 수 있다. 도 9에 보인 제1 반도체 칩(100)과 도 11에 보인 제1 반도체 칩(100)은 제2 패드(140)의 형상에 차이가 있으며, 중복되는 설명은 생략하도록 한다.
도 12을 참조하면, 제2 패드(140)는 반도체 기판의 가장자리(110S)까지 연장될 수 있다. 도 11에 보인 제1 반도체 소자(100)의 제2 패드(140)는 반도체 기판의 가장자리(110S)와 인접하되 이격되도록 연장되나, 도 12에 보인 제1 반도체 소자(100)의 제2 패드(140)는 반도체 기판(110)의 가장자리(110S)까지 연장되는 차이가 있으며, 중복되는 설명은 생략하도록 한다.
제2 패드(140)는 제1 패드(124)와 접하는 기저부(142)와 제1 절연층(130) 상에 형성되는 연장부(144, 146)를 포함할 수 있다. 제2 패드(140)의 연장부(144, 146)는 제1 연장부(144)와 제2 연장부(146)를 포함할 수 있다. 제1 연장부(144)는 반도체 기판(110)의 가장자리(110S)까지 연장될 수 있다.
제1 연장부(144)는 제2 패드(140)의 연장부(144, 146) 중 기저부(142)로부터 반도체 기판의 가장자리(110S)까지 연장되는 부분이고, 제2 연장부(146)는 제2 패드(140)의 연장부(144, 146) 중 개구부(135)를 기준으로 반도체 기판의 가장자리(110S)의 반대 방향을 향하여 연장되는 부분이다.
도 11 및 도 12에 보인 도전 패턴(124)의 형상은 도 9 및 도 10에 보인 도전 패턴(124)의 형상과 동일하다. 그러나 도 11 및 도 12에 보인 반도체 소자(100)의 도전 패턴(124)을 도 5 내지 도 8에 보인 도전 패턴(124)의 형상으로 형성하는 것 또한 가능하다.
도 13 내지 도 15는 본 발명의 실시 예에 따른 반도체 패키지의 포함되는 반도체 칩의 제2 패드와 제2 절연층 간의 배치의 양상들을 나타내는 평면 배치도들이다.
도 13을 참조하면, 제1 반도체 칩(100)은 제2 패드(140) 및 제2 절연층(150)을 포함한다. 제2 절연층(150)의 제2 패드(140)의 일부분을 노출시키며, 제2 패드(140)의 나머지 부분을 덮도록 형성할 수 있다. 제2 절연층(150)은 제2 패드(140)의 기저부(142)의 일부분과 연장부(144, 146)의 일부분을 함께 노출시킬 수 있다. 제2 절연층(150)은 열린 공간(155)이 형성되어, 열린 공간(155)을 통하여 제2 패드(140)의 일부분을 노출시킬 수 있다. 열린 공간(155)을 통하여 제2 패드(140)의 제1 연장부(144)가 노출될 수 있다. 열린 공간(155)을 통하여 제2 패드(140)의 기저부(142)의 일부분이 노출되고, 나머지 일부분은 제2 절연층(150)에 의하여 덮힐 수 있다. 제2 패드(140)의 제2 연장부(146)는 제2 절연층(150)에 의하여 덮일 수 있다. 열린 공간(155)은 개구(opening)의 형상을 가질 수 있다. 즉, 열린 공간(155)은 반도체 기판(110)의 가장자리(110S)로부터 이격된 공간일 수 있다. 따라서, 제2 절연층(150)은 제2 패드(140)의 측면을 모두 덮을 수 있다.
도 14를 참조하면, 제1 반도체 칩(100)은 제2 패드(140) 및 제2 절연층(150)을 포함한다. 제2 절연층(150)은 제2 패드(140)의 일부분을 노출시키며, 제2 패드(140)의 나머지 부분을 덮도록 형성될 수 있다. 제2 절연층(150)은 제2 패드(140)의 기저부(142)의 일부분과 연장부(144, 146)의 일부분을 함께 노출시킬 수 있다. 제2 절연층(150)은 열린 공간(155)이 형성되어, 열린 공간(155)을 통하여 제2 패드(140)의 일부분을 노출시킬 수 있다. 열린 공간(155)을 통하여 제2 패드(140)의 제1 연장부(144)가 노출될 수 있다. 열린 공간(155)을 통하여 제2 패드(140)의 기저부(142)의 일부분이 노출되고, 나머지 일부분은 제2 절연층(150)에 의하여 덮힐 수 있다. 제2 패드(140)의 제2 연장부(146)는 제2 절연층(150)에 의하여 덮일 수 있다. 또는 제2 절연층(150)은 제2 패드(140)의 기저부(142)와 제1 연장부(144)를 노출시키고, 제2 연장부(146)의 일부분은 노출시키면서 나머지 일부분은 덮도록 형성될 수 있다. 열린 공간(155)은 노치(notch)의 형상을 가질 수 있다. 즉, 열린 공간(155)은 반도체 기판(110)의 가장자리(110S)로부터 연장된 공간일 수 있다. 따라서, 제2 절연층(150)은 제2 패드(140)의 측면의 일부분도 노출시킬 수 있다. 즉, 제2 절연층(150)은 제2 패드(140)의 측면 중 반도체 기판(110)의 가장자리(110S)를 향하는 측면을 노출시킬 수 있다.
또한 제2 패드(140)는 반도체 기판의 가장자리(110S)에 인접하되 이격되는 바, 열린 공간(155)을 통하여 반도체 기판의 가장자리(110S)에 인접하는 제1 절연층(130)도 일부분이 노출될 수 있다.
도 15를 참조하면, 제1 반도체 칩(100)은 제2 패드(140) 및 제2 절연층(150)을 포함한다. 제2 절연층(150)은 열린 공간(155)이 형성되어, 열린 공간(155)을 통하여 제2 패드(140)의 일부분을 노출시킬 수 있다. 열린 공간(155)은 노치(notch)의 형상을 가질 수 있다. 즉, 열린 공간(155)은 반도체 기판(110)의 가장자리(110S)로부터 연장된 공간일 수 있다. 따라서, 제2 절연층(150)은 제2 패드(140)의 측면의 일부분도 노출시킬 수 있다. 제2 패드(140)는 반도체 기판의 가장자리(110S)까지 연장될 수 있다. 제2 절연층(150)은 제2 패드(140)의 측면 중 반도체 기판의 가장자리(110S)에 접하는 측면을 노출시킬 수 있다.
도 13에서 보인 제2 패드(140)의 형상은 도 5, 도 7 및 도 9에 보인 제2 패드(140)의 형상과 동일하고, 도 14 및 도 15에 보인 제2 패드(140)의 형상은 도 6, 도 8, 도 10에 보인 제2 패드(140)의 형상과 동일하다. 그러나 도 13 및 도 14에 보인 반도체 소자(100)의 제2 패드(140)를 각각 도 11 및 도 12에 보인 제2 패드(140)의 형상으로 형성하는 것 또한 가능하다.
도 16 내지 도 24는 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법을 단계별로 나타내는 단면도들이다. 구체적으로 도 16 내지 도 24는 도 1a 및 도 1b에 보인 제1 반도체 칩(100)과 반도체 패키지(1)의 제조 방법을 단계별로 나타낸다. 도 2a 내지 도 15에 보인 제1 반도체 칩(100)과 반도체 패키지(2, 3, 4)의 제조 방법 중 중복되는 내용은 생략되며, 차이점을 위주로 언급될 수 있다. 또한 도 1a, 도 2a, 도 3a 및 도 4a에서 보인 제2 내지 제4 반도체 칩(200, 300, 400)의 제조 방법은 도 16 내지 도 19에서 설명하는 제1 반도체 칩(100)의 제조 방법과 동일할 수 있다.
도 16을 참조하면, 활성면(112)에 반도체 소자(102)가 형성된 반도체 기판(110) 상에 제1 패드(122)와 도전 패턴(124)을 형성한다. 제1 패드(122)는 반도체 소자(102)와 전기적으로 연결될 수 있다. 제1 패드(122)와 도전 패턴(124)을 형성하기 위하여, 반도체 기판(110) 상에 금속층을 형성한 후 패터닝하여 제1 패드(122)와 도전 패턴(124)을 형성한다. 제1 패드(122)와 도전 패턴(124)은 반도체 기판(110)에 대하여 동일 레벨을 가질 수 있다. 제1 패드(122)와 도전 패턴(124)을 패터닝하는 과정에서, 물리적으로 분리된 독립적인 패턴으로 형성하느냐, 일체로 형성하느냐에 따라서 도 1a 내지 도 14에 보인 것과 같이 도전 패턴(124)의 형상이 달라질 수 있다.
도 17을 참조하면, 반도체 기판(110) 상에 도전 패턴(124)을 덮으며 제1 패드(122)의 일부분을 노출시키는 개구부(135)를 가지는 제1 절연층(130)을 형성한다. 반도체 기판(110) 상에 제1 패드(122) 및 도전 패턴(124)을 덮는 제1 절연 물질층을 형성한 후 패터닝하여, 제1 패드(122)의 일부분을 노출시키는 개구부(135)를 가지고, 도전 패턴(124)을 덮는 제1 절연층(130)을 형성할 수 있다.
도 18을 참조하면, 반도체 기판(110) 상에 제1 절연층(130)을 덮는 제2 패드 물질층(140a)을 형성한다. 제2 패드 물질층(140a)은 개구부(135)에 노출된 제1 패드(122)의 일부분을 함께 덮을 수 있다.
도 19를 참조하면, 도 18에 보인 제2 패드 물질층(140a)을 패터닝하여 제2 패드(140)를 형성한다. 제2 패드(140)는 제1 패드(124)와 접하는 기저부(142)와 제1 절연층(130) 상에 형성되는 제1 연장부(144) 및 제2 연장부(146)를 포함할 수 있다.
도 18에 보인 제2 패드 물질층(140a)을 패터닝하는 과정에서, 제2 패드(140)의 형상을 결정할 수 있으며, 제2 패드(140)가 반도체 기판(110)의 가장자리(110S)까지 연장되도록 형성하느냐, 반도체 기판(110)의 가장자리(110S)에 인접하되 이격되도록 형성하느냐에 따라 도 1a 내 14에서 보인 것과 같이 제2 패드(140)의 형상이 달라질 수 있다.
제2 패드(140)와 반도체 기판(110)의 가장자리(110S) 사이의 간격인 제1 간격(L1)은 도전 패턴(124)과 반도체 기판(110)의 가장자리(110S) 사이의 간격인 제2 간격(L2)보다 작은 값을 가질 수 있다. 제2 패드(140)가 반도체 기판(110)의 가장자리(110S)까지 연장되는 경우, 제1 간격(L1)은 0일 수 있다.
도 20을 참조하면, 반도체 기판(110) 상에 제2 패드(140)의 일부분을 노출시키며, 제2 패드(140)의 나머지 부분을 덮는 제2 절연층(150)을 형성하여 제1 반도체 칩(100)을 형성한다. 반도체 기판(110) 상에 제2 패드(140)을 덮는 제2 절연 물질층을 형성한 후, 패터닝하여 열린 공간(155)을 가지는 제2 절연층(150)을 형성할 수 있다. 상기 제2 절연 물질층을 패터닝하는 과정에서, 열린 공간(155)의 형상을 결정할 수 있으며, 이에 따라 도 1a 내지 도 14에 보인 것과 같이 제2 절연층(150)과 열린 공간(155)의 형상이 달라질 수 있다.
도 21을 참조하면, 패키지 베이스 기판(10) 상에 제1 반도체 칩(100)을 부착한다. 제1 반도체 칩(100)은 비활성면(114)에 다이 접착 필름(190)이 미리 부착된 후, 베이스 기판(10) 상에 적층될 수 있다. 제1 반도체 칩(100)은 베이스 기판(10)의 상면 패드(14a, 14b)가 노출되도록, 패키지 베이스 기판(10) 상에 부착될 수 있다.
도 22를 참조하면, 제1 반도체 칩(100) 상에 제2 반도체 칩(200)을 적층한다. 제2 반도체 칩(200)은 패키지 베이스 기판(10)의 주면에 수평 방향인 제1 방향으로 소정 거리만큼 쉬프트되어, 제1 반도체 칩(100)의 상면의 일부분이 노출되도록, 제1 반도체 칩(100) 상에 적층될 수 있다. 제2 반도체 칩(200)이 쉬프트되는 거리는, 제1 반도체 칩(100)의 반도체 기판(110)의 가장자리(110S)와 제2 반도체 칩(200)의 반도체 기판(210)의 가장자리(210S) 사이의 간격인 제3 간격(L3)일 수 있다. 제3 간격(L3)은 제1 반도체 칩(100)의 반도체 기판(110)의 가장자리(110S)로부터 제2 패드(140)의 기저부(142)까지의 최단 거리보다 크고, 제2 패드(140)의 제2 연장부(146)????지의 최단 거리보다 작을 수 있다.
도 23을 참조하면, 제2 반도체 칩(200) 상에 제3 반도체 칩(300) 및 제4 반도체 칩(400)을 순차적으로 적층한다. 제3 반도체 칩(300)은 상기 제1 방향으로 제3 간격(L3)만큼 쉬프트되어 제2 반도체 칩(200)의 상면의 일부분이 노출되도록 제2 반도체 칩(200) 상에 적층될 수 있다. 제4 반도체 칩(400)은 상기 제1 방향으로 제3 간격(L3)만큼 쉬프트되어 제3 반도체 칩(300)의 상면의 일부분이 노출되도록 제3 반도체 칩(300) 상에 적층될 수 있다. 즉, 복수의 반도체 칩(100, 200, 300, 400)은 패키지 베이스 기판(10)의 주면에 수평 방향인 제1 방향으로 소정 거리인 제3 간격(L3)만큼 쉬프트되어, 하부의 반도체 칩의 상면의 일부분이 노출되도록, 패키지 베이스 기판(10) 상에 순차적으로 적층될 수 있다.
이후, 복수의 반도체 칩(100, 200, 300, 400) 중 최상측의 반도체 칩, 즉 제4 반도체 칩(400) 상에 보조 반도체 칩(500)을 부착한다. 그러나, 보조 반도체 칩(500)은 제4 반도체 칩(400)에 적층되는 것에 한정되지 않는다. 보조 반도체 칩(500)은 제1 반도체 칩(100)와 함께 패키지 베이스 기판(10) 상에 부착되거나, 필요에 따라서는 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이, 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이, 또는 제3 반도체 칩(300)과 제4 반도체 칩(400) 사이에 적층될 수 있다.
도 24를 참조하면, 복수의 반도체 칩(100, 200, 300, 400)들 각각과 패키지 베이스 기판(10)를 전기적으로 연결하는 제1 본딩 와이어(810)와 보조 반도체 칩(500)과 패키지 베이스 기판(10)을 전기적으로 연결하는 제2 본딩 와이어(820)를 형성한다.
제1 본딩 와이어(810)는 복수의 반도체 칩(100, 200, 300, 400)들 각각의 제2 패드(140, 240, 340, 440)와 패키지 베이스 기판(10)의 제1 상면 패드(14a) 사이를 연결할 수 있다. 제1 본딩 와이어(810)는 제4 반도체 칩(400)의 제2 패드(440)로부터, 제3 반도체 칩(300)의 제2 패드(340), 제2 반도체 칩(200)의 제2 패드(240) 및 제1 반도체 칩(100)의 제1 패드(140)를 순차적으로 연결한 후 패키지 베이스 기판(10)의 제1 상면 패드(14a)와 연결될 수 있다. 또는 제1 본딩 와이어(810)는 제1 내지 제4 반도체 칩(100, 200, 300, 400) 각각의 제2 패드(140, 240, 340, 440)와 패키지 베이스 기판(10)의 제1 상면 패드(14a) 사이를 각각 별도로 연결할 수 있다.
제2 본딩 와이어(820)는 보조 반도체 칩(500)의 연결 패드(540)와 패키지 베이스 기판(10)의 제2 상면 패드(14b) 사이를 연결할 수 있다.
이후, 도 1a, 도 2a, 도 3a 및 도 4a에 보인 것과 같이, 패키지 베이스 기판(10)의 상면에 형성되어, 복수의 반도체 칩(100, 200, 300, 400), 보조 반도체 칩(500) 및 본딩 와이어(810, 820)를 모두 감싸는 몰딩 부재(900)를 형성하고, 패키지 베이스 기판(10)의 하면 패드(16) 상에 접촉 단자(18)를 형성하여 도 1a, 도 2a, 도 3a 및 도 4a에 보인 반도체 패키지(1, 2, 3, 4)를 형성할 수 있다.
도 25a 내지 도 28b는 본 발명의 실시 예의 변형에 따른 반도체 패키지의 양상들을 나타내는 단면도들이다.
도 25a는 본 발명의 실시 예의 변형에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다. 구체적으로 도 25a는 도 1a 및 도 1b에 보인 본 발명의 실시 예에 따른 반도체 패키지의 양상에서 제2 절연층(150, 250, 350)과 그 상부에 적층된 반도체 칩(200, 300, 400)들의 배치에만 차이가 있는 바, 중복되는 내용은 생략하도록 한다.
도 25a를 참조하면, 반도체 패키지(1a)는 패키지 베이스 기판(10) 상에 복수의 반도체 칩(100, 200, 300, 400)이 적층된다. 복수의 반도체 칩(100, 200, 300, 400)은 각각 패키지 베이스 기판(10)의 주면에 수평 방향인 제1 방향으로 소정 거리만큼 쉬프트되어, 하부의 반도체 칩의 상면의 일부분이 노출되도록 패키지 베이스 기판(10) 상에 순차적으로 적층될 수 있다.
제2 반도체 칩(200)은 다이 접착 필름(290)이 미리 부착된 후 제1 반도체 칩(100) 상에 부착될 수 있다. 다이 접착 필름(290)이 부착된 제2 반도체 칩(200)은 제2 절연층(150) 상에 형성될 수 있다. 다이 접착 필름(290)이 부착된 제2 반도체 칩(200)에 의하여 제2 절연층(150)의 상면은 모두 덮으면서, 제2 절연층(150)의 측면만이 노출될 수 있다.
제1 패드(140) 상에서, 제2 절연층(150)과 제2 반도체 칩(200)의 측면은 베이스 기판(10)의 주면에 수직 방향상으로 실질적으로 일치될 수 있다. 또한 제2 반도체 칩(200) 상에 적층되는 제3 반도체 칩(300), 그리고 제3 반도체 칩(300) 상에 적층되는 제4 반도체 칩(400)과 그 하부의 제2 절연층(250, 350)과의 측면도 각각 제1 패드(240, 340) 상에서, 베이스 기판(10)의 주면에 수직 방향상으로 실질적으로 일치될 수 있다.
도 25b는 본 발명의 실시 예의 변형에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다. 구체적으로 도 25b는 도 1a 및 도 1b에 보인 본 발명의 실시 예에 따른 반도체 패키지의 양상에서 제2 절연층(150, 250, 350)과 그 상부에 적층된 반도체 칩(200, 300, 400)들의 배치에만 차이가 있는 바, 중복되는 내용은 생략하도록 한다.
도 25b를 참조하면, 반도체 패키지(1b)는 패키지 베이스 기판(10) 상에 복수의 반도체 칩(100, 200, 300, 400)이 적층된다. 복수의 반도체 칩(100, 200, 300, 400)은 각각 패키지 베이스 기판(10)의 주면에 수평 방향인 제1 방향으로 소정 거리만큼 쉬프트되어, 하부의 반도체 칩의 상면의 일부분이 노출되도록 패키지 베이스 기판(10) 상에 순차적으로 적층될 수 있다.
제2 반도체 칩(200)은 다이 접착 필름(290)이 미리 부착된 후 제1 반도체 칩(100) 상에 부착될 수 있다. 다이 접착 필름(290)이 부착된 제2 반도체 칩(200)은 제2 절연층(150) 상에 형성될 수 있다. 다이 접착 필름(290)이 부착된 제2 반도체 칩(200)에 의하여 제2 절연층(150)의 상면의 일부분이 노출될 수 있다.
즉, 제1 패드(140) 상에서 제2 절연층(150)의 상면의 일부분은 제2 반도체 칩(200)에 의하여 노출될 수 있다. 또한 제2 절연층(250, 350)의 상면의 일부분도 각각 제2 패드(240, 340) 상에서 제3 반도체 칩(300) 및 제4 반도체 칩(400)에 의하여 노출될 수 있다.
도 1a 및 도 1b와 도 25a, 도 25b를 함께 참조하면, 제1 반도체 칩(100)의 반도체 기판(110)의 가장자리(110S)를 향하는 제2 절연층(150)의 측면과 제2 반도체 칩(200)의 측면은 베이스 기판(10)의 주면에 수직 방향에 대하여 서로 실질적으로 일치하거나, 어느 하나, 즉 제2 절연층(150)의 측면 또는 제2 반도체 칩(200)의 측면이 더 돌출될 수 있다.
도 26a 또는 도 26b와 도 2a 및 도 2b와의 차이는, 전술한 도 25a 또는 도 25b와 도 1a 및 도 1b와의 차이, 즉 제2 절연층(150, 250, 350)과 그 상부에 적층된 제2 내지 도 4 반도체 칩(200, 300, 400)과의 적층 형상의 차이와 동일한 바, 중복되는 설명은 생략하도록 한다.
도 27a 또는 도 27b와 도 3a 및 도 3b와의 차이는, 전술한 도 25a 또는 도 25b와 도 1a 및 도 1b와의 차이, 즉 제2 절연층(150, 250, 350)과 그 상부에 적층된 제2 내지 도 4 반도체 칩(200, 300, 400)과의 적층 형상의 차이와 동일한 바, 중복되는 설명은 생략하도록 한다.
도 28a 또는 도 28b와 도 4a 및 도 4b와의 차이는, 전술한 도 25a 또는 도 25b와 도 1a 및 도 1b와의 차이, 즉 제2 절연층(150, 250, 350)과 그 상부에 적층된 제2 내지 도 4 반도체 칩(200, 300, 400)과의 적층 형상의 차이와 동일한 바, 중복되는 설명은 생략하도록 한다.
도 29는 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 메모리 모듈을 나타내는 평면도이다.
도 29를 참조하면, 메모리 모듈(1100)은 모듈 기판(1110)과, 상기 모듈 기판(1110)에 부착된 복수의 반도체 패키지(1120)을 포함한다.
반도체 패키지(1120)은 본 발명의 일 실시 예에 따른 반도체 패키지를 포함한다. 예를 들면, 반도체 패키지(1120)는 도 1a, 도 2a, 도 3a, 도 4a 및 도 25a 내지 도 28b에 예시한 반도체 패키지(1, 2, 3, 4, 1a, 1b, 2a, 2b, 3a, 3b, 4a, 4b)를 포함할 수 있다.
모듈 기판(1110)의 일측에는 마더 보드의 소켓에 끼워질 수 있는 접속부(1130)가 배치된다. 모듈 기판(1110) 상에는 세라믹 디커플링 커패시터(1140)가 배치된다. 본 발명에 의한 메모리 모듈(1100)은 도 29에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 30은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 시스템을 나타내는 구성도이다.
도 30을 참조하면, 시스템(1200)은 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)를 포함한다. 시스템(1200)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1210)는 시스템(1200)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1220)는 시스템(1200)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1200)은 입/출력 장치(1220)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1220)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1230)는 제어기(1210)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1210)에서 처리된 데이터를 저장할 수 있다. 기억 장치(1230)는 본 발명의 실시 예에 따른 반도체 패키지를 포함한다. 예를 들면, 기억 장치(1230)는 도 1a, 도 2a, 도 3a, 도 4a 및 도 25a 내지 도 28b에 예시한 반도체 패키지(1, 2, 3, 4, 1a, 1b, 2a, 2b, 3a, 3b, 4a, 4b)를 포함할 수 있다.
인터페이스(1240)는 시스템(1200)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)는 버스(1250)를 통해 서로 통신할 수 있다. 시스템(1200)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 31은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 메모리 카드를 나타내는 구성도이다.
도 31을 참조하면, 메모리 카드(1300)는 기억 장치(1310) 및 메모리 제어기(1320)를 포함한다.
기억 장치(1310)는 데이터를 저장할 수 있다. 일부 실시예에서, 기억 장치(1310)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 갖는다. 기억 장치(1310)는 본 발명의 실시 예에 따른 반도체 패키지를 포함한다. 예를 들면, 기억 장치(1310)는 도 1a, 도 2a, 도 3a, 도 4a 및 도 25a 내지 도 28b에 예시한 반도체 패키지(1, 2, 3, 4, 1a, 1b, 2a, 2b, 3a, 3b, 4a, 4b)를 포함할 수 있다.
메모리 제어기(1320)는 호스트(1330)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1310)에 저장된 데이터를 읽거나, 기억 장치(1310)의 데이터를 저장할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 1b, 2, 2a, 2b, 3, 3a, 3b, 4, 4a, 4b : 반도체 패키지, 10 : 패키지 베이스 기판, 100/200/300/400 : 제1/2/3/4 반도체 칩, 122 : 제1 패드, 124 : 도전 패턴, 130 : 제1 절연층, 140 : 제2 패드, 142 : 기저부, 144 : 제1 연장부, 146 : 제2 연장부, 150 : 제2 절연층

Claims (10)

  1. 본딩 패드를 가지는 패키지 베이스 기판;
    서로 반대되는 활성면 및 비활성면을 가지는 반도체 기판, 그리고 상기 반도체 기판의 상기 활성면에 형성되는 반도체 소자를 각각 포함하되, 상기 활성면이 적어도 일부 노출되도록 제1 방향으로 소정거리만큼 쉬프트(shift)되며 상기 패키지 베이스 기판 상에 적층되는 복수의 반도체 칩; 및
    상기 복수의 반도체 칩들 각각과 상기 본딩 패드를 전기적으로 연결하는 본딩 와이어;를 포함하되,
    상기 복수의 반도체 칩 중 적어도 하나의 반도체 칩은, 상기 반도체 소자와 전기적으로 연결되는 제1 패드; 상기 반도체 기판에 대하여 상기 제1 패드와 동일 레벨을 가지며 상기 제1 패드보다 상기 반도체 기판의 가장자리에 인접하는 도전 패턴; 및 상기 제1 패드 상에 연결되고 상기 도전 패턴과 이격되면서 상기 도전 패턴 상으로 연장되는 제2 패드;를 포함하고,
    상기 본딩 와이어는 상기 제2 패드와 연결되는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제2 패드는 상기 도전 패턴보다 상기 반도체 기판의 가장자리에 더 인접하도록 연장되는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 복수의 반도체 칩 중 적어도 하나의 반도체 칩은, 상기 제1 패드를 노출시키는 개구부를 가지고 상기 도전 패턴을 덮는 제1 절연층을 더 포함하며,
    상기 제2 패드는, 상기 제1 절연층을 사이에 두고 상기 도전 패턴 상으로 연장되는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제2 패드는 상기 반도체 기판의 가장자리까지 연장되는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제2 패드는 상기 반도체 기판의 가장자리에 인접하되, 상기 반도체 기판의 가장자리와 이격되도록 연장되는 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 복수의 반도체 칩 중 적어도 하나의 반도체 칩은, 상기 제2 패드의 일부분을 노출시키며 상기 제2 패드를 덮는 제2 절연층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 본딩 패드를 가지는 패키지 베이스 기판;
    서로 반대되는 활성면 및 비활성면을 가지는 반도체 기판, 상기 반도체 기판의 상기 활성면에 형성되는 반도체 소자, 상기 반도체 소자와 전기적으로 연결되며 상기 활성면 상에 형성되는 제1 패드, 상기 제1 패드로부터 상기 반도체 기판의 가장자리를 향하여 연장되며 상기 제1 패드와 일체로 형성되는 도전 패턴, 상기 제1 패드를 노출시키는 개구부를 가지고 상기 도전 패턴을 덮는 제1 절연층, 및 상기 제1 패드 상에 연결되고 상기 도전 패턴과 이격되면서 상기 도전 패턴 상으로 연장되는 제2 패드를 각각 포함하되, 상기 제2 패드가 적어도 일부 노출되도록 제1 방향으로 소정거리만큼 쉬프트(shift)되며 상기 패키지 베이스 기판 상에 적층되는 복수의 반도체 칩;
    상기 복수의 반도체 칩들 각각의 상기 제2 패드와 상기 본딩 패드를 연결하는 본딩 와이어;를 포함하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제2 패드는, 상기 제1 패드 상에 형성되는 기저부와 상기 제1 절연층 상에 형성되며 상기 기저부와 단차를 가지며 연결되는 연장부를 포함하며,
    상기 본딩 와이어는 상기 연장부와 상기 본딩 패드를 연결하는 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제2 패드를 덮되, 상기 기저부의 일부분과 상기 연장부의 일부분을 함께 노출시키는 열린 공간이 형성되는 보호층;을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제8 항에 있어서,
    상기 복수의 반도체 칩은, 하부의 반도체 칩의 상기 기저부의 적어도 일부분이 가려지도록 상기 제1 방향으로 쉬프트되며 상기 패키지 베이스 기판 상에 적층되는 것을 특징으로 하는 반도체 패키지.
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