KR102427637B1 - 반도체 발광소자 - Google Patents

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Abstract

본 발명의 일 실시예는, 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층이 순차적으로 적층되며, 상기 제2 도전형 반도체층과 상기 활성층이 부분적으로 제거된 영역을 갖는 발광 구조물; 상기 영역 상에 배치된 제1 콘택 전극; 상기 제2 도전형 반도체층 상에 배치된 제2 콘택 전극; 상기 발광 구조물을 덮는 절연층; 상기 절연층을 관통하여 상기 제1 콘택 전극과 전기적으로 연결되며 적어도 일부 영역이 상기 제2 콘택 전극 상에 배치되는 제1 전극 패드; 및 상기 절연층을 관통하여 상기 제2 콘택 전극에 전기적으로 연결되는 제2 전극 패드;를 포함하며, 상기 제1 및 제2 전극 패드 중 적어도 하나의 측면은 상기 기판의 측면과 공면(co-plannar)을 갖도록 연장된 반도체 발광소자를 제공한다.

Description

반도체 발광소자{SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 반도체 발광소자에 관한 것이다.
반도체 발광소자는 전류가 가해지면 전자와 정공의 재결합 원리를 이용하여 광을 방출하며, 낮은 소비전력, 고휘도, 소형화 등의 여러 장점 때문에 광원으로서 널리 사용되고 있다. 특히, 질화물계 발광소자가 개발된 후에는 활용범위가 더욱 확대되어 광원모듈, 가정용 조명장치, 자동차 조명 등으로 채용되고 있다.
반도체 발광소자의 활용범위가 넓어짐에 따라 고전류/고출력 분야의 광원 분야로 그 활용범위가 확대되고 있다. 이와 같이 반도체 발광소자가 고전류/고출력 분야에서 요구됨에 따라 당 기술 분야에서는 반도체 발광소자 패키지의 외부 광추출 효율을 향상시키기 위한 연구가 계속되어 왔다.
본 발명이 해결하고자 하는 과제 중 하나는, 외부 광추출 효율이 향상된 반도체 발광소자를 제공하는 것이다.
본 발명의 일 실시예는, 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층이 순차적으로 적층되며, 상기 제2 도전형 반도체층과 상기 활성층이 부분적으로 제거된 영역을 갖는 발광 구조물; 상기 영역 상에 배치된 제1 콘택 전극; 상기 제2 도전형 반도체층 상에 배치된 제2 콘택 전극; 상기 발광 구조물을 덮는 절연층; 상기 절연층을 관통하여 상기 제1 콘택 전극과 전기적으로 연결되며 적어도 일부 영역이 상기 제2 콘택 전극 상에 배치되는 제1 전극 패드; 및 상기 절연층을 관통하여 상기 제2 콘택 전극에 전기적으로 연결되는 제2 전극 패드;를 포함하며, 상기 제1 및 제2 전극 패드 중 적어도 하나의 측면은 상기 기판의 측면과 공면(co-plannar)을 갖도록 연장된 반도체 발광소자를 제공한다.
본 발명의 일 실시예는, 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층이 순차적으로 적층되며, 상기 제2 도전형 반도체층과 상기 활성층이 부분적으로 제거된 영역을 갖는 복수의 발광 구조물; 상기 복수의 발광 구조물의 상기 제1 도전형 반도체층에 공통적으로 접속되는 적어도 하나의 제1 전극 패드; 및 상기 복수의 발광 구조물의 상기 제2 도전형 반도체층에 각각 접속되는 복수의 제2 전극 패드;를 포함하며, 상기 제1 및 제2 전극 패드 중 적어도 하나는, 상기 복수의 발광 구조물을 개별 반도체 발광소자로 분리하는 소자분리영역 상에 배치된 반도체 발광소자를 제공한다.
본 발명의 기술적 사상에 따른 반도체 발광소자는 외부 광추출 효율이 향상된 반도체 발광소자를 제공할 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 의한 반도체 발광소자가 배치된 반도체 웨이퍼의 개략적인 사시도이다.
도 2는 도 1 중 하나의 반도체 발광소자를 확대한 평면도이다.
도 3은 도 2의 I-I'선을 따라 절개하여 본 측 단면도이다.
도 4(a) 및 도 4(b)는 도 3의 A 및 B부분의 확대도이다.
도 5 및 도 6은 도 2의 제1 및 제2 전극 패드의 다양한 변형예이다.
도 7a 내지 도 14b는 도 2의 반도체 발광소자의 제조공정을 나타내는 주요 단계별 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다.
도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 의한 반도체 발광소자에 대해 설명한다. 도 1은 본 발명의 일 실시예에 의한 반도체 발광소자가 배치된 반도체 웨이퍼의 개략적인 사시도이고, 도 2는 도 1 중 하나의 반도체 발광소자를 확대한 평면도이다. 도 3은 도 2의 I-I'선을 따라 절개하여 본 측 단면도이고, 도 4는 도 3의 A부분의 확대도이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 웨이퍼(1)는 일면에 개별소자로 분리되지 않은 복수의 반도체 발광소자(10)가 행과 열을 맞추어 배열된다. 상기 복수의 반도체 발광소자(10)는 각각 반도체 발광소자(10)를 개별소자로 분리하기 위한 소자분리영역(S)을 가지며, 상기 소자분리영역(S)에는 상기 복수의 반도체 발광소자(10)를 개별소자로 분리하기 위하여 사용되는 얼라인 키 영역(align key, AK)이 배치된다. 도면부호 BL은 복수의 반도체 발광소자(10)를 개별소자로 분리기 위해 절단(breaking)되는 지점을 표시한 것이다. 상기 절단되는 지점(BL)은 상기 소자분리영역(S) 내에 배치된다. 일 실시예의 경우, 복수의 반도체 발광소자(10)의 상부에는 반도체 발광소자(10)를 실장하기 위한 제1 및 제2 솔더 패드(610, 620)가 배치될 수 있다.
도 2 내지 도 4는 도 1의 반도체 웨이퍼(1)를 절단된 개별 반도체 발광소자(10)를 도시한다. 도 2 내지 도 4를 참조하여, 반도체 발광소자(10)에 대해 구체적으로 설명한다. 본 발명의 일 실시예에 의한 반도체 발광소자(10)는 발광 구조물(100), 제1 및 제2 콘택 전극(140, 150), 절연층(300) 및 전극 패드(400)를 포함할 수 있다. 일 실시예의 반도체 발광소자(10)는 칩 스케일 패키지(Chip Scale Package, CSP)일 수 있으며, 웨이퍼 레벨 패키지(Wafer Level Package, WLP)일 수 있다.
발광 구조물(100)은 기판(101) 상에 복수의 반도체층이 적층된 구조를 가지며, 상기 기판(101) 상에 순차적으로 적층된 제1 도전형 반도체층(110), 활성층(120) 및 제2 도전형 반도체층(130)을 포함할 수 있다.
기판(101)은 제1 면(102) 및 이에 대향하는 제2 면(103)을 가질 수 있으며, 상기 제1 면(102) 및 제2 면(103)을 연결하는 측면(104)을 가질 수 있다. 기판(101)은 반도체 성장용 기판으로 제공될 수 있으며, 사파이어, Si, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN, AlN, 금속기판 등과 같이 절연성, 도전성, 반도체 물질을 이용할 수 있다. 질화물 반도체 성장용 기판으로 널리 이용되는 사파이어는, 전기 절연성을 가지며 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a측 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(11-20)면, R(1-102)면 등을 갖는다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로 주로 사용된다.
그리고, 도면에서 도시하는 것과 같이, 반도체층이 성장하는 제1 면(102)에는 다수의 요철 구조(U)가 형성될 수 있으며, 이러한 요철 구조(U)에 의하여 반도체층들의 결정성과 광 방출 효율 등이 향상될 수 있다. 본 실시예에서는 상기 요철 구조(U)가 돔 형상의 볼록한 형태를 가지는 것으로 예시하고 있으나, 이에 한정하는 것은 아니다. 예를 들어, 상기 요철 구조(U)는 사각형, 삼각형 등의 다양한 형태로 형성될 수 있다. 또한, 상기 요철 구조(U)는 선택적으로 형성 및 구비될 수 있으며, 실시예에 따라서 생략될 수도 있다.
또한, 실시예에 따라서는, 제1 도전형 반도체층(110)을 성장시키기 전에 기판(101)의 제1 면(102)에 버퍼층을 성장시킬 수 있다. 버퍼층은 기판(101) 상에 성장되는 반도체층의 격자 결함 완화를 위한 것으로, 질화물 등으로 이루어진 언도프 반도체층으로 이루어질 수 있다. 버퍼층은, 예를 들어, 사파이어로 이루어진 기판(101)과 기판(101) 상면에 적층되는 GaN으로 이루어진 제1 도전형 반도체층(110) 사이의 격자상수 차이를 완화하여, GaN층의 결정성을 증대시킬 수 있다. 버퍼층은 언도프 GaN, AlN, InGaN 등이 적용될 수 있으며, 500℃ 내지 600℃의 저온에서 수십 내지 수백 Å의 두께로 성장시켜 형성할 수 있다. 여기서, 언도프라 함은 반도체층에 불순물 도핑 공정을 따로 거치지 않은 것을 의미하며, 반도체층에 본래 존재하던 수준의 불순물 농도, 예컨대, 질화갈륨 반도체를 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD)를 이용하여 성장시킬 경우, 도펀트로 사용되는 Si 등이 의도하지 않더라도 약 1014~ 1018/㎤의 수준으로 포함될 수 있다. 다만, 이러한 버퍼층은 본 실시예에서 필수적인 요소는 아니며 실시예에 따라 생략될 수도 있다.
상기 기판(101) 상에 적층되는 제1 도전형 반도체층(110)은 n형 불순물이 도핑된 반도체로 이루어질 수 있으며, n형 질화물 반도체층일 수 있다. 그리고, 제2 도전형 반도체층(130)은 p형 불순물이 도핑된 반도체로 이루어질 수 있으며, p형 질화물 반도체층일 수 있다. 다만, 실시예에 따라서 제1 및 제2 도전형 반도체층(110, 130)은 위치가 바뀌어 적층될 수도 있다. 이러한 제1 및 제2 도전형 반도체층(110, 130)은 AlxInyGa(1-x-y)N 조성식(여기서, 0≤x<1, 0≤y<1, 0≤x+y<1임)을 가지며, 예컨대, GaN, AlGaN, InGaN, AlInGaN 등의 물질이 이에 해당될 수 있다.
제1 및 제2 도전형 반도체층(110, 130) 사이에 배치되는 활성층(120)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출한다. 활성층(120)은 제1 및 제2 도전형 반도체층(110, 130)의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 도전형 반도체층(110, 130)이 GaN계 화합물 반도체인 경우, 활성층(120)은 GaN의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 InGaN계 화합물 반도체를 포함할 수 있다. 또한, 활성층(120)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(Multiple Quantum Wells, MQW) 구조, 예컨대, InGaN/GaN 구조가 사용될 수 있다. 다만, 이에 제한되는 것은 아니므로 상기 활성층(120)은 단일 양자우물 구조(Single Quantum Well, SQW)가 사용될 수도 있다.
상기 발광 구조물(100)은, 상기 제2 도전형 반도체층(130), 상기 활성층(120) 및 상기 제1 도전형 반도체층(110)의 일부가 식각된 식각 영역(E)과, 상기 식각 영역(E)에 의해 부분적으로 구획된 복수의 메사 영역(M)을 포함할 수 있다.
상기 식각 영역(E)은 상부에서 바라보았을 때 사각 형태를 갖는 상기 발광 구조물(100)의 일측면에서 이와 대향하는 타측면을 향해 소정 두께 및 길이로 절개된 틈새 구조를 가질 수 있다. 그리고, 상기 발광 구조물(100)의 사각 형태의 영역 안쪽에서 복수개가 서로 평행하게 배열되어 구비될 수 있다. 따라서, 상기 복수의 식각 영역(E)은 상기 메사 영역(M)에 의해 둘러싸이는 구조로 구비될 수 있다.
또한, 도 4(a) 및 도 4(b)에 도시된 바와 같이, 식각 영역(E) 중 기판(101)의 측면(104)과 접하는 영역에 배열된 식각 영역(E)의 일부는 반도체 발광소자(10)를 개별소자로 분리하는 데에 사용되는 소자분리영역(S)으로 제공될 수 있다. 이러한 소자분리영역(S)은 반도체 발광소자(10)를 개별소자로 분리하는 과정에서 기판(101)에 레이저가 조사되어 결정구조가 변형된 영역이 형성되는 영역으로 제공될 수 있다. 도 4(b)를 참조하면, 상기 기판(101)의 측면(104)은 반도체 발광소자(10)를 개별소자로 분리하는 과정에서 절단된 절단면으로서, 반도체 발광소자(10)의 측면은 후술하는 전극 패드(400)의 측면(400b)과 공면(co-plannar)을 갖는다. 따라서, 상기 전극 패드(400)의 측면(400b)이 반도체 발광소자(10)의 측면에 노출될 수 있다.
도 3에 도시된 바와 같이, 상기 식각 영역(E)으로 노출되는 상기 제1 도전형 반도체층(110)의 상부면에는 제1 콘택 전극(140)이 배치되어 상기 제1 도전형 반도체층(110)과 접속되고, 상기 복수의 메사 영역(M)의 상부면에는 제2 콘택 전극(150)이 배치되어 상기 제2 도전형 반도체층(130)과 접속될 수 있다. 상기 제1 및 제2 콘택 전극(140, 150)은 상기 발광 구조물(100)이 위치한 상기 반도체 발광소자(10)의 일 면에 배치될 수 있다. 따라서, 상기 제1 및 제2 콘택 전극(140, 150)은 반도체 발광소자(10)의 동일한 면에 배치되어, 상기 반도체 발광소자(10)를 실장하려는 회로기판에 플립 칩(flip-chip) 방식으로 실장되도록 할 수 있다. 상기 제1 및 제2 콘택 전극(140, 150)은 Au, Al 및 Ag 등과 같은 전기 전도도가 높은 물질을 포함할 수 있으며, 다층 구조를 이룰 수도 있다.
상기 제1 콘택 전극(140)은, 도 2에 도시된 것과 같이 복수의 패드부(141) 및 이보다 폭이 좁은 형태로 상기 복수의 패드부(141)로부터 각각 연장되는 복수의 핑거부(142)를 포함하며, 상기 식각 영역(E)을 따라 연장될 수 있다. 그리고, 상기 제1 콘택 전극(140)은 복수개가 상기 제1 도전형 반도체층(110) 상에 전체적으로 균일하게 분포될 수 있도록 간격을 두고 배열될 수 있다. 따라서, 상기 복수의 제1 콘택 전극(140)을 통해 상기 제1 도전형 반도체층(110)으로 주입되는 전류는 상기 제1 도전형 반도체층(110) 전체에 걸쳐 균일하게 주입될 수 있다.
상기 복수의 패드부(141)는 서로 이격되어 배치될 수 있으며, 상기 복수의 핑거부(142)는 각각 상기 복수의 패드부(141)를 연결할 수 있다. 상기 복수의 핑거부(142)는 서로 상이한 크기의 폭을 가질 수 있다. 예를 들어, 본 실시예에서와 같이 제1 콘택 전극(140)이 3개의 핑거부(142)를 가지는 경우, 어느 하나의 핑거부(142)의 폭이 상대적으로 다른 핑거부(142)의 폭 보다 클 수 있다. 이러한 어느 하나의 핑거부(142)의 폭은 상기 제1 콘택 전극(140)을 통해 주입되는 전류의 저항을 고려하여 폭의 크기를 조절할 수 있다.
도 3에 도시된 바와 같이, 상기 제2 콘택 전극(150)은 반사 금속층(151)을 포함할 수 있다. 그리고, 상기 반사 금속층(151)을 덮는 피복 금속층(152)을 더 포함할 수 있다. 다만, 이러한 피복 금속층(152)은 선택적으로 구비될 수 있으며, 실시예에 따라서 생략될 수도 있다. 상기 제2 콘택 전극(150)은 상기 메사 영역(M)의 상부면을 정의하는 상기 제2 도전형 반도체층(130)의 상면을 덮는 형태로 구비될 수 있다.
한편, 상기 식각 영역(E)으로 노출되는 상기 활성층(120)을 덮도록 상기 메사 영역(M)의 측면을 포함하는 발광 구조물(100) 상에는 절연 물질로 이루어지는 제1 절연층(200)이 구비될 수 있다. 예를 들어, 상기 제1 절연층(200)은 SiO2, SiOxNy, TiO2, Al2O3, ZrO2 등의 물질을 포함하는 절연성 물질로 이루어질 수 있다. 또한, 상기 제1 절연층(200)은 상기 제1 및 제2 콘택 전극(140, 150)을 노출시키는 제1 및 제2 콘택 영역(210, 220)을 제공하는 형태로 구비될 수 있다. 다만, 상기 제1 절연층(200)은 선택적으로 구비되는 것으로, 실시예에 따라서 생략될 수도 있다.
제2 절연층(300)은 상기 발광 구조물(100)을 전체적으로 덮는 구조로 상기 발광 구조물(100)의 식각 영역(E)과 메사 영역(M) 상에 구비될 수 있다. 상기 제2 절연층(300)은 기본적으로 절연 특성을 지닌 재료로 이루어질 수 있으며, 무기질 또는 유기질 물질을 사용하여 형성될 수 있다. 예를 들어, 상기 제2 절연층(300)은 에폭시계 절연 수지로 형성될 수 있다. 또한, 상기 제2 절연층(300)은 실리콘 산화물 또는 실리콘 질화물을 포함하여 이루어질 수 있으며, 예를 들어, SiO2, SiOxNy, TiO2, Al2O3, ZrO2 등으로 이루어질 수 있다.
상기 제2 절연층(300)은 상기 제1 콘택 전극(140)과 제2 콘택 전극(150) 상에 각각 배치되는 복수의 개구(310, 320)를 구비할 수 있다. 상기 복수의 개구(310, 320)는 각각 상기 제1 콘택 전극(140)과 제2 콘택 전극(150)과 대응되는 위치에 구비되는 제1 개구(310)와 제2 개구(320)를 포함할 수 있다. 상기 제1 개구(310)와 제2 개구(320)는 각각 제1 콘택 전극(140)과 제2 콘택 전극(150)을 부분적으로 노출시킬 수 있다.
특히, 제1 개구(310)는 상기 제1 콘택 전극(140)의 패드부(141)만을 외부로 노출시키도록 형성될 수 있다. 따라서, 상기 제1 개구(310)는 상기 제1 콘택 전극(140) 상에서는 상기 패드부(141)와 대응하는 위치에 배치될 수 있다.
실시예에 따라서는, 상기 절연층(200)의 표면에 플라즈마(plasma)를 이용한 표면처리 의해 형성된 요철을 구비할 수 있다. 이러한 요철은 후술할 전극 패드(400)가 접하는 계면의 면적을 증가시켜 상기 전극 패드(400)의 부착력을 향상시킬 수 있다. 또한 전극 패드(400)의 부착력이 향상됨에 따라, 전극 패드(400)를 증착할 때에 별도의 접착층이 필요 없으므로, 접착층에 빛이 흡수되는 문제점이 근본적으로 해소될 수 있다. 따라서, 반도체 발광소자의 외부 광추출 효율이 향상되는 효과를 기대할 수 있다.
전극 패드(400)는 상기 제2 절연층(300) 상에 구비되며, 상기 복수의 개구(310, 320)를 통해 상기 제1 도전형 반도체층(110) 및 상기 제2 도전형 반도체층(130)과 각각 전기적으로 접속될 수 있다.
도 2에서 도시하는 바와 같이, 상기 전극 패드(400)는 상기 발광 구조물(100)의 상부면을 전체적으로 덮는 상기 제2 절연층(300)에 의해 상기 제1 및 제2 도전형 반도체층(110, 130)과 절연될 수 있다. 그리고, 상기 제1 및 제2 개구(310, 320)를 통해 부분적으로 노출되는 상기 제1 콘택 전극(140) 및 제2 콘택 전극(150)과 연결되어 상기 제1 및 제2 도전형 반도체층(110, 130)과 전기적으로 접속될 수 있다.
상기 전극 패드(400)와 상기 제1 및 제2 도전형 반도체층(110, 130)의 전기적 연결은 상기 제2 절연층(300)에 구비되는 상기 제1 및 제2 개구(310, 320)에 의해 다양하게 조절될 수 있다. 예를 들어, 상기 제1 및 제2 개구(310, 320)의 개수 및 배치 위치에 따라서 상기 전극 패드(400)와 상기 제1 및 제2 도전형 반도체층(110, 130)과의 전기적 연결은 다양하게 변경될 수 있다.
상기 전극 패드(400)는 제1 전극 패드(410) 및 제2 전극 패드(420)를 포함하여 적어도 한 쌍으로 구비될 수 있다. 즉, 상기 제1 전극 패드(410)는 상기 제1 콘택 전극(140)을 통해 상기 제1 도전형 반도체층(110)과 전기적으로 접속하고, 상기 제2 전극 패드(420)는 상기 제2 콘택 전극(150)을 통해 제2 도전형 반도체층(130)과 전기적으로 접속할 수 있다. 이 경우, 상기 제1 콘택 전극(140)을 노출시키는 제1 개구(310)는 상기 제1 전극 패드(410)와 중첩되는 위치에 배치되고, 상기 제2 콘택 전극(150)을 노출시키는 제2 개구(320)는 상기 제2 전극 패드(420)와 중첩되는 위치에 배치될 필요가 있다. 그리고, 상기 제1 및 제2 전극 패드(410, 420)는 서로 분리되어 전기적으로 절연될 수 있다.
상기 전극 패드(400)는, 반사도가 높은 물질로 이루어질 수 있다. 예를 들어, Au, Al, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, Cr 등의 물질 및 그 합금 중 하나 이상을 포함한 물질로 이루어질 수 있으며, 다층 구조를 이룰 수도 있다.
일 실시예의 상기 전극 패드(400)는 각 변(400a~400d)이 기판(101)의 각 측면(104)에 접하도록 연장되어 활성층(120)에서 방출된 광의 외부 광추출 효율을 향상시킬 수 있다. 전극 패드(400)는 높은 반사도를 가지므로, 활성층(120)에서 방출된 광을 반사하여 외부 광추출 효율을 향상시킬 수 있다. 따라서, 전극 패드(400)의 면적이 넓어질수록 외부 광추출 향상에는 유리하다. 그러나, 반도체 발광소자(10)를 분리하기 위한 소자분리영역(S)에 전극 패드(400)가 배치되면, 전극 패드(400)의 높은 반사도로 인해, 개별소자로 분리하기 위해 기판에 레이저를 조사한 영역을 광학적으로 인식할 수 없게 되어, 개별 반도체 발광소자로 절단(breaking)할 수 없는 문제가 발생한다. 이러한 문제로 인해, 종래에는 소자분리영역(S)에는 전극 패드(400)를 배치할 수 없었다. 일 실시예는 전극 패드(400)를 소자분리영역(S)까지 확장시키되, 일 영역에 전극 패드(400)가 제거된 얼라인 키(align key) 영역을 배치하였다. 따라서, 반도체 발광소자를 개별소자로 분리하는 단계에서 얼라인 키 영역을 통해 기판에 레이저를 조사한 영역을 광학적으로 인식할 수 있도록 하였다. 따라서, 전극 패드(400)의 면적을 소자분리영역(S)까지 확장시켜 반도체 발광소자의 외부 광추출효율을 향상시키면서도, 반도체 발광소자를 개별적으로 분리하기 위한 공정성을 확보할 수 있다. 소자분리영역(S)은 반도체 발광소자(10)의 전체 면적 중 약 7~9%의 면적을 차지하므로, 일 실시예의 전극 패드(400)는 종래의 반도체 발광소자의 전극 패드에 비해 약 7~9%의 면적이 확대될 수 있으며, 외부 광추출 효율은 약 1% 이상 상승하는 것으로 조사되었다.
일 실시예의 경우, 얼라인 키 영역(AKa~AKd)이 반도체 발광소자(10)의 각 모서리에 배치된 경우를 예로 들어 설명하였으나, 이에 한정하는 것은 아니며, 반도체 발광소자(10)를 개별소자 단위로 절단하기 위한 레이저 조사 영역을 광학적으로 인식할 수 있는 형상으로 다양하게 변형할 수 있다. 일 실시예의 경우, 얼라인 키 영역(Aka~Akd)이 제1 전극 패드(410)의 모서리에 'L'자 형상으로 형성된 경우를 예로 들어 설명하였으나, 이에 한정하는 것은 아니며, 반도체 발광소자(10)의 제1 및 제2 전극 패드(410, 420)의 배치에 따라서는 제1 및 제2 전극 패드(410, 420)에 모두 형성되거나, 제 1 및 제2 전극 패드(410, 420) 중 어느 하나에만 형성될 수도 있다. 복수의 얼라인 키 영역(Aka~Akd)은 모두 실질적으로 동일한 형상을 갖도록 형성될 수 있으나, 공정상에서 허용하는 범위 내에서의 형상의 차이를 가질 수도 있다.
도 5 및 도 6은 얼라인 키 영역의 변형예이다. 이해의 편의를 위해, 반도체 발광소자 상에 전극 패드 만을 도시하였다. 도 5는 얼라인 키 영역(AK1a~AK1d)이 전극 패드(400)의 각 변(410a~410d)에 선형으로 형성된 경우이다.
앞서 설명한 일 실시예는 제1 전극 패드(410)가 제2 전극 패드(420)의 가장자리를 둘러싸도록 배치된 반면에, 도 6은 이웃하는 제2 전극 패드(1420)가 서로 연결된 차이점이 있다. 제1 전극 패드(1410)의 일 영역(1411)은 이웃하는 반도체 발광소자의 제2 전극 패드(1420)와 얼라인 키 영역(AK2c)을 사이에 두고 배치될 수 있다. 따라서, 반도체 발광소자가 개별소자 단위로 분리되면, 제1 전극 패드(1410)의 일 영역(1411)은 제2 전극 패드(1420)와 이웃하도록 배치되되 전기적으로는 분리되도록 소자분리영역 상에 배치될 수 있다. 따라서, 일 영역(1411)은, 반도체 발광소자의 외부 광추출 효율을 향상시킬 수 있다. 또한, 얼라인 키 영역(AK2c)에 의해 제2 전극 패드(1420)와 이웃하는 반도체 발광소자의 제1 전극 패드(1410)가 서로 이격되게 되므로, 반도체 발광소자를 개별소자 단위로 절단하지 않고도, 제1 및 제2 전극 패드(1410, 1420)에 전원을 인가하여, 점등함으로써, 반도체 발광소자의 불량여부를 확인할 수 있다.
패시베이션층(500)은 상기 전극 패드(400) 상에 구비되며, 상기 전극 패드(400)를 전체적으로 덮어 보호한다. 그리고, 상기 패시베이션층(500)은 상기 전극 패드(400)를 부분적으로 노출시키는 본딩 영역(510, 520)을 구비할 수 있다. 상기 패시베이션층(500)은 상기 제2 절연층(300)과 동일한 재질로 이루어질 수 있다.
상기 본딩 영역(510, 520)은 상기 제1 전극 패드(410) 및 제2 전극 패드(420)를 각각 부분적으로 노출시킬 수 있도록 복수개로 구비될 수 있다. 이 경우, 상기 복수의 본딩 영역(510, 520) 중 일부는 상기 제2 절연층(300)의 제2 개구(320)와 서로 중첩되지 않는 구조로 배치될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 상기 제2 전극 패드(420)를 부분적으로 노출시키는 본딩 영역(520)은 상기 제2 콘택 전극(150)을 부분적으로 노출시키는 개구(320)와 서로 중첩되지 않을 수 있다. 즉, 수직 방향으로 상기 개구(320)의 상부에는 상기 본딩 영역(520)이 위치하지 않는다. 그리고, 상기 제1 전극 패드(410)를 부분 노출시키는 본딩 영역(510)은 상기 제1 콘택 전극(140)을 부분 노출시키는 개구(310)와 부분적으로 중첩될 수 있다.
본 실시예에서는 상기 본딩 영역(510, 520)이 2개 구비되는 것으로 예시하고 있으나, 이에 한정하는 것은 아니다. 상기 본딩 영역(510, 520)의 개수 및 배치 형태는 다양하게 변형될 수 있다.
상기 솔더 패드(600)는 상기 본딩 영역(510, 520)에 각각 배치될 수 있다. 따라서, 상기 솔더 패드(600)의 면적은 상기 제1 및 제2 전극 패드(410, 420)의 면적보다 작을 수 있다. 솔더 패드(600)는 제1 솔더 패드(610) 및 제2 솔더 패드(620)를 포함할 수 있으며, 상기 본딩 영역(510, 520)을 통해 부분적으로 노출되는 상기 제1 및 제2 전극 패드(410, 420)와 각각 연결될 수 있다. 이 경우, 상기 제1 및 제2 솔더 패드(610, 620)의 각각의 면적은 상기 제1 및 제2 전극 패드(410, 420)의 각각의 면적보다 작을 수 있다.
그리고, 상기 전극 패드(400)를 통해 상기 제1 도전형 반도체층(110) 및 제2 도전형 반도체층(130)과 각각 전기적으로 접속할 수 있다. 이러한 솔더 패드(600)는 Ni, Au, Cu 등의 물질 및 그 합금 중 하나 이상을 포함한 물질로 이루어질 수 있다.
상기 제1 솔더 패드(610) 및 제2 솔더 패드(620)는, 예를 들어, UBM(Under Bump Metallurgy) 층일 수 있다. 본 실시예에서는 제1 솔더 패드(610)와 제2 솔더 패드(620)가 각각 1개로 구비되는 것으로 예시하고 있으나 이에 한정하는 것은 아니다. 상기 제1 솔더 패드(610)와 제2 솔더 패드(620)의 개수와 배치 구조는 상기 본딩 영역(510, 520)의 개수와 배치에 따라 조절될 수 있다.
다음으로, 도 2의 반도체 발광소자의 제조공정에 대해 설명한다. 도 7a 내지 도 14b는 도 2의 반도체 발광소자의 제조공정을 나타내는 주요 단계별 도면들이다. 여기서, 도 7a 내지 도 13b는 개별소자로 분리하기 전의 웨이퍼 상태의 도면으로, 도면부호 BLa는 후속공정에서 개별소자로 분리기 위해 절단되는 지점을 표시한 것이다. 도 7a 내지 도 14b에서, 도 1 내지 도 4와 동일한 참조 부호는 동일한 부재를 나타내며, 따라서 중복되는 설명은 생략한다.
도 7a 및 도 7b를 참조하면, 도 7a는 기판(101) 상에 형성된 발광 구조물(100)의 평면도를 도시하며, 도 7b는 도 7a의 I-I'선에 대응하는 단면도가 도시된다. 이하의 도 8a 내지 도 14b도 동일한 방식으로 도시된다.
먼저 기판(101) 상에 요철 구조(U)를 형성할 수 있다. 다만, 실시예에 따라 요철 구조(U)는 생략될 수 있다. 기판(101)은, 앞서 설명한 바와 같이, 사파이어, Si, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등의 물질로 이루어진 기판을 사용할 수 있다.
다음으로, 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE), 분자선 에피택시(Molecular Beam Epitaxy, MBE) 등과 같은 공정을 이용하여, 기판(101) 상에 순차적으로 제1 도전형 반도체층(110), 활성층(120) 및 제2 도전형 반도체층(130)을 성장시켜 복수의 반도체층의 적층구조를 갖는 발광 구조물(100)을 형성한다. 여기서, 제1 도전형 반도체층(110)과 제2 도전형 반도체층(130)은 각각 n형 반도체층 및 p형 반도체층일 수 있다. 발광 구조물(100)에서 제1 도전형 반도체층(110)과 제2 도전형 반도체층(130)의 위치는 서로 바뀔 수 있으며, 제2 도전형 반도체층(130)이 기판(101) 상에 먼저 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 제1 도전형 반도체층(110)의 적어도 일부가 노출되도록 제2 도전형 반도체층(130), 활성층(120) 및 제1 도전형 반도체층(110)의 일부를 식각할 수 있다. 이에 의해 식각 영역(E)에 의해 부분적으로 구획된 복수의 메사 영역(M)을 형성할 수 있다.
식각 공정은 제1 도전형 반도체층(110)이 노출되는 영역을 제외한 영역에 마스크층을 형성한 후, 습식 또는 건식을 통해 메사 영역(M)을 형성할 수 있다. 실시예에 따라, 제1 도전형 반도체층(110)은 식각되지 않고 상면만 일부 노출되도록 식각 공정이 수행될 수도 있다.
식각 공정에 의해 식각 영역(E)으로 노출되는 메사 영역(M)의 측면에는 활성층(120)을 커버하고 제1 및 제2 콘택 영역(210, 220)을 제공하는 제1 절연층(200)이 형성될 수 있다. 상기 제1 절연층(200)은 상기 메사 영역(M)의 상면 가장자리와 상기 식각 영역(E)의 바닥면을 일부 포함하여 상기 메사 영역(M)의 측면을 덮는 구조로 형성될 수 있다. 따라서, 상기 식각 영역(E)으로 노출되는 상기 활성층(120)은 상기 제1 절연층(200)에 의해 외부로 노출되지 않도록 커버될 수 있다. 다만, 이러한 제1 절연층(200)은 선택적으로 형성되는 것으로 실시예에 따라서 생략될 수도 있다.
도 9a 및 도 9b를 참조하면, 제1 및 제2 콘택 영역(210, 220) 상에 각각 제1 콘택 전극(140)과 제2 콘택 전극(150)이 형성될 수 있다. 상기 제1 콘택 전극(140)은 상기 제1 콘택 영역(210)을 따라서 연장되며, 식각 영역(E)의 바닥면을 정의하는 제1 도전형 반도체층(110)과 접속할 수 있다. 그리고, 상기 제2 콘택 전극(150)은 상기 제2 도전형 반도체층(130)과 접속할 수 있다.
상기 제1 콘택 전극(140)은 복수의 패드부(141) 및 상기 패드부(141)로부터 연장되는 복수의 핑거부(142)를 포함하여 구성될 수 있다. 상기 제2 콘택 전극(150)은 반사 금속층(151)을 포함할 수 있다. 그리고, 상기 반사 금속층(151)을 덮는 피복 금속층(152)을 더 포함할 수 있다. 이와 같이, 제1 콘택 전극(140)과 제2 콘택 전극(150)을 형성하면 반도체 발광소자(10)가 준비된다.
도 10a 및 도 10b를 참조하면, 제2 절연층(300)이 발광 구조물(100)의 표면을 덮는 구조로 구비될 수 있다. 예를 들어, 상기 제2 절연층(300)은 에폭시계 절연 수지로 형성될 수 있다. 또한, 상기 제2 절연층(300)은 실리콘 산화물 또는 실리콘 질화물을 포함하여 이루어질 수 있으며, 예를 들어, SiO2, SiOxNy, TiO2, Al2O3, ZrO2 등으로 이루어질 수 있다.
그리고, 제1 및 제2 개구(310, 320)를 통해 상기 제1 및 제2 도전형 반도체층(110, 130) 상에서 상기 제1 콘택 전극(140)과 제2 콘택 전극(150)이 부분적으로 노출될 수 있다. 상기 복수의 개구(310, 320)는 (ICP-RIE)과 같은 건식 식각에 의해 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 전극 패드(400)가 상기 제2 절연층(300) 상에 형성될 수 있다. 그리고, 상기 전극 패드(400)는 제1 및 제2 전극 패드(410, 420)을 포함하며, 제1 및 제2 전극 패드(410, 420)는 제1 및 제2 개구(310, 320)를 통해 상기 노출된 상기 제1 및 제2 콘택 전극(140, 150)과 연결되어, 상기 제1 도전형 반도체층(110) 및 상기 제2 도전형 반도체층(130)과 각각 전기적으로 접속될 수 있다. 상기 전극 패드(400)는 상기 제1 도전형 반도체층(110) 및 제2 도전형 반도체층(130) 사이의 전기적 절연을 위해 적어도 한 쌍으로 구비될 수 있다. 즉, 제1 전극 패드(410)는 상기 제1 콘택 전극(140)을 통해 상기 제1 도전형 반도체층(110)과 전기적으로 접속하고, 제2 전극 패드(420)는 상기 제2 콘택 전극(150)을 통해 상기 제2 도전형 반도체층(130)과 전기적으로 접속하며, 상기 제1 및 제2 전극 패드(410, 420)은 서로 분리되어 전기적으로 절연될 수 있다.
상기 전극 패드(400)는 제2 절연층(300)의 표면을 전체적으로 덮도록 형성될 수 있다. 상기 제1 전극 패드(410)는 제2 전극 패드(420)의 둘레를 둘러싸도록 형성되되, 이웃하는 반도체 발광소자의 제1 전극 패드와 일체를 이루도록 형성될 수 있다. 따라서, 제2 전극 패드(410)는 복수의 발광 구조물(100)의 각각의 제1 도전형 반도체층(110)에 공통적으로 접속될 수 있다.
상기 제1 전극 패드(410) 중 후속 공정에서 절단되는 지점을 표시한 직선(BLa)이 만나는 영역에는, 상기 제1 전극 패드(410)의 일부분이 제거된 얼라인 키 영역(Aka~AKd)이 형성될 수 있다. 상기 얼라인 키 영역(Aka~AKd)은 복수의 반도체 발광소자를 개별소자로 분리하기 위한 소자분리영역(S) 내에 배치되되, 각각의 반도체 발광소자의 가장자리에 매트릭스(matrix)형으로 배열될 수 있다. 상기 얼라인 키 영역(Aka~AKd)의 폭은 후술하는 레이저 조사 영역의 폭보다 크게 형성될 수 있다. 다만, 얼라인 키 영역의 형상과 배치는 반도체 발광소자의 배치에 따라 다양하게 변형될 수 있다.
도 12a 및 도 12b를 참조하면, 패시베이션층(500)이 상기 전극 패드(400) 상에 형성될 수 있다. 그리고, 상기 패시베이션층(500)은 본딩 영역(510, 520)을 통해 상기 전극 패드(400)를 부분적으로 노출시킬 수 있다.
상기 본딩 영역(510, 520)은 상기 제1 전극 패드(410) 및 제2 전극 패드(420)를 각각 부분적으로 노출시킬 수 있도록 복수개로 구비될 수 있다. 상기 패시베이션층(500)은 상기 제2 절연층(300)과 동일한 재질로 이루어질 수 있다.
상기 본딩 영역(510, 520)을 통해 부분적으로 노출되는 상기 제1 및 제2 전극 패드(410, 420) 상에 각각 제1 솔더 패드(610) 및 제2 솔더 패드(620)를 포함하는 솔더 패드(600)가 형성될 수 있다. 상기 제1 솔더 패드(610) 및 제2 솔더 패드(620)는, 예를 들어, UBM(Under Bump Metallurgy) 층일 수 있다. 상기 제1 솔더 패드(610)와 제2 솔더 패드(620)의 개수와 배치 구조는 도면에 한정하지 않고 앞서 설명한 바와 같이, 다양하게 변경될 수 있다.
도 13a 및 도 13b를 참조하면, 기판(101)의 제2 면(103) 방향에서, 기판(101)의 내부에 레이저(L)를 조사하여, 소자분리영역(S) 내에 레이저 조사 영역(CL)을 형성할 수 있다. 레이저 조사 영역(CL)은 상기 기판(101)에 레이저가 조사되어, 레이저의 열 에너지에 의해 상기 기판(101)의 결정구조가 변형된 부분이다. 상기 레이저 조사 영역(CL)은 연속된 레이저를 조사하여 연속된 직선의 형태로 형성될 수 있으며, 간헐적인 레이저를 조사하여 단속적인 점의 형태로 형성될 수 있다.
이때, 상기 레이저는 상대적으로 장 파장을 갖는 레이저가 사용될 수 있으며, 예를 들어, 약 800 ~ 1200㎚의 파장을 갖는 스텔스 레이저(stealth laser)가 사용될 수 있다. 이와 같은 스텔스 레이저를 상기 기판(101)의 내부에 초점을 맞추어 조사하여, 상기 레이저 조사 영역(CL)을 형성할 수 있다. 상기 레이저 조사 영역(CL)은 상기 기판(101)이 레이저에 의해 가열되어 용융됨으로써 형성되는 영역으로, 이 용융된 부분이 냉각되는 과정에서 결정구조가 아몰퍼스(amorphous) 구조로 변형된 영역이다. 이와 같은 아몰퍼스 구조는 충격에 쉽게 파손되므로, 상기 레이저 조사 영역(CL)은 상기 복수의 반도체 발광소자를 개별 반도체 발광소자(10)로 분할하기 위한 기점으로 사용될 수 있다. 따라서, 개별 반도체 발광소자로 분할하고자 하는 영역에 상기 레이저 조사 영역(CL)을 형성하고 충격을 가하면, 레이저 조사 영역(CL)이 파괴되면서 발생한 크랙이 발광 구조물(100)로 전달되어 상기 기판(101 및 발광 구조물(100)을 절단하여 개별 반도체 발광소자를 제조할 수 있다.
다만, 후속 공정에서 레이저 조사 영역(CL)에 충격을 가하기 위해서는, 반도체 발광소자의 상부에서 레이저 조사 영역(CL)의 위치를 광학적으로 정확하게 인식하여야 한다. 레이저 조사 영역(CL)에 정확하게 충격을 가하지 못하게 되면, 크랙이 의도하지 않은 방향으로 전달되어 발광 구조물을 손상시켜 불량을 발생시킬 수 있다. 그러나, 소자분리영역(S)에 전극 패드(400)가 배치되면, 반도체 발광소자의 상부에서 레이저 조사 영역(CL)을 인식할 수 없는 문제점이 있다. 본 실시예는 전극 패드(400)의 얼라인 키 영역(AK)을 형성하고, 이 부분을 통해 투영되는 기판(101)의 레이저 조사 영역(CL)을 광학적으로 인식함으로써 이러한 문제점을 해소하였다.
도 14a 및 도 14b를 참조하면, 기판(101)에 테이프(T)를 부착하여 임시로 고정하고, 광학장치(CM)를 이용하여 도 13a의 레이저 조사 영역(CL)에 충격을 가함으로써, 반도체 발광소자(10)를 개별 소자 단위로 절단할 수 있다. 도 14a은 충격에 의해 상기 레이저 조사 영역(CL)이 파손되어, 소자분리영역(S) 내에 실제 소자가 제거된 영역(DA)을 형성함으로써, 개별 반도체 발광소자(10)로 분리할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 반도체 웨이퍼 10: 반도체 발광소자
100: 발광 구조물 101: 기판
102: 요철 구조 110: 제1 도전형 반도체층
120: 활성층 130: 제2 도전형 반도체층
140: 제1 콘택 전극 141: 패드부
150: 제2 콘택 전극 151: 반사 금속층
152: 피복 금속층 160: 제2 콘택 전극
200: 제1 절연층 300: 제2 절연층
400: 전극 패드 410: 제1 전극 패드
420: 제2 전극 패드 500: 패시베이션
510: 본딩영역 600: 솔더패드
610: 제1 솔더패드 620: 제2 솔더패드

Claims (20)

  1. 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층이 순차적으로 적층되며, 상기 제2 도전형 반도체층과 상기 활성층이 부분적으로 제거된 영역을 갖는 발광 구조물;
    상기 영역 상에 배치된 제1 콘택 전극;
    상기 제2 도전형 반도체층 상에 배치된 제2 콘택 전극;
    상기 발광 구조물을 덮는 절연층;
    상기 절연층을 관통하여 상기 제1 콘택 전극과 전기적으로 연결되며 적어도 일부 영역이 상기 제2 콘택 전극 상에 배치되는 제1 전극 패드; 및
    상기 절연층을 관통하여 상기 제2 콘택 전극에 전기적으로 연결되는 제2 전극 패드;를 포함하며,
    상기 제1 및 제2 전극 패드 중 적어도 하나의 측면은 상기 기판의 측면과 공면(co-plannar)을 갖도록 연장된 반도체 발광소자.
  2. 제1항에 있어서,
    상기 제1 전극 패드는 상기 기판의 각 측면과 공면을 갖는 것을 특징으로 하는 반도체 발광소자.
  3. 제1항에 있어서,
    상기 제1 및 제2 전극 패드 중 적어도 하나는 상기 기판의 측면에 접한 영역 중 일부분이 제거된, 적어도 하나의 얼라인 키(align key) 영역을 갖는 것을 특징으로 하는 반도체 발광소자.
  4. 제3항에 있어서,
    상기 얼라인 키 영역 중 상기 기판의 마주보는 측면에 배치되는 얼라인 키 영역은 서로 대칭적인 형상을 갖는 것을 특징으로 하는 반도체 발광소자.
  5. 제1항에 있어서,
    상기 제1 및 2 전극 패드 중 적어도 하나는 분리된 복수개의 영역으로 이루어진 것을 특징으로 하는 반도체 발광소자.
  6. 제3항에 있어서,
    상기 얼라인 키 영역은 상기 영역에 배치되는 것을 특징으로 하는 반도체 발광소자.
  7. 제3항에 있어서,
    상기 얼라인 키 영역은 상기 기판의 각 측면에 접하는 제1 내지 제4 얼라인 키 영역을 포함하며,
    상기 제1 내지 제4 얼라인 키 영역은 동일한 형상을 갖는 것을 특징으로 하는 반도체 발광소자.
  8. 제3항에 있어서,
    상기 얼라인 키 영역은 상기 기판의 각 모서리에 접하는 제1 내지 제4 얼라인 키 영역을 포함하며,
    상기 제1 내지 제4 얼라인 키 영역은 동일한 형상을 갖는 것을 특징으로 하는 반도체 발광소자.
  9. 제1항에 있어서,
    상기 제1 및 제2 전극 패드는 각각 다층 구조를 이루는 것을 특징으로 하는 반도체 발광소자.
  10. 제3항에 있어서,
    상기 얼라인 키 영역은 상기 발광 구조물이 배치된 영역과 중첩하지 않는 것을 특징으로 하는 반도체 발광소자.
  11. 제1항에 있어서,
    상기 제1 및 제2 전극 패드를 덮는 패시베이션층; 및
    상기 패시베이션층을 관통하여 상기 제1 및 제2 전극 패드에 각각 전기적으로 연결되는 제1 및 제2 솔더 패드를 더 포함하며,
    상기 제1 및 제2 솔더 패드의 면적은 상기 제1 및 제2 전극 패드의 면적보다 작은 것을 특징으로 하는 반도체 발광소자.
  12. 기판 상에 배치되며, 제1 및 제2 영역으로 구분된 상면을 갖는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층의 제2 영역 상에 순차적으로 배치된 활성층과 제2 도전형 반도체층을 갖는 발광 구조물;
    상기 제1 도전형 반도체층의 제1 영역 상에 배치되는 제1 콘택 전극;
    상기 제2 도전형 반도체층 상에 배치되는 제2 콘택 전극;
    상기 발광 구조물을 덮는 절연층;
    상기 절연층을 관통하여 상기 제1 콘택 전극과 전기적으로 연결되며 적어도 일부 영역이 상기 제2 콘택 전극 상에 배치되는 제1 전극 패드;
    상기 절연층을 관통하여 상기 제2 콘택 전극에 전기적으로 연결되는 제2 전극 패드;
    상기 제1 및 제2 전극 패드를 덮는 패시베이션층; 및
    상기 패시베이션층을 관통하여 상기 제1 및 제2 전극 패드에 각각 전기적으로 연결되는 제1 및 제2 솔더 패드;를 포함하며,
    상기 제1 및 제2 전극 패드 중 적어도 하나는 상기 기판의 각 변까지 연장된 반도체 발광소자.
  13. 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층이 순차적으로 적층되며, 상기 제2 도전형 반도체층과 상기 활성층이 부분적으로 제거된 영역을 갖는 복수의 발광 구조물;
    상기 복수의 발광 구조물의 상기 제1 도전형 반도체층에 공통적으로 접속되는 적어도 하나의 제1 전극 패드; 및
    상기 복수의 발광 구조물의 상기 제2 도전형 반도체층에 각각 접속되는 복수의 제2 전극 패드;를 포함하며,
    상기 제1 및 제2 전극 패드 중 적어도 하나는, 상기 복수의 발광 구조물을 개별 반도체 발광소자로 분리하는 소자분리영역 상에 배치되며, 상기 기판의 측면과 동일 선상까지 연장된 반도체 발광소자.
  14. 제13항에 있어서,
    상기 제1 및 제2 전극 패드 중 적어도 하나는 상기 소자분리영역 상에 배치된 얼라인 키(align key)영역을 갖는 것을 특징으로 하는 반도체 발광소자.
  15. 제14항에 있어서,
    상기 얼라인 키 영역은 상기 복수의 발광 구조물 중 적어도 두개의 발광 구조물이 마주하는 영역에 배열된 것을 특징으로 하는 반도체 발광소자.
  16. 제14항에 있어서,
    상기 얼라인 키 영역은 상기 복수의 발광 구조물과 중첩되지 않는 영역에 배치된 것을 특징으로 하는 반도체 발광소자.
  17. 제13항에 있어서,
    상기 제1 전극 패드는 상기 제2 전극 패드의 가장자리를 둘러싸도록 배치된 것을 특징으로 하는 반도체 발광소자.
  18. 제13항에 있어서,
    상기 제1 전극 패드는 각각의 상기 복수의 발광 구조물에 공통적으로 접속되는 것을 특징으로 하는 반도체 발광소자.
  19. 제14항에 있어서,
    상기 기판은 상기 소자분리영역 내에 레이저 조사에 의해 결정구조가 변형된 영역을 가지며, 상기 결정구조가 변형된 영역은 상기 얼라인 키 영역을 통하여 투영되는 것을 특징으로 하는 반도체 발광소자.
  20. 제19항에 있어서,
    상기 얼라인 키 영역의 폭은 상기 변형된 영역의 폭보다 큰 것을 특징으로 하는 반도체 발광소자.
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