KR20140006485A - 멀티셀 어레이를 갖는 반도체 발광장치 및 그 제조 방법 - Google Patents

멀티셀 어레이를 갖는 반도체 발광장치 및 그 제조 방법 Download PDF

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KR20140006485A
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Abstract

본 발명의 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 제조 방법은, 기판 상면에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 순차적으로 형성하는 단계; 상기 제 2 도전형 반도체층 상의 소정거리로 이격된 영역마다 제 1 도전형 반도체층의 상면이 노출되도록 상기 제 2 도전형 반도체층 및 활성층을 식각하여 제거하는 단계; 및 상기 노출된 제 1 도전형 반도체층 영역의 일부를 식각하여 단위 발광 셀을 분리시키는 단계; 를 포함하고, 상기 제1 도전형 반도체층의 식각에 의하여 상기 단위 발광 셀을 분리시키는 공정은 상기 기판의 외곽 부위에는 실시하지 않는 것을 특징으로 한다.

Description

멀티셀 어레이를 갖는 반도체 발광장치 및 그 제조 방법{SEMICONDUCTOR LIGHT EMITTING DEVICE HAVING A MULTI-CELL ARRAY AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 발광장치 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 발광다이오드(LED)는 출력 및 효율이나 신뢰성 측면에서 광원으로서 유익한 장점을 가지므로, 디스플레이 장치의 백라이트뿐만 아니라, 다양한 조명장치를 위한 고출력, 고효율 광원으로서 적극적으로 연구 개발되고 있다.
이러한 LED를 조명용 광원으로 상용하기 위해서는 원하는 높은 수준의 출력을 제공하면서 광효율을 높이고 제조비용을 낮출 필요가 있다. 하지만, 고출력 발광 다이오드에서 동일 면적의 LED 칩에서 높은 광속을 얻기 위해서 정격 전류를 높이는 경우에, 전류밀도의 증가로 인하여 오히려 광효율이 저하되고 소자의 발열로 인하여 광효율 저하가 가속되는 문제가 있다.
한편, 이러한 전류밀도의 문제를 낮추기 위해서 발광다이오드 칩의 면적을 증가시키는 방안을 고려할 수 있으나, 전체 면적에 균일한 전류밀도를 구현하기 어려우며, 높은 수율을 기대하기 어려운 문제가 있다.
이러한 문제를 해결하기 위한 수단으로서 하나의 기판에서 성장된 LED를 위한 에피택셜층을 아이솔레이션 공정을 통해서 다수의 LED 셀로 구현하고, 이를 상호 연결하는 방안이 고려될 수 있다. 하지만, 이 경우에 아이솔레이션 공정에서 제거되는 에피택셜층의 영역이 커지므로, 유효 발광면적(즉, 활성층 면적)이 현격하게 감소하는 문제가 있어 왔다.
따라서, 당 기술분야에서는, 아이솔레이션 공정에 의한 유효 발광면적의 감소를 최소화함으로써 광효율을 향상시킬 수 있는 멀티셀 어레이 반도체 발광 장치 및 제조방법이 요구되고 있다.
본 발명의 일 측면은,
기판 상면에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 순차적으로 형성하는 단계; 상기 제 2 도전형 반도체층 상의 소정거리로 이격된 영역마다 제 1 도전형 반도체층의 상면이 노출되도록 상기 제 2 도전형 반도체층 및 활성층을 식각하여 제거하는 단계; 및 상기 노출된 제 1 도전형 반도체층 영역의 일부를 식각하여 단위 발광 셀을 분리시키는 단계; 를 포함하고, 상기 제1 도전형 반도체층의 식각에 의하여 상기 단위 발광 셀을 분리시키는 공정은 상기 기판의 외곽 부위에는 실시하지 않는 것을 특징으로 하는 멀티셀 어레이 반도체 발광장치의 제조 방법을 제공한다.
상기 노출된 제 1 도전형 반도체층의 일부 영역을 식각하는 단계는, 상기 기판이 노출되도록 식각하는 것을 특징으로 한다.
상기 노출된 제 1 도전형 반도체층의 일부 영역을 식각하는 단계는, 유도 결합 플라즈마 반응 이온 식각 (ICP-RIE)을 이용하는 것을 특징으로 한다.
상기 기판은 사파이어 기판(Al2O3), 실리콘(Si) 기판 또는 SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등의 물질로 이루어진 반도체 성장용 기판인 것을 특징으로 한다.
상기 기판 상면에는 다수의 요철이 형성된 것을 특징으로 한다.
상기 제2 도전형 반도체층 상면에 투명전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 투명전극은 투명 전도성 물질로 이루어진 것을 특징으로 한다.
상기 투명 전도성 물질은 ITO 또는 ZnO인 것을 특징으로 한다.
상기 단위 발광 셀의 상기 노출된 제1 도전형 반도체층 상에는 제1 전극을 형성하고, 상기 제2 도전형 반도체층 상에는 제2 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 단위 발광 셀의 상기 노출된 제1 도전형 반도체층 상에는 제1 전극을 형성하고, 상기 투명전극 상에는 제2 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 측면은,
기판; 및 상기 기판 상에 형성되며, 아이솔레이션 영역에 의해 분할되는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 갖는 복수의 발광셀; 을 포함하며, 상기 복수의 발광 셀 중에서 상기 기판의 외곽 부위에 위치하는 발광 셀의 측면 중 다른 발광 셀에 대향하는 측면이 다른 발광 셀에 대향하지 않는 측면보다 완만하게 경사진 것을 특징으로 하는 반도체 발광장치를 제공한다.
상기 기판은 사파이어 기판(Al2O3), 실리콘(Si) 기판 또는 SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등의 물질로 이루어진 반도체 성장용 기판인 것을 특징으로 한다.
상기 기판 상면에는 다수의 요철이 형성된 것을 특징으로 한다.
상기 제2 도전형 반도체층 상면에는 투명전극을 더 포함하는 것을 특징으로 한다.
상기 투명전극은 투명 전도성 물질로 이루어진 것을 특징으로 한다.
상기 투명 전도성 물질은 ITO 또는 ZnO인 것을 특징으로 한다.
상기 발광 셀의 상기 제1 도전형 반도체층 상에 형성된 제1 전극 및 상기 제2 도전형 반도체층 상에 형성된 제2 전극을 더 포함하는 것을 특징으로 한다.
상기 발광 셀의 상기 제1 도전형 반도체층 상에 형성된 제1 전극 및 상기 투명전극 상에 형성된 제2 전극을 더 포함하는 것을 특징으로 한다.
본 발명에 의하면 기판 상에 형성된 발광 셀 분리 공정 시, 발광 셀과 발광 셀 사이에만 셀 분리를 위한 아이솔레이션 공정을 실시함으로써, 아이솔레이션 공정으로 인해 감소되는 유효 발광면적(예, 활성층)을 최소화할 수 있으며, 이로써 광효율을 향상시킬 수 있다. 또한 그에 따라 동작 전압을 낮출 수 있다.
도 1은 본 발명의 일 실시형태에 따른 멀티셀 어레이 반도체 발광장치를 나타내는 상부 평면도이다.
도 2는 도 1에 도시된 발광장치의 A-A'를 절개하여 본 측단면도이다.
도 3은 도 1에 도시된 발광장치에 구현된 멀티셀 어레이의 등가회로도이다.
도 4 내지 도 8은 본 발명의 일 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 제조 방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시형태에 따른 반도체 발광장치 및 그 제조 방법에 관한 사항을 도면을 참조하여 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시예로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
따라서, 도면에 도시된 구성요소들의 형상 및 크기 등은 보다 명확한 설명을 위하여 과장될 수 있으며, 도면 상에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 참조부호를 사용할 것이다.
도 1은 본 발명의 일 실시형태에 따른 멀티셀 어레이 반도체 발광장치를 나타내는 상부 평면도이며, 도 2는 도 1에 도시된 반도체 발광장치의 A-A'를 절개하여 본 측단면도이다. 또한 도 3은 도 1에 도시된 멀티셀 어레이 반도체 발광장치의 등가회로도이다. 도 1 및 도 2에서는 편의상 일부 구성요소를 생략하였다.
도 1에 도시된 바와 같이, 본 실시형태에 따른 반도체 발광장치(100)는, 기판(10)과, 상기 기판(10) 상면에 3×3로 배열된 복수의 발광 셀(C)을 포함한다.
도 1에서는 각 열의 발광 셀(C)이 서로 직렬로 연결되고, 직렬로 연결된 발광셀(C)들이 서로 병렬로 연결되는 구조를 갖는 모습을 나타내었다. 그러나, 본 발명의 실시형태에서 발광 셀(C)의 연결은 이에 제한되는 것은 아니며, 일 라인을 형성하도록 서로 직렬 연결될 수 있고, 병렬 연결될 수 있으며, 직렬 및 병렬이 조합된 다양한 형태로 연결될 수 있음은 물론이다.
본 명세서에서 사용되는 "발광 셀"이라는 용어는, 다른 셀과 구별되는 활성층영역을 갖는 반도체 다층막 부분을 말한다.
상기 복수의 발광 셀(C)은 도 2에 도시된 바와 같이, 상기 기판(10) 상면에 순차적으로 형성된 제1 도전형 반도체층(22), 활성층(24) 및 제2 도전형 반도체층(26)을 갖는 반도체 다층막(20)을 분리하여 얻어질 수 있다.
상기 제2 도전형 반도체층(26) 상면에는 투명전극(30)이 형성될 수 있다.
상기 기판(10)은 질화물 반도체 단결정을 성장시킬 수 있도록 하는 기판으로서, 사파이어 기판(Al2O3), 실리콘(Si) 기판 또는 SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등의 물질로 이루어진 반도체 성장용 기판 등이 적용될 수 있다. 본 실시형태에서는, 기판(10) 상면에 다수의 요철(P)이 형성된다. 이러한 요철을 통해서 광추출효율을 개선할 수 있다.
제1 및 제2 도전형 반도체층(22, 26)은 각각 n형 및 p형 반도체층이 될 수 있으며, 질화물 반도체로 이루어질 수 있다. 따라서, 이에 제한되는 것은 아니지만, 본 실시형태의 경우, 제1 도전형은 n형, 제2 도전형은 p형을 의미하는 것으로 이해될 수 있다. 제1 및 제2 도전형 반도체층(22, 26)은 AlxInyGa(1-x-y)N 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 가지며, 예컨대, GaN, AlGaN, InGaN 등의 물질이 이에 해당될 수 있다. 제1 및 제2 도전형 반도체층(22, 26) 사이에 형성되는 활성층(24)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출하며, 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조로 이루어질 수 있다. 다중 양자우물 구조의 경우, 예컨대, InGaN/GaN 구조가 사용될 수 있다. 상기 반도체 다층막(20)은 에피성장된 층일 수 있다.
상기 투명전극(30)은 ITO 또는 ZnO와 같은 투명 전도성 물질로 이루어진 투명전극일 수 있다.
본 실시형태에서 사용된 셀 분리공정은 부분분리(메사에칭 공정)와 완전분리(아이솔레이션 공정)를 포함한다. 상기 부분분리(메사에칭 공정)에 의하여 제1 도전형 반도체층(22)이 노출된 영역을 가질 수 있다. 그리고 상기 완전분리(아이솔레이션 공정)는 상기 부분분리(메사에칭 공정)를 통해 노출된 제1 도전형 반도체층(22)영역의 일부를 완전 제거하여 기판(10) 표면을 노출시키고 발광 셀(C)을 분리한다.
이와 같은 반도체 발광장치(100)의 아이솔레이션 공정 시 활성층의 영역이 일부 제거되는데 활성층 영역의 제거에 따른 활성층의 손실로 인하여 광 추출 효율이 감소되는 문제점이 있다. 따라서 셀 분리공정 시 활성층의 손실을 최소화 하기 위하여 기판의 외곽 부위(O)는 아이솔레이션 공정을 실시하지 않는다.
이와 같이 기판의 외곽 부위(O)에 아이솔레이션 공정을 실시하지 않으면, 기판의 외곽부위에 위치한 발광 셀(C)의 활성층의 손실이 감소하여, 전체적으로 활성층 영역이 증가하고 그에 따라 광 추출 효율이 증가하며 동작 전압(Vf)이 감소되는 효과가 있다.
또한 기판의 외곽 부위(O)에 아이솔레이션 공정을 실시하지 않기 때문에, 하나의 기판에서 각 발광 셀(C)의 크기를 보다 크게 형성할 수 있는 효과가 있다.
도 2를 참조하면, 상기 각 발광 셀(C)은 메사에칭에 의해 제1 도전형 반도체층(22)이 부분적으로 노출된 영역을 갖는다. 상기 제1 도전형 반도체층(22)이 노출된 영역과 상기 투명전극(30) 상에는 각각 제1 전극(40)과 제2 전극(50)이 형성될 수 있다. 또한 아이솔레이션 공정에 의해 각 발광 셀(C)이 분리된다.
여기서 기판의 외곽 부위(O)에는 아이솔레이션 공정을 실시하지 않기 때문에, 도 2에 도시된 바와 같이, 기판의 외곽 부위(O)에 위치하는 발광 셀(C)의 측면 중에서 다른 발광 셀(C)에 대향하지 않는 측면(S1)은 기판(10)에 대하여 수직에 가까운 경사각(θ1)을 갖는데 비하여, 기판의 외곽 부위(O)에 위치하는 발광 셀(C)의 측면 중에서 다른 발광 셀(C)에 대향하는 측면(S2)은 아이솔레이션 공정에 의하여 기판(10)에 대하여 보다 완만한 경사각(θ2)을 갖다. 즉 기판의 외곽 부위(O)에 위치하는 발광 셀(C)의 측면 중에서 다른 발광 셀(C)에 대향하지 않는 측면의 기판(10)에 대한 경사각(θ1)이 다른 발광 셀(C)에 대향하는 측면(S2)의 기판(10)에 대한 경사각(θ2) 보다 크다.
도 1에 도시된 본 발명의 일 실시형태에 대하여 구체적으로 설명하면, 일 발광셀(C2)의 제1 전극(40)과 인접한 다른 발광셀(C1)의 제2 전극(50)이 상호연결부(60)를 이용하여 연결될 수 있다.
또한, 해당 발광 셀(C)의 원하지 않는 영역과 접속을 방지하기 위해서 발광셀(C)의 측면에 절연층(70)이 형성될 수 있다. 상기 절연층(70)은 SiO2, Al2O3, 등의 산화막 또는 Si3N4, SiON 등의 질화막 중 어느 하나의 막으로 이루어질 수 있다. 이러한 절연층(70)은 도시된 바와 같이, 각 발광 셀(C)의 측면에 거의 전체적으로 제공되는 페시베이션층으로 사용될 수 있다. 그러나, 본 발명의 실시형태에서는 기판의 외곽 부위(O)에 형성된 발광 셀(C)의 측면 중에서 다른 발광 셀(C)에 대향하지 않는 측면(S1)은 상기 절연층(70)이 형성되지 않을 수 있다.
다만, 도 1에서는 각 발광셀에 형성된 전극, 상호연결부 및 투명 전극의 위치 관계를 명확히 하고자 상기 절연층(70)의 도시는 생략하였다.
멀티셀 어레이의 양단에 위치한 발광셀(C3, C7)에는 해당 극성 전극과 연결되도록 각각 제1 및 제2 본딩패드(80, 90)가 형성될 수 있다.
구체적으로, 발광셀(C1 내지 C9)의 전극은 제1 및 제2 연결부(62, 64)에 의하여 각각 제1 및 제2 본딩패드(80, 90)에 연결될 수 있다.
여기서 상기 제1 및 제2 본딩패드(80, 90)는 상기 제1 및 제2 연결부(62, 64) 및 상기 상호연결부(60)와 다른 금속으로 형성될 수 있다. 예를 들어, 본딩패드(80, 90)는 Cr/Au와 같은 통상의 금속층으로 구성될 수 있으며, 배선을 위한 제1 및 제2 연결부(62, 64) 및 상호연결부(60)는 반사율이 우수하면서 전도성이 좋은 Al, Ag와 같은 금속으로 형성할 수 있다.
하지만, 이와 달리, 상기 본딩패드와 상기 연결부 및 상기 상호연결부는 하나의 금속패턴형성공정을 이용하여 형성될 수도 있다.
즉, 제1 및 제2 본딩패드(80, 90)와 상기 제1 및 제2 연결부(62, 64) 및 상기 상호연결부(60)를 모두 동일한 금속으로 형성할 수 있다. 이러한 금속으로는 예를 들어 Cr/Au일 수 있다.
본 발명의 실시형태에서와 같이, 셀 분리공정 시 기판의 외곽 부위에 아이솔레이션 공정을 실시하지 않으면, 기판의 외곽부위에 위치한 발광 셀(C)의 활성층 영역이 증가하여 전체적으로 광 추출 효율이 증가하고 그에 따라 동작 전압이 감소되는 효과가 있다.
또한 기판의 외곽 부위에 아이솔레이션 공정을 실시하지 않기 때문에, 하나의 기판에서 각 발광 셀(C)의 크기를 보다 크게 형성할 수 있는 효과가 있다.
도 4 내지 도 8은 본 발명의 일 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 제조 방법을 설명하기 위한 공정 별 단면도이다.
우선, 도 4에 도시된 것과 같이, 성장용 기판(10) 상에 MOCVD, HVPE, MBE 등과 같은 반도체층 성장 공정을 하나 이상 이용하여 제1 도전형 반도체층(22), 활성층(24) 및 제2 도전형 반도체층(26)을 순차적으로 성장시켜 반도체 다층막(20)을 형성한다.
상기 기판(10) 상면에는 다수의 요철(P)이 형성될 수 있다. 이러한 요철을 통해서 광 추출효율을 개선할 수 있다.
상기 제2 도전형 반도체층(26) 상면에는 투명전극(30)을 형성할 수 있다. 여기서, 상기 투명전극(30)은 ITO 또는 ZnO와 같은 투명 전도성 물질로 이루어진 투명전극일 수 있다.
다음으로, 도 5에 도시된 바와 같이, 부분분리(메사에칭 공정)를 통해 제1 도전형 반도체층(22)에 노출된 영역(A)을 형성한다.
다음으로, 셀 분리공정으로서, 도 6에 도시된 바와 같이, 각 발광 셀(C) 사이에 해당하는 영역을 제거하여 분리된 복수의 발광 셀을 형성한다. 이 경우, 셀 간 분리 공정은 유도 결합 플라즈마 반응 이온 식각 (ICP-RIE) 등과 같은 공지된 식각 공정을 이용하여 실행될 수 있으며, 이 과정에서 기판(10) 표면을 노출시킬 수 있다.
그런데 본 발명의 실시형태에 의하면 셀 분리공정 시 활성층 영역의 손실을 최소화 하기 위하여 기판의 외곽 부위(O)는 아이솔레이션 공정을 실시하지 않는다.
이어서, 도 7에 도시된 바와 같이, 각 발광 셀(C)의 노출된 제1 도전형 반도체층(22)과 투명전극(30) 상에 각각 제1 전극(40)과 제2 전극(50)을 형성한다. 이러한 제1 전극(40)과 제2 전극(50)의 형성공정은 동시에 진행될 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 도 8에 도시된 바와 같이, 발광 셀(C1 내지 C9)의 표면에 절연층 (70)을 형성하고, 발광 셀(C1 내지 C9)의 전극이 연결되도록 상호연결부(60), 제1 및 제2 연결부(62, 64)를 형성하여, 발광셀(C1 내지 C9)의 전극을 각각 제1 및 제2 본딩패드(80, 90)에 연결함으로써 도 1에 도시된 멀티셀 어레이 반도체 발광장치(100)를 얻을 수 있다.
즉 도 8에 도시된 바와 같이, 셀 분리공정 시 기판의 외곽 부위에 아이솔레이션 공정을 실시하지 않으면, 기판의 외곽부위에 위치한 발광셀(C)의 활성층 영역이 증가하여 전체적으로 광 추출 효율이 증가하고 그에 따라 동작 전압이 감소되는 효과가 있다.
또한 기판의 외곽 부위에 아이솔레이션 공정을 실시하지 않기 때문에, 하나의 기판에서 각 발광셀(C)의 크기를 보다 크게 형성할 수 있는 효과가 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
100... 발광소자 10... 기판
20... 반도체 다층막 22...제1 도전형 반도체층
24...활성층 26...제1 도전형 반도체층
30... 투명전극 40...제1 전극
50...제2 전극 60...상호연결부
70...절연층 80...제1 본딩패드
90... 제2 본딩패드

Claims (18)

  1. 기판 상면에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 순차적으로 형성하는 단계;
    상기 제 2 도전형 반도체층 상의 소정거리로 이격된 영역마다 제 1 도전형 반도체층의 상면이 노출되도록 상기 제 2 도전형 반도체층 및 활성층을 식각하여 제거하는 단계; 및
    상기 노출된 제 1 도전형 반도체층 영역의 일부를 식각하여 단위 발광 셀을 분리시키는 단계; 를 포함하고,
    상기 제1 도전형 반도체층의 식각에 의하여 상기 단위 발광 셀을 분리시키는 공정은 상기 기판의 외곽 부위에는 실시하지 않는 것을 특징으로 하는 멀티셀 어레이 반도체 발광장치의 제조 방법.
  2. 제1항에 있어서,
    상기 노출된 제 1 도전형 반도체층의 일부 영역을 식각하는 단계는, 상기 기판이 노출되도록 식각하는 것을 특징으로 하는 멀티셀 어레이 반도체 발광장치의 제조 방법.
  3. 제1항에 있어서,
    상기 노출된 제 1 도전형 반도체층의 일부 영역을 식각하는 단계는, 유도 결합 플라즈마 반응 이온 식각 (ICP-RIE)을 이용하는 것을 특징으로 하는 멀티셀 어레이 반도체 발광장치의 제조 방법.
  4. 제1항에 있어서,
    상기 기판은 사파이어 기판(Al2O3), 실리콘(Si) 기판, 또는 SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등의 물질로 이루어진 반도체 성장용 기판인 것을 특징으로 하는 멀티셀 어레이 반도체 발광장치의 제조 방법.
  5. 제1항에 있어서,
    상기 기판 상면에는 다수의 요철이 형성된 것을 특징으로 하는 멀티셀 어레이 반도체 발광장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제2 도전형 반도체층 상면에 투명전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 멀티셀 어레이 반도체 발광장치의 제조 방법.
  7. 제6항에 있어서,
    상기 투명전극은 투명 전도성 물질로 이루어진 것을 특징으로 하는 멀티셀 어레이 반도체 발광장치의 제조 방법.
  8. 제7항에 있어서,
    상기 투명 전도성 물질은 ITO 또는 ZnO인 것을 특징으로 하는 멀티셀 어레이 반도체 발광장치의 제조 방법.
  9. 제1항에 있어서,
    상기 단위 발광 셀의 상기 노출된 제1 도전형 반도체층 상에는 제1 전극을 형성하고, 상기 제2 도전형 반도체층 상에는 제2 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 멀티셀 어레이 반도체 발광장치의 제조 방법.
  10. 제6항에 있어서,
    상기 단위 발광 셀의 상기 노출된 제1 도전형 반도체층 상에는 제1 전극을 형성하고, 상기 투명전극 상에는 제2 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 멀티셀 어레이 반도체 발광장치의 제조 방법.
  11. 기판; 및
    상기 기판 상에 형성되며, 아이솔레이션 영역에 의해 분할되는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 갖는 복수의 발광셀; 을 포함하며,
    상기 복수의 발광 셀 중에서 상기 기판의 외곽 부위에 위치하는 발광 셀의 측면 중 다른 발광 셀에 대향하는 측면이 다른 발광 셀에 대향하지 않는 측면보다 완만하게 경사진 것을 특징으로 하는 반도체 발광장치.
  12. 제11항에 있어서,
    상기 기판은 사파이어 기판(Al2O3), 실리콘(Si) 기판 또는 SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등의 물질로 이루어진 반도체 성장용 기판인 것을 특징으로 하는 반도체 발광장치.
  13. 제11항에 있어서,
    상기 기판 상면에는 다수의 요철이 형성된 것을 특징으로 하는 반도체 발광장치.
  14. 제11항에 있어서,
    상기 제2 도전형 반도체층 상면에는 투명전극을 더 포함하는 것을 특징으로 하는 반도체 발광장치.
  15. 제14항에 있어서,
    상기 투명전극은 투명 전도성 물질로 이루어진 것을 특징으로 하는 반도체 발광장치.
  16. 제15항에 있어서,
    상기 투명 전도성 물질은 ITO 또는 ZnO인 것을 특징으로 하는 반도체 발광장치.
  17. 제11항에 있어서,
    상기 발광 셀의 상기 제1 도전형 반도체층 상에 형성된 제1 전극 및 상기 제2 도전형 반도체층 상에 형성된 제2 전극을 더 포함하는 것을 특징으로 하는 반도체 발광장치.
  18. 제14항에 있어서,
    상기 발광 셀의 상기 제1 도전형 반도체층 상에 형성된 제1 전극 및 상기 투명전극 상에 형성된 제2 전극을 더 포함하는 것을 특징으로 하는 반도체 발광장치.
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