KR20230067324A - 반도체 장치 및 반도체 패키지 - Google Patents

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KR20230067324A
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chip
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semiconductor device
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유재경
박진우
이자연
이재은
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Abstract

기판 상에 수직 방향으로 적층된 복수의 반도체 칩들; 상기 복수의 반도체 칩들 상에 제공된 탑 반도체 칩; 상기 복수의 반도체 칩들 사이 및 상기 기판과 상기 복수의 반도체 칩들 사이의 언더필층; 및 상기 복수의 반도체 장치들을 적어도 측면에서 둘러싸는 몰딩 수지를 포함하는 반도체 장치가 제공된다. 여기서 상기 몰딩 수지는 상기 복수의 반도체 칩들과 상기 탑 반도체 칩 사이의 공간으로 연장된다.

Description

반도체 장치 및 반도체 패키지 {Semiconductor device and semiconductor package}
본 발명은 반도체 장치 및 반도체 패키지에 관한 것으로서, 더욱 구체적으로는 탑 반도체 칩이 씨닝되더라도 언더필 필렛의 상부가 외부로 노출되지 않기 때문에 낮은 불량률을 유지하면서 흡습에 따른 휨의 우려가 낮은 반도체 장치 및 반도체 패키지에 관한 것이다.
반도체 장치의 패키징에 사용되는 언더필로서 비전도성 필름(non-conductive film, NCF)가 종종 사용되고 있다. 하지만, 반도체 장치의 크기가 축소되고 두께가 얇아짐에 따라 여러 가지 문제들이 발생하고 있으며, 휨(warpage)과 제품 신뢰성 측면에서 개선의 여지가 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 탑 반도체 칩이 씨닝되더라도 언더필 필렛의 상부가 외부로 노출되지 않기 때문에 낮은 불량률을 유지하면서 흡습에 따른 휨의 우려가 낮은 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 탑 반도체 칩이 씨닝되더라도 언더필 필렛의 상부가 외부로 노출되지 않기 때문에 낮은 불량률을 유지하면서 흡습에 따른 휨의 우려가 낮은 반도체 패키지를 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 기판 상에 수직 방향으로 적층된 복수의 반도체 칩들; 상기 복수의 반도체 칩들 상에 제공된 탑 반도체 칩; 상기 복수의 반도체 칩들 사이 및 상기 기판과 상기 복수의 반도체 칩들 사이의 언더필층; 및 상기 복수의 반도체 장치들을 적어도 측면에서 둘러싸는 몰딩 수지를 포함하는 반도체 장치를 제공한다. 여기서 상기 몰딩 수지는 상기 복수의 반도체 칩들과 상기 탑 반도체 칩 사이의 공간으로 연장된다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 패키지 기판; 상기 패키지 기판 상에 적층된 인터포저 기판; 상기 인터포저 기판 상에 측방향으로 배열된 제 1 반도체 장치 및 제 2 반도체 장치; 및 상기 제 1 반도체 장치 및 상기 제 2 반도체 장치의 측면을 둘러싸는 제 1 몰딩 수지를 포함하는 반도체 패키지를 제공한다. 여기서 상기 제 1 반도체 장치는, 버퍼 칩; 상기 버퍼 칩 상에 적층되고 스루 실리콘 비아(through-silicon via, TSV)를 통해 서로 연결된 복수의 메모리 장치들; 상기 복수의 메모리 장치들 측면 상의 언더필 필렛; 상기 복수의 메모리 장치들 상에 제공된 탑 메모리 장치; 및 상기 복수의 메모리 장치들 및 상기 탑 메모리 장치의 측면을 둘러싸는 제 2 몰딩 수지를 포함한다. 여기서 상기 제 2 몰딩 수지는 상기 복수의 메모리 장치들과 상기 탑 메모리 장치 사이의 공간을 적어도 부분적으로 매립한다.
본 발명의 다른 태양은 패키지 기판; 상기 패키지 기판 상에 적층된 인터포저 기판; 상기 인터포저 기판 상에 측방향으로 배열된 제 1 반도체 장치 및 제 2 반도체 장치; 및 상기 제 1 반도체 장치 및 상기 제 2 반도체 장치의 측면을 둘러싸는 제 1 몰딩 수지를 포함하는 반도체 패키지를 제공한다. 상기 제 1 반도체 장치는 버퍼 칩; 상기 버퍼 칩 상에 적층되고 스루 실리콘 비아(through-silicon via, TSV)를 통해 서로 연결된 복수의 메모리 장치들; 상기 복수의 메모리 장치들 측면 상의 언더필 필렛; 상기 복수의 메모리 장치들 상에 제공된 탑 메모리 장치; 및 상기 복수의 메모리 장치들 및 상기 탑 메모리 장치의 측면을 둘러싸는 제 2 몰딩 수지를 포함한다. 여기서 상기 탑 메모리 장치는 상기 복수의 메모리 장치들과 볼 본딩으로 결합되고, 상기 제 2 몰딩 수지는 상기 볼 본딩의 솔더볼과 접촉하면서 상기 솔더볼의 주위를 둘러쌀 수 있다.
본 발명의 반도체 장치 및 반도체 패키지는 추후 탑 반도체 칩이 씨닝되더라도 언더필 필렛의 상부가 외부로 노출되지 않기 때문에 낮은 불량률을 유지하면서 흡습에 따른 휨의 우려가 낮아지는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지에 포함되는 제 1 반도체 장치를 나타내는 단면도이다.
도 3은 도 2의 A1으로 표시한 부분을 상세하게 나타낸 부분 확대도이다.
도 4는 본 발명의 다른 실시예에 따른 제 1 반도체 장치를 나타내는 단면도이다.
도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 나타낸 측단면도들이다.
도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 나타낸 측단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(1)를 나타낸 단면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 패키지(1)에 포함되는 제 1 반도체 장치(100)를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 상기 반도체 패키지(1)는 제 1 기판(300)이 실장되는 제 2 기판(400), 상기 제 1 기판(300) 상에 실장되는 제 1 반도체 장치(100) 및 제 2 반도체 장치(200)를 포함할 수 있다. 상기 제 1 반도체 장치(100) 및 제 2 반도체 장치(200)는 제 1 기판(300)의 재배선 구조물(357) 상에 수평 방향으로 이웃하여 실장될 수 있다. 이 때 상기 제 1 반도체 장치(100)와 상기 제 2 반도체 장치(200)는 측방향으로 이격될 수 있다.
상기 제 1 반도체 장치(100)와 상기 제 2 반도체 장치(200)의 각각은 복수의 제 1 연결 단자(114) 및 복수의 제 2 연결 단자(244)에 의하여 상기 제 1 기판(300)과 전기적으로 연결될 수 있다. 상기 제 1 반도체 장치(100)는 복수의 제 1 상면 연결 패드(112a)를 가질 수 있고, 제 2 반도체 장치(200)는 복수의 제 2 상면 연결 패드(242)를 가질 수 있다. 제 1 기판(300)은 복수의 제 1 재배선 패드(357_2)를 가질 수 있다. 복수의 제 1 연결 단자(114)는 복수의 제 1 상면 연결 패드(112a)와 복수의 제 1 재배선 패드(357_2)의 일부 사이에 배치될 수 있다. 복수의 제 2 연결 단자(244)는 복수의 제 2 상면 연결 패드(242)와 복수의 제 1 재배선 패드(357_2)의 다른 일부 사이에 배치될 수 있다.
복수의 제 1 연결 단자(114)의 각각은 제 1 상면 연결 패드(112a) 상의 제 1 도전성 필라(114a) 및 제 1 도전성 필라(114a) 상의 제 1 도전성 캡(114b)을 포함할 수 있다. 복수의 제 2 연결 단자(244)의 각각은 제 2 상면 연결 패드(242) 상의 제 2 도전성 필라(244a) 및 상기 제 2 도전성 필라(244a) 상의 제 2 도전성 캡(244b)을 포함할 수 있다.
제 1 반도체 장치(100)는 제 1 반도체 칩(110) 및 복수의 제 2 반도체 칩들(120)을 포함할 수 있다. 도 2에서는 상기 제 1 반도체 장치(100)가 네 개의 제 2 반도체 칩들(120)을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 제 1 반도체 장치(100)는 둘 이상의 제 2 반도체 칩들(120)을 포함할 수 있다. 일부 실시예들에 있어서, 제 1 반도체 장치(100)는 4의 배수 개, 예컨대 4개, 8개, 12개, 20개, 24개의 제 2 반도체 칩들(120)을 포함할 수 있다. 상기 복수의 제 2 반도체 칩들(120)은 제 1 반도체 칩(110) 상에 수직 방향으로 순차 적층될 수 있다. 상기 복수의 제 2 반도체 칩들(120) 중 최상부에 위치하는 탑 반도체 칩(120T)은 나머지 제 2 반도체 칩들(120)에 비하여 더 큰 두께를 가질 수 있다. 제 1 반도체 칩(110) 및 복수의 제 2 반도체 칩들(120)의 각각은 활성면이 아래를 향하면서(즉, 제 1 기판(300)을 향하면서) 순차 적층될 수 있다.
제 1 반도체 칩(110)은 활성면에 제 1 반도체 소자(111a)가 형성된 제 1 반도체 기판(111), 상기 제 1 반도체 기판(111)의 활성면과 비활성면에 각각 배치되는 제 1 상면 연결 패드(112a)와 제 1 하면 연결 패드(112b), 상기 제 1 반도체 기판(111)의 적어도 일부분을 관통하여, 상기 제 1 상면 연결 패드(112a)와 제 1 하면 연결 패드(112b)를 전기적으로 연결하는 제 1 관통 전극(113), 및 상기 제 1 상면 연결 패드(112a)의 적어도 일부분을 노출시키며 제 1 반도체 기판(111)의 활성면을 덮는 제 1 보호 절연층(115)을 포함할 수 있다.
제 1 반도체 기판(111)은 예를 들면, 실리콘(Si, silicon)과 같은 반도체 물질을 포함할 수 있다. 또는 제 1 반도체 기판(111)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제 1 반도체 기판(111)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 제 1 반도체 기판(111)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
본 명세서에서 제 1 반도체 기판(111)과 같은 반도체 기판의 상면 및 하면은, 각각 반도체 기판의 활성면 측 및 비활성면 측을 지칭한다. 즉, 최종 제품에서 반도체 기판의 활성면이 비활성면보다 아래쪽에 위치하는 경우에도, 본 명세서에서는 반도체 기판의 활성면 측을 반도체 기판의 상면이라 지칭하고, 반도체 기판의 비활성면 측을 하면이라 지칭한다. 또한, 반도체 기판의 활성면에 배치되는 구성 요소 및 비활성면에 배치되는 구성 요소 각각에도 상면 및 하면이라는 용어가 사용될 수 있다.
상기 제 1 반도체 소자(111a)는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 제 1 반도체 소자(111a)는 제 1 반도체 기판(111)의 도전 영역에 전기적으로 연결될 수 있다. 또한, 상기 제 1 반도체 소자(111a)는 각각 절연막에 의하여 이웃하는 다른 제 1 반도체 소자(111a)와 전기적으로 분리될 수 있다.
일부 실시예들에 있어서, 제 1 반도체 칩(110)은 예를 들면, 디램(dynamic random access memory, DRAM) 칩, 에스램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다. 일부 실시예들에 있어서, 제 1 반도체 칩(110)은 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다.
일부 실시예들에 있어서, 제 1 반도체 칩(110)은 HBM(High Bandwidth Memory) DRAM 반도체 칩일 수 있다. 일부 실시예들에 있어서, 제 1 반도체 칩(110)은 직렬-병렬 변환 회로(serial-parallel conversion circuit)를 포함하는 버퍼 칩일 수 있다. 일부 실시예들에 있어서, 제 1 반도체 칩(110)은 HBM DRAM 반도체 칩의 제어를 위한 버퍼 칩일 수 있다. 제 1 반도체 칩(110)이 HBM DRAM 반도체 칩의 제어를 위한 버퍼 칩인 경우, 제 1 반도체 칩(110)은 마스터 칩이라 호칭하고, 상기 복수의 제 2 반도체 칩들(120)은 슬레이브 칩이라 호칭될 수 있다.
도 2에서 상기 제 1 상면 연결 패드(112a)는 제 1 반도체 기판(111)에 매립되는 것으로 도시되었으나 이에 한정되지 않는다. 일부 실시예들에 있어서, 상기 제 1 상면 연결 패드(112a)는 상기 제 1 반도체 기판(111)의 표면으로부터 돌출될 수 있다.
본 명세서에서 제 1 반도체 기판(111)은, 반도체 물질로 이루어지는 베이스 기판, 및 상기 베이스 기판 상에 형성되어 제 1 반도체 소자(111a)를 구성하는 다양한 도전 물질층, 절연 물질층, 제 1 반도체 소자(111a)와 전기적으로 연결되는 배선 패턴, 및 배선 비아를 포함할 수 있다. 즉, 제 1 반도체 기판(111)은 주성분이 반도체 물질로 이루어진 것을 의미할 뿐, 반도체 물질만으로 이루어진 것을 의미하는 것은 아니다.
제 2 반도체 칩들(120)은 활성면에 제 2 반도체 소자(121a)가 형성된 제 2 반도체 기판(121), 제 2 반도체 기판(121)의 활성면과 비활성면에 각각 배치되는 내부 상면 연결 패드(122a)와 내부 하면 연결 패드(122b), 제 2 반도체 기판(121)의 적어도 일부분을 관통하여 내부 상면 연결 패드(122a)와 내부 하면 연결 패드(122b)를 전기적으로 연결하는 제 2 관통 전극(123), 및 내부 상면 연결 패드(122a)의 적어도 일부분을 노출시키며 제 2 반도체 기판(121)의 활성면을 덮는 제 2 보호 절연층(125)을 포함한다. 상기 제 2 보호 절연층(125)은 산화물 또는 질화물과 같은 무기물을 포함할 수 있다. 예를 들어, 상기 제 2 보호 절연층(125)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나로 이루어질 수 있다. 일부 실시예들에 있어서, 제 2 보호 절연층(125)은 실리콘 질화물로 이루어질 수 있다.
제 2 반도체 기판(121), 내부 상면 연결 패드(122a), 내부 하면 연결 패드(122b), 및 제 2 관통 전극(123)의 각각은, 상기 제 1 반도체 기판(111), 제 1 상면 연결 패드(112a), 제 1 하면 연결 패드(112b), 및 제 1 관통 전극(113)의 각각과 대체로 동일한 바, 자세한 설명은 생략하도록 한다.
제 2 반도체 칩(120)은 예를 들면, 디램(DRAM) 칩, 에스램(SRAM) 칩, 플래시 메모리 칩, 이이피롬(EEPROM) 칩, 피램(PRAM) 칩, 엠램(MRAM) 칩, 또는 알램(RRAM) 칩일 수 있다. 일부 실시예에서, 제 2 반도체 칩(120)은 HBM DRAM 반도체 칩일 수 있다. 일부 실시예들에 있어서, 상기 제 1 반도체 칩(110)은 마스터 칩이라 호칭하고, 상기 제 2 반도체 칩(120)은 슬레이브 칩이라 호칭될 수 있다.
복수의 제 2 반도체 칩들(120) 각각의 내부 상면 연결 패드(122a) 상에는 내부 연결 단자(124)가 부착될 수 있다. 내부 연결 단자(124)는, 제 1 반도체 칩(110)의 제 1 하면 연결 패드(112b)와 제 2 반도체 칩(120)의 내부 상면 연결 패드(122a) 사이, 및 수직으로 이웃하는 제 2 반도체 칩들(120)의 내부 하면 연결 패드(122b)와 내부 상면 연결 패드(122a) 사이를 전기적으로 연결할 수 있다.
내부 연결 단자(124)는 내부 상면 연결 패드(122a) 상의 내부 도전성 필라(124a) 및 내부 도전성 필라(124a) 상의 내부 도전성 캡(124b)을 포함할 수 있다. 일부 실시예들에 있어서, 상기 내부 도전성 캡(124b)은 솔더볼이 볼 본딩으로 부착된 것일 수 있다.
제 1 반도체 칩(110)의 폭 및 넓이는 복수의 제 2 반도체 칩(120) 각각의 폭 및 넓이보다 더 클 수 있다. 상기 복수의 제 2 반도체 칩(120)들은 대응되는 수평 방향의 치수가 서로 동일할 수 있다.
제 1 반도체 장치(100)는, 제 1 반도체 칩(110) 상에서 복수의 제 2 반도체 칩(120)의 측면 및 뒤에서 설명하는 언더필 필렛(135)의 측면 및 상면을 둘러싸는 제 1 몰딩층(130)을 더 포함할 수 있다. 상기 제 1 몰딩층(130)은 상기 탑 반도체 칩(120T)의 측면을 둘러쌀 수 있다. 일부 실시예들에 있어서, 상기 탑 반도체 칩(120T)의 전체 측면은 상기 제 1 몰딩층(130)과 접촉할 수 있다. 상기 제 1 몰딩층(130)은 예를 들면, 에폭시 몰딩 컴파운드(epoxy molding compound, EMC) 수지를 포함할 수 있다. 상기 제 1 몰딩층(130)은 상기 언더필 필렛(135)과는 상이한 물질로 될 수 있다.
상기 제 1 반도체 칩(110)과 최하단에 위치하는 제 2 반도체 칩(120) 사이, 그리고 상기 복수의 제 2 반도체 칩들(120) 사이에는 언더필층(135uf)이 개재될 수 있다. 다만 상기 복수의 제 2 반도체 칩들(120) 중 탑 반도체 칩(120T)과 나머지의 복수의 제 2 반도체 칩들(120)의 사이에는 언더필층(135uf) 대신 제 1 몰딩층(130)이 연장되어 배치될 수 있다. 상기 복수의 제 2 반도체 칩들(120) 중 탑 반도체 칩(120T)과 나머지의 복수의 제 2 반도체 칩들(120)의 사이의 공간은 적어도 부분적으로 상기 제 1 몰딩층(130)에 의하여 매립될 수 있다.
상기 제 1 반도체 칩(110)과 최하단에 위치하는 제 2 반도체 칩(120) 사이의 언더필층(135uf)은, 내부 연결 단자(124)를 감싸며 제 1 반도체 칩(110)과 최하단에 위치하는 제 2 반도체 칩(120) 사이의 공간을 메울 수 있다. 상기 언더필층(135uf)은 상기 제 1 반도체 칩(110)과 최하단에 위치하는 제 2 반도체 칩(120) 사이에서 수평 방향으로 연장되어 상기 최하단에 위치하는 제 2 반도체 칩(120)의 측면 상의 언더필 필렛(135)과 연결될 수 있다. 상기 언더필층(135uf)은 상기 언더필 필렛(135)과 일체일 수 있다.
상기 언더필층(135uf)은 각 구성 부품들의 접착 강도를 향상시키거나 및/또는 각 구성 부품들의 변형에 따른 물리적 강도 저하를 방지하기 위한 것일 수 있다. 일부 실시예들에 있어서, 상기 언더필층(135uf)을 제공하는 이유는, 예를 들면, 이물질이나 습기가 침투할 수 있는 공간을 제거하고 전기적 마이그레이션(migration)을 예방하기 위한 것일 수 있다.
일부 실시예들에 있어서, 상기 언더필층(135uf)은 BPA 에폭시 수지, BPF 에폭시 수지, 지방족 에폭시 수지, 시클로지방족(cycloaliphatic) 에폭시 수지 등일 수 있다. 일부 실시예들에 이어서, 상기 언더필층(135uf)은 실리카, 알루미나, 지르코니아, 티타니아, 세리아, 마그네시아, 실리콘 카바이드, 및 질화 알루미늄으로 구성된 군으로부터 선택된 1종 이상의 무기 입자를 더 포함할 수 있다.
상기 복수의 제 2 반도체 칩들(120) 중 탑 반도체 칩(120T)을 제외하고, 이웃하는 두 제 2 반도체 칩들(120)의 사이에도 언더필층(135uf)이 개재될 수 있다. 상기 이웃하는 두 제 2 반도체 칩들(120)의 사이의 상기 언더필층(135uf)은, 내부 연결 단자(124)를 감싸며 이웃하는 상기 두 제 2 반도체 칩들(120)의 사이의 공간을 메울 수 있다. 또, 상기 언더필층(135uf)은 상기 복수의 제 2 반도체 칩들(120) 사이에서 수평 방향으로 연장되어 상기 복수의 제 2 반도체 칩들(120)의 측면 상의 언더필 필렛(135)과 연결될 수 있다.
상기 언더필 필렛(135)은 상기 복수의 제 2 반도체 칩들(120)의 측면으로부터 돌출되어 바깥쪽을 향하여 볼록한 형상을 가질 수 있다. 언더필 필렛(135)의 볼록한 돌출부는 대응되는 언더필층(135uf)과 동일한 접착 시트로부터 유래할 수 있다. 도 2에서는 언더필 필렛(135)이 일체인 것으로 도시되었으나, 경우에 따라 언더필 필렛(135)의 내부에 계면이 존재할 수 있다. 구체적으로, 이웃하는 두 개의 제 2 반도체 칩들(120)의 접착 시트들로부터 각각 유래한 돌출부들이 서로 접촉하는 위치에 상기 계면이 형성될 수 있다.
도 2에서 상기 언더필 필렛(135)의 각 돌출부의 돌출된 정도는 예시적인 것으로서 본 발명이 여기에 한정되는 것은 아니다. 일부 실시예들에 있어서, 상기 언더필 필렛(135)의 돌출부들 중에서 최하부에 위치하는 돌출부가 가장 많이 돌출될 수 있다. 다른 실시예에서, 상기 언더필 필렛(135)의 돌출부들 중에서 최상부에 위치하는 돌출부가 가장 많이 돌출될 수 있다.
상기 언더필 필렛(135)의 측면은 상기 몰딩층(130)에 의하여 완전히 피복될 수 있다. 즉, 상기 언더필 필렛(135)은 상기 몰딩층(130)의 측면에서 외부로 노출되지 않는다.
일부 실시예들에 있어서, 상기 복수의 제 2 반도체 칩들(120) 중 최상부에 위치하는 탑(top) 반도체 칩(120T)은 내부 하면 연결 패드(122b)와 제 2 관통 전극(123)을 포함하지 않을 수 있다. 일부 실시예들에 있어서, 상기 탑 반도체 칩(120T)의 두께는, 나머지 제 2 반도체 칩들(120) 각각의 두께보다 더 클 수 있다.
다시 도 1을 참조하면, 상기 제 2 반도체 장치(200)는 제 3 반도체 기판(210), 제 2 상면 연결 패드(242), 제 3 보호 절연층(245), 및 제 2 연결 단자(244)를 포함할 수 있다. 상기 제 2 연결 단자(244)는 상기 제 2 상면 연결 패드(242) 상의 제 2 도전성 필라(244a) 및 상기 제 2 도전성 필라(244a) 상의 제 2 도전성 캡(244b)을 포함할 수 있다. 제 3 반도체 기판(210), 제 2 상면 연결 패드(242), 제 3 보호 절연층(245), 및 제 2 연결 단자(244)의 각각은 제 1 반도체 기판(111), 제 1 상면 연결 패드(112a), 제 1 보호 절연층(115), 및 제 1 연결 단자(114)의 각각과 대체로 유사한 구성 요소이거나, 또는 제 2 반도체 기판(121), 내부 상면 연결 패드(122a), 제 2 보호 절연층(125), 및 내부 연결 단자(124)의 각각과 대체로 유사한 구성 요소인 바, 자세한 설명은 생략하도록 한다.
상기 제 2 반도체 장치(200)는 예를 들면, 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다.
제 1 기판(300)은 베이스층(310) 및 상기 베이스층(310)의 제 1 면(312)에 배치되는 재배선 구조물(357) 및 상기 베이스층(310)의 제 2 면(314)에 배치되는 복수의 패드 배선층(324)을 포함할 수 있다. 재배선 구조물(357)은 재배선 절연층(357_6) 및 상기 재배선 절연층(357_6)의 양면에 배치되는 복수의 제 1 재배선 패드(357_2) 및 복수의 제 2 재배선 패드(357_4)를 포함한다. 따라서 제 1 기판(300)의 상면에는 복수의 제 1 재배선 패드(357_2)가 배치될 수 있고, 하면에는 복수의 패드 배선층(324)이 배치될 수 있다.
상기 베이스층(310)은 반도체 물질, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 예를 들어, 상기 베이스층(310)은 실리콘을 포함할 수 있다. 일부 실시예에서, 베이스층(310)은 실리콘 반도체 기판으로부터 형성될 수 있다. 상기 베이스층(310)의 내부에는 제 1 면(312)과 제 2 면(314) 사이를 연결하는 복수의 제 1 기판 관통 전극(330)이 배치될 수 있다. 복수의 제 1 기판 관통 전극(330) 각각은 베이스층(310)을 관통하는 도전성 플러그와 상기 도전성 플러그를 포위하는 도전성 배리어막을 포함할 수 있다. 상기 도전성 플러그는 원기둥 형상을 가질 수 있고, 상기 도전성 배리어막은 상기 도전성 플러그의 측벽을 포위하는 실린더 형상을 가질 수 있다. 베이스층(310)과 복수의 제 1 기판 관통 전극(330) 사이에는 복수의 비아 절연막이 개재되어 복수의 제 1 기판 관통 전극(330)의 측벽을 포위할 수 있다.
재배선 구조물(357)은 재배선 절연층(357_6) 및 상기 재배선 절연층(357_6)의 양면에 배치되는 복수의 제 1 재배선 패드(357_2) 및 복수의 제 2 재배선 패드(357_4)를 포함한다. 상기 복수의 제 2 재배선 패드(357_4)는 베이스층(310)의 제 1 면(312) 상에 배치되어, 복수의 제 1 기판 관통 전극(330)과 전기적으로 연결될 수 있다. 복수의 제 1 기판 관통 전극(330)은 복수의 제 2 재배선 패드(357_4)와 복수의 패드 배선층(324) 사이를 전기적으로 연결할 수 있다.
재배선 구조물(357)은 복수의 제 1 재배선 패드(357_2)와 복수의 제 2 재배선 패드(357_4)를 전기적으로 연결하는 복수의 재배선 라인(357_7) 및 복수의 재배선 비아(357_8)를 더 포함할 수 있다. 도 1에는 복수의 재배선 라인(357_7)이 재배선 절연층(357_6)의 내부에 배치되는 것으로 도시되었으나, 이에 한정되지 않는다.
예를 들면, 복수의 제 1 재배선 패드(357_2), 복수의 제 2 재배선 패드(357_4), 복수의 재배선 라인(357_7) 및 복수의 재배선 비아(357_8)의 각각은 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)와 같은 구리 합금을 포함할 수 있다. 예를 들면, 재배선 절연층(357_6)은 산화물, 질화물, 및 PID(photo imageable dielectric) 중 적어도 하나로 형성할 수 있다. 일부 실시예에서, 재배선 절연층(357_6)은 실리콘 산화물, 실리콘 질화물, 에폭시(epoxy) 또는 폴리이미드(polyimide)를 포함할 수 있다.
베이스층(310)의 제 2 면(314) 상에는 제 1 기판 보호층(355), 상기 제 1 기판 보호층(355) 상에 배치되며 제 1 기판 보호층(355)을 관통하는 복수의 제 1 기판 관통 전극(330)과 연결되는 복수의 패드 배선층(324), 복수의 패드 배선층(324) 상에 배치되는 복수의 제 1 기판 연결 단자(340), 및 상기 복수의 제 1 기판 연결 단자(340)의 주위를 감싸며 복수의 패드 배선층(324)을 덮는 복수의 배선 보호층(356)이 배치될 수 있다.
일부 실시예들에 있어서, 상기 제 1 기판(300)은 인터포저(interposer)일 수 있다.
제 1 반도체 장치(100)와 제 1 기판(300) 사이에는 제 1 접착 필름층(382)이 개재될 수 있고, 제 2 반도체 장치(200)와 제 1 기판(300) 사이에는 제 2 접착 필름층(384)이 개재될 수 있다. 제 1 접착 필름층(382) 및 제 2 접착 필름층(384)은 각각 제1 연결 단자(114) 및 제2 연결 단자(244)를 감쌀 수 있다. 일부 실시예들에 있어서, 상기 제 1 접착 필름층(382)은 상기 제 1 반도체 장치(100)의 측면으로부터 측방향으로 돌출될 수 있다. 일부 실시예들에 있어서, 상기 제 2 접착 필름층(384)은 상기 제 2 반도체 장치(200)의 측면으로부터 측방향으로 돌출될 수 있다.
제 2 기판(400)은 베이스 보드층(410), 및 상기 베이스 보드층(410)의 상면 및 하면에 각각 배치되는 보드 상면 패드(422) 및 보드 하면 패드(424)를 포함할 수 있다. 일부 실시예에서, 제 2 기판(400)은 인쇄회로기판(printed circuit board)일 수 있다. 예를 들면, 제 2 기판(400)은 멀티레이어 인쇄 회로 기판(multi-layer printed circuit board)일 수 있다. 베이스 보드층(410)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
베이스 보드층(410)의 상면과 하면 각각에는, 보드 상면 패드(422) 및 보드 하면 패드(424)를 노출시키는 솔더 레지스트층(미도시)이 형성될 수 있다. 보드 상면 패드(422)에는 제 1 기판 연결 단자(340)가 연결되고, 보드 하면 패드(424)에는 패키지 연결 단자(440)가 연결될 수 있다. 제 1 기판 연결 단자(340)는 복수의 패드 배선층(324)과 보드 상면 패드(422) 사이를 전기적으로 연결할 수 있다. 보드 하면 패드(424)에 연결되는 패키지 연결 단자(440)는 반도체 패키지(1)를 외부 장치와 연결할 수 있다.
상기 패키지 연결 단자(440)는 복수의 제 1 연결 단자(114), 복수의 제 2 연결 단자(244), 및 제 1 기판 연결 단자(340)에 비하여 더 큰 치수(예컨대 직경)를 가질 수 있다. 또한 상기 제 1 기판 연결 단자(340)는 복수의 제 1 연결 단자(114) 및 복수의 제 2 연결 단자(244)에 비하여 더 큰 치수(예컨대 직경)을 가질 수 있다.
제 1 기판(300)과 제 2 기판(400) 사이에는 보드 접착 필름층(380)이 개재될 수 있다. 보드 접착 필름층(380)은 복수의 제 1 기판 연결 단자(340)를 감쌀 수 있다.
반도체 패키지(1)는 제 1 기판(300) 상에서 제 1 반도체 장치(100) 및 제 2 반도체 장치(200)의 측면을 둘러싸는 패키지 몰딩층(800)을 제 2 몰딩층으로서 더 포함할 수 있다. 패키지 몰딩층(800)은 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다. 도 1 및 도 2를 함께 참조하면 상기 패키지 몰딩층(800)은 계면을 사이에 두고 제 1 몰딩층(130)과 접촉할 수 있다.
일부 실시예에서 패키지 몰딩층(800)은 제 1 기판(300)의 상면, 및 제 1 반도체 장치(100)와 제2 반도체 장치(200) 각각의 측면을 덮되, 제 1 반도체 장치(100)와 제 2 반도체 장치(200)의 상면을 덮지 않을 수 있다. 이 경우, 반도체 패키지(1)는 제 1 반도체 장치(100) 및 제2 반도체 장치(200)의 상면을 덮는 방열 부재(950)를 더 포함할 수 있다. 방열 부재(950)는 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)와 같은 방열판을 포함할 수 있다. 일부 실시예에서, 방열 부재(950)는 제 2 기판(400)의 상면 상에서, 제 1 반도체 장치(100), 제 2 반도체 장치(200), 및 제 1 기판(300)의 상면 및 측면을 둘러쌀 수 있다. 일부 실시예들에 있어서, 상기 방열 부재(950)는 금속 재질로 된 평판 또는 입체일 수 있다.
일부 실시예에서, 상기 방열 부재(950)는 전자파 차폐 기능 및 방열 기능을 수행할 수 있으며, 제 2 기판(400)의 복수의 보드 상면 패드(422) 중 접지가 제공되는 보드 상면 접지 패드(422g)와 연결될 수 있다.
상기 반도체 패키지(1)는 방열 부재(950)와, 제 1 반도체 장치(100) 및 제 2 반도체 장치(200) 사이에 배치되는 열전도 소재(thermal interface material, TIM)(900)를 포함한다. 상기 열전도 소재(900)는 페이스트 또는 필름 등으로 이루어질 수 있다.
도 3은 도 2의 A1으로 표시한 부분을 상세하게 나타낸 부분 확대도이다.
도 3을 참조하면, 상기 복수의 제 2 반도체 칩들(120) 중 최상부에 탑 반도체 칩(120T)이 배치된다. 상기 탑 반도체 칩(120T)의 아래에는 다른 제 2 반도체 칩이 배치되며, 여기서는 편의상 제 1 상부칩(120T-1)으로 지칭한다. 또 상기 제 1 상부칩(120T-1)의 아래에는 또 다른 제 2 반도체 칩이 배치되며, 여기서는 편의상 제 2 상부칩(120T-2)으로 지칭한다. 상기 탑 반도체 칩(120T), 제 1 상부칩(120T-1), 및 제 2 상부칩(120T-2)은 모두 복수의 제 2 반도체 칩들(120)의 일부이다.
위에서 설명한 바와 같이 상기 복수의 제 2 반도체 칩(120)들은 대응되는 수평 방향의 치수가 서로 동일할 수 있다. 따라서 상기 탑 반도체 칩(120T)은 그의 하부에 위치하는 상기 제 1 상부칩(120T-1) 및 제 2 상부칩(120T-2)의 각각과 대비하여 대응되는 수평 방향의 치수가 서로 동일할 수 있다.
상기 제 1 상부칩(120T-1)과 상기 제 2 상부칩(120T-2)의 사이에는 언더필층(135uf)이 개재될 수 있다. 또, 상기 탑 반도체 칩(120T)과 상기 제 1 상부칩(120T-1)의 사이에는 몰딩 언더필(MUF)가 개재될 수 있다. 상기 몰딩 언더필(MUF)은 제 1 몰딩층(130)과 동일한 물질로 이루어질 수 있다. 일부 실시예들에 있어서, 상기 몰딩 언더필(MUF)은 제 1 몰딩층(130)과 일체로 이루어질 수 있다. 일부 실시예들에 있어서, 상기 몰딩 언더필(MUF)은 상기 제 1 몰딩층(130)과 동시에 형성된 것일 수 있다.
상기 제 1 상부칩(120T-1)의 하부에 부착된 내부 연결 단자(124)는 언더필층(135uf)에 의하여 측방향에서 둘러싸일 수 있다. 일부 실시예들에 있어서, 상기 제 1 상부칩(120T-1)의 하부에 부착된 내부 연결 단자(124)는 언더필층(135uf)과 직접 접촉할 수 있다.
또 상기 탑 반도체 칩(120T)의 하부에 부착된 내부 연결 단자(124)는 몰딩 언더필(MUF)에 의하여 측방향에서 둘러싸일 수 있다. 일부 실시예들에 있어서, 상기 탑 반도체 칩(120T)의 하부에 부착된 내부 연결 단자(124)는 몰딩 언더필(MUF)과 직접 접촉할 수 있다.
일부 실시예들에 있어서, 상기 탑 반도체 칩(120T)의 상부 표면(120Ta)은 제 1 몰딩층(130)으로부터 노출될 수 있다. 이 경우 상기 탑 반도체 칩(120T)의 상부 표면(120Ta)은 제 1 몰딩층(130)의 상부 표면과 동일 평면을 이룬다.
상기 탑 반도체 칩(120T)의 두께(t1)는 다른 제 2 반도체 칩들(120)의 두께(t2)에 비하여 더 크다. 일부 실시예들에 있어서, 상기 탑 반도체 칩(120T)의 두께(t1)는 다른 제 2 반도체 칩들(120)의 두께(t2)의 약 1.5배 내지 약 8배일 수 있다.
상기 탑 반도체 칩(120T)의 바로 아래에 위치하는 제 2 반도체 기판(121)의 상부 표면과 상기 탑 반도체 칩(120T)의 하부 표면 사이의 거리(d)는 약 3 ㎛ 내지 약 60 ㎛일 수 있다. 일부 실시예들에 있어서, 상기 탑 반도체 칩(120T)의 바로 아래에 위치하는 제 2 반도체 기판(121)의 상부 표면과 상기 탑 반도체 칩(120T)의 하부 표면 사이의 거리(d)는 약 3 ㎛ 내지 약 60 ㎛, 약 4 ㎛ 내지 약 58 ㎛, 약 5 ㎛ 내지 약 56 ㎛, 약 6 ㎛ 내지 약 54 ㎛, 약 7 ㎛ 내지 약 52 ㎛, 약 8 ㎛ 내지 약 50 ㎛, 약 9 ㎛ 내지 약 48 ㎛, 약 10 ㎛ 내지 약 46 ㎛, 약 11 ㎛ 내지 약 44 ㎛, 약 12 ㎛ 내지 약 42 ㎛, 약 13 ㎛ 내지 약 40 ㎛, 약 14 ㎛ 내지 약 38 ㎛, 약 15 ㎛ 내지 약 36 ㎛, 또는 이 수치들 사이의 임의의 범위를 가질 수 있다.
만일 상기 거리(d)가 너무 작으면 상기 탑 반도체 칩(120T)의 바로 아래에 위치하는 제 2 반도체 기판(121)의 상부 표면과 상기 탑 반도체 칩(120T)의 하부 표면 사이의 공간을 몰딩 수지가 충분히 충진하지 못할 수 있다. 만일 상기 거리(d)가 너무 크면 반도체 패키지의 두께가 과도하게 증가할 수 있다.
상기 언더필 필렛(135)의 상부 표면은 상기 제 1 상부 칩(120T-1)의 상부면보다 높게 위치하지 않는다. 즉, 상기 언더필 필렛(135)의 상부 표면은 상기 제 1 상부 칩(120T-1)의 상부면과 동일 평면을 이루거나 그보다 낮게 위치한다. 구체적으로, 상기 제 1 상부 칩(120T-1)의 상부면의 레벨(L1)과 대비할 때 상기 언더필 필렛(135)의 상부 표면이 갖는 레벨은 상기 레벨(L1)과 동일하거나 그보다 낮다.
일부 실시예들에 있어서, 상기 언더필 필렛(135)의 상부 표면은 상기 제 1 상부 칩(120T-1)의 상부면과 제1 폭(w1)에 걸쳐 연속적으로 동일 평면을 이룰 수 있다. 상기 제 1 상부 칩(120T-1)의 상부면은 제1 폭(w1)만큼 상기 언더필 필렛(135)의 상부 표면과 동일 평면을 이루고 그보다 더 외측에서는 하향하는 곡면을 이룰 수 있다.
상기 탑 반도체 칩(120T)과 상기 제 1 상부 칩(120T-1)을 연결하는 내부 연결 단자(124)의 직경은 상기 제 1 상부칩(120T-1)과 상기 제 2 상부칩(120T-2)을 연결하는 내부 연결 단자(124)의 직경과 실질적으로 동일할 수 있다. 일부 실시예들에 있어서, 상기 복수의 제 2 반도체 칩들(120)을 서로 연결하는 내부 연결 단자(124)들의 직경은 실질적으로 서로 동일할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 제 1 반도체 장치(100a)를 나타내는 단면도이다. 도 4의 제 1 반도체 장치(100a)는 도 2를 참조하여 설명한 제 1 반도체 장치(100)에 비하여 제 1 상부칩(120T-1)과 제 2 상부칩(120T-2) 사이에도 몰딩 언더필이 더 제공되는 점 및 제 2 반도체 칩이 하나 더 추가된 점에서만 차이가 있다. 따라서 이하에서는 이러한 차이점을 중심으로 설명한다.
도 4를 참조하면, 탑 반도체 칩(120T)과 제 1 상부칩(120T-1)의 사이에 제 1 몰딩 언더필(MUF1)이 개재된다. 또, 상기 제 1 상부칩(120T-1)과 상기 제 2 상부칩(120T-2)의 사이에 제 2 몰딩 언더필(MUF2)이 개재된다.
일부 실시예들에 있어서, 상기 제 1 몰딩 언더필(MUF1)은 제 1 몰딩층(130)과 계면 없이 연속적인 일체를 구성할 수 있다. 상기 제 1 몰딩 언더필(MUF1)은 제 1 몰딩층(130)과 동일한 물질로 이루어질 수 있다. 일부 실시예들에 있어서, 상기 제 1 몰딩 언더필(MUF1)은 상기 제 1 몰딩층(130)과 동시에 형성된 것일 수 있다.
일부 실시예들에 있어서, 상기 제 2 몰딩 언더필(MUF2)은 제 1 몰딩층(130)과 계면 없이 연속적인 일체를 구성할 수 있다. 상기 제 2 몰딩 언더필(MUF2)은 제 1 몰딩층(130)과 동일한 물질로 이루어질 수 있다. 일부 실시예들에 있어서, 상기 제 2 몰딩 언더필(MUF2)은 상기 제 1 몰딩층(130)과 동시에 형성된 것일 수 있다.
이 때 상기 언더필 필렛(135)의 상부 표면은 상기 제 2 상부 칩(120T-2)의 상부면보다 높게 위치하지 않는다. 즉, 상기 언더필 필렛(135)의 상부 표면은 상기 제 2 상부 칩(120T-2)의 상부면과 동일 평면을 이루거나 그보다 낮게 위치한다.
일부 실시예들에 있어서, 상기 언더필 필렛(135)의 상부 표면은 상기 제 2 상부 칩(120T-2)의 상부면과 소정 폭에 걸쳐 연속적으로 동일 평면을 이룰 수 있다. 상기 제 2 상부 칩(120T-2)의 상부면은 상기 소정 폭만큼 상기 언더필 필렛(135)의 상부 표면과 동일 평면을 이루고 그보다 더 외측에서는 하향하는 곡면을 이룰 수 있다.
도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 나타낸 측단면도들이다.
도 5a를 참조하면, 캐리어 기판(21) 상에 반도체 기판(110s)을 부착할 수 있다.
상기 캐리어 기판(21)은, 예를 들면, 실리콘[예를 들어, 블랭크 디바이스 웨이퍼(blank device wafer)], 소다 라임 유리(soda lime glass), 보로실리케이트 유리(borosilicate glass), 실리콘 카바이드, 실리콘 게르마늄, 실리콘 질화물, 갈륨비소, 사파이어, 및 다양한 금속들 및 세라믹들을 포함할 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
상기 반도체 기판(110s)은 Si 또는 Ge과 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있으며, 반도체 소자가 형성된 활성면이 상기 캐리어 기판(21)을 향하도록 배치될 수 있다.
상기 반도체 기판(110s)은 결착재(23)에 의하여 상기 캐리어 기판(21)에 부착될 수 있다. 상기 결착재(23)는 폴리실록산계 화합물을 함유하는 일반적인 접착제일 수 있으며, 상기 캐리어 기판(21)과 상기 반도체 기판(110s)을 충분한 강도로 결합시킬 수 있다.
도 5b를 참조하면, 상기 반도체 기판(110s) 상에 상기 반도체 기판(110s)과 실질적으로 동일한 크기(예를 들면, 평면적)를 갖는 제 1 접착 시트(135as)를 제공할 수 있다. 상기 제 1 접착 시트(135as)는 비전도성 필름(non-conductive film, NCF)과 같은 접착 시트를 이용하여 제공될 수 있다. 상기 제 1 접착 시트(135as)는 접착성을 띠기 때문에 상기 반도체 기판(110s) 상에 부착될 수 있다. 또한, 상기 제 1 접착 시트(135as)는 아직 경화되지 않은 상태이기 때문에 열 및/또는 외력에 의한 다소간의 변형이 가능한 상태이다.
상기 제 1 접착 시트(135as)의 부착을 위하여 약 170℃ 내지 약 300℃의 온도로 약 1초 내지 약 20초 동안 가열할 수 있다. 가열 온도와 가열 시간은 상기 제 1 접착 시트(135as)에 전달되는 열에너지의 양을 고려하여 결정될 수 있다. 만일 제 1 접착 시트(135as)에 과도한 열에너지가 가해지면 과경화로 인해 추후 공정의 진행이 어려울 수 있다.
도 5c를 참조하면, 상기 반도체 기판(110s) 상에 복수의 제 2 반도체 기판들(121)을 적층한다. 상기 제 2 반도체 기판들(121)에 제공된 내부 연결 단자(124)는 상기 제 1 접착 시트(135as)를 관통하여 제 1 하면 연결 패드(112b)와 접촉할 수 있다. 상기 제 2 반도체 기판들(121)의 부착은 도 5d를 참조하여 뒤에서 더욱 상세하게 설명한다.
상기 제 2 반도체 기판들(121)은 열 및 압력에 의하여 반도체 기판(110s)에 부착될 수 있다. 상기 제 2 반도체 기판들(121)에 가해지는 열 및 압력으로 인해 상기 제 1 접착 시트(135as)의 부분적으로 유동되어 상기 제 2 반도체 기판들(121) 주위에 융기된 융기부(135ae)가 형성될 수 있다. 도 5c에 도시된 융기부(135ae)는 예시적인 것으로서, 상기 융기부(135ae)의 형태는 도 5c에 도시된 모양에 한정되지 않는다.
도 5b 및 도 5c에서는 제 1 접착 시트(135as)가 먼저 제공되고, 그 위에 제 2 반도체 기판들(121)이 제공되는 것으로 도시되었지만, 본 발명이 여기에 한정되는 것은 아니다. 일부 실시예들에 있어서, 제 1 접착 시트(135as)의 제공 없이 도 5d의 이하에서 설명하는 바와 같이 제 2 접착 시트(135p)가 부착된 제 2 반도체 기판(121)을 반도체 기판(110s) 상에 직접 제공할 수도 있다. 이에 대해서는 도 6a 내지 도 6e를 참조하여 뒤에서 더욱 상세하게 설명한다.
도 5d를 참조하면, 제 2 접착 시트(135p)가 부가된 복수의 제 2 반도체 기판들(121)이 추가적으로 적층될 수 있다. 이 때 상기 제 2 접착 시트(135p)의 평면적은 상기 제 2 반도체 기판(121)의 평면적과 실질적으로 동일할 수 있다.
상기 복수의 제 2 반도체 기판들(121)을 추가적으로 적층하기 위하여 열 압착 언더필 공정용 본딩 헤드(BH)와 제 2 반도체 기판(121) 사이에 본딩 포일(BF)을 배치하고, 상기 본딩 헤드(BH)를 이용하여 상기 제 2 반도체 기판(121)에 열 및 압력을 인가할 수 있다. 일부 실시예들에 있어서, 상기 본딩 헤드(BH)의 하부의 평면적은 상기 제 2 반도체 기판(121)의 평면적보다 더 클 수 있다. 즉, 상기 본딩 헤드(BH)의 하면은, 상기 제 2 반도체 기판(121)의 상면의 전체를 덮을 수 있다. 본딩 포일(BF)은 본딩 헤드(BH)의 하면에 발생하는 오염을 방지하는 역할을 수행할 수 있다. 상기 본딩 포일(BF)은 롤(roll) 형태로 공급되고, 열 압착 본딩 후 다시 롤 형태로 감기도록 구성될 수 있다. 이와 같이 본딩 포일(BF)의 공급과 회수를 롤 투 롤(roll to roll) 방식으로 진행함으로써, 본딩 포일(BF)을 연속적으로 공급할 수 있고, 열 압착 본딩 공정에서 본딩 포일(BF)이 팽팽하게 유지될 수 있다.
상기 본딩 헤드(BH)를 이용하여 상기 제 2 반도체 기판(121)에 열 및 압력을 가하면, 제 2 접착 시트(135p)가 리플로우되어 유동성을 가지게 되며 상기 제 2 반도체 기판(121)의 주변 방향으로 유동하게 된다. 리플로우된 제 2 접착 시트(135p)는 제 2 반도체 기판(121)의 측면보다 더 외측으로 돌출된다. 뿐만 아니라, 상기 제 2 반도체 기판(121)의 측면보다 더 외측으로 돌출된 언더필 필렛(135)은 그보다 먼저 형성된 아래 쪽의 언더필 필렛(135)과 병합될(merge) 수 있다.
위에서 설명된 바와 같이 상기 본딩 헤드(BH)의 하부의 평면적은 상기 제 2 반도체 기판(121)의 평면적보다 더 크기 때문에 상기 제 2 반도체 기판(121)의 측면보다 더 외측으로 돌출된 언더필 필렛(135)의 상부면은 상기 본딩 포일(BF)의 하부면에 의하여 제한될 수 있다. 따라서, 돌출된 언더필 필렛(135)의 상부면은 함께 열 압착 본딩된 제 2 반도체 기판(121)의 상부면과 실질적으로 동일 평면에 있을 수 있다.
도 5d에서는 4개의 제 2 반도체 기판들(121)이 적층된 것으로 도시되었지만 통상의 기술자는 이보다 더 적거나 더 많은 수의 제 2 반도체 기판들(121)이 적층될 수 있음을 이해할 것이다.
상기 제 2 접착 시트(135p)의 부착을 위하여 약 170℃ 내지 약 300℃의 온도로 약 1초 내지 약 20초 동안 가열할 수 있다.
도 5e를 참조하면, 상기 복수의 제 2 반도체 기판들(121) 상에 추가적인 제 2 반도체 기판으로서 탑 반도체 칩(120T)을 적층한다. 상기 탑 반도체 칩(120T)은 다른 제 2 반도체 기판들(121)과는 달리 제 2 접착 시트(135p)가 부착되지 않은 것이다. 따라서 상기 탑 반도체 칩(120T)을 적층한 직후에는 상기 탑 반도체 칩(120T)의 하부에 부착된 내부 연결 단자(124)의 주위가 빈 공간이다.
상기 탑 반도체 칩(120T)의 바로 아래에 위치하는 제 2 반도체 기판(121)의 상부 표면과 상기 탑 반도체 칩(120T)의 하부 표면 사이의 거리는 약 3 ㎛ 내지 약 60 ㎛일 수 있다. 일부 실시예들에 있어서, 상기 탑 반도체 칩(120T)의 바로 아래에 위치하는 제 2 반도체 기판(121)의 상부 표면과 상기 탑 반도체 칩(120T)의 하부 표면 사이의 거리는 약 3 ㎛ 내지 약 60 ㎛, 약 4 ㎛ 내지 약 58 ㎛, 약 5 ㎛ 내지 약 56 ㎛, 약 6 ㎛ 내지 약 54 ㎛, 약 7 ㎛ 내지 약 52 ㎛, 약 8 ㎛ 내지 약 50 ㎛, 약 9 ㎛ 내지 약 48 ㎛, 약 10 ㎛ 내지 약 46 ㎛, 약 11 ㎛ 내지 약 44 ㎛, 약 12 ㎛ 내지 약 42 ㎛, 약 13 ㎛ 내지 약 40 ㎛, 약 14 ㎛ 내지 약 38 ㎛, 약 15 ㎛ 내지 약 36 ㎛, 또는 이 수치들 사이의 임의의 범위를 가질 수 있다.
만일 상기 거리가 너무 작으면 상기 탑 반도체 칩(120T)의 바로 아래에 위치하는 제 2 반도체 기판(121)의 상부 표면과 상기 탑 반도체 칩(120T)의 하부 표면 사이의 공간을 몰딩 수지가 충분히 충진하지 못할 수 있다. 만일 상기 거리가 너무 크면 반도체 패키지의 두께가 과도하게 증가할 수 있다.
도 5f를 참조하면, 상기 복수의 제 2 반도체 기판들(121)의 측면 및 상면을 감싸도록 몰딩층(130)을 형성할 수 있다. 일부 실시예들에 있어서, 상기 몰딩층(130)은 상기 복수의 제 2 반도체 기판들(121)의 측면만 감싸고 상면은 노출시키도록 형성될 수도 있다. 상기 몰딩층(130)은 에폭시 몰딩 컴파운드 물질을 이용하여 형성될 수 있다.
도 5g를 참조하면, 캐리어 기판(21)을 제거한 후 각 반도체 패키지 별로 개별화(singulation)할 수 있다.
상기 캐리어 기판(21)의 제거는 결착재(23)의 표면에 크랙이 발생하도록 외력을 가하여 수행될 수 있다. 예를 들면, 상기 결착재(23)의 표면에 크랙이 발생하도록 블레이드(blade) 또는 이니시에이터(initiator)로 충격을 가함으로써 수행될 수 있다. 일단 크랙이 발생하면 상기 크랙이 전파(propagation)되어 상기 커리어 기판(21)이 제거될 수 있다.
상기 개별화는 쏘잉에 의하여 수행될 수 있으나, 여기에 한정되는 것은 아니다. 예를 들면, 상기 개별화는 레이저를 조사함으로써 수행될 수도 있다.
이상에서 살펴본 바와 같이 언더필 필렛(135)의 상부 표면의 높이가 제 1 상부칩(120T-1) 또는 제 2 상부칩(120T-2)의 상부 표면보다 높지 않게 제한되기 때문에 추후 상기 반도체 패키지의 탑 반도체 칩(120)이 씨닝되더라도 언더필 필렛(135)의 상부가 외부로 노출되지 않는다.
도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 나타낸 측단면도들이다. 도 6a 내지 도 6e에 나타낸 실시예는 도 5a 내지 도 5g를 참조하여 설명한 실시예와 대비하여 제 1 접착 시트(135as)가 생략되고 그 대신 제 2 접착 시트(135p)가 제공되는 점에서 차이가 있다. 이하에서는 이러한 차이점을 중심으로 설명한다.
도 5a를 참조하여 설명한 단계는 여기서 공통되며 도 5c를 참조하여 설명한 단계는 도 6a에 도시된 단계에 대응된다. 즉, 도 5a를 참조하여 설명한 단계를 수행한 후, 도 6a에 도시된 단계가 수행되며, 도 5b를 참조하여 설명한 단계는 생략된다.
도 6a를 참조하면, 반도체 기판(110s) 상에 복수의 제 2 반도체 기판들(121)을 적층한다. 상기 제 2 반도체 기판들(121)에는 제 2 접착 시트(135p)(도 5d 참조)가 부착되어 있을 수 있다. 제 2 접착 시트(135p)가 부착된 제 2 반도체 기판(121)을 상기 반도체 기판(110s)의 원하는 장소에 위치시킨 후 열 및 압력을 인가할 수 있다. 인가된 열 및 압력에 의하여 제 2 접착 시트(135p)는 상기 제 2 반도체 기판(121)의 측면보다 외측으로 돌출되고, 언더필 필렛(135)이 형성된다.
도 6b를 참조하면 제 2 접착 시트(135p)가 부가된 복수의 제 2 반도체 기판들(121)이 추가적으로 적층될 수 있다. 본 단계는 도 5d를 참조하여 설명한 단계와 실질적으로 동일하기 때문에 추가적인 설명을 생략한다.
도 6c를 참조하면, 상기 복수의 제 2 반도체 기판들(121) 상에 추가적인 제 2 반도체 기판으로서 탑 반도체 칩(120T)을 적층한다. 상기 탑 반도체 칩(120T)은 제 1 상부칩(120T-1)의 직접 위에 적층된다. 본 단계는 도 5e를 참조하여 설명한 단계와 실질적으로 동일하기 때문에 추가적인 설명을 생략한다.
도 6d를 참조하면, 상기 복수의 제 2 반도체 기판들(121)의 측면 및 상면을 감싸도록 몰딩층(130)을 형성할 수 있다. 또 도 6e를 참조하면, 캐리어 기판(21)을 제거한 후 각 반도체 패키지 별로 개별화(singulation)할 수 있다. 도 6d 및 도 6e의 단계들은 각각 도 5f 및 도 5g를 참조하여 설명한 단계와 실질적으로 동일하기 때문에 추가적인 설명을 생략한다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
100: 제 1 반도체 장치 110: 제 1 반도체 칩
111: 제 1 반도체 기판 112a: 제 1 상면 연결 패드
112b: 제 1 하면 연결 패드 113: 제 1 관통 전극
120: 제 2 반도체 칩 120T: 탑 반도체 칩
120T-1: 제 1 상부칩 120T-2: 제 2 상부칩
121: 제 2 반도체 기판 122a: 내부 상면 연결 패드
122b: 내부 하면 연결 패드 123: 제 2 관통 전극
124: 내부 연결 단자 130: 몰딩층
135: 언더필 필렛 135T: 평탄 표면
135uf: 언더필층 135as: 제 1 접착 시트
200: 제 2 반도체 장치 300: 제 1 기판
400: 제 2 기판

Claims (10)

  1. 기판 상에 수직 방향으로 적층된 복수의 반도체 칩들;
    상기 복수의 반도체 칩들 상에 제공된 탑 반도체 칩;
    상기 복수의 반도체 칩들 사이 및 상기 기판과 상기 복수의 반도체 칩들 사이의 언더필층; 및
    상기 복수의 반도체 장치들을 적어도 측면에서 둘러싸는 몰딩 수지;
    를 포함하고,
    상기 몰딩 수지가 상기 복수의 반도체 칩들과 상기 탑 반도체 칩 사이의 공간으로 연장된 반도체 장치.
  2. 제 1 항에 있어서,
    상기 복수의 반도체 칩들의 측면으로부터 외부로 돌출된 언더필 필렛을 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 탑 메모리 장치는 상기 복수의 메모리 장치들과 볼 본딩으로 결합된 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 몰딩 수지는 상기 탑 반도체 칩의 측면을 둘러싸는 것을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 몰딩 수지는 상기 복수의 반도체 칩들과 상기 탑 반도체 칩 사이에서 상기 볼 본딩의 주위를 둘러싸는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 몰딩 수지는 상기 볼 본딩의 솔더볼과 직접 접촉하는 것을 특징으로 하는 반도체 장치.
  7. 제 3 항에 있어서,
    상기 복수의 반도체 칩들의 상부 표면과 상기 탑 반도체 칩의 하부 표면 사이의 거리는 약 3 ㎛ 내지 약 60 ㎛인 것을 특징으로 하는 반도체 장치.
  8. 패키지 기판;
    상기 패키지 기판 상에 적층된 인터포저 기판;
    상기 인터포저 기판 상에 측방향으로 배열된 제 1 반도체 장치 및 제 2 반도체 장치; 및
    상기 제 1 반도체 장치 및 상기 제 2 반도체 장치의 측면을 둘러싸는 제 1 몰딩 수지;
    를 포함하고,
    상기 제 1 반도체 장치는:
    버퍼 칩;
    상기 버퍼 칩 상에 적층되고 스루 실리콘 비아(through-silicon via, TSV)를 통해 서로 연결된 복수의 메모리 장치들;
    상기 복수의 메모리 장치들 측면 상의 언더필 필렛;
    상기 복수의 메모리 장치들 상에 제공된 탑 메모리 장치; 및
    상기 복수의 메모리 장치들 및 상기 탑 메모리 장치의 측면을 둘러싸는 제 2 몰딩 수지;
    를 포함하고,
    상기 제 2 몰딩 수지가 상기 복수의 메모리 장치들과 상기 탑 메모리 장치 사이의 공간을 적어도 부분적으로 매립하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 언더필 필렛은 상기 복수의 메모리 장치들의 측면으로부터 외부를 향하여 돌출되고,
    상기 언더필 필렛의 상단의 레벨은 상기 복수의 메모리 장치들의 상부 표면과 실질적으로 동일하거나 그보다 낮은 것을 특징으로 하는 반도체 패키지.
  10. 패키지 기판;
    상기 패키지 기판 상에 적층된 인터포저 기판;
    상기 인터포저 기판 상에 측방향으로 배열된 제 1 반도체 장치 및 제 2 반도체 장치; 및
    상기 제 1 반도체 장치 및 상기 제 2 반도체 장치의 측면을 둘러싸는 제 1 몰딩 수지;
    를 포함하고,
    상기 제 1 반도체 장치는:
    버퍼 칩;
    상기 버퍼 칩 상에 적층되고 스루 실리콘 비아(through-silicon via, TSV)를 통해 서로 연결된 복수의 메모리 장치들;
    상기 복수의 메모리 장치들 측면 상의 언더필 필렛;
    상기 복수의 메모리 장치들 상에 제공된 탑 메모리 장치; 및
    상기 복수의 메모리 장치들 및 상기 탑 메모리 장치의 측면을 둘러싸는 제 2 몰딩 수지;
    를 포함하고,
    상기 탑 메모리 장치는 상기 복수의 메모리 장치들과 볼 본딩으로 결합되고,
    상기 제 2 몰딩 수지는 상기 볼 본딩의 솔더볼과 접촉하면서 상기 솔더볼의 주위를 둘러싸는 반도체 패키지.
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