KR20230063230A - 반도체 패키지 - Google Patents

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KR20230063230A
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KR
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semiconductor chip
package
sub
strip
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장도영
이은수
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삼성전자주식회사
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    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Abstract

본 발명의 기술적 사상은 제1 패키지 기판; 상기 제1 패키지 기판 상에 실장된 반도체 칩; 상기 제1 패키지 기판 및 상기 반도체 칩의 상부에 배치되는 제2 패키지 기판; 상기 제1 패키지 기판과 상기 제2 패키지 기판 사이에 개재되며, 평면적으로 상기 반도체 칩과 이격되는 복수의 코어 구조체 및 복수의 솔더 볼; 및 상기 반도체 칩과 상기 복수의 코어 구조체 사이에 배치되며, 상기 반도체 칩의 가장자리와 평행하게 연장되는 복수의 스트립 가이드; 을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {Semiconductor Package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다. 더 구체적으로는 패키지 온 패키지 타입의 반도체 패키지에 관한 것이다.
반도체 칩의 저장 용량이 고용량화됨과 동시에, 반도체 칩을 포함하는 반도체 패키지는 얇고 가벼워질 것이 요구되고 있다. 또한, 반도체 패키지 안에 다양한 기능의 반도체 칩들을 포함시키고, 상기 반도체 칩들을 빠르게 구동시키기 위한 연구들이 진행되는 추세이다. 이러한 추세에 대응하여, 하부 반도체 패키지 상에 상부 반도체 패키지가 탑재된 구조인 패키지 온 패키지 타입의 반도체 패키지에 관한 연구들이 진행되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 구조적인 신뢰성 및 전기적 연결의 신뢰성을 가지는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 패키지 기판; 상기 제1 패키지 기판 상에 실장된 반도체 칩; 상기 제1 패키지 기판 및 상기 반도체 칩의 상부에 배치되는 제2 패키지 기판; 상기 제1 패키지 기판과 상기 제2 패키지 기판 사이에 개재되며, 평면적으로 상기 반도체 칩과 이격되는 복수의 코어 구조체 및 복수의 솔더 볼; 및 상기 반도체 칩과 상기 복수의 코어 구조체 사이에 배치되며, 상기 반도체 칩의 가장자리와 평행하게 연장되는 복수의 스트립 가이드; 을 포함하는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 패키지 기판; 상기 제1 패키지 기판 상에 실장된 제1 반도체 칩; 상기 제1 패키지 기판 및 상기 반도체 칩의 상부에 배치되는 제2 패키지 기판; 상기 제1 패키지 기판과 상기 제2 패키지 기판 사이에 개재되며, 평면적으로 상기 반도체 칩과 이격되는 복수의 코어 구조체 및 복수의 솔더 볼; 및 상기 반도체 칩과 상기 복수의 솔더 볼 사이, 및 상기 반도체 칩과 상기 복수의 코어 구조체 사이에 배치되는 복수의 스트립 가이드; 을 포함하는 하부 패키지; 제3 패키지 기판; 제3 패키지 기판 상에 실장된 제2 반도체 칩; 을 포함하는 상부 패키지; 및 상기 하부 패키지와 상기 상부 패키지 사이에 개재되어 상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 패키지 연결 부재; 를 포함하는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 패키지 기판; 상기 제1 패키지 기판 상에 실장된 반도체 칩; 상기 제1 패키지 기판 및 상기 반도체 칩의 상부에 배치되는 제2 패키지 기판; 상기 제1 패키지 기판과 상기 제2 패키지 기판 사이를 채우며, 상기 반도체 칩을 둘러싸는 몰딩층; 상기 몰딩층을 관통하며, 평면적으로 상기 반도체 칩과 이격되어 상기 반도체 칩의 가운데 부분을 중심으로 대칭을 이루도록 열을 이루며 배치되는 복수의 코어 구조체; 상기 몰딩층을 관통하며, 상기 제1 패키지 기판과 상기 제2 패키지 기판을 연결하는 복수의 솔더 볼; 및 제1 서브 스트립 가이드와 제2 서브 스트립 가이드를 포함하는 복수의 스트립 가이드; 을 포함하며, 상기 제1 서브 스트립 가이드는 상기 제1 패키지 기판의 서로 반대되는 2개의 가장자리와 이에 대응되는 상기 반도체 칩의 서로 반대되는 2개의 가장자리 사이에 배치되고 상기 서로 반대되는 2개의 가장자리를 따라서 평행하게 연장되고, 상기 제1 서브 스트립 가이드의 연장 방향에 수직한 상기 제1 서브 스트립 가이드의 단면은 수직 높이가 수평 폭보다 더 긴 사각형이며, 상기 제2 서브 스트립 가이드는 상기 제1 패키지 기판의 서로 반대되는 다른 2개의 가장자리와 이에 대응되는 상기 반도체 칩의 서로 반대되는 다른 2개의 가장자리 사이에 배치되고 상기 서로 반대되는 다른 2개의 가장자리를 따라서 평행하게 연장되고, 상기 제2 서브 스트립 가이드의 연장 방향에 수직한 상기 제2 서브 스트립 가이드의 단면은 수직 높이가 수평 폭보다 더 긴 사각형인 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 예시적인 실시예들에 의하면, 반도체 패키지가 코어 구조체를 및 스트립 가이드를 포함하여, 반도체 패키지의 휨(Warpage)이 방지되고 반도체 패키지의 구조적 신뢰성이 향상될 수 있다. 또한 스트립 가이드로 인해 반도체 칩 내부로 솔더 볼이 이탈하는 것을 방지하여, 반도체 패키지의 전기적 연결 신뢰성이 향상될 수 있다.
도 1a 내지 도 1c는 본 발명의 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 패키지의 평면 배치를 나타내는 평면 레이아웃도들이다.
도 3a 내지 도 3g는 본 발명의 예시적인 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 패키지 온 패키지(Package On Package, POP) 형태의 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
이하에서, 수평 길이란 복수의 스트립 가이드(60)가 연장되는 방향으로의 복수의 스트립 가이드(60) 길이를 의미하고, 수평 폭이란 복수의 스트립 가이드(60)의 연장 방향에 수직한 단면에서의 스트립 가이드(60)의 수평 길이를 의미하며, 수직 높이란 복수의 스트립 가이드(60)의 연장 방향에 수직한 단면에서의 스트립 가이드(60)의 수직 길이를 의미한다.
도 1a은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다. 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 도 1c는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 1a를 참조하면, 반도체 패키지(1a)는 제1 패키지 기판(100), 제1 패키지 기판(100) 상에 배치되는 반도체 칩(10), 및 제1 패키지 기판(100)과 반도체 칩(10) 상부에 배치되는 제2 패키지 기판(200)을 포함한다.
제1 패키지 기판(100)은 제1 기판 베이스(110), 및 복수의 제1 패드(120)를 포함할 수 있다. 복수의 제1 패드(120)는 제1 패키지 기판(100)의 상면에 배치되는 복수의 제1 상면 패드(120U) 및 제1 패키지 기판(100)의 하면에 배치되는 복수의 제1 하면 패드(120L)를 포함할 수 있다.
예시적인 실시예에서, 제1 패키지 기판(100)은 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들어, 제1 패키지 기판(100)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 다만 이에 한정되는 것은 아니다.
제1 기판 베이스(110)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 제1 기판 베이스(110)는 예를 들어, FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 다만 이에 한정되는 것은 아니다.
예시적인 실시예에서, 제1 패드(120)는 구리를 포함할 수 있다. 예를 들어, 제1 패드(120)는 ED(electrolytically deposited) 구리 호일(copper foil), RA(rolled-annealed) 구리 호일, 초극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys) 등으로 이루어질 수 있다.
예시적인 실시예에서, 제1 패키지 기판(100)은 제1 기판 베이스(110)의 상면과 하면을 덮는 제1 솔더 레지스트 층(130)을 더 포함할 수 있다. 제1 솔더 레지스트 층(130)은 복수의 제1 상면 패드(120U)를 노출시키며 제1 기판 베이스(110)의 상면을 덮는 제1 상면 솔더 레지스트 층(132)과 복수의 제1 하면 패드(120L)를 노출시키며 제1 기판 베이스(110)의 하면을 덮는 제1 하면 솔더 레지스트 층(134)을 포함할 수 있다.
복수의 제1 하면 패드(120L) 중 적어도 일부에는 복수의 외부 연결 단자(900)가 부착될 수 있다. 복수의 외부 연결 단자(900)는 반도체 패키지(1a)를 외부와 전기적으로 연결할 수 있다.
반도체 칩(10)은 서로 반대되는 활성면과 비활성면을 가지는 반도체 기판(11), 및 반도체 칩(10)의 제1 면에 배치되는 복수의 칩 패드(13)를 포함할 수 있다. 반도체 칩(10)의 제1 면과 반도체 칩(10)의 제2 면은 서로 반대되며, 반도체 칩(10)의 제2 면은 반도체 기판(11)의 상기 비활성면을 의미한다.
예시적인 실시예에서, 반도체 칩(10)은 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 다른 예시적인 실시예에서, 반도체 칩(10)은 예를 들어, 메모리 반도체 칩일 수 있다. 상기 메모리 반도체 칩은 예를 들어, 플래시 메모리(Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 상기 플래시 메모리는, 예를 들어 낸드(NAND) 플래시 메모리, 또는 브이낸드(V-NAND) 플래시 메모리일 수 있다. 예시적인 실시예에서, 반도체 칩(10)은 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩일 수 있다.
반도체 기판(11)은 예를 들어, 실리콘(Si) 또는 저마늄(Ge)과 같은 IV 족 반도체, 실리콘-저마늄(SiGe) 또는 실리콘카바이드(SiC)와 같은 IV-IV 족 화합물 반도체, 또는 갈륨비소(GaAs), 인듐비소(InAs), 또는 인듐인(InP)과 같은 III-V 족 화합물 반도체를 포함할 수 있다. 반도체 기판(11)은 도전 영역, 예를 들어 불순물이 도핑된 웰(well)을 포함할 수 있다. 반도체 기판(11)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
반도체 기판(11)의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자가 형성될 수 있다. 상기 복수의 개별 소자들은 다양한 미세 전자 소자(micro electronic device), 예를 들어, CMOS 트랜지스터(complementary metal-oxide semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 반도체 기판(11)의 상기 도전 영역에 전기적으로 연결될 수 있다. 반도체 소자는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 반도체 기판(11)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
예시적인 실시예에서, 반도체 칩(10)은 제1 면이 제1 패키지 기판(100)을 향하는 페이스 다운(face down) 배치를 가지며, 제1 패키지 기판(100) 상에 배치될 수 있다. 이 경우, 반도체 칩(10)의 복수의 칩 패드(13)와 제1 패키지 기판(100)의 복수의 제1 상면 패드(120U) 중 일부개 사이에는 복수의 칩 연결 부재(20)가 개재될 수 있다. 복수의 칩 연결 부재(20)는 예를 들어, 솔더 볼 또는 범프일 수 있으나 이에 한정되는 것은 아니다. 반도체 칩(10)과 제1 패키지 기판(100)은 복수의 칩 연결 부재(20)를 통해 전기적으로 연결될 수 있다.
예시적인 실시예에서, 반도체 칩(10)의 제1 면과 제1 패키지 기판(100)의 상면 사이에는 언더필 층(30)이 개재될 수 있다. 언더필 층(30)은 복수의 칩 연결 부재(20)를 둘러쌀 수 있다. 언더필 층(30)은 예를 들어, 모세관 언더필(Capillary under-fill) 방법에 의해 형성되는 에폭시 수지로 이루어질 수 있다.
제2 패키지 기판(200)은 제1 패키지 기판(100) 및 반도체 칩(10)의 상부에 배치될 수 있다. 제2 패키지 기판(200)은 수직 방향(Z 방향)으로 반도체 칩(10)과 이격될 수 있다.
제2 패키지 기판(200)은 제2 기판 베이스(210), 및 복수의 제2 패드(220)를 포함할 수 있다. 복수의 제2 패드(220)는 제2 기판 베이스(210)의 상면에 배치되는 제2 상면 패드(220U) 및 제2 기판 베이스(210)의 하면에 배치되는 제2 하면 패드(220L)를 포함할 수 있다. 제2 패키지 기판(200), 제2 기판 베이스(210), 및 복수의 제2 패드(220) 각각은, 제1 패키지 기판(100), 제1 기판 베이스(110), 및 복수의 제1 패드(120) 각각과 대체로 유사한 바, 차이점을 중심으로 설명한다.
예시적인 실시예에서, 제2 패키지 기판(200)은 인쇄회로기판일 수 있다. 예를 들어, 제2 패키지 기판(200)은 멀티 레이어 인쇄 회로 기판일 수 있다. 다른 예시적인 실시예에서, 제2 패키지 기판(200)은 재배선 라인, 재배선 비아, 그리고 상기 재배선 라인과 상기 재배선 비아를 감싸는 재배선 절연층을 포함하는 재배선 구조물일 수 있다. 또 다른 예시적인 실시예에서, 제2 패키지 기판(200)은 인터포저(Interposer) 기판일 수 있다. 이 경우, 제2 패키지 기판(200)은 베이스 층, 및 배선 구조물을 포함할 수 있다.
예시적인 실시예에서, 제2 패키지 기판(200)은 제2 기판 베이스(210)의 상면과 하면을 덮는 제2 솔더 레지스트 층(230)을 더 포함할 수 있다. 제2 솔더 레지스트 층(230)은 복수의 제2 상면 패드(220U)를 노출시키며 제2 기판 베이스(210)의 상면을 덮는 제2 상면 솔더 레지스트 층(232)과 복수의 제2 하면 패드(220L)를 노출시키며 제2 기판 베이스(210)의 하면을 덮는 제2 하면 솔더 레지스트 층(234)을 포함할 수 있다.
예시적인 실시예에서, 제1 패키지 기판(100)의 수평 방향 길이 및 수평 면적은 제2 패키지 기판(100)의 수평 방향 길이 및 수평 면적과 동일할 수 있다.
몰딩층(70)은 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10)을 감쌀 수 있다. 몰딩층(70)은 제1 패키지 기판(100)의 상면, 제2 패키지 기판(200)의 하면, 및 언더필 층(30)의 양 측벽을 덮을 수 있다. 예시적인 실시예에서, 몰딩층(70)은 반도체 칩(10)과 제2 패키지 기판(200)이 이격되도록, 반도체 칩(10)의 제2 면과 제2 패키지 기판(200)의 하면 사이를 채울 수 있다. 몰딩층(70)은 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)일 수 있으나 이에 한정되는 것은 아니다.
복수의 솔더 볼(40)은 복수의 제1 상면 패드(120U)와 복수의 제2 하면 패드(220L) 사이를 연결할 수 있다. 이 경우, 복수의 솔더 볼(40)의 상면은 복수의 제2 하면 패드(220L)와 접하고, 복수의 솔더 볼(40)의 하면은 복수의 제1 상면 패드(120U)와 접할 수 있다. 복수의 솔더 볼(40)은 수직 높이가 수평 폭보다 더 긴 럭비공 형상을 가질 수 있다. 예를 들어, 복수의 솔더 볼(40)의 수직 높이는 약 150um 내지 약 250um 이고, 복수의 솔더 볼(40)의 수평 폭은 약 60um 내지 약 140um일 수 있다. 복수의 솔더 볼(40)간의 피치는 예를 들어, 약 220um 내지 약 300um일 수 있다. 복수의 솔더 볼(40)은 도전성 솔더로 이루어질 수 있다. 예를 들어, 복수의 솔더 볼(40)은 주석, 은, 및 구리 중 적어도 하나를 포함할 수 있다.
복수의 코어 구조체(50)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 개재될 수 있다. 예시적인 실시예에서, 복수의 코어 구조체(50) 중 일부개는 복수의 제1 상면 패드(120U)와 복수의 제2 하면 패드(220L) 사이를 연결할 수 있다. 즉 복수의 코어 구조체(50) 중 일부개의 상면 및 하면은 각각 복수의 제2 하면 패드(220L) 및 복수의 제1 상면 패드(120U)와 접하고, 복수의 코어 구조체(50) 중 다른 일부개의 상면 및 하면은 각각 복수의 제2 하면 패드(220L) 및 복수의 제1 상면 패드(120U)와 접하지 않을 수 있다. 예시적인 실시예에서, 복수의 코어 구조체(50) 각각은 코어 층(53) 및 코어 층(53)을 감싸고 있는 솔더 층(51)을 포함할 수 있다. 이 경우, 복수의 제1 상면 패드(120U)와 복수의 제2 하면 패드(220L) 사이를 연결하는 복수의 코어 구조체(50) 중 일부개의 솔더 층(51)은 제2 하면 패드(220L) 및 제1 상면 패드(120U)와 접할 수 있다. 예시적인 실시예에서, 코어 층(53)은 구리(Cu)를 포함할 수 있으나 이에 한정되는 것은 아니다. 예시적인 실시예에서, 솔더 층(51)은 도전성 솔더로 이루어질 수 있다. 예를 들어, 솔더 층(51)은 주석(Sn), 은(Ag), 및 구리(Cu) 중 적어도 하나를 포함할 수 있으나 이에 한정되는 것은 아니다.
예시적인 실시예에서, 복수의 코어 구조체(50)는 수평 폭이 수직 높이보다 더 긴 럭비공 형상을 가질 수 있다. 이 경우, 코어 층(53)이 수평 폭이 수직 높이보다 더 긴 럭비공 형상을 가지고, 솔더 층(51)이 코어 층(53)을 감싸면서 복수의 코어 구조체(50)가 수평 폭이 수직 높이보다 더 긴 럭비공 형상을 가질 수 있다. 다만 이에 한정되는 것은 아니고 예를 들어 코어 층(53)은 수평 폭과 수직 높이가 동일한 구 형상을 가지고, 솔더 층(51)이 코어 층(51)을 감싸면서 복수의 코어 구조체(50)가 수평 폭이 수직 높이보다 더 긴 럭비공 형상을 가질 수도 있다. 이 경우, 복수의 코어 구조체(50)의 수평 폭 및 수직 높이는 약 150um 내지 약 250um이며, 이와 같은 범위 내에서 수평 폭은 수직 높이보다 더 길 수 있다. 다만 이에 한정되는 것은 아니고 예를 들어, 복수의 코어 구조체(50)는 수평 폭과 수직 높이가 동일한 구 형상을 가질 수 있다. 이 경우, 구 형상을 가지는 복수의 코어 구조체(50)의 직경은 약 150um 내지 약 250um일 수 있다.
예시적인 실시예에서, 복수의 코어 구조체(50)의 수직 높이는 복수의 솔더 볼(40)의 수직 높이와 같고, 복수의 코어 구조체(50)의 수평 폭은 복수의 솔더 볼(40)의 수평 폭보다 더 길 수 있다. 예를 들어, 복수의 코어 구조체(50) 및 복수의 솔더 볼(40)의 수직 높이는 약 150um 내지 약 250um 내에서 동일하고, 복수의 코어 구조체(50) 및 복수의 솔더 볼(40)의 수평 폭은 각각 약 150um 내지 약 250um 및 약 60 um 내지 약 140um일 수 있다.
복수의 코어 구조체(50)가 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 개재되어, 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이의 간격을 복수의 코어 구조체(50)가 유지시켜주기 때문에, 반도체 패키지(1a)의 휨이 방지되어 반도체 패키지(1a)의 구조적 신뢰성이 향상될 수 있다.
스트립 가이드(60)는 제1 패키지 기판(100) 및 제2 패키지 기판(200) 사이에 개재되며, 제1 패키지 기판(100) 상에 배치될 수 있다. 스트립 가이드(60)는 평면적으로 반도체 칩(10)과 이격되어 배치되고, 제2 수평 방향(Y 방향)으로 연장될 수 있다. 예시적인 실시예에서, 스트립 가이드(60)는 평면적으로 반도체 칩(10)과 복수의 코어 구조체(50) 사이에 배치될 수 있다.
예시적인 실시예에서, 스트립 가이드(60)의 수평 길이는 제1 패키지 기판(100)의 수평 길이와 실질적으로 동일할 수 있다. 즉, 스트립 가이드(60)의 수평 길이는 제1 패키지 기판(100)의 수평 길이는 동일하거나, 유사하나 이보다 조금 짧을 수 있다. 예를 들어, 제1 패키지 기판(100)의 수평 길이 및 스트립 가이드(60)의 수평 길이는 약 14mm일 수 있다. 예시적인 실시예에서 스트립 가이드(60)의 수직 높이는 복수의 코어 구조체(50) 및 복수의 솔더 볼(40)의 수직 높이의 약 0.5배 내지 약 1배일 수 있다. 예를 들어, 복수의 코어 구조체(50) 및 복수의 솔더 볼(40)의 수직 높이는 약 150um 내지 약 250um, 예를 들어 약 200um 일 수 있고, 이 경우 스트립 가이드(60)의 수직 높이는 약 100um 내지 약 200um일 수 있다.
예시적인 실시예에서, 스트립 가이드(60)의 수평 폭은 약 20um 내지 약 40um 일 수 있다. 예를 들어, 스트립 가이드(60)의 수평 폭은 약 30um일 수 있다.
도 1b를 참조하면, 스트립 가이드(60)의 연장 방향과 수직한 스트립 가이드(60)의 단면은 수직 높이가 수평 폭보다 더 긴 사각형일 수 있으나, 이에 한정되지 않고 예를 들어, 스트립 가이드(60)의 연장 방향과 수직한 스트립 가이드(60)의 단면은 상면이 볼록한 형상일 수도 있다. 도 1b에서 도시된 바와 달리, 복수의 스트립 가이드(60) 중 일부개의 단면은 수직 높이가 수평 폭보다 더 긴 사각형일 수 있고, 복수의 스트립 가이드(60) 중 다른 일부개의 단면은 상면이 볼록한 형상일 수도 있다.
도 1c를 참조하면, 복수의 스트립 가이드(60) 중 일부개의 수직 높이는 복수의 스트립 가이드(60) 중 다른 일부개의 수직 높이와 상이할 수 있다. 예를 들어, 복수의 스트립 가이드(60) 중 일부개의 수직 높이는 약 100um 일 수 있고, 복수의 스트립 가이드(60) 중 다른 일부개의 수직 높이는 약 150um 일 수 있다.
예시적인 실시예에서, 스트립 가이드(60)는 구리, 은, 금, 텅스텐, 티타늄, 알루미늄 중 적어도 하나를 포함할 수 있다. 다만 이에 한정되는 것은 아니고, 예를 들어, 스트립 가이드(60)는 실리콘산화물(SiO2), 실리콘질화물(SiN), 실리콘산질화물(SiON) 등의 절연 물질로 이루어질 수도 있다.
스트립 가이드(60)가 제1 패키지 기판(100) 및 제2 패키지 기판(200) 사이에 개재되며, 제2 수평 방향(Y 방향)을 따라서 연장되기 때문에, 반도체 패키지(1a)의 휨이 방지되어 반도체 패키지(1a)의 구조적 신뢰성이 향상될 수 있다. 또한 스트립 가이드(60)가 반도체 칩(10)과 복수의 코어 구조체(50) 사이에 배치되기 때문에, 복수의 코어 구조체(50)가 반도체 칩(10) 방향으로 이탈하는 것이 방지되어 반도체 칩(10)과 제1 패키지 기판(100) 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 패키지의 코어 구조체의 평면 배치를 나타내는 평면 레이아웃도들이다. 도 2a 내지 도 2d에 보이는 반도체 패키지(2a, 2b, 2c, 2d)는 도 1a 내지 도 1c에 보인 반도체 패키지(1a, 1b, 1c)일 수 있으며, 도 2a 내지 도 2d에 대한 내용 중, 도 1a 내지 도 1c와 중복되는 설명은 생략될 수 있다.
도 1a 및 도 2a를 참조하면, 반도체 패키지(2a)는 제1 패키지 기판(100), 제2 패키지 기판(200), 제1 패키지 기판(100)상에 배치되는 반도체 칩(10), 및 제1 패키지 기판(100) 및 제2 패키지 기판(200) 사이에 개재되는 복수의 솔더 볼(40), 복수의 코어 구조체(50), 및 스트립 가이드(60)를 포함한다. 몰딩층(70)은 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10), 복수의 솔더 볼(40), 복수의 코어 구조체(50), 및 스트립 가이드(60)를 감쌀 수 있다.
평면적으로, 반도체 칩(10)은 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가운데 부분에 배치될 수 있고, 복수의 솔더 볼(40) 및 복수의 코어 구조체(50)는 반도체 칩(10)과 이격되며, 반도체 칩(10)의 주위를 따라서 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가장자리와 인접한 부분에 열을 이루며 배치될 수 있다. 이 때, 복수의 솔더 볼(40) 및 복수의 코어 구조체(50) 각각은 서로 이격될 수 있다.
예시적인 실시예에서, 복수의 코어 구조체(50)는 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 4개의 가장자리 중, 서로 반대되는 2개의 가장자리에 인접하는 부분에서 상기 가장자리를 따라서 열을 이루며 배치되고, 서로 반대되는 다른 2개의 가장자리에 인접하는 부분에는 배치되지 않을 수 있다.
제1 패키지 기판(100)의 4개의 가장자리 중 서로 반대되는 2개의 가장자리는 이에 대응되는 반도체 칩(10)의 4개의 가장자리 중 서로 반대되는 2개의 가장자리와 평면적으로 제1 거리(D1)를 가지며 이격될 수 있고, 제1 패키지 기판(100)의 4개의 가장자리 중 서로 반대되는 다른 2개의 가장자리는 이에 대응되는 반도체 칩(10)의 4개의 가장자리 중 서로 반대되는 다른 2개의 가장자리와 평면적으로 제2 거리(D2)를 가지며 이격될 수 있다. 예시적인 실시예에서, 제1 거리(D1)는 제2 거리(D2)보다 큰 값을 가질 수 있다.
예시적인 실시예에서, 복수의 코어 구조체(50)는, 상대적으로 큰 제1 거리(D1)를 가지며 이격되는 제1 패키지 기판(100)의 서로 반대되는 2개의 가장자리와 이에 대응되는 반도체 칩(10)의 서로 반대되는 2개의 가장자리 사이에 배치될 수 있고, 상대적으로 작은 제2 거리(D2)를 가지며 이격되는 제1 패키지 기판(100)의 서로 반대되는 다른 2개의 가장자리와 이에 대응되는 반도체 칩(10)의 서로 반대되는 다른 2개의 가장자리 사이에는 배치되지 않을 수 있다. 이 경우, 복수의 솔더 볼(40)은 복수의 코어 구조체(50)가 배치되지 않은 제1 패키지 기판(100)의 서로 반대되는 다른 2개의 가장자리와 이에 대응되는 반도체 칩(10)의 서로 반대되는 다른 2개의 가장자리 사이에 배치될 수 있다.
예시적인 실시예에서, 복수의 코어 구조체(50) 각각은, 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 중심을 지나며 제2 수평 방향(Y 방향)을 따라서 연장되는 가상의 제1 중심선(I-I')을 기준으로 대칭을 이루도록 배치될 수 있다.
예시적인 실시예에서, 스트립 가이드(60)는 제2 수평 방향(Y 방향)으로 연장되는 복수의 제1 서브 스트립 가이드(60a) 및 제1 수평 방향(X 방향)으로 연장되는 복수의 제2 서브 스트립 가이드(60b)를 포함할 수 있다. 예시적인 실시예에서, 복수의 제1 서브 스트립 가이드(60a)와 복수의 제2 서브 스트립 가이드(60b)는 서로 수직으로 교차할 수 있다.
예시적인 실시예에서, 제2 수평 방향(Y 방향)으로 연장되는 복수의 제1 서브 스트립 가이드(60a)의 수평 길이는 제1 패키지 기판(100)의 제2 수평 방향(Y 방향) 길이와 실질적으로 동일할 수 있다. 즉 복수의 제1 서브 스트립 가이드(60a)의 수평 길이는 제1 패키지 기판(100)의 제2 수평 방향(Y 방향) 길이와 동일하거나 유사하나 이보다 조금 짧을 수 있다. 제1 수평 방향(X 방향)으로 연장되는 복수의 제2 서브 스트립 가이드(60b)의 수평 길이는 제1 패키지 기판(100)의 제1 수평 방향(X 방향) 길이와 실질적으로 동일할 수 있다. 즉, 복수의 제2 서브 스트립 가이드(60b)의 수평 길이는 제1 패키지 기판(100)의 제1 수평 방향(X 방향) 길이와 동일하거나, 유사하나 이보다 조금 짧을 수 있다. 예를 들어, 제1 패키지 기판(100)의 제2 수평 방향(Y 방향) 길이 및 복수의 제1 서브 스트립 가이드(60a)의 수평 길이는 약 14mm일 수 있고, 제1 패키지 기판(100)의 제1 수평 방향(X 방향) 길이 및 복수의 제2 서브 스트립 가이드(60b)의 수평 길이는 약 13.9mm일 수 있다.
복수의 제1 서브 스트립 가이드(60a)는 제1 거리(D1)를 가지는 제1 패키지 기판(100)의 서로 반대되는 2개의 가장자리와 이에 대응되는 반도체 칩(10)의 서로 반대되는 가장자리 사이에 배치될 수 있으며, 복수의 제2 서브 스트립 가이드(60b)는 제2 거리(D2)를 가지는 제1 패키지 기판(100)의 서로 반대되는 다른 2개의 가장자리와 이에 대응되는 반도체 칩(10)의 서로 반대되는 다른 가장자리 사이에 배치될 수 있다. 이 경우, 복수의 제1 서브 스트립 가이드(60a) 각각은 서로 이격되어 배치될 수 있고, 복수의 제2 서브 스트립 가이드(60b) 각각은 서로 이격되어 배치될 수 있다.
예시적인 실시예에서, 복수의 제1 서브 스트립 가이드(60a) 중 일부개는 복수의 코어 구조체(50)와 복수의 솔더 볼(40) 사이에 배치되고 복수의 제1 서브 스트립 가이드(60a) 중 다른 일부개는 복수의 솔더 볼(40)과 반도체 칩(10) 사이에 배치될 수 있으며, 복수의 제2 서브 스트립 가이드(60b) 중 일부개는 복수의 솔더 볼(40) 사이에 배치되고 복수의 제2 서브 스트립 가이드(60b) 중 다른 일부개는 복수의 솔더 볼(40)과 반도체 칩(10) 사이에 배치될 수 있다. 이 경우, 복수의 제1 서브 스트립 가이드(60a)는 복수의 코어 구조체(50) 및 복수의 솔더 볼(40)과 이격되고, 복수의 제2 서브 스트립 가이드(60b)는 복수의 솔더 볼(40)과 이격될 수 있다. 예시적인 실시예에서, 복수의 제1 서브 스트립 가이드(60a) 각각의 사이 간격 및 복수의 제2 서브 스트립 가이드(60b) 각각의 사이 간격은 복수의 솔더 볼(40)간의 피치와 동일할 수 있다. 예를 들어, 복수의 제1 서브 스트립 가이드(60a) 각각의 사이 간격, 복수의 제2 서브 스트립 가이드(60b) 각각의 사이 간격, 및 복수의 솔더 볼 간의 피치는 약 220um 내지 약 300um일 수 있다.
예시적인 실시예에서, 복수의 제1 서브 스트립 가이드(60a)는 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 중심을 지나며 제2 수평 방향(Y 방향)을 따라서 연장되는 가상의 제1 중심선(I-I')을 기준으로 대칭을 이루도록 배치될 수 있다. 복수의 제2 서브 스트립 가이드(60b)는 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 중심을 지나는 제1 수평 방향(X 방향)을 따라서 연장되는 가상의 제2 중심선(II-II')을 기준으로 대칭을 이루도록 배치될 수 있다.
예시적인 실시예에서 복수의 스트립 가이드(60a, 60b)의 수직 높이는 복수의 코어 구조체(50) 및 복수의 솔더 볼(40)의 수직 높이의 약 0.5배 내지 약 1배일 수 있다. 예를 들어, 복수의 코어 구조체(50) 및 복수의 솔더 볼(40)의 수직 높이는 약 150um 내지 약 250um, 예를 들어 약 200um 일 수 있고, 이 경우 복수의 스트립 가이드(60a, 60b)의 수직 높이는 약 100um 내지 약 200um일 수 있다.
도 1c 및 도 2a를 참조하면, 복수의 스트립 가이드(60a, 60b) 중 일부개의 수직 높이와 복수의 스트립 가이드(60a, 60b) 중 다른 일부개의 수직 높이는 서로 상이할 수 있고, 예를 들어, 복수의 스트립 가이드(60a, 60b) 중 일부개의 수직 높이는 약 100um 일 수 있고, 복수의 스트립 가이드(60a, 60b) 중 다른 일부개의 수직 높이는 약 150um 일 수 있다.
복수의 코어 구조체(50)가 제1 패키지 기판(100)의 2개의 가장자리와 이에 대응되는 반도체 칩(10)의 2개의 가장자리 사이에 배치되는 경우, 반도체 패키지(2a)의 휨이 방지되어, 반도체 패키지(2a)의 구조적 신뢰성이 향상될 수 있다.
또한 복수의 제1 서브 스트립 가이드(60a) 및 복수의 제2 서브 스트립 가이드(60b)가 제1 패키지 기판(100) 및 제2 패키지 기판(200) 사이에 개재되며, 복수의 제1 서브 스트립 가이드(60a)는 제2 수평 방향(Y 방향)을 따라서 연장되고, 복수의 제2 서브 스트립 가이드(60b)는 제1 수평 방향(X 방향)을 따라서 연장되기 때문에, 반도체 패키지(2a)의 휨이 방지되어 반도체 패키지(2a)의 구조적 신뢰성이 향상될 수 있다. 또한 복수의 스트립 가이드(60a, 60b)가 반도체 칩(10)과 복수의 코어 구조체(50) 사이에 배치되기 때문에, 복수의 코어 구조체(50)가 반도체 칩(10) 방향으로 이탈하는 것이 방지되어 반도체 칩(10)과 제1 패키지 기판(100) 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
도 2b를 참조하면, 반도체 패키지(2b)는 제1 패키지 기판(100), 제2 패키지 기판(200), 제1 패키지 기판(100)상에 배치되는 반도체 칩(10), 및 제1 패키지 기판(100) 및 제2 패키지 기판(200) 사이에 개재되는 복수의 솔더 볼(40), 복수의 코어 구조체(50), 및 복수의 스트립 가이드(60a, 60b)를 포함한다. 몰딩층(70)은 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10), 복수의 솔더 볼(40), 복수의 코어 구조체(50), 및 복수의 스트립 가이드(60a, 60b)를 감쌀 수 있다. 이하에서는 도 2a와의 차이점을 중심으로 설명한다.
예시적인 실시예에서 복수의 코어 구조체(50)는 상대적으로 큰 제1 거리(D1)를 가지며 이격되는 제1 패키지 기판(100)의 서로 반대되는 2개의 가장자리와 이에 대응되는 반도체 칩(10)의 서로 반대되는 2개의 가장자리 사이에서 열을 이루며 배치되며, 복수의 솔더 볼(40)은 상대적으로 큰 제1 거리(D1)를 가지며 이격되는 제1 패키지 기판(100)의 서로 반대되는 2개의 가장자리와 이에 대응되는 반도체 칩(10)의 서로 반대되는 2개의 가장자리 사이에 배치되지 않을 수 있다.
도 2c를 참조하면, 반도체 패키지(2c)는 제1 패키지 기판(100), 제2 패키지 기판(200), 제1 패키지 기판(100)상에 배치되는 반도체 칩(10), 및 제1 패키지 기판(100) 및 제2 패키지 기판(200) 사이에 개재되는 복수의 솔더 볼(40), 복수의 코어 구조체(50a, 50b), 및 복수의 스트립 가이드(60a, 60b)를 포함한다. 몰딩층(70)은 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10), 복수의 솔더 볼(40), 복수의 코어 구조체(50a, 50b), 및 복수의 스트립 가이드(60a, 60b)를 감쌀 수 있다. 이하에서는 도 2a와의 차이점을 중심으로 설명한다.
평면적으로, 반도체 칩(10)은 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가운데 부분에 배치될 수 있고, 복수의 솔더 볼(40) 및 복수의 코어 구조체(50a, 50b)는 반도체 칩(10)과 이격되며, 반도체 칩(10)의 주위를 따라서 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가장자리와 인접한 부분에 배치될 수 있다. 이 때, 복수의 솔더 볼(40) 및 복수의 코어 구조체(50a, 50b) 각각은 서로 이격될 수 있다.
예시적인 실시예에서, 복수의 코어 구조체(50a, 50b)는 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 4개의 가장자리 모두에 배치될 수 있다.
예시적인 실시예에서, 복수의 코어 구조체(50a, 50b)는, 상대적으로 큰 제1 거리(D1)를 가지며 이격되는 제1 패키지 기판(100)의 서로 반대되는 2개의 가장자리와 이에 대응되는 반도체 칩(10)의 서로 반대되는 2개의 가장자리 사이 및 상대적으로 작은 제2 거리(D2)를 가지며 이격되는 제1 패키지 기판(100)의 서로 반대되는 다른 2개의 가장자리와 이에 대응되는 반도체 칩(10)의 서로 반대되는 다른 2개의 가장자리 사이 모두에 열을 이루며 배치될 수 있다.
예시적인 실시예에서, 상대적으로 큰 제1 거리(D1)를 가지며 이격되는 제1 패키지 기판(100)의 서로 반대되는 2개의 가장자리와 이에 대응되는 반도체 칩(10)의 서로 반대되는 2개의 가장자리 사이에 배치되는 복수의 코어 구조체(50a)는 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 중심을 지나며 제2 수평 방향(Y 방향)을 따라서 연장되는 가상의 제1 중심선(I-I')을 기준으로 대칭을 이루도록 배치될 수 있으며, 상대적으로 작은 제2 거리(D2)를 가지며 이격되는 제1 패키지 기판(100)의 서로 반대되는 다른 2개의 가장자리와 이에 대응되는 반도체 칩(10)의 서로 반대되는 다른 2개의 가장자리 사이에 배치되는 복수의 코어 구조체(50b)는 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 중심을 지나는 제1 수평 방향(X 방향)을 따라서 연장되는 가상의 제2 중심선(II-II')을 기준으로 대칭을 이루도록 배치될 수 있다.
복수의 코어 구조체(50a, 50b)가 제1 패키지 기판(100)의 4개의 가장자리와 이에 대응되는 반도체 칩(10)의 4개의 가장자리 사이에 모두 배치되는 경우, 반도체 패키지(2c)의 휨이 방지되어, 반도체 패키지(2c)의 구조적 신뢰성이 향상될 수 있다.
도 2d를 참조하면, 반도체 패키지(2d)는 제1 패키지 기판(100), 제2 패키지 기판(200), 제1 패키지 기판(100)상에 배치되는 반도체 칩(10), 및 제1 패키지 기판(100) 및 제2 패키지 기판(200) 사이에 개재되는 복수의 솔더 볼(40), 복수의 코어 구조체(50), 및 복수의 스트립 가이드(60a, 60b)를 포함한다. 몰딩층(70)은 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10), 복수의 솔더 볼(40), 복수의 코어 구조체(50), 및 복수의 스트립 가이드(60a, 60b)를 감쌀 수 있다.
예시적인 실시예에서, 복수의 제1 서브 스트립 가이드(60a)는 제1 거리(D1)를 가지는 제1 패키지 기판(100)의 서로 반대되는 2개의 가장자리와 이에 대응되는 반도체 칩(10)의 서로 반대되는 가장자리 사이에 배치될 수 있으며, 복수의 제2 서브 스트립 가이드(60b)는 제2 거리(D2)를 가지는 제1 패키지 기판(100)의 서로 반대되는 다른 2개의 가장자리와 이에 대응되는 반도체 칩(10)의 서로 반대되는 다른 가장자리 사이에 배치될 수 있다. 예시적인 실시예에서, 복수의 제1 서브 스트립 가이드(60a)는 반도체 칩(10)과 복수의 솔더 볼(40) 사이에는 배치되나 복수의 코어 구조체(50)와 복수의 솔더 볼(40) 사이에 배치되지 않을 수 있고, 복수의 제2 서브 스트립 가이드(60b)는 반도체 칩(10)과 복수의 솔더 볼(40) 사이에는 배치되나 복수의 솔더 볼(40) 사이에는 배치되지 않을 수 있다. 예시적인 실시예에서, 복수의 제1 서브 스트립 가이드(60a)는 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 중심을 지나며 제2 수평 방향(Y 방향)을 따라서 연장되는 가상의 제1 중심선(I-I')을 기준으로 대칭을 이루도록 배치될 수 있다. 복수의 제2 서브 스트립 가이드(60b)는 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 중심을 지나는 제1 수평 방향(X 방향)을 따라서 연장되는 가상의 제2 중심선(II-II')을 기준으로 대칭을 이루도록 배치될 수 있다.
도 3a 내지 도 3g는 본 발명의 예시적인 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도이다.
도 3a를 참조하면, 제1 패키지 기판(100) 상에 반도체 칩(10)이 부착된다. 예를 들어, 반도체 칩(10)의 복수의 칩 패드(13)에 복수의 칩 연결 부재(20)를 부착한 후, 복수의 칩 연결 부재(20)를 제1 패키지 기판(100)의 복수의 제1 상면 패드(120U) 중 일부개에 부착하여, 반도체 칩(10)을 제1 패키지 기판(100) 상에 부착할 수 있다. 반도체 칩(10)과 제1 패키지 기판(100) 사이에는 언더필 층(30)이 형성될 수 있다. 언더필 층(30)은 예를 들어, 모세관 언더필 방법에 의해 반도체 칩(10)과 제1 패키지 기판(100) 사이에 수지 물질을 주입하여 형성될 수 있다. 언더필 층(30)은 반도체 칩(10) 및 제1 패키지 기판(100) 사이를 채우며, 복수의 칩 연결 부재(20)를 감싸도록 형성될 수 있다.
도 3b를 참조하면, 복수의 하부 솔더 볼(40L)은 복수의 제1 상면 패드(120U) 중 다른 일부개에 부착될 수 있다. 복수의 하부 솔더 볼(40L)은 도전성 솔더로 이루어질 수 있다. 예를 들어, 복수의 하부 솔더 볼(40L)은 주석, 은, 및 구리 중 적어도 하나를 포함할 수 있다. 복수의 하부 솔더 볼(40L)의 수직 높이는 도 1a 내지 도 1c에 도시된 복수의 솔더 볼(40)의 수직 높이의 1/2보다 다소 길 수 있다. 예를 들어, 복수의 하부 솔더 볼(40L)의 수직 높이는 약 75um 내지 약 125um일 수 있다.
스트립 가이드(60)는 제1 패키지 기판(100)의 상면 상에 부착될 수 있다. 스트립 가이드(60)는 평면적으로 반도체 칩(10)과 이격되도록 부착될 수 있다. 또한 스트립 가이드(60)는 평면적으로 복수의 하부 솔더 볼(40L) 및 복수의 제1 상면 패드(120U)와도 이격되도록 부착될 수 있다. 스트립 가이드(60)는 복수의 제1 서브 스트립 가이드(60a) 및 복수의 제2 서브 스트립 가이드(60b)를 포함할 수 있다. 복수의 제 1서브 스트립 가이드(60)는 제2 수평 방향(Y 방향)을 따라서 평행하게 연장될 수 있다. 또한 도 2a를 참조하면, 복수의 제2 서브 스트립 가이드(60b)는 제1 수평 방향(X 방향)을 따라서 평행하게 연장될 수 있다.
도 3c를 참조하면, 복수의 상부 솔더 볼(40U)은 제2 패키지 기판(200)의복수의 제2 하면 패드(220L) 중 일부개에 부착될 수 있다. 복수의 상부 솔더 볼(40U)은 도전성 솔더로 이루어질 수 있다. 예를 들어, 복수의 상부 솔더 볼(40U)은 주석, 은, 및 구리 중 적어도 하나를 포함할 수 있다. 복수의 상부 솔더 볼(40U)의 수직 높이는 도 1에 도시된 복수의 솔더 볼(40)의 수직 높이의 1/2보다 다소 길 수 있다. 예를 들어, 복수의 상부 솔더 볼(40U)의 수직 높이는 약 75um 내지 약 125um일 수 있다. 복수의 코어 구조체(50)는 제2 패키지 기판(200)의 하면에 부착될 수 있다. 예시적인 실시예에서, 복수의 코어 구조체(50) 중 일부개는 복수의 제2 하면 패드(220L) 중 다른 일부개에 부착될 수 있다. 즉 복수의 코어 구조체(50) 중 다른 일부개는 복수의 제2 하면 패드(220L)와 접하지 않을 수 있다.
도 3d를 참조하면, 서로 대응되는 복수의 상부 솔더 볼(40U)과 복수의 하부 솔더 볼(40L)이 접하도록, 복수의 코어 구조체(50) 및 복수의 상부 솔더 볼(40U)이 부착된 제2 패키지 기판(200)을 복수의 스트립 가이드(60) 및 복수의 하부 솔더 볼(40L)이 부착된 제1 패키지 기판(100) 상에 올려놓는다.
제2 패키지 기판(200)의 하면에 복수의 코어 구조체(50)는 평면적으로 대칭을 이루며 부착되므로, 제1 패키지 기판(100) 상에 제2 패키지 기판(200)이 올려질 때, 제2 패키지 기판(200)에 기울어짐(tilt)이 발생하지 않을 수 있다.
도 3d 및 3e를 참조하면, 복수의 코어 구조체(50)의 솔더 층(51)이 제1 패키지 기판(100)의 상면에 접하여 연결되고, 복수의 상부 솔더 볼(40U) 및 복수의 하부 솔더 볼(40L)이 결합되어 복수의 솔더 볼(40)을 형성한다. 예시적인 실시예에서, 복수의 코어 구조체(50) 중 일부개의 솔더 층(51)은 복수의 제1 상면 패드(220L) 중 다른 일부개와 접하여 연결될 수 있다.
복수의 코어 구조체(50)를 제1 패키지 기판(100)의 상면에 연결하고, 복수의 솔더 볼(40)이 형성되도록, 복수의 코어 구조체(50)의 솔더 층(51), 복수의 상부 솔더 볼(40U) 및 복수의 하부 솔더 볼(40L)이 녹도록 열을 가하거나, 제2 패키지 기판(200)에 압력을 가하면서 열을 함께 가할 수 있다.
도 3f를 참조하면, 몰딩층(70)이 제1 패키지 기판(100) 및 제2 패키지 기판(200) 사이에 채워질 수 있다. 몰딩층(70)은 반도체 칩(10), 복수의 솔더 볼(40), 복수의 코어 구조체(50), 및 복수의 스트립 가이드(60)를 감쌀 수 있다. 몰딩층(70)은 반도체 칩(10)의 상면과 제2 패키지 기판(200)의 하면 사이에도 채워질 수 있다. 몰딩층(70)을 형성하는 과정에서 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 압력이 가해질 수도 있다.
도 3g를 참조하면, 복수의 제1 하면 패드(120L) 중 적어도 일부개에는 복수의 외부 연결 단자(900)가 부착될 수 있다. 예시적인 실시예에서, 복수의 외부 연결 단자(900)는 도 3a를 참조하여 설명한 반도체 칩(10)의 부착 이후에 부착될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 패키지 온 패키지 형태의 반도체 패키지를 나타내는 단면도이다.
도 4를 참조하면, 반도체 패키지(3a)는 하부 패키지(LP) 상에 상부 패키지(UP)가 부착되는 패키지 온 패키지 형태의 반도체 패키지일 수 있다.
하부 패키지(LP)는 도 1에 도시된 반도체 패키지(1a)일 수 있다. 하부 패키지(LP)는 제1 패키지 기판(100), 제1 패키지 기판(100) 상에 배치되는 반도체 칩(10), 제1 패키지 기판(100) 및 제1 반도체 칩(10) 상부에 배치되는 제2 패키지 기판(200)을 포함한다. 제1 반도체 칩(10)은 제1 반도체 기판(11) 및 제1 반도체 칩(10)의 제1 면에 배치되는 복수의 제1 칩 패드(13)를 포함할 수 있다.
제1 몰딩층(70)은 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 제1 반도체 칩(10)을 감쌀 수 있다. 제1 언더필 층(30)은 제1 반도체 칩(10)과 제1 패키지 기판(100) 사이에 개재될 수 있다. 제1 언더필 층(30)은 복수의 제1 칩 연결 부재(20)를 감쌀 수 있다. 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에는 제1 몰딩층(70)을 관통하는 복수의 코어 구조체(50), 복수의 솔더 볼(40)과 제1 몰딩층(70)의 적어도 일부를 관통하는 스트립 가이드(60)가 개재될 수 있다.
상부 패키지(UP)는 제3 패키지 기판(300), 제3 패키지 기판(300) 상에 배치되는 제2 반도체 칩(410), 제2 반도체 칩(410)을 감싸는 제2 몰딩층(440), 및 제3 패키지 기판(300)의 하면에 부착되는 복수의 패키지 연결 부재(340)를 포함할 수 있다. 복수의 패키지 연결 부재(340)는 복수의 제2 상면 패드(220U)에 연결될 수 있다.
제3 패키지 기판(300)은 제3 기판 베이스(310), 및 제3 패드(320)를 포함할 수 있다. 제3 패드(320)는 제3 패키지 기판(300)의 상면에 배치되는 제3 상면 패드(320U) 및 제3 패키지 기판(300)의 하면에 배치되는 제3 하면 패드(320L)를 포함할 수 있다.
예시적인 실시예에서, 제3 패키지 기판(300)은 제3 기판 베이스(310)의 상면 및 하면을 덮는 제3 솔더 레지스트층(330)을 더 포함할 수 있다. 제3 솔더 레지스트층(330)은 복수의 제3 상면 패드(320U)를 노출시키며 제3 기판 베이스(310)의 상면을 덮는 제3 상면 솔더 레지스트층(332) 및 복수의 제3 하면 패드(320L)를 노출시키며 제3 기판 베이스(310)의 하면을 덮는 제3 하면 솔더 레지스트층(334)을 포함할 수 있다.
복수의 제3 하면 패드(320L)에는 복수의 패키지 연결 부재(340)가 부착될 수 있다. 예를 들면, 복수의 패키지 연결 부재(340)는 복수의 제2 상면 패드(220U)와 복수의 제3 하면 패드(320L) 사이에 개재될 수 있다.
제2 반도체 칩(410)은 서로 반대되는 활성면과 비활성면을 가지는 제2 반도체 기판(411), 및 제2 반도체 칩(10)의 제1 면에 배치되는 복수의 제2 칩 패드(413)를 포함할 수 있다. 제2 반도체 칩(410)과 제3 패키지 기판(300)은 복수의 제2 칩 패드(413)와 복수의 제3 상면 패드(320U)를 연결하는 복수의 제2 칩 연결 부재(420)를 통하여 전기적으로 연결될 수 있다.
예시적인 실시예에서, 제2 반도체 칩(410)의 제1 면과 제3 패키지 기판(300)의 상면 사이에는 제2 언더필 층(430)이 개재될 수 있다. 제2 언더필 층(430)은 복수의 제2 칩 연결 부재(420)를 둘러쌀 수 있다. 예시적인 실시예에서, 제2 몰딩층(440)은 제3 패키지 기판(300)의 상면을 덮으며, 제2 반도체 칩(410) 및 제2 언더필 층(430)을 감쌀 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지(3a)는 복수의 코어 구조체(50)가 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 개재되어, 반도체 패키지(3a)의 휨이 방지되고, 이를 통해 반도체 패키지(3a)의 구조적 신뢰성이 향상될 수 있다.
또한 스트립 가이드(60)가 제1 패키지 기판(100) 및 제2 패키지 기판(200) 사이에 개재되며, 반도체 칩(10) 주위를 따라서 평행하게 연장되어, 반도체 패키지(3a)의 휨이 방지되고, 이를 통해 반도체 패키지(3a)의 구조적 신뢰성이 향상될 수 있다.
또한 스트립 가이드(60)가 복수의 솔더 볼(40) 및 복수의 코어 구조체(50)가 반도체 칩(10) 방향으로 이탈하는 것을 방지하여, 반도체 칩(10)과 제1 패키지 기판(100) 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1a, 1b, 1c, 2a, 2b, 2c, 2d, 3a: 반도체 패키지
10: 반도체 칩 20: 칩 연결 부재
30: 언더필 층 40: 솔더 볼
50: 코어 구조체 60: 스트립 가이드
70: 몰딩층 100: 제1 패키지 기판
200: 제2 패키지 기판 900: 외부 연결 단자

Claims (10)

  1. 제1 패키지 기판;
    상기 제1 패키지 기판 상에 실장된 반도체 칩;
    상기 제1 패키지 기판 및 상기 반도체 칩의 상부에 배치되는 제2 패키지 기판;
    상기 제1 패키지 기판과 상기 제2 패키지 기판 사이에 개재되며, 평면적으로 상기 반도체 칩과 이격되는 복수의 코어 구조체 및 복수의 솔더 볼; 및
    상기 반도체 칩과 상기 복수의 코어 구조체 사이에 배치되며, 상기 반도체 칩의 가장자리와 평행하게 연장되는 복수의 스트립 가이드;
    을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 복수의 코어 구조체는 상기 제1 패키지 기판의 서로 반대되는 2개의가장자리와 이에 대응되는 상기 반도체 칩의 서로 반대되는 2개의 가장자리 사이에서 열을 이루며 배치되는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 복수의 코어 구조체는 평면적으로 상기 반도체 칩의 가운데 부분을 중심으로 대칭을 이루도록 배치되는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 복수의 스트립 가이드 각각의 수직 높이는 상기 코어 구조체의 수직 높이의 약 0.5배 내지 약 1배인 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 복수의 스트립 가이드는 평면적으로 상기 반도체 칩의 가운데 부분을 중심으로 대칭을 이루도록 배치되는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 복수의 스트립 가이드는 제1 서브 스트립 가이드와 제2 서브 스트립 가이드를 포함하며,
    상기 제1 서브 스트립 가이드는 상기 제1 패키지 기판의 서로 반대되는 2개의 가장자리와 이에 대응되는 상기 반도체 칩의 서로 반대되는 2개의 가장자리 사이에 배치되고,
    상기 제2 서브 스트립 가이드는 상기 제1 패키지 기판의 서로 반대되는 다른 2개의 가장자리와 이에 대응되는 상기 반도체 칩의 서로 반대되는 다른 2개의 가장자리 사이에 배치되는 것을 특징으로 하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 제1 서브 스트립 가이드는 상기 제1 패키지 기판의 서로 반대되는 2개의 가장자리를 따라서 평행하게 연장되고,
    상기 제2 서브 스트립 가이드는 상기 제1 패키지 기판의 서로 반대되는 다른 2개의 가장자리를 따라서 평행하게 연장되는 것을 특징으로 하는 반도체 패키지.
  8. 제1 패키지 기판;
    상기 제1 패키지 기판 상에 실장된 제1 반도체 칩;
    상기 제1 패키지 기판 및 상기 반도체 칩의 상부에 배치되는 제2 패키지 기판;
    상기 제1 패키지 기판과 상기 제2 패키지 기판 사이에 개재되며, 평면적으로 상기 반도체 칩과 이격되는 복수의 코어 구조체 및 복수의 솔더 볼; 및
    상기 반도체 칩과 상기 복수의 솔더 볼 사이, 및 상기 반도체 칩과 상기 복수의 코어 구조체 사이에 배치되는 복수의 스트립 가이드;
    을 포함하는 하부 패키지;
    제3 패키지 기판;
    제3 패키지 기판 상에 실장된 제2 반도체 칩;
    을 포함하는 상부 패키지; 및
    상기 하부 패키지와 상기 상부 패키지 사이에 개재되어 상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 패키지 연결 부재;
    를 포함하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 복수의 코어 구조체 및 상기 복수의 스트립 가이드는 평면적으로 상기 제1 반도체 칩의 가운데 부분을 중심으로 대칭을 이루도록 배치되는 것을 특징으로 하는 반도체 패키지.
  10. 제1 패키지 기판;
    상기 제1 패키지 기판 상에 실장된 반도체 칩;
    상기 제1 패키지 기판 및 상기 반도체 칩의 상부에 배치되는 제2 패키지 기판;
    상기 제1 패키지 기판과 상기 제2 패키지 기판 사이를 채우며, 상기 반도체 칩을 둘러싸는 몰딩층;
    상기 몰딩층을 관통하며, 평면적으로 상기 반도체 칩과 이격되어 상기 반도체 칩의 가운데 부분을 중심으로 대칭을 이루도록 열을 이루며 배치되는 복수의 코어 구조체;
    상기 몰딩층을 관통하며, 상기 제1 패키지 기판과 상기 제2 패키지 기판을 연결하는 복수의 솔더 볼; 및
    제1 서브 스트립 가이드와 제2 서브 스트립 가이드를 포함하는 복수의 스트립 가이드;
    을 포함하며,
    상기 제1 서브 스트립 가이드는 상기 제1 패키지 기판의 서로 반대되는 2개의 가장자리와 이에 대응되는 상기 반도체 칩의 서로 반대되는 2개의 가장자리 사이에 배치되고 상기 서로 반대되는 2개의 가장자리를 따라서 평행하게 연장되고, 상기 제1 서브 스트립 가이드의 연장 방향에 수직한 상기 제1 서브 스트립 가이드의 단면은 수직 높이가 수평 폭보다 더 긴 사각형이며,
    상기 제2 서브 스트립 가이드는 상기 제1 패키지 기판의 서로 반대되는 다른 2개의 가장자리와 이에 대응되는 상기 반도체 칩의 서로 반대되는 다른 2개의 가장자리 사이에 배치되고 상기 서로 반대되는 다른 2개의 가장자리를 따라서 평행하게 연장되고, 상기 제2 서브 스트립 가이드의 연장 방향에 수직한 상기 제2 서브 스트립 가이드의 단면은 수직 높이가 수평 폭보다 더 긴 사각형인 것을 특징으로 하는 반도체 패키지.
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