KR20230019693A - 반도체 패키지 - Google Patents

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KR20230019693A
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KR
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semiconductor
bump structure
semiconductor chip
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KR1020210101526A
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김선재
연승훈
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 기판을 포함하는 제1 반도체 칩, 제2 기판을 포함하는 제2 반도체 칩, 그리고 제1 기판 및 제2 기판의 사이에 배치되는 제1 범프 구조체 및 제2 범프 구조체를 포함하고, 제1 범프 구조체는 제1 폭을 가지는 하부 필라층과 상부 필라층의 사이에 솔더층을 두고 접합하며, 제2 범프 구조체는 제1 폭보다 큰 제2 폭을 가지는 하부 필라층과 상부 필라층이 직접 접합한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 기술분야는 반도체 패키지에 관한 것으로, 더욱 상세하게는, 범프 구조체를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 다기능화되고 있다. 이에 따라, 전자기기에 사용되는 반도체 칩의 소형화 및 다기능화의 필요성 또한 높아지고 있다. 미세 피치의 연결 단자를 가지는 반도체 칩이 요구되며, 한정적인 반도체 패키지의 구조 내에 고용량의 반도체 칩을 실장하기 위해서는 미세 사이즈의 접속 단자, 예를 들어, 범프 구조체가 필요하다. 이에 더해, 반도체 패키지에 포함되는 범프 구조체 사이의 간격 또한 지속적으로 감소하는 추세이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 전기적 특성 및 신뢰성이 향상될 수 있도록 서로 다른 형상의 범프 구조체를 배치하여, 반도체 기판 간의 과눌림과 같은 압착 조건 하에서도, 이웃하는 범프 구조체들끼리 접합되어 발생하는 단락(short)을 방지하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 활성면과 비활성면을 가지는 제1 기판, 상기 제1 기판을 관통하는 복수의 제1 관통 전극, 및 상기 제1 기판의 비활성면 상에 배치되고 상기 복수의 제1 관통 전극과 연결되는 복수의 제1 필라층을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 적층되고, 활성면과 비활성면을 가지는 제2 기판 및 상기 제2 기판의 활성면 상에 배치되고 상기 복수의 제1 필라층과 정렬되는 복수의 제2 필라층을 포함하는 제2 반도체 칩;을 포함하고, 상기 복수의 제1 필라층 중 일부 및 이에 대응하는 상기 복수의 제2 필라층 중 일부는 솔더층을 사이에 두고 접합하는 제1 범프 구조체를 형성하고, 상기 복수의 제1 필라층 중 다른 일부 및 이에 대응하는 상기 복수의 제2 필라층 중 다른 일부는 서로 직접 접합하는 제2 범프 구조체를 형성하고, 상기 제1 범프 구조체를 구성하는 상기 제1 필라층의 수평 방향에 따른 제1 폭은 상기 제2 범프 구조체를 구성하는 상기 제1 필라층의 수평 방향에 따른 제2 폭보다 작다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 기판을 포함하는 제1 반도체 칩; 제2 기판을 포함하는 제2 반도체 칩; 및 상기 제1 기판 및 상기 제2 기판의 사이에 배치되는 제1 범프 구조체 및 제2 범프 구조체를 포함하고, 상기 제1 범프 구조체는 제1 폭을 가지는 하부 필라층과 상부 필라층의 사이에 솔더층을 두고 접합하며, 상기 제2 범프 구조체는 상기 제1 폭보다 큰 제2 폭을 가지는 하부 필라층과 상부 필라층이 직접 접합한다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체 칩; 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩; 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 사이에 배치되는 복수의 범프 구조체; 상기 복수의 범프 구조체를 둘러싸는 접착층; 및 상기 제2 반도체 칩을 둘러싸는 몰딩 부재;를 포함하고, 상기 제1 반도체 칩은, 활성면과 비활성면을 가지는 제1 기판, 상기 제1 기판을 관통하는 복수의 제1 관통 전극, 및 상기 제1 기판의 비활성면 상에 배치되고 상기 복수의 제1 관통 전극과 연결되는 복수의 제1 필라층을 포함하고, 상기 제2 반도체 칩은, 활성면과 비활성면을 가지는 제2 기판 및 상기 제2 기판의 활성면 상에 배치되고 상기 복수의 제1 필라층과 정렬되는 복수의 제2 필라층을 포함하고, 상기 복수의 범프 구조체는, 상기 복수의 제1 필라층 중 일부 및 이에 대응하는 상기 복수의 제2 필라층 중 일부가 솔더층을 사이에 두고 접합하는 제1 범프 구조체; 및 상기 복수의 제1 필라층 중 다른 일부 및 이에 대응하는 상기 복수의 제2 필라층 중 다른 일부가 서로 직접 접합하는 제2 범프 구조체;를 포함하고, 상기 제1 범프 구조체를 구성하는 상기 제1 필라층의 제1 평면적은 상기 제2 범프 구조체를 구성하는 상기 제1 필라층의 제2 평면적보다 작다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 전기적 특성 및 신뢰성이 향상될 수 있도록 서로 다른 형상의 범프 구조체를 배치하여, 반도체 기판 간의 과눌림과 같은 압착 조건 하에서도, 이웃하는 범프 구조체들끼리 접합되어 발생하는 단락을 방지하는 효과가 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 평면도이다.
도 1b는 도 1a의 X-X' 선을 따라 절단하여 주요 구성들을 나타내는 단면도이다.
도 1c는 도 1b의 CC 부분을 확대하여 나타내는 확대 단면도이다.
도 1d는 도 1c에 대응하는 수평 단면도이다.
도 2 및 도 3은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 단면도들이다.
도 4 및 도 5는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 단면도들이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 7a 내지 도 7g는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 8은 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지의 구성을 개략적으로 나타내는 구성도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 평면도이고, 도 1b는 도 1a의 X-X' 선을 따라 절단하여 주요 구성들을 나타내는 단면도이고, 도 1c는 도 1b의 CC 부분을 확대하여 나타내는 확대 단면도이고, 도 1d는 도 1c에 대응하는 수평 단면도이다.
도 1a 내지 도 1d를 함께 참조하면, 제1 반도체 칩(100), 제2 반도체 칩(200), 제1 및 제2 반도체 칩들(100, 200)을 전기적으로 연결하는 복수의 범프 구조체(BS), 및 몰딩 부재(MB)를 포함하는 반도체 패키지(10)를 나타낸다.
본 실시예의 반도체 패키지(10)에 포함되는 제1 및 제2 반도체 칩들(100, 200) 각각은, 메모리 칩 또는 로직 칩일 수 있다. 예를 들어, 상기 제1 및 제2 반도체 칩들(100, 200)은 모두 동일한 종류의 메모리 칩일 수 있고, 또는 상기 제1 및 제2 반도체 칩들(100, 200) 중 하나는 메모리 칩이고, 다른 하나는 로직 칩일 수 있다. 예를 들어, 상기 반도체 패키지(10)에서, 제1 반도체 칩(100)은 로직 칩이고, 제2 반도체 칩(200)은 메모리 칩일 수 있다.
상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 또한, 상기 로직 칩은 예를 들어, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
제1 반도체 칩(100)은 제1 기판(101), 제1 반도체 소자층(110), 제1 배선층(120), 제1 접속 패드(130), 제1 접속 단자(140), 제1 관통 전극(150), 제1 범프 패드(160), 제1 보호층(170), 제1 시드층(171, 172), 및 제1 필라층(181, 182)을 포함할 수 있다.
제1 기판(101)은 반도체 기판인 웨이퍼(wafer)로서, 서로 대향하는 상면(101T) 및 하면(101B)을 구비할 수 있다. 여기서, 상기 상면(101T)은 비활성면으로 지칭될 수 있고, 상기 하면(101B)은 활성면으로 지칭될 수 있다. 상기 제1 기판(101)은, 상기 하면(101B) 측에 형성된 제1 반도체 소자층(110) 및 상기 제1 기판(101)을 관통하는 제1 관통 전극(150)을 포함할 수 있다.
상기 제1 기판(101)은 예를 들어, 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함하는 실리콘(Si) 웨이퍼일 수 있다. 또는, 상기 제1 기판(101)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
한편, 상기 제1 기판(101)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들어, 상기 제1 기판(101)은 BOX 층(buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 상기 제1 기판(101)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 제1 기판(101)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
제1 반도체 소자층(110)은, 복수의 반도체 소자를 제1 기판(101)에 형성되는 다른 배선들과 연결시키기 위한 제1 배선층(120)을 포함할 수 있다. 상기 제1 배선층(120)은 금속 배선층 및 비아 플러그를 포함할 수 있다. 예를 들어, 상기 제1 배선층(120)은 2개 이상의 금속 배선층 및/또는 2개 이상의 비아 플러그가 번갈아 적층되는 다층 구조일 수 있다.
제1 접속 패드(130)는 제1 반도체 소자층(110)의 아래에 배치될 수 있고, 제1 반도체 소자층(110) 내부의 제1 배선층(120)과 전기적으로 연결될 수 있다. 상기 제1 접속 패드(130)는 상기 제1 배선층(120)을 통해 제1 관통 전극(150)과 전기적으로 연결될 수 있다. 상기 제1 접속 패드(130)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 접속 단자(140)는 상기 제1 접속 패드(130)와 직접 접촉하도록 배치될 수 있다. 상기 제1 접속 단자(140)는 반도체 패키지(10)를 외부의 베이스 기판(미도시)과 전기적으로 연결시킬 수 있다. 제1 반도체 칩(100)은 상기 제1 접속 단자(140)를 통하여 제1 반도체 칩(100)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 제공받거나, 제1 반도체 칩(100)에 저장될 데이터 신호를 제공받거나, 제1 반도체 칩(100)에 저장된 데이터를 외부로 제공할 수 있다. 예를 들어, 상기 제1 접속 단자(140)는 필라 구조, 볼 구조, 또는 솔더 구조로 이루어질 수 있다.
제1 관통 전극(150)은 상기 제1 기판(101)을 관통하며, 상기 제1 기판(101)의 상면(101T)으로부터 하면(101B)을 향하여 연장될 수 있고, 제1 반도체 소자층(110) 내에 구비된 제1 배선층(120)과 연결될 수 있다. 상기 제1 접속 패드(130)는 상기 제1 배선층(120)을 통하여 상기 제1 관통 전극(150)과 전기적으로 연결될 수 있다. 상기 제1 관통 전극(150)의 적어도 일부는 기둥 형상일 수 있다. 일부 실시예들에서, 상기 제1 관통 전극(150)은 실리콘 관통 전극(through silicon via, TSV)일 수 있다.
제1 범프 패드(160)는 제1 기판(101)의 상면(101T)에서 제1 관통 전극(150)과 접촉되도록 배치될 수 있다. 상기 제1 범프 패드(160)는 제1 반도체 소자층(110) 내부의 제1 배선층(120)과 제1 관통 전극(150)을 통하여 전기적으로 연결될 수 있다. 상기 제1 범프 패드(160)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 보호층(170)은 제1 기판(101)의 상면(101T) 상에서 제1 범프 패드(160)를 오픈하면서 제1 기판(101)을 커버하도록 형성될 수 있다. 상기 제1 보호층(170)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 및 고분자 물질 중 어느 하나로 이루어질 수 있다. 예를 들어, 상기 고분자 물질은 실리콘(silicone), 에폭시(epoxy), BCB(benzocyclobutene), PI(Polyimide), PBO(Polybenzoxazole) 등일 수 있다.
복수의 제1 필라층(181, 182)은, 복수의 제1 시드층(171, 172)을 사이에 두고, 대응하는 제1 범프 패드(160)와 전기적으로 연결되도록 배치될 수 있다. 상기 복수의 제1 시드층(171, 172)은 예를 들어, 구리(Cu), 니켈(Ni), 티타늄(Ti), 텅스텐(W), 주석(Sn), 은(Ag) 등의 금속이나 그 합금으로 형성될 수 있다. 상기 복수의 제1 시드층(171, 172)은 복수의 제1 필라층(181, 182)을 형성하기 위한 시드(seed)로써 기능을 한다. 즉, 상기 복수의 제1 시드층(171, 172)은 상기 복수의 제1 필라층(181, 182)을 전기도금(electro-plating) 방식으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여 상기 복수의 제1 시드층(171, 172)의 상부에 상기 복수의 제1 필라층(181, 182)이 형성될 수 있다.
상기 복수의 제1 필라층(181, 182)은 예를 들어, 구리(Cu), 니켈(Ni), 및 금(Au) 중 선택된 하나의 금속 또는 이들의 합금으로 이루어질 수 있다. 여기서, 상기 복수의 제1 필라층(181, 182)이 구리(Cu)인 경우를 예로 들어 설명한다. 상기 복수의 제1 필라층(181, 182)은 복수의 범프 구조체(BS)를 구성할 수 있다. 이에 대한 상세한 설명은 후술하도록 한다.
제2 반도체 칩(200)은, 이를 구성하는 제2 기판(201)의 하면(201B)이 제1 반도체 칩(100)의 제1 기판(101)의 상면(101T)과 마주보도록 배치될 수 있다. 상기 제2 반도체 칩(200)은, 제1 반도체 칩(100)과 제2 반도체 칩(200)의 사이에 개재되는 범프 구조체(BS)를 통하여, 상기 제1 반도체 칩(100)과 전기적으로 연결될 수 있다.
제2 반도체 칩(200)은 제2 기판(201), 제2 반도체 소자층(210), 제2 배선층(220), 제2 범프 패드(230), 제2 보호층(270), 제2 시드층(271, 272), 및 제2 필라층(281, 282)을 포함할 수 있다. 상기 제2 반도체 칩(200)은 상기 제1 반도체 칩(100)과 동일하거나 유사한 특징을 가질 수 있으므로, 설명의 편의를 위하여, 상기 제1 반도체 칩(100)과 차이점을 중심으로 설명하도록 한다.
제2 기판(201)은 반도체 기판인 웨이퍼로서, 서로 대향하는 상면(201T) 및 하면(201B)을 구비할 수 있다. 여기서, 상기 하면(201B)은 활성면으로 지칭될 수 있고, 상기 상면(201T)은 비활성면으로 지칭될 수 있다.
제2 반도체 소자층(210)은 제2 기판(201)의 하면(201B)의 아래에 형성될 수 있다. 상기 제2 범프 패드(230)는 상기 제2 반도체 소자층(210) 상에 배치될 수 있고, 제2 반도체 소자층(210) 내부의 제2 배선층(220)과 전기적으로 연결될 수 있다. 상기 제2 범프 패드(230)는 상기 제1 범프 패드(160)와 실질적으로 동일한 물질로 구성될 수 있다.
제2 보호층(270)이 제2 기판(201)의 하면(201B) 상에서 제2 범프 패드(230)를 오픈하면서 제2 기판(201)을 커버하도록 형성될 수 있다. 상기 제2 보호층(270)은 상기 제1 보호층(170)과 실질적으로 동일한 물질로 구성될 수 있다.
복수의 제2 필라층(281, 282)이 복수의 제2 시드층(271, 272)을 사이에 두고, 대응하는 제2 범프 패드(230)와 전기적으로 연결되도록 배치될 수 있다. 상기 복수의 제2 시드층(271, 272)은 상기 복수의 제1 시드층(171, 172)과 실질적으로 동일한 물질로 구성되며, 실질적으로 동일한 기능을 수행할 수 있다. 상기 복수의 제2 필라층(281, 282)은 상기 복수의 제1 필라층(181, 182)과 실질적으로 동일한 물질로 구성될 수 있다. 상기 복수의 제2 필라층(281, 282)은 복수의 범프 구조체(BS)를 구성할 수 있다. 이에 대한 상세한 설명은 후술하도록 한다.
범프 구조체(BS)는 제1 반도체 칩(100)의 제1 범프 패드(160) 및 제2 반도체 칩(200)의 제2 범프 패드(230)와 각각 접촉하여 이들을 서로 전기적으로 연결하도록 배치될 수 있다. 상기 범프 구조체(BS)를 통해 제2 반도체 칩(200)은 제2 반도체 칩(200)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 제2 반도체 칩(200)에 저장될 데이터 신호를 외부로부터 제공받거나, 제2 반도체 칩(200)에 저장된 데이터를 외부로 제공할 수 있다.
상기 범프 구조체(BS)는 서로 다른 형상을 가지는, 복수의 제1 범프 구조체(BS1) 및 복수의 제2 범프 구조체(BS2)를 포함할 수 있다. 상기 복수의 제1 범프 구조체(BS1)는 상기 복수의 제1 필라층(181, 182) 중 일부인 제1 필라층(181) 및 이에 대응하는 상기 복수의 제2 필라층(281, 282) 중 일부인 제2 필라층(281)이 솔더층(SB)을 사이에 두고 접합하여 형성될 수 있다. 이와 달리, 상기 복수의 제2 범프 구조체(BS2)는 상기 복수의 제1 필라층(181, 182) 중 다른 일부인 제1 필라층(182) 및 이에 대응하는 상기 복수의 제2 필라층(281, 282) 중 다른 일부인 제2 필라층(282)이 서로 직접 접합(direct bonding)하여 형성될 수 있다.
이에 따라, 상기 복수의 제1 범프 구조체(BS1)는 서로 다른 물질간의 접합면을 포함하고, 상기 복수의 제2 범프 구조체(BS2)는 동일한 물질간의 접합면을 포함할 수 있다. 구체적으로, 상기 복수의 제1 범프 구조체(BS1)는 구리(Cu)와 구리(Cu)의 사이에 상기 솔더층(SB)을 두고 접합하므로 서로 다른 물질간의 복수의 제1 인터페이스(BS1F1, BS1F2)를 포함하고, 상기 제2 범프 구조체(BS2)는 구리(Cu)와 구리(Cu)가 직접 접합하므로 동일한 물질간의 단수의 제2 인터페이스(BS2F)를 포함할 수 있다.
여기서, 상기 제2 인터페이스(BS2F)는 상기 제2 범프 구조체(BS2)에서 수직 방향(Z 방향)으로 실질적으로 중간 레벨에 위치할 수 있다. 또한, 상기 복수의 제1 인터페이스(BS1F1, BS1F2) 중 하나인 제1 인터페이스(BS1F1)의 수직 레벨은 상기 제2 인터페이스(BS2F)의 수직 레벨보다 낮고, 상기 복수의 제1 인터페이스(BS1F1, BS1F2) 중 나머지 하나인 제1 인터페이스(BS1F2)의 수직 레벨은 상기 제2 인터페이스(BS2F)의 수직 레벨보다 높을 수 있다.
일부 실시예들에서, 상기 제1 범프 구조체(BS1)를 구성하는 상기 제1 필라층(181)의 수평 방향(X 방향)에 따른 제1 폭(181W)은 상기 제2 범프 구조체(BS2)를 구성하는 상기 제1 필라층(182)의 수평 방향(X 방향)에 따른 제2 폭(182W)보다 작을 수 있다.
구체적으로, 상기 제1 폭(181W)은 약 13㎛ 내지 약 15㎛의 범위를 가질 수 있고, 상기 제2 폭(182W)은 약 50㎛ 내지 약 150㎛의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다. 이와 마찬가지로, 상기 제1 범프 구조체(BS1)를 구성하는 상기 제2 필라층(281)의 수평 방향(X 방향)에 따른 폭은 상기 제2 범프 구조체(BS2)를 구성하는 상기 제2 필라층(282)의 수평 방향(X 방향)에 따른 폭보다 작을 수 있다.
일부 실시예들에서, 상기 제1 범프 구조체(BS1)를 구성하는 상기 제1 필라층(181)의 제1 두께(181H)는 상기 제2 범프 구조체(BS2)를 구성하는 상기 제1 필라층(182)의 제2 두께(182H)보다 작을 수 있다. 여기서, 상기 제1 및 제2 두께(181H, 182H)는 제1 보호층(170)의 상면으로부터 측정한 수치이다.
구체적으로, 상기 제1 두께(181H)는 약 3㎛ 내지 약 5㎛의 범위를 가질 수 있고, 상기 제2 두께(182H)는 약 7㎛ 내지 약 9㎛의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다. 이와 마찬가지로, 상기 제1 범프 구조체(BS1)를 구성하는 상기 제2 필라층(281)의 두께는 상기 제2 범프 구조체(BS2)를 구성하는 상기 제2 필라층(282)의 두께보다 작을 수 있다.
일부 실시예들에서, 상기 제1 범프 구조체(BS1)를 구성하는 상기 제1 필라층(181)의 제1 평면적(181A)은 상기 제2 범프 구조체(BS2)를 구성하는 상기 제1 필라층(182)의 제2 평면적(182A)보다 작을 수 있다. 이와 마찬가지로, 상기 제1 범프 구조체(BS1)를 구성하는 상기 제2 필라층(281)의 평면적은 상기 제2 범프 구조체(BS2)를 구성하는 상기 제2 필라층(282)의 평면적보다 작을 수 있다.
일부 실시예들에서, 상기 범프 구조체(BS) 사이의 간격인 피치(BSP)는 실질적으로 동일할 수 있다. 구체적으로, 상기 제1 범프 구조체(BS1) 사이의 간격인 제1 피치(pitch)(BS1P) 및 상기 제2 범프 구조체(BS2) 사이의 간격인 제2 피치(BS2P)는 실질적으로 동일할 수 있다. 예를 들어, 상기 제1 범프 구조체(BS1) 및 상기 제2 범프 구조체(BS2)는 서로 교대로 반복하며 배치될 수 있다. 이에 따라, 하나의 제1 범프 구조체(BS1)를 4개의 제2 범프 구조체들(BS2)이 사방에서 둘러싸도록 배치될 수 있다.
일부 실시예들에서, 상기 제1 기판(101)과 상기 제2 기판(201) 사이의 시그널 범프 영역(SR)에는 상기 제1 범프 구조체(BS1) 및 상기 제2 범프 구조체(BS2)가 모두 배치되고, 상기 제1 기판(101)과 상기 제2 기판(201) 사이의 시그널 범프 영역(SR) 이외의 다른 영역(NSR)에는 상기 제1 범프 구조체(BS1)는 배치되나, 상기 제2 범프 구조체(BS2)가 배치되지 않을 수 있다.
일부 실시예들에서, 상기 제1 범프 구조체(BS1)는 입출력을 수행하는 활성(active) 구조체이고, 상기 제2 범프 구조체(BS2)는 입출력을 수행하지 않으며 열 전달을 수행하는 더미(dummy) 구조체일 수 있다. 즉, 상기 제2 범프 구조체(BS2)는 제1 반도체 칩(100)에서 발생하는 열을 제2 반도체 칩(200)의 방향으로 유도하여 배출할 수 있도록, 방열 특성을 위한 구조체일 수 있다.
제1 기판(101)의 상면(101T)과 제2 기판(201)의 하면(201B)의 사이에는 접착층(BL)이 개재되어, 제2 반도체 칩(200)을 제1 반도체 칩(100)에 부착시킬 수 있다. 상기 접착층(BL)은 제1 반도체 칩(100) 및 제2 반도체 칩(200)과 직접적으로 접촉하고, 복수의 범프 구조체(BS)를 둘러싸도록 배치될 수 있다.
일부 실시예들에서, 상기 접착층(BL)은 비전도성 필름(non-conductive film)으로 구성될 수 있다. 상기 비전도성 필름은 접착 수지와 플럭스(flux)를 포함할 수 있다. 다른 실시예들에서, 상기 접착층(BL)은 언더필(underfill)로 구성될 수 있다. 상기 언더필은 범프 구조체(BS)의 측벽을 둘러싸며 서로 인접한 범프 구조체(BS)의 사잇 공간을 채울 수 있다.
몰딩 부재(MB)는 제1 반도체 칩(100)의 상면 상에서 제2 반도체 칩(200)을 둘러싸도록 배치될 수 있다. 상기 몰딩 부재(MB)는 반도체 패키지(10)를 충격 및 오염과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 상기 몰딩 부재(MB)는 에폭시 몰드 컴파운드(epoxy mold compound) 또는 레진(resin) 등으로 이루어질 수 있다. 또한, 상기 몰딩 부재(MB)는 컴프레션 몰딩(compression molding), 라미네이션(lamination), 또는 스크린 프린팅(screen printing) 등의 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 몰딩 부재(MB)는 제2 기판(201)의 상면(201T)을 외부로 노출시킬 수 있도록 상기 제2 기판(201)의 측면만을 감쌀 수도 있다.
최근 전자 제품에 사용되는 반도체 패키지(10)는, 소형화 및 경량화와 함께 고성능 및 대용량이 요구되고 있다. 이러한 요구를 구현하기 위하여, 제1 및 제2 반도체 칩들(100, 200)이 웨이퍼 형태로 적층된 칩 온 웨이퍼(Chip On Wafer) 구조의 반도체 패키지(10)에 대한 연구 및 개발이 지속적으로 이루어지고 있다.
제1 및 제2 반도체 칩들(100, 200)이 적층된 상기 반도체 패키지(10)의 소형화 및 경량화를 위하여, 구조적으로 제1 및 제2 반도체 칩들(100, 200)의 두께가 얇아질 수 있다. 이에 따라, 제1 및 제2 반도체 칩들(100, 200)의 스택(stack) 공정에서 상기 제1 및 제2 반도체 칩들(100, 200)의 균일한 접착, 미세한 크기의 범프 구조체(BS)의 형성, 솔더 젖음성, 전기적 신뢰성, 구조적 신뢰성 등이 중요한 요소이다. 다만, 이러한 요소를 구현하기 위해서는 다음과 같은 일반적인 문제점들을 해결해야 한다.
먼저, 일반적인 반도체 패키지의 제조 공정 중, 서로 마주보는 상부 및 하부의 반도체 칩들이 범프 구조체를 사이에 두고 압착되는 과정에서, 범프 구조체의 주변으로 돌출되는 솔더층의 양이 과다하다면, 이웃하는 범프 구조체들의 솔더층의 돌출 부분끼리 접합되어 단락(short)이 발생하는 문제점이 있다.
상기 문제점을 해결하기 위해, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 서로 다른 형상의 범프 구조체(BS)를 포함한다. 구체적으로, 제1 범프 구조체(BS1)는 구리(Cu)와 구리(Cu)의 사이에 상기 솔더층(SB)을 두고 접합하도록 형성하고, 제2 범프 구조체(BS2)는 구리(Cu)와 구리(Cu)가 직접 접합하도록 형성한다. 이에 따라, 제1 및 제2 반도체 칩들(100, 200) 간의 과눌림 및/또는 오정렬과 같은 압착 조건 하에서도, 이웃하는 제1 범프 구조체(BS1)의 솔더층(SB)의 돌출 부분끼리 접합되는 현상을 미연에 방지할 수 있다.
다음으로, 한정적인 반도체 패키지의 구조 내에 반도체 칩들을 효율적으로 배치하기 위해서 시스템 인 패키지가 적용되고 있으나, 일반적으로 로직 칩은 수많은 연산 작용으로 인하여 발생하는 열이 많으므로, 이를 제어하지 못한다면 상부에 적층된 메모리 칩의 성능에까지 영향을 미치는 문제점이 있다.
상기 문제점을 해결하기 위해, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 열 방출을 위한 제2 범프 구조체(BS2)를 포함한다. 구체적으로, 제1 범프 구조체(BS1)를 구성하는 필라층의 평면적보다 제2 범프 구조체(BS2)를 구성하는 필라층의 평면적을 크게 형성함으로써, 한정적인 반도체 패키지(10)의 공간 구조 내에 제2 범프 구조체(BS2)를 통하여 방열 특성을 향상시키고, 고집적화에 유리한 환경을 제공할 수 있다.
마지막으로, 일반적인 반도체 패키지의 제조 공정 중, 반도체 칩들이 접착층을 매개로 접합된 후, 반도체 칩들의 주변으로 오버플로우(overflow)되는 접착층의 양이 과다하다면, 후속의 제조 공정에 영향을 미치는 문제점이 있다.
상기 문제점을 해결하기 위해, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 스페이서의 역할을 수행하는 제2 범프 구조체(BS2)를 포함한다. 구체적으로, 제1 범프 구조체(BS1)는 구리(Cu)와 구리(Cu)의 사이에 상기 솔더층(SB)을 두고 접합하도록 형성하고, 제2 범프 구조체(BS2)는 구리(Cu)와 구리(Cu)가 직접 접합하도록 형성한다. 이에 따라, 제2 범프 구조체(BS2)는 제1 및 제2 반도체 칩들(100, 200) 사이의 간격을 균일하게 유지하는 스페이서로써 역할을 수행함으로써, 복수의 범프 구조체(BS)의 사잇 공간을 채우는 접착층(BL)의 양을 예측 가능한 범위에서 컨트롤할 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 높은 제품 신뢰성 및 높은 생산 효율성을 제공하는 효과가 있다.
도 2 및 도 3은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 단면도들이다.
이하에서 설명하는 반도체 패키지들(20, 30)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1a 내지 도 1d에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10)와 차이점을 중심으로 설명하도록 한다.
도 2를 참조하면, 제1 반도체 칩(100), 제2 반도체 칩(200), 제1 및 제2 반도체 칩들(100, 200)을 전기적으로 연결하는 복수의 범프 구조체(BS'), 및 몰딩 부재(MB)를 포함하는 반도체 패키지(20)를 나타낸다.
본 발명의 실시예에 따른 반도체 패키지(20)에서, 상기 제1 범프 구조체(BS1) 사이의 간격인 제1 피치(BS1P) 및 상기 제2 범프 구조체(BS2) 사이의 간격인 제2 피치(BS2P)는 서로 상이할 수 있다. 예를 들어, 상기 제2 범프 구조체(BS2)의 사이에 상기 제1 범프 구조체(BS1)가 복수로 배치될 수 있다. 이에 따라, 복수의 제1 범프 구조체(BS1)를 제2 범프 구조체들(BS2)이 양 끝단에서 둘러싸도록 배치될 수 있다.
본 발명의 실시예에 따른 반도체 패키지(20)에서, 상기 제1 범프 구조체(BS1)는 입출력을 수행하는 활성 구조체이고, 상기 제2 범프 구조체(BS2)는 입출력을 수행하지 않고 제2 기판(201)을 지지하는 스페이서로써 더미 구조체일 수 있다. 즉, 제2 범프 구조체(BS2)가 제1 및 제2 반도체 칩들(100, 200) 사이의 간격을 균일하게 유지하는 더미 스페이서로써 역할을 수행함으로써, 복수의 범프 구조체(BS')의 사잇 공간을 채우는 접착층(BL)의 양을 예측 가능한 범위에서 컨트롤할 수 있다.
도 3을 참조하면, 제1 반도체 칩(100'), 제2 반도체 칩(200'), 및 제1 및 제2 반도체 칩들(100', 200')을 전기적으로 연결하는 복수의 범프 구조체(BS)를 포함하는 반도체 패키지(30)를 나타낸다.
본 발명의 실시예에 따른 반도체 패키지(30)에서, 제1 반도체 칩(100')은 제2 반도체 칩(200')과 실질적으로 동일한 수평 방향(X 방향)의 폭을 가질 수 있다. 또한, 상기 제2 반도체 칩(200')은 제2 기판(201), 제2 반도체 소자층(210), 제2 배선층(220), 제2 범프 패드(230), 제2 관통 전극(250), 제2 보호층(270), 제2 시드층(271, 272), 및 제2 필라층(281, 282)을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 패키지(30)에서, 제2 반도체 소자층(210)은 제2 기판(201)의 하면(201B)의 아래에 형성될 수 있다. 상기 제2 범프 패드(230)는 상기 제2 반도체 소자층(210) 상에 배치될 수 있고, 제2 반도체 소자층(210) 내부의 제2 배선층(220)과 전기적으로 연결될 수 있다. 상기 제2 범프 패드(230)는 제2 배선층(220)을 통해 제2 관통 전극(250)과 전기적으로 연결될 수 있다.
본 발명의 실시예에 따른 반도체 패키지(30)에서, 제1 범프 구조체(BS1)는 입출력을 수행하는 활성 구조체이고, 제2 범프 구조체(BS2)는 입출력을 수행하지 않고 열 전달을 수행하는 더미 구조체일 수 있다. 즉, 상기 제2 범프 구조체(BS2)는 제1 반도체 칩(100')에서 발생하는 열을 제2 반도체 칩(200')의 제2 관통 전극(250)으로 유도하여 배출할 수 있도록, 방열 특성을 위한 구조체일 수 있다.
도 4 및 도 5는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 단면도들이다.
이하에서 설명하는 반도체 패키지들(40, 50)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1a 내지 도 1d에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10)와 차이점을 중심으로 설명하도록 한다.
도 4를 참조하면, 베이스 기판(500) 상에 수직 방향(Z 방향)으로 적층된 제1 반도체 칩(100), 제2 반도체 칩(200), 제3 반도체 칩(300), 및 제4 반도체 칩(400)을 포함하는 반도체 패키지(40)를 나타낸다.
제1 내지 제4 반도체 칩들(100, 200, 300, 400)은, 제1 내지 제4 접속 단자들(140, 240, 340, 440)을 통하여 서로 전기적으로 연결되거나, 베이스 기판(500)과 전기적으로 연결될 수 있다. 또한, 상기 제1 내지 제4 반도체 칩들(100, 200, 300, 400) 각각 및 상기 베이스 기판(500)은 접착층(BL)에 의하여 서로 부착될 수 있다.
상기 제1 내지 제4 반도체 칩들(100, 200, 300, 400)은 메모리 칩 또는 로직 칩일 수 있다. 예를 들어, 제1 내지 제4 반도체 칩들(100, 200, 300, 400)은 모두 동일한 종류의 메모리 칩일 수 있고, 또는 제1 내지 제4 반도체 칩들(100, 200, 300, 400) 중 일부는 메모리 칩이고 다른 일부는 로직 칩일 수 있다. 일부 실시예들에서, 제1 내지 제4 반도체 칩들(100, 200, 300, 400)은 HBM(High Bandwidth Memory) 칩일 수 있다.
상기 제1 내지 제4 반도체 칩들(100, 200, 300, 400)이 적층된 형상을 예시적으로 도시하지만, 반도체 패키지(40) 내에 적층되는 반도체 칩의 개수가 이에 한정되는 것은 아니다. 예를 들어, 반도체 패키지(40) 내에 2개, 3개, 또는 5개 이상의 반도체 칩들이 적층될 수도 있다.
상기 제1 반도체 칩(100)은 제1 기판(101), 제1 반도체 소자층(110), 제1 배선층(120), 제1 접속 패드(130), 제1 접속 단자(140), 제1 관통 전극(150), 및 제1 범프 패드(160)를 포함할 수 있다.
상기 제2 반도체 칩(200)은 제2 기판(201), 제2 반도체 소자층(210), 제2 배선층(220), 제2 하부 범프 패드(230), 제2 접속 단자(240), 제2 관통 전극(250), 및 제2 상부 범프 패드(260)를 포함할 수 있다. 여기서, 상기 제2 접속 단자(240)는 앞서 반도체 패키지(10)에서 설명한 범프 구조체(BS)의 특징을 실질적으로 동일하게 가질 수 있다.
상기 제2 반도체 칩(200)은 제1 반도체 칩(100)의 상면 상에 실장될 수 있다. 제2 반도체 칩(200)은 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에 배치되는 제2 접속 단자(240)를 통하여, 제1 반도체 칩(100)과 전기적으로 연결될 수 있다. 또한, 상기 제1 반도체 칩(100)의 상면과 제2 반도체 칩(200)의 하면 사이에는 접착층(BL)이 배치되어 제2 반도체 칩(200)을 제1 반도체 칩(100) 상에 부착시킬 수 있다.
상기 제3 반도체 칩(300)은 제3 기판(301), 제3 반도체 소자층(310), 제3 배선층(320), 제3 하부 범프 패드(330), 제3 접속 단자(340), 제3 관통 전극(350), 및 제3 상부 범프 패드(360)를 포함할 수 있다. 여기서, 상기 제3 접속 단자(340)는 앞서 반도체 패키지(10)에서 설명한 범프 구조체(BS)의 특징을 실질적으로 동일하게 가질 수 있다.
상기 제4 반도체 칩(400)은 제4 기판(401), 제4 반도체 소자층(410), 제4 배선층(420), 제4 하부 범프 패드(430), 및 제4 접속 단자(440)를 포함할 수 있다. 상기 제4 반도체 칩(400)은 제1 내지 제3 반도체 칩들(100, 200, 300)과 달리, 관통 전극 및 상부 범프 패드를 포함하지 않을 수 있다. 여기서, 상기 제4 접속 단자(440)는 앞서 반도체 패키지(10)에서 설명한 범프 구조체(BS)의 특징을 실질적으로 동일하게 가질 수 있다.
상기 제3 반도체 칩(300)은 제2 반도체 칩(200)의 상면 상에 실장될 수 있고, 상기 제4 반도체 칩(400)은 제3 반도체 칩(300)의 상면 상에 실장될 수 있다. 제2 반도체 칩(200)과 제3 반도체 칩(300)의 사이에는 제3 접속 단자(340)를 둘러싸는 접착층(BL)이 배치될 수 있다. 이와 동일하게, 제3 반도체 칩(300)과 제4 반도체 칩(400)의 사이에는 제4 접속 단자(440)를 둘러싸는 접착층(BL)이 배치될 수 있다.
일부 실시예들에서, 상기 베이스 기판(500)이 인쇄회로기판인 경우, 베이스 기판(500)은 기판 몸체부(510), 하면 패드(520), 상면 패드(530), 및 상기 기판 몸체부(510)의 하면 및 상면에 형성된 솔더레지스트층(미도시)을 포함할 수 있다. 상기 기판 몸체부(510) 내에는, 하면 패드(520) 및 상면 패드(530)를 전기적으로 연결하는 내부 배선(미도시)이 형성될 수 있다. 하면 패드(520) 및 상면 패드(530)는 상기 기판 몸체부(510)의 하면 및 상면에 패터닝된 회로 배선 중 상기 솔더레지스트층에 의하여 노출된 부분일 수 있다.
다른 실시예들에서, 상기 베이스 기판(500)이 인터포저인 경우, 베이스 기판(500)은 반도체 물질로 이루어진 기판 몸체부(510) 및 상기 기판 몸체부(510)의 하면 및 상면에 각각 형성된 하면 패드(520) 및 상면 패드(530)를 포함할 수 있다. 상기 기판 몸체부(510)는 예를 들어, 반도체 웨이퍼로부터 형성될 수 있다. 또한, 상기 기판 몸체부(510)의 하면, 상면, 또는 내부에는 내부 배선(미도시)이 형성될 수 있다. 또한, 상기 기판 몸체부(510)의 내부에는 하면 패드(520) 및 상면 패드(530)를 전기적으로 연결하는 관통 비아(미도시)가 형성될 수 있다.
상기 베이스 기판(500)의 하면에는 외부 접속 단자(540)가 부착될 수 있다. 상기 외부 접속 단자(540)는 하면 패드(520)에 부착될 수 있다. 상기 외부 접속 단자(540)는 예를 들어, 솔더볼 또는 솔더 범프일 수 있다. 상기 외부 접속 단자(540)는 반도체 패키지(40)와 외부 장치(미도시)를 전기적으로 연결할 수 있다.
몰딩 부재(600)가 베이스 기판(500) 상에서 제1 내지 제4 반도체 칩들(100, 200, 300, 400)을 감싸도록 형성될 수 있다. 상기 몰딩 부재(600)는 제1 내지 제4 반도체 칩들(100, 200, 300, 400)의 측면들을 둘러쌀 수 있다. 구체적으로, 몰딩 부재(600)는 상기 제1 내지 제4 반도체 칩들(100, 200, 300, 400)의 측면들 및 상기 접착층(BL)의 측면을 둘러싸고, 상기 접착층(BL)이 외부로 노출되지 않도록 형성될 수 있다.
일부 실시예들에서, 상기 몰딩 부재(600)는 제4 반도체 칩(400)의 상면을 덮을 수 있다. 다른 실시예들에서, 상기 몰딩 부재(600)는 제4 반도체 칩(400)의 상면을 외부로 노출시킬 수 있다.
도 5를 참조하면, 패키지 기판(710), 상기 패키지 기판(710) 상에 배치되는 인터포저(720), 상기 인터포저(720) 상에 배치되는 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 포함하는 반도체 패키지(50)를 나타낸다.
본 실시예의 반도체 패키지(50)에 포함되는 패키지 기판(710)은 인쇄회로기판, 웨이퍼 기판, 세라믹 기판, 유리 기판 등을 기반으로 형성될 수 있다.
상기 패키지 기판(710)의 하면에는 외부 접속 단자(730)가 배치될 수 있다. 상기 반도체 패키지(50)는 상기 외부 접속 단자(730)를 통해 전자 제품의 모듈 기판이나 시스템 보드 등에 전기적으로 연결되어 탑재될 수 있다.
인터포저(720)는 이의 하부에 연결되는 내부 접속 단자(740)를 포함할 수 있다. 상기 내부 접속 단자(740)와 제1 및 제2 반도체 칩들(100, 200)은 관통 전극(750)을 통하여 전기적으로 연결될 수 있다. 또한, 상기 인터포저(720)의 상면에는 제1 범프 패드(760)가 배치될 수 있다.
본 실시예의 반도체 패키지(50)에서, 제1 반도체 칩(100) 및 제2 반도체 칩(200)이 상기 인터포저(720) 상에 실장될 수 있다. 또한, 상기 제1 반도체 칩(100) 및 상기 제2 반도체 칩(200)을 둘러싸는 몰딩 부재(770) 및 상기 몰딩 부재(770)의 상부에 열방출 부재(780)가 배치될 수 있다. 일부 실시예들에서, 반도체 패키지(50)는 상기 인터포저(720), 상기 몰딩 부재(770), 및 상기 열방출 부재(780)를 둘러싸는 인캡슐레이션(790)을 포함할 수 있다.
상기 제1 반도체 칩(100)은 단일의 로직 칩으로서 마이크로 프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서, 또는 시스템 온 칩 등으로 구현될 수 있다. 상기 제2 반도체 칩(200)은 복수의 슬라이스가 적층 구조를 형성하는 HBM 칩일 수 있다.
본 실시예의 반도체 패키지(50)에서, 제2 반도체 칩(200)에 포함되는 범프 구조체(BS)는 앞서 반도체 패키지(10)에서 설명한 특징을 상기 복수의 슬라이스의 사이에서 실질적으로 동일하게 포함할 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 6을 참조하면, 반도체 패키지의 제조 방법(S10)은 제1 내지 제7 단계(S110 내지 S170)의 공정 순서를 포함할 수 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법(S10)은, 반도체 패키지의 하부에 배치될 제1 범프 패드를 포함하는 제1 기판을 준비하는 제1 단계(S110), 제1 범프 패드의 상면을 덮도록 제1 시드층을 형성하는 제2 단계(S120), 제1 시드층 상에 제1 필라층을 형성하는 제3 단계(S130), 반도체 패키지의 상부에 배치될 제2 필라층을 포함하는 제2 기판을 준비하는 제4 단계(S140), 제2 필라층의 일부에만 솔더층을 형성하는 제5 단계(S150), 접착층이 부착된 제2 기판의 하면이 제1 기판의 상면과 마주보도록 배치하는 제6 단계(S160), 및 접착층과 범프 구조체에 소정의 압력 및 열을 제공하는 제7 단계(S170)를 포함할 수 있다.
상기 제1 내지 제7 단계(S110 내지 S170) 각각에 대한 기술적 특징은 후술하는 도 7a 내지 도 7g를 통하여 상세히 설명하도록 한다.
도 7a 내지 도 7g는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다. 구체적으로, 도 7a 내지 도 7g는 각각 도 1c에 대응하는 영역에 대하여 도시하고 있다.
도 1b 및 도 7a를 함께 참조하면, 반도체 패키지의 하부에 배치될 제1 기판(101)을 준비한다.
제1 기판(101)에 복수의 제1 관통 전극(150)을 형성할 수 있다. 일반적으로, 제1 관통 전극(150)의 형성 방식은 비아 퍼스트, 비아 미들, 및 비아 라스트 방식으로 분류될 수 있다. 예를 들어, 상기 비아 라스트 방식은, 제1 기판(101)의 하면(101B) 상에 제1 반도체 소자층(110) 및 제1 배선층(120)을 형성한 후, 상면(101T)으로부터 하면(101B)까지 제1 기판(101)을 관통하는 제1 관통 전극(150)을 형성할 수 있다.
다음으로, 상기 제1 관통 전극(150)과 전기적으로 연결되는 제1 범프 패드(160)를 형성할 수 있다. 상기 제1 범프 패드(160)가 상기 제1 기판(101)의 상면(101T)에 형성되어, 상기 제1 관통 전극(150)과 전기적으로 연결될 수 있다.
다음으로, 상기 제1 범프 패드(160)를 각각 오픈하는 제1 오픈홀(170H1) 및 제2 오픈홀(170H2)을 포함하는 제1 보호층(170)을 형성할 수 있다. 상기 제1 보호층(170)은 상기 제1 기판(101)의 상면(101T)을 커버하도록 단층 또는 복층의 절연층으로 형성될 수 있다. 상기 제1 오픈홀(170H1)의 수평 방향(X 방향)에 따른 폭은 상기 제2 오픈홀(170H2)의 수평 방향(X 방향)에 따른 폭보다 작을 수 있다.
도 1b 및 도 7b를 함께 참조하면, 제1 시드층(171, 172)이 노출된 상기 제1 범프 패드(160)의 상면을 덮도록 형성한다.
제1 시드층(171)은 제1 오픈홀(170H1)로 노출되는 제1 범프 패드(160)의 상면에 형성되고, 제1 시드층(172)은 제2 오픈홀(170H2)로 노출되는 제1 범프 패드(160)의 상면에 형성될 수 있다.
상기 제1 시드층(171, 172)은 약 100Å 내지 약 0.5㎛ 범위의 두께를 가지도록, 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의하여 형성될 수 있다. 상기 제1 시드층(171, 172)은 예를 들어, 구리(Cu), 니켈(Ni), 티타늄(Ti), 텅스텐(W), 주석(Sn), 은(Ag) 등의 금속이나 그 합금으로 형성될 수 있다.
상기 제1 시드층(171, 172)은 제1 필라층(181, 182, 도 7c 참조)을 형성하기 위한 시드로써 기능을 한다. 즉, 상기 제1 시드층(171, 172)은 상기 제1 필라층(181, 182, 도 7c 참조)을 전기도금 방식으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여 상기 제1 시드층(171, 172)의 상부에 제1 필라층(181, 182, 도 7c 참조)이 형성될 수 있도록 한다.
도 1b 및 도 7c를 함께 참조하면, 제1 시드층(171, 172) 상에 제1 필라층(181, 182)을 형성한다.
제1 필라층(181, 182)은 마스크 패턴(미도시)에 의하여 노출되는 제1 시드층(171, 172)의 상면에 직접 맞닿도록 형성될 수 있다. 상기 제1 필라층(181, 182)은 전기도금을 수행하여 형성할 수 있다.
상기 제1 필라층(181, 182)을 형성하기 위하여, 상기 제1 시드층(171, 172)이 형성된 제1 기판(101)을 배스(bath)에 넣고, 전기도금을 수행할 수 있다.
상기 제1 필라층(181, 182)을 형성하기 위한 전기도금에서, 노출되는 제1 시드층(171, 172)의 평면적에 따라 상기 제1 필라층(181, 182)의 두께가 달라질 수 있다. 즉, 상기 제1 시드층(171) 상에 형성되는 상기 제1 필라층(181)의 제1 두께(181H)보다 상기 제1 시드층(172) 상에 형성되는 상기 제1 필라층(182)의 제2 두께(182H)가 더 클 수 있다.
도 1b 및 도 7d를 함께 참조하면, 반도체 패키지의 상부에 배치될 제2 기판(201)을 준비한다.
제2 기판(201)에 제2 반도체 소자층(210), 제2 배선층(220), 및 제2 범프 패드(230)를 형성할 수 있다.
다음으로, 상기 제2 범프 패드(230)를 각각 오픈하는 제2 보호층(270)을 형성할 수 있다. 상기 제2 보호층(270)은 상기 제2 기판(201)의 상면(201T)을 커버하도록 단층 또는 복층의 절연층으로 형성될 수 있다.
다음으로, 제2 시드층(271, 272)이 노출된 상기 제2 범프 패드(230)의 상면을 덮도록 형성한다.
다음으로, 상기 제2 시드층(271, 272) 상에 제2 필라층(281, 282)을 형성한다. 상기 제2 필라층(281, 282)을 형성하기 위한 전기도금에서, 노출되는 제2 시드층(271, 272)의 평면적에 따라 상기 제2 필라층(281, 282)의 두께가 달라질 수 있다. 즉, 상기 제2 시드층(271) 상에 형성되는 상기 제2 필라층(281)의 두께보다 상기 제2 시드층(272) 상에 형성되는 상기 제2 필라층(282)의 두께가 더 클 수 있다.
도 1b 및 도 7e를 함께 참조하면, 제2 필라층(281) 상에만 솔더층(SB)을 형성한다.
제2 필라층(281, 282) 중 두께가 상대적으로 작은 제2 필라층(281) 상에만 솔더층(SB)을 형성할 수 있다. 이는 본 발명의 기술적 특징에 해당하는 서로 다른 형상의 범프 구조체를 형성하기 위함이다. 상기 솔더층(SB)은 전기도금 및 리플로우 공정으로 형성될 수 있다.
상기 리플로우 공정은 약 220℃ 내지 약 260℃의 온도 범위에서 수행될 수 있다. 상기 리플로우 공정에 의하여 솔더가 녹아 솔더층(SB)이 형성될 수 있다. 상기 솔더는 녹은 후 붕괴되지 않고 표면 장력에 의하여 상기 제2 필라층(281) 상에 솔더층(SB)을 형성할 수 있으며, 상기 솔더층(SB)과 상기 제2 필라층(281)의 경계면에는 금속간 화합물(intermetallic compound)이 형성될 수 있다.
도 1b 및 도 7f를 함께 참조하면, 접착층(BL)이 부착된 제2 기판(201)의 하면(201B)이 제1 기판(101)의 상면(101T)과 마주보도록 배치한다.
제2 기판(201)에 가해지는 압력(P)에 의하여, 상기 제2 반도체 칩(200)은 제1 및 제2 범프 구조체(BS1, BS2, 도 7g 참조)를 통하여, 제1 반도체 칩(100)에 전기적으로 연결될 수 있도록 배치된다.
구체적으로, 복수의 제1 필라층(181, 182) 중 일부인 제1 필라층(181) 및 이에 대응하는 복수의 제2 필라층(281, 282) 중 일부인 제2 필라층(281)이 솔더층(SB)을 사이에 두고 접합하도록 정렬될 수 있다.
또한, 복수의 제1 필라층(181, 182) 중 다른 일부인 제1 필라층(182) 및 이에 대응하는 복수의 제2 필라층(281, 282) 중 다른 일부인 제2 필라층(282)이 서로 직접 접합하도록 정렬될 수 있다.
도 1b 및 도 7g를 함께 참조하면, 제2 반도체 칩(200)을 제1 반도체 칩(100) 상에 적층한 후, 상기 제1 반도체 칩(100) 및 상기 제2 반도체 칩(200) 사이에 개재된 접착층(BL)과 제1 및 제2 범프 구조체(BS1, BS2)에 소정의 열을 가한다.
이와 같은 공정에 따라, 접착층(BL)은 경화되어 제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 견고하게 부착되고, 서로 다른 형상을 가지는 제1 및 제2 범프 구조체(BS1, BS2)가 형성될 수 있다.
다음으로, 제2 반도체 칩(200)을 덮는 몰딩 부재(MB)를 형성한다.
앞서 설명한 제조 단계를 통하여, 제1 반도체 칩(100), 제2 반도체 칩(200), 제1 및 제2 반도체 칩들(100, 200)을 전기적으로 연결하는 제1 및 제2 범프 구조체(BS1, BS2), 및 몰딩 부재(MB)를 포함하는 반도체 패키지(10)를 제조한다.
궁극적으로, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 높은 제품 신뢰성 및 높은 생산 효율성을 제공하는 효과가 있다.
도 8은 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지의 구성을 개략적으로 나타내는 구성도이다.
도 8을 참조하면, 반도체 패키지(1000)는 마이크로 처리 유닛(1010), 메모리(1020), 인터페이스(1030), 그래픽 처리 유닛(1040), 기능 블록들(1050), 및 이를 연결하는 버스(1060)를 포함할 수 있다.
반도체 패키지(1000)는 마이크로 처리 유닛(1010) 및 그래픽 처리 유닛(1040)을 모두 포함할 수도 있고, 둘 중 하나만을 포함할 수도 있다.
상기 마이크로 처리 유닛(1010)은 코어(core) 및 캐시(cache)를 포함할 수 있다. 예를 들어, 상기 마이크로 처리 유닛(1010)은 멀티 코어를 포함할 수 있다. 멀티 코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한, 멀티 코어의 각 코어는 동시에 활성화되거나, 서로 활성화되는 시점을 달리할 수 있다.
상기 메모리(1020)는 상기 마이크로 처리 유닛(1010)의 제어에 의해 상기 기능 블록들(1050)에서 처리한 결과 등을 저장할 수 있다. 상기 인터페이스(1030)는 외부의 장치들과 정보나 신호를 주고 받을 수 있다. 상기 그래픽 처리 유닛(1040)은 그래픽 기능들을 수행할 수 있다. 예를 들어, 상기 그래픽 처리 유닛(1040)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 상기 기능 블록들(1050)은 다양한 기능들을 수행할 수 있다. 예를 들어, 상기 반도체 패키지(1000)가 모바일 장치에 사용되는 애플리케이션 프로세서인 경우, 상기 기능 블록들(1050) 중 일부는 통신 기능을 수행할 수 있다.
상기 반도체 패키지(1000)는 앞서 도 1a 내지 도 5에서 설명된 반도체 패키지들(10, 20, 30, 40, 50) 중 어느 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30, 40, 50: 반도체 패키지
100: 제1 반도체 칩 101: 제1 기판
110: 제1 반도체 소자층 120: 제1 배선층
130: 제1 접속 패드 140: 제1 접속 단자
150: 제1 관통 전극 160: 제1 범프 패드
170: 제1 보호층 181, 182: 제1 필라층
200: 제2 반도체 칩 201: 제2 기판
210: 제2 반도체 소자층 220: 제2 배선층
230: 제2 범프 패드 270: 제1 보호층
281, 282: 제2 필라층
BS1: 제1 범프 구조체 BS2: 제1 범프 구조체
SB: 솔더층 BL: 접착층

Claims (10)

  1. 활성면과 비활성면을 가지는 제1 기판, 상기 제1 기판을 관통하는 복수의 제1 관통 전극, 및 상기 제1 기판의 비활성면 상에 배치되고 상기 복수의 제1 관통 전극과 연결되는 복수의 제1 필라층을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 적층되고, 활성면과 비활성면을 가지는 제2 기판 및 상기 제2 기판의 활성면 상에 배치되고 상기 복수의 제1 필라층과 정렬되는 복수의 제2 필라층을 포함하는 제2 반도체 칩;을 포함하고,
    상기 복수의 제1 필라층 중 일부 및 이에 대응하는 상기 복수의 제2 필라층 중 일부는 솔더층을 사이에 두고 접합하는 제1 범프 구조체를 형성하고,
    상기 복수의 제1 필라층 중 다른 일부 및 이에 대응하는 상기 복수의 제2 필라층 중 다른 일부는 서로 직접 접합하는 제2 범프 구조체를 형성하고,
    상기 제1 범프 구조체를 구성하는 상기 제1 필라층의 수평 방향에 따른 제1 폭은 상기 제2 범프 구조체를 구성하는 상기 제1 필라층의 수평 방향에 따른 제2 폭보다 작은,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 범프 구조체를 구성하는 상기 제1 필라층의 제1 두께는 상기 제2 범프 구조체를 구성하는 상기 제1 필라층의 제2 두께보다 작은 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 두께는 약 3㎛ 내지 약 5㎛이고,
    상기 제2 두께는 약 7㎛ 내지 약 9㎛인 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 범프 구조체를 구성하는 상기 제1 필라층의 제1 평면적은 상기 제2 범프 구조체를 구성하는 상기 제1 필라층의 제2 평면적보다 작은 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 범프 구조체 사이의 제1 피치(pitch) 및 상기 제2 범프 구조체 사이의 제2 피치는 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 폭은 약 13㎛ 내지 약 15㎛이고,
    상기 제2 폭은 약 50㎛ 내지 약 150㎛인 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 범프 구조체는 서로 다른 물질간의 인터페이스들을 포함하고,
    상기 제2 범프 구조체는 동일한 물질간의 인터페이스를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 범프 구조체 및 상기 제2 범프 구조체는 비전도성 필름 또는 언더필 물질로 둘러싸이는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1 범프 구조체는 입출력을 수행하는 활성 구조체이고,
    상기 제2 범프 구조체는 열전달을 수행하는 더미 구조체인 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1 반도체 칩은 로직 칩이고,
    상기 제2 반도체 칩은 메모리 칩인 것을 특징으로 하는 반도체 패키지.
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