KR20150056562A - 반도체장치 및 반도체장치의 제조방법 - Google Patents

반도체장치 및 반도체장치의 제조방법 Download PDF

Info

Publication number
KR20150056562A
KR20150056562A KR1020157007918A KR20157007918A KR20150056562A KR 20150056562 A KR20150056562 A KR 20150056562A KR 1020157007918 A KR1020157007918 A KR 1020157007918A KR 20157007918 A KR20157007918 A KR 20157007918A KR 20150056562 A KR20150056562 A KR 20150056562A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
wiring board
depression
semiconductor device
wiring
Prior art date
Application number
KR1020157007918A
Other languages
English (en)
Inventor
다카시 오바
요시히로 사토
Original Assignee
피에스5 뤽스코 에스.에이.알.엘.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 피에스5 뤽스코 에스.에이.알.엘. filed Critical 피에스5 뤽스코 에스.에이.알.엘.
Publication of KR20150056562A publication Critical patent/KR20150056562A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

반도체장치(200)는 일면에 함몰부(111)와 복수의 접속패드(223a 내지 223d)를 가지는 배선기판(201), 함몰부(111) 내에 탑재된 제1 반도체칩(203), 적어도 일단부의 표면 위(여기서는 양단)에 복수의 전극패드(107a, 107b)를 가지고 적어도 일단부(여기서는 양단)가 제1 반도체칩(203)으로부터 돌출되도록 제1 반도체칩(203) 위에 적층된 제2 반도체칩(205), 및 배선기판(201)의 복수의 접속패드(223a, 223c)와 제2 반도체칩(205)의 복수의 전극패드(107a, 107b)를 각각 전기적으로 접속하는 복수의 와이어(217)를 가지며, 제2 반도체칩(205)의 일단부는 함몰부(111)의 내측면을 넘어 연장되며 배선기판(201)의 일면에 지지되어 있다.

Description

반도체장치 및 반도체장치의 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 및 반도체장치의 제조방법에 관한 것이다.
반도체장치의 고밀도화를 도모하기 위해 복수의 반도체칩을 겹쳐 쌓는 것이 실시되고 있다. 이러한 반도체장치는 MCP(Multi Chip Package)라고도 한다.
MCP에 의한 반도체장치는 통상적으로 와이어 본딩을 위해 상단의 반도체칩의 일부가 하단의 반도체칩에 비해 돌출된 소위 오버행부를 가질 것이 요구된다.
이러한 오버행부는 반도체칩의 박형화와 맞물려 이후의 와이어 본딩이나 수지 밀봉 공정에서 칩 크랙이나 휨 등의 발생원인이 되므로 오버행부를 보강하기 위한 구조가 필요하다.
이러한 구조로서는 오버행부의 바로 밑에 지지부로서 본딩 와이어를 배치하는 구조가 알려져 있다(특허문헌 1).
또한 오버행부의 바로 밑에 지지부로 범프를 마련한 구조도 이용되고 있다(특허문헌 2, 3).
나아가 배선기판 위에 접착제를 배치하고, 제1 반도체칩을 플립칩 실장함으로써 접착제를 제1 반도체칩의 외부로 밀어내고, 밀려나온 접착제로 제2 반도체칩의 오버행부를 지지하는 구조도 알려져 있다(특허문헌 4).
일본국 특허 공개 2011-086943호 공보 일본국 특허 공개 2009-194189호 공보 일본국 특허 공개 2009-099697호 공보 일본국 특허 공개 2000-299431호 공보
상기와 같이 오버행부의 보강구조로서 다양한 구조가 제안되고 있는데, 반도체장치의 신뢰성 개선이라는 관점에서는 개선의 여지가 있다.
예를 들면, 특허문헌 1 내지 3과 같이 범프나 본딩 와이어의 지지부재로 오버행부를 지지하는 구조에서는 지지부재로 지지되는 부분과 지지되지 않는 부분이 오버행부에 존재하기 때문에 상단의 반도체칩이 얇아질수록 양호하게 와이어 본딩을 할 수 없다는 우려가 있었다.
또한 특허문헌 4와 같이 칩의 외부로 밀려나온 접착제로 오버행부를 지지하는 구조에서는 밀려나온 접착제의 양이 부족하면 상단의 칩과 기판의 틈을 접착제로 채울 수 없다는 우려가 있었다.
그 때문에 오버행부를 확실하게 지지할 수 있는 반도체장치가 요구되고 있었다.
본 발명의 제1 태양은, 일면에 함몰부와 복수의 접속패드를 가지는 배선기판, 상기 함몰부 내에 탑재된 제1 반도체칩, 적어도 일단부의 표면 상에 복수의 전극패드를 가지고 적어도 일단부가 상기 제1 반도체칩으로부터 돌출되도록 상기 제1 반도체칩 위에 적층된 제2 반도체칩, 및 상기 배선기판의 복수의 접속패드와 상기 제2 반도체칩의 상기 복수의 전극패드를 각각 전기적으로 접속하는 복수의 와이어를 가지며, 상기 제2 반도체칩의 상기 일단부는 상기 함몰부의 내측면을 넘어 연장되며 상기 배선기판의 일면에 지지되는 반도체장치이다.
본 발명의 제2 태양은, (a) 일면에 함몰부와 복수의 접속패드를 가지는 배선기판의 상기 함몰부 내에 제1 반도체칩을 탑재하고, (b) 적어도 일단부의 표면 상에 복수의 전극패드를 가지는 제2 반도체칩을, 적어도 일단부가 상기 제1 반도체칩으로부터 돌출되도록 상기 제1 반도체칩 위에 적층하고, (c) 상기 배선기판의 복수의 접속패드와 상기 제2 반도체칩의 상기 복수의 전극패드를 각각 와이어로 전기적으로 접속한다, 를 가지며, 상기(b)는 상기 제2 반도체칩의 상기 일단부를 상기 함몰부의 내측면을 넘어서 연장시키고 상기 배선기판의 일면에 지지시키는 반도체장치의 제조방법이다.
본 발명에 따르면 오버행부를 확실하게 지지할 수 있는 반도체장치를 제공할 수 있다.
도 1은 제1 실시형태에 따른 반도체장치(200)를 나타내는 평면도이며, 밀봉체(220)는 일부만을 도시하고 있다.
도 2는 도 1의 A-A'단면도이다.
도 3은 도 1의 B-B'단면도이다.
도 4는 반도체장치(200)의 제조순서를 나타내는 도면이다.
도 5는 반도체장치(200)의 제조순서를 나타내는 도면으로서, 와이어 본딩의 상세를 나타낸 도면이다.
도 6은 반도체장치(200)의 제조순서를 나타내는 도면으로서, 수지 밀봉의 상세를 나타낸 도면이다.
도 7은 반도체장치(200)의 제조순서를 나타내는 도면이다.
도 8은 제2 실시형태에 따른 반도체장치(200a)를 나타내는 평면도이며, 밀봉체(220)는 일부만을 도시하고 있다.
도 9는 도 8의 C-C'단면도이다.
도 10은 도 8의 D-D'단면도이다.
도 11은 제3 실시형태에 따른 반도체장치(200b)를 나타내는 평면도이며, 밀봉체(220)는 일부만을 도시하고 있다.
도 12는 도 11의 E-E'단면도이다.
도 13은 도 11의 F-F'단면도이다.
도 14는 제4 실시형태에 따른 반도체장치(200c)를 나타내는 평면도이며, 밀봉체(220)는 일부만을 도시하고 있다.
도 15는 도 14의 G-G'단면도이다.
이하, 도면을 바탕으로 본 발명의 바람직한 실시형태를 상세히 설명한다.
먼저, 도 1 내지 도 3을 참조하여 본 발명의 제1 실시형태에 따른 반도체장치(200)의 개략적인 구조에 대하여 설명한다.
여기서는 반도체장치(200)로서 메모리칩을 탑재한 반도체 메모리가 예시되어 있다.
도 1 내지 도 3에 나타낸 것처럼 반도체장치(200)는 일면에 함몰부(111)와 복수의 접속패드(223a, 223b, 223c, 223d)를 가지는 배선기판(201), 함몰부(111) 내에 탑재된 제1 반도체칩(203), 적어도 일단부의 표면 위(여기서는 양단)에 복수의 전극패드(107a, 107b)를 가지고 적어도 일단부(여기서는 양단)가 제1 반도체칩(203)으로부터 돌출되도록 제1 반도체칩(203) 위에 적층된 제2 반도체칩(205), 및 배선기판(201)의 복수의 접속패드(223a, 223c)와 제2 반도체칩(205)의 복수의 전극패드(107a, 107b)를 각각 전기적으로 접속하는 복수의 와이어(217)(본딩 와이어)를 가지며, 제2 반도체칩(205)의 일단부(여기서는 양단)는 함몰부(111)의 내측면을 넘어 연장되며 배선기판(201)의 일면에 지지되어 있다.
반도체장치(200)는 또한 배선기판(201)의 접속패드(223b, 223d)와 제1 반도체칩(203)의 전극패드(103a, 103b)(후술)를 접속하는 와이어(215)를 가지며, 나아가 반도체장치(200)를 외부의 장치와 접속시키기 위한 외부단자로서의 솔더볼(216) 및 배선기판(201)의 한쪽 면 위에 배치되고 배선기판(201)의 한쪽 면측을 덮도록 마련된 밀봉체(220)를 가지고 있다.
이어서, 도 1 내지 도 3을 참조하여 본 발명의 제1 실시형태에 따른 반도체장치(200)를 구성하는 부재의 상세에 대하여 설명한다.
배선기판(201)은, 예를 들면 대략 사각형의 판 형상의 유리 에폭시 또는 프리프레그로 구성된 절연기재(219a)(상측 기판층) 및 절연기재(219b)(하측 기판층); 및 상측 절연기재인 절연기재(219a)의 상면, 하측 절연기재인 절연기재(219b)의 하면, 및 상기 절연기재(219a)와 절연기재(219b) 사이에 소정의 패턴으로 형성된 배선층(123)(3층)을 가지고 있으며, 3층의 배선층(123)은 비어(124)에 의해 전기적으로 접속되어 있다. 또한 절연기재(219a)의 상면 및 절연기재(219b)의 하면에는 절연막(221), 예를 들면 솔더 레지스트막이 형성되어 있으며, 배선층(123)의 일부가 절연막(221)으로부터 노출된다. 절연기재(219a) 상면의 배선층(123)의 절연막(221)의 개구로부터 노출된 부위가 접속패드(223a, 223b, 223c, 223d)를 형성하며, 절연기재(219b) 하면의 배선층(123)의 절연막(221)의 개구로부터 노출된 부위가 랜드(225)를 형성하고 있다. 복수의 접속패드(223a, 223b, 223c, 223d)는 도 1에 나타낸 것처럼 절연기재(219a) 상면의 사각형을 구성하는 네 개의 변의 둘레부 근방에 각각 배열되어 있으며, 배선층(123) 및 비어(124)를 통해 대응하는 랜드(225)에 전기적으로 접속되어 있다. 또한 복수의 랜드(225)는 절연기재(219b)의 하면에 격자형상으로 배치되어 있다.
또한 절연기재(219a)는 중앙 영역에 제1 반도체칩(203)의 평면형상에 대응한 장방형 개구부(131)가 형성되어 있으며, 개구부(131)와 절연기재(219b)로 함몰부(111)를 구성하고 있다.
제1 반도체칩(203)은 대략 사각형(장방형) 형상이며 일면측에 소정의 회로 및 전극패드(103a, 103b)가 형성되어 있다. 복수의 전극패드(103a, 103b)는 각각 제1 반도체칩(203)의 장방형의 짧은 변을 따라 배열되어 있다. 제1 반도체칩(203)은 이면측(전극패드(103a, 103b)가 마련된 면과 반대측의 면측)이 배선기판(201)을 향하게 하여 배선기판(201)의 함몰부(111) 내에 DAF(Die Attached Film)나 절연 페이스트 등의 접착부재(105)를 통해 탑재되어 있다.
함몰부(111)는 제1 반도체칩(203)의 탑재정밀도 및 밀봉체(220)의 충전성을 고려하여 제1 반도체칩(203)의 칩 사이즈보다 100㎛정도 큰 사이즈로 구성되어 있으며, 함몰부(111)와 제1 반도체칩(203) 사이에는 각각의 변에 대하여 50㎛정도의 틈이 형성되어 있다.
나아가, 함몰부(111)는 적어도 제2 반도체칩(205)의 오버행부(126)에 형성된 전극패드(107a, 107b)(상세는 후술)의 하방에 배선기판(201)이 지지할 수 있는 정도까지 크게 구성될 수도 있다.
또한 제1 반도체칩(203)의 복수의 전극패드(103a, 103b)와 배선기판(201)의 대응하는 접속패드(223b, 223d)는 Au, Cu 등의 와이어(215)에 의해 전기적으로 접속된다.
제2 반도체칩(205)은 제1 반도체칩(203)과 마찬가지로 대략 사각형(장방형)의 판 형상으로, 일면측에 소정의 회로 및 전극패드(107a, 107b)가 형성되어 있다. 복수의 전극패드(107a, 107b)는 제2 반도체칩(205)의 장방형의 짧은 변을 따라 형성되어 있다.
제2 반도체칩(205)은 이면측(전극패드(107a, 107b)가 마련된 면과 반대측의 면측)이 제1 반도체칩(203)을 향하도록 제1 반도체칩(203)에 적층되어 있다.
보다 상세하게는, 제2 반도체칩(205)은 제1 반도체칩(203)에 대하여 90도 회전된 상태로 DAF나 절연 페이스트 등의 접착부재(105)를 통해 적층되어 있으며, 제2 반도체칩(205)의 두 개의 짧은 변이 제1 반도체칩(203)으로부터 오버행되도록 배치되어 있다.
제2 반도체칩(205)의 두 개의 짧은 변의 오버행부(126)는 접착부재(105)를 통하여 배선기판(201)의 일면에 접착 유지되어 있다. 즉, 제2 반도체칩(205)의 오버행부(126)는 함몰부(111)의 내측면을 넘어 연장되며 배선기판(201)의 일면에 지지된다.
이렇듯 제2 반도체칩(205)의 오버행부(126)을 배선기판(201)의 일면으로 지지하는 구조로 만듦으로써 제2 반도체칩(205)의 칩 두께를 박형화(예를 들면 100㎛두께 이하)로 만들 수 있다.
또한, 제2 반도체칩(205)의 복수의 전극패드(107a, 107b)와 배선기판(201)의 대응하는 접속패드(223a, 223c)는 Au, Cu 등의 와이어(217)에 의해 전기적으로 접속되어 있다.
나아가 배선기판(201)의 일면에는 밀봉체(220)가 형성되어 있으며, 배선기판(201) 위에 탑재된 제1 반도체칩(203), 제2 반도체칩(205) 및 와이어(215, 217)가 밀봉체(220)로 덮인다.
또한, 배선기판(201)의 함몰부(111)와 제1 반도체칩(203)의 틈은 밀봉체(220)의 충전성을 고려한 사이즈로 구성되어 있기 때문에 이 틈도 밀봉체(22)로 충전된다.
또한, 상술한 것처럼 반도체장치(200)는 제2 반도체칩(205)의 오버행부(126)를 배선기판(201)의 일면으로 지지하는 구조로 만듦으로써 제2 반도체칩(205)의 칩 두께를 박형화할 수 있기 때문에, 제2 반도체칩(205)의 칩 두께를 박형화함으로써 밀봉체(220)도 박형화할 수 있다.
나아가, 배선기판(201)의 타면의 복수의 랜드(225) 위에는 각각 솔더볼(216)이 탑재되어 있다.
이상, 반도체장치(200)을 구성하는 부재의 상세에 대해 설명하였다.
이어서, 도 4 내지 도 7을 참조하여 반도체장치(200)의 제조방법을 설명한다.
먼저, 도 4(a)에 나타낸 배선모기판(300)을 준비한다.
배선모기판(300)은 매트릭스 형상으로 배치된 복수의 제품형성부(301)를 가지고 있으며, 각각의 제품형성부(301)가 배선기판(201)에 대응하고 있다.
이어서, 도 4(b)에 나타낸 것처럼 도시하지 않은 칩 마운터 등을 이용하여 배선모기판(300)의 제품형성부(301) 위에 제1 반도체칩(203)을 탑재한다.
제1 반도체칩(203)은 전극패드(103a, 103b)가 마련된 짧은 변이 접속패드(223b, 223d)에 대향하도록 함몰부(111) 내에 탑재된다. 제1 반도체칩(203)은 타면에 마련된 DAF 등의 접착부재(105)에 의해 배선모기판(300)에 접착 고정된다.
이어서, 제1 반도체칩(203)의 전극패드(103a, 103b)와 대응하는 접속패드(223b, 223d) 사이를 와이어(215)에 의해 접속한다(도 3 참조). 와이어(215)를 이용한 결선에는 후술할 와이어 본딩장치를 이용할 수 있다. 결선은 예를 들면 초음파 열압착법을 이용한 볼 본딩에 의해 수행된다. 구체적으로는 용융에 의해 볼이 형성된 와이어(215)의 선단을 전극패드(103a, 103b) 위에 초음파 열압착하고, 와이어(215)가 소정의 루프형상을 그리도록 와이어(215)의 후단을 대응하는 접속패드(223b, 223d) 위에 초음파 열압착한다.
여기서, 배선기판(201)의 함몰부(111)에 제1 반도체칩(203)을 탑재함으로써, 제1 반도체칩(203)의 전극패드(103a, 103b)와 배선기판(201)의 접속패드(223b, 223d)를 접속하는 와이어(215)는 함몰부(111)를 마련하지 않고 제1 반도체칩(203)을 적층한 경우에 비해 와이어 길이를 짧게 접속할 수 있다(도 3 참조). 와이어 길이를 짧게 함으로써 저비용화할 수 있다. 또한 와이어 길이가 짧아짐으로써 후술할 수지 주입 시의 와이어 쇼트 및 와이어 이탈의 발생을 억제할 수 있다.
이어서, 도 4(c)에 나타낸 것처럼 도시하지 않은 칩 마운터 등을 이용하여 제1 반도체칩(203) 위에 제2 반도체칩(205)를 탑재한다.
제2 반도체칩(205)은 제1 반도체칩(203)의 전극패드(103a, 103b)(도 2 참조)를 노출시키도록, 또한 오버행부(126)가 접속패드(223a, 223c)에 대향하도록 배선기판(201)의 일면에 적층된다.
제2 반도체칩(205)은 타면에 마련된 DAF 등의 접착부재(105)에 의해 제1 반도체칩(203)에 고정되며, 나아가 오버행부(126)가 배선기판(201)의 일면에 고정된다.
이어서, 도 4(d) 및 도 5에 나타낸 것처럼 제2 반도체칩(205)의 전극패드(107a, 107b)와 대응하는 접속패드(223a, 223c) 사이를 각각 와이어(217)에 의해 접속한다.
구체적으로는, 먼저 제2 반도체칩(205)이 적층 탑재된 배선모기판(300)이 도시하지 않은 와이어 본딩 장치의 스테이지에 유지된다.
이어서, 캐필러리(41)의 선단으로부터 도출된 와이어(217)의 선단을 용융시키고 와이어(217)의 선단에 볼을 형성한다. 이후 캐필러리(41)에 의해 상기 볼이 형성된 와이어의 선단을 도 5(a)에 나타낸 것처럼 제2 반도체칩(205)의 전극패드(107a, 107b) 위에 초음파 열압착에 의해 압착한다.
여기서, 제2 반도체칩(205)의 (제1 반도체칩(203)으로부터의) 오버행부(126)는 배선기판(201)의 일면에 접착 고정되도록 구성되어 있기 때문에 캐필러리(41)로부터의 하중 및 초음파를 양호하게 전극패드(107a, 107b)로 전달할 수 있다.
이후, 와이어(217)가 소정의 루프를 형성하도록 캐필러리(41)를 이동시키고 와이어(217)의 타단을 도 5(b)에 나타낸 것처럼 배선기판(201)의 대응하는 접속패드(223a, 223c)에 초음파 열압착에 의해 압착한다.
이후, 와이어(217)의 후단을 캐필러리(41)로 잡아당겨 끊음으로써 도 5(c)에 나타낸 것처럼 제2 반도체칩(205)의 전극패드(107a, 107b)와 배선기판(201)의 접속패드(223a, 223c)를 전기적으로 접속하는 와이어(217)가 형성된다.
나아가, 상술한 것처럼 제2 반도체칩(205)의 (제1 반도체칩(203)으로부터의) 오버행부(126)는 배선기판(201)의 일면에 접착 고정되도록 구성되어 있기 때문에, 제2 반도체칩(205)의 칩 두께를 예를 들면 100㎛ 이하로 박형화한 경우라도 칩 크랙을 발생시키지 않고 와이어 본딩할 수 있다. 또한 상술한 것처럼 캐필러리(41)로부터의 하중 및 초음파를 양호하게 전극패드(107a, 107b)로 전달하고 양호하게 와이어 접속할 수 있기 때문에 반도체장치(200)의 신뢰성을 향상시킬 수 있다.
또한, 제2 반도체칩(205)을 박형화할 수 있기 때문에 반도체장치(200)를 박형화할 수 있다.
이어서, 배선모기판(300)의 일면측에 일괄 몰드에 의해 밀봉체(220)를 형성한다.
구체적으로는, 먼저 배선모기판(300)을 몰드장치(400)로 반송한다.
몰드장치(400)는 도 6(a)에 나타낸 것처럼 상형(401)과 하형(402)을 가지는 성형금형을 가지고 있다. 상형(401)에는 캐비티(403)가 형성되어 있으며, 하형(402)에는 배선모기판(300)을 탑재하는 함몰부(404)가 형성되어 있다.
배선모기판(300)은 몰드장치(400)의 하형(402)의 함몰부(404)에 세팅된다.
그 후, 상형(401)과 하형(402)으로 배선모기판(300)을 금형 폐쇄함으로써 도 6(b)에 나타낸 것처럼 배선모기판(300)의 상방에 소정 크기의 캐비티(403)나 게이트부(405)가 형성된다. 본 실시형태에서는 MAP(Mold Array Package)방식으로 구성되어 있기 때문에 캐비티(403)는 복수의 제품형성부(301)을 일괄적으로 덮는 크기로 구성되어 있다.
이어서, 하형(402)의 포트에 수지 태블릿(406)(도 6(b) 참조)이 공급되고 가열 용융된다.
이어서, 도 6(c)에 나타낸 것처럼 용융된 밀봉 수지(211)를 플런저(408)에 의해 게이트부(405)로부터 캐비티(403) 내로 주입하고, 캐비티(403) 내에 밀봉 수지(211)를 충전한다.
나아가, 상술한 것처럼 제2 반도체칩(205)의 오버행부(126)는 배선기판(201)의 일면에 접착 유지되도록 구성되어 있기 때문에 밀봉 수지(211)를 주입할 때의 주입압에 의해 제2 반도체칩(205)의 오버행부(126)에 대한 휨이 발생하는 것을 억제할 수 있으며, 제2 반도체칩(205)에 걸리는 부하를 저감할 수 있다.
밀봉 수지(211)가 캐비티(403)에 충전되면 밀봉 수지(211)를 소정의 온도, 예를 들면 180도에서 큐어링함으로써 밀봉 수지(211)가 경화된다.
그 후, 상형(401)과 하형(402)을 분리하고 배선모기판(300)을 꺼내어 소정의 온도, 예를 들면 240도에서 리플로우 함으로써 밀봉 수지(211)가 완전히 경화되고, 도 6(d) 및 도 7(a)에 나타낸 것처럼 배선모기판(300)의 밀봉영역을 일괄적으로 덮는 밀봉체(220)가 형성된다. 그 후 도 6(d)에 나타낸 것처럼 밀봉체(220)에 접속된 게이트부(405)와 러너부(409) 및 컬부(410)가 제거된다.
이어서, 도 7(b)에 나타낸 것처럼 배선모기판(300)의 타면측의 랜드(225)에 각각의 솔더볼(216)을 탑재한다.
구체적으로는, 예를 들면 배선기판(201) 상의 랜드(225)의 배치에 맞추어 복수의 흡착공이 형성된 도시하지 않은 흡착기구를 이용하여 솔더볼(216)을 흡착공에 보유시키고, 보유된 솔더볼(216)을 플럭스를 통해 배선기판(201)의 랜드(225)에 일괄 탑재한다.
모든 제품형성부(301)에 대한 솔더볼(216)의 탑재 후, 배선기판(201)을 리플로우함으로써 솔더볼(216)이 고정된다.
이어서, 도 7(c)에 나타낸 것처럼 밀봉체(220)를 다이싱 테이프(251)에 접착하고 밀봉체(220) 및 배선모기판(300)을 다이싱 테이프(251)에 지지시킨다. 그 후, 도시하지 않은 다이싱 블레이드를 이용하여 배선모기판(300) 및 밀봉체(220)를 다이싱 라인(234)(도 4(a) 참조)을 따라 종횡으로 절단한다. 이로 인해 배선모기판(300)은 각 제품형성부(301)마다 개별적으로 분리된다. 그 후 개별적으로 분리된 제품형성부(301) 및 밀봉체(220)를 다이싱 테이프(251)로부터 픽업함으로써 도 1에 나타낸 것과 같은 반도체장치(200)가 얻어진다.
이렇듯 제1 실시형태에 따르면, 반도체장치(200)는 일면에 함몰부(111)와 복수의 접속패드(223a, 223b, 223c, 223d)를 가지는 배선기판(201), 함몰부(111) 내에 탑재된 제1 반도체칩(203), 적어도 일단부의 표면 위에 복수의 전극패드(107a, 107b)를 가지고 적어도 일단부가 제1 반도체칩(203)으로부터 돌출되도록 제1 반도체칩(203) 위에 적층된 제2 반도체칩(205), 및 배선기판(201)의 복수의 접속패드(223a, 223c)와 제2 반도체칩(205)의 복수의 전극패드(107a, 107b)를 각각 전기적으로 접속하는 복수의 와이어(217)를 가지며, 제2 반도체칩(205)의 일단부(여기서는 양단)는 함몰부(111)의 내측면을 넘어 연장되며 배선기판(201)의 일면에 지지되어 있다.
그 때문에 오버행부(126)를 배선기판(201)으로 확실하게 지지할 수 있으며 칩 크랙을 발생시키지 않고 와이어 본딩할 수 있다. 또한 상술한 것처럼 캐필러리(41)로부터의 하중 및 초음파를 양호하게 전극패드(107a, 107b)로 전달하고 양호하게 와이어 접속할 수 있기 때문에 반도체장치(200)의 신뢰성을 향상시킬 수 있다.
또한, 제2 반도체칩(205)을 박형화할 수 있기 때문에 반도체장치(200)를 박형화할 수 있다.
이어서, 제2 실시형태에 대하여 도 8 내지 도 10을 참조하여 설명한다.
제2 실시형태는 제1 실시형태에서 제2 반도체칩(205)을 FOW(Film On Wire) 등의 접착부재(105a)를 이용하여 제1 반도체칩(203) 위에 적층 탑재함과 동시에 접착부재(105a)를 배선기판(201)의 함몰부(111)와 제1 반도체칩(203)의 틈에 충전시킨 것이다.
나아가, 제2 실시형태에서 제1 실시형태와 같은 기능을 하는 요소에 대해서는 동일한 번호를 붙였으며, 주로 제1 실시형태와 다른 부분에 대해 설명한다.
도 8 내지 도 10에 나타낸 것처럼 제2 실시형태에 따른 반도체장치(200a)는 접착부재(105a)를 이용하여 제2 반도체칩(205)을 제1 반도체칩(203) 위에 적층 탑재함과 동시에 접착부재(105a)를 배선기판(201)의 함몰부(111)와 제1 반도체칩(203)의 틈에 충전하고 있다.
이렇듯 배선기판(201)의 함몰부(111)와 제1 반도체칩(203)의 틈에는 밀봉체(220)와는 다른 재료를 수지 밀봉에 앞서 미리 충전하는 구조일 수도 있다.
이러한 구조로 만듦으로써 밀봉체(220)를 형성할 때 함몰부(111)와 제1 반도체칩(203)의 틈에 보이드가 발생하는 것을 억제할 수 있다.
나아가 반도체장치(200a)의 제조방법에 대해서는, 수지 밀봉에 앞서 미리 함몰부(111)와 제1 반도체칩(203)의 틈을 접착부재(105a)로 충전하는 것 외에는 제1 실시형태와 같기 때문에 설명을 생략한다.
이렇듯 제2 실시형태에 따르면 반도체장치(200a)는 일면에 함몰부(111)와 복수의 접속패드(223a, 223b, 223c, 223d)를 가지는 배선기판(201), 함몰부(111) 내에 탑재된 제1 반도체칩(203), 적어도 일단부의 표면 위에 복수의 전극패드(107a, 107b)를 가지며 적어도 일단부가 제1 반도체칩(203)으로부터 돌출되도록 제1 반도체칩(203) 위에 적층된 제2 반도체칩(205), 및 배선기판(201)의 복수의 접속패드(223a, 223c)와 제2 반도체칩(205)의 복수의 전극패드(107a, 107b)를 각각 전기적으로 접속하는 복수의 와이어(217)를 가지며, 제2 반도체칩(205)의 일단부(여기서는 양단)는 함몰부(111)의 내측면을 넘어 연장되며 배선기판(201)의 일면에 지지되어 있다.
따라서, 제1 실시형태와 같은 효과를 발휘한다.
또한, 제2 실시형태에 따르면 반도체장치(200a)는 접착부재(105a)를 이용하여 제1 반도체칩(203) 위에 제2 반도체칩(205)을 적층함과 동시에 접착부재(105a)를 배선기판(201)의 함몰부(111)와 제1 반도체칩(203)의 틈에 충전하고 있다.
그 때문에 밀봉체(220)를 형성할 때 함몰부(111)와 제1 반도체칩(203)의 틈에 보이드가 발생하는 것을 억제할 수 있다.
이어서 제3 실시형태에 대하여 도 11 내지 도 13을 참조하여 설명한다.
제3 실시형태는 제1 실시형태에서 함몰부(111b)가 배선기판(201)의 대향하는 두 변의 엣지까지 연장되도록 구성한(즉, 함몰부(111b)를 홈부로 구성한) 것이다.
나아가 제3 실시형태에서 제1 실시형태와 같은 기능을 하는 요소에 대해서는 동일한 번호를 붙였으며, 주로 제1 실시형태와 다른 부분에 대해 설명한다.
도 11 내지 도 13에 나타낸 것처럼 제3 실시형태에 따른 반도체장치(200b)는 배선기판(201)에 형성되는 함몰부(111b)가 배선기판(201)의 대향하는 두 변의 엣지까지 연장되도록 구성되며, 제2 반도체칩(205)의 일단부가 배선기판(201)의 해당 두 변(함몰부(111b)가 엣지까지 연장되어 있는 변)과 다른 변을 향해 제1 반도체칩(203)으로부터 돌출되어 있다.
바꿔 말하면 함몰부(111b)는 배선기판(201)의 대향하는 두 변을 연결하는 홈부를 구성하고 있다.
이 구조에서 함몰부(111b)가 엣지로 연장되어 있는 쪽, 예를 들면 F측이 밀봉 수지(221)의 주입 시(도 6 참조)의 게이트 측이 되며, 에어 벤트측이 되는 F'측을 향해 밀봉 수지(211)가 충전되도록 구성되어 있다. 나아가 배선모기판(300)은 인접하는 제품형성부(301)(도 4 참조)와 함몰부(111b) 가 이어지도록 구성되어 있다.
이렇듯 함몰부의 형상은 반드시 제1 실시형태처럼 평면형상이 고리형상으로 닫힌 형상일 필요는 없으며, 홈부와 같은 형상일 수도 있다.
이러한 형상으로 만듦으로써 배선기판(201)의 홈부(111b)에 대한 밀봉 수지(211)의 충전성을 향상시킬 수 있으며, 수지 밀봉 시의 보이드 발생을 저감할 수 있다.
나아가 반도체장치(200b)의 제조방법에 대해서는 제2 실시형태와 같으므로 설명을 생략한다.
이렇듯 제3 실시형태에 따르면 반도체장치(200b)는 일면에 함몰부(111b)와 복수의 접속패드(223a, 223b, 223c, 223d)를 가지는 배선기판(201), 함몰부(111b) 내에 탑재된 제1 반도체칩(203), 적어도 일단부의 표면 위에 복수의 전극패드(107a, 107b)를 가지고 적어도 일단부가 제1 반도체칩(203)으로부터 돌출되도록 제1 반도체칩(203) 위에 적층된 제2 반도체칩(205), 및 배선기판(201)의 복수의 접속패드(223a, 223c)와 제2 반도체칩(205)의 복수의 전극패드(107a, 107b)를 각각 전기적으로 접속하는 복수의 와이어(217)를 가지며, 제2 반도체칩(205)의 일단부(여기서는 양단)는 함몰부(111)의 내측면을 넘어 연장되며 배선기판(201)의 일면에 지지되어 있다.
따라서, 제1 실시형태와 같은 효과를 발휘한다.
또한 제3 실시형태에 따르면 반도체장치(200b)는 배선기판(201)에 형성되는 함몰부(111b)가 배선기판(201)의 대향하는 두 변의 엣지까지 연장되도록 구성되며, 제2 반도체칩(205)의 일단부가 배선기판(201)의 해당 두 변(함몰부(111b)가 엣지까지 연장되어 있는 변)과 다른 변을 향해 제1 반도체칩(203)으로부터 돌출되어 있다.
그 때문에 제1 실시형태와 비교하여 배선기판(201)의 함몰부(111b)에 대한 밀봉 수지(2211)의 충전성을 향상시킬 수 있으며, 수지 밀봉 시의 보이드 발생을 저감할 수 있다.
이어서, 제4 실시형태에 대하여 도 14 및 도 15를 참조하여 설명한다.
제4 실시형태는 제1 실시형태에서 배선기판(201)에 제1 반도체칩(203)을 플립칩 실장한 것이다.
나아가 제4 실시형태에서 제1 실시형태와 같은 기능을 하는 요소에 대해서는 동일한 번호를 붙였으며, 주로 제1 실시형태와 다른 부분에 대해 설명한다.
도 14 및 도 15에 나타낸 것처럼 제4 실시형태에 따른 반도체장치(200c)는 제1 반도체칩(203)의 전극패드(103a, 103b) 위에 범프전극(104a, 104b)이 형성되어 있으며, 제1 반도체칩(203)은 배선기판(201)의 함몰부(111) 내에 플립칩 실장되어 있다.
또한 제1 반도체칩(203)은 함몰부(111) 내에 형성된 접속패드(226a, 226b)에 범프전극(104a, 104b)를 통하여 전기적으로 접속되어 있다.
나아가 제1 반도체칩(203)과 배선기판(201) 사이에는 언더필 재료(105c)가 충전되어 있으며, 함몰부(111)와 제1 반도체칩(203)의 틈은 언터필 재료(105c)로 충전되어 있다.
나아가 제2 반도체칩(205)은 제1 반도체칩(203)으로부터 두 개의 짧은 변측이 오버행되도록 제1 반도체칩(203)의 이면 위에 접착부재(105)를 통해 적층 탑재되어 있다. 나아가 제1 반도체칩(203)의 오버행부(126)는 배선기판(201)의 상면에 접착부재(105)를 통해 접착 고정되도록 구성되어 있다.
이렇듯 제1 반도체칩(203)의 배선기판(201)에 플립칩 실장하는 구성일 수도 있으며, 이러한 구성으로 만듦으로써 전기특성을 향상시킬 수 있다. 또한 함몰부(111)와 제1 반도체칩(203)의 틈에 언더필 재료(105c)가 충전되기 때문에 수지 밀봉 시의 틈에 대한 보이드 발생을 억제할 수 있다.
나아가 반도체장치(200c)의 제조방법에 대해서는 제1 실시형태와 같으므로 설명을 생략한다.
이렇듯 제4 실시형태에 따르면 반도체장치(200c)는 일면에 함몰부(111)와 복수의 접속패드(223a, 223b, 223c, 223d)를 가지는 배선기판(201), 함몰부(111) 내에 탑재된 제1 반도체칩(203), 적어도 일단부의 표면 위에 복수의 전극패드(107a, 107b)를 가지고 적어도 일단부가 제1 반도체칩(203)으로부터 돌출되도록 제1 반도체칩(203) 위에 적층된 제2 반도체칩(205), 및 배선기판(201)의 복수의 접속패드(223a, 223c)와 제2 반도체칩(205)의 복수의 전극패드(107a, 107b)를 각각 전기적으로 접속하는 복수의 와이어(217)를 가지며, 제2 반도체칩(205)의 일단부(여기서는 양단)는 함몰부(111)의 내측면을 넘어 연장되며 배선기판(201)의 일면에 지지되어 있다.
따라서 제1 실시형태와 같은 효과를 발휘한다.
또한 제4 실시형태에 따르면 반도체장치(200c)는 제1 반도체칩(203)을 배선기판(201)에 플립칩 실장하고 있다.
그 때문에 제1 실시형태와 비교하여 전기특성을 향상시킬 수 있다. 또한 함몰부(111)와 제1 반도체칩(203)의 틈은 언더필 재료(105c)가 충전되기 때문에 수지 밀봉 시의 틈에 대한 보이드 발생을 억제할 수 있다.
[산업상의 이용 가능성]
이상, 본 발명자에 의해 행해진 발명을 실시예를 바탕으로 설명하였는데, 본 발명은 상기 실시예에 한정되지 않으며 그 요지를 벗어나지 않는 범위에서 다양한 변경이 가능하다는 것은 말할 필요도 없다.
예를 들면 상술한 실시형태에서는 패드 배치가 같은 두 개의 반도체칩을 크로스 적층하는 반도체장치에 대하여 설명했는데, 오버행부를 가지는 반도체칩이 다단으로 적층된 반도체장치라면 어떠한 반도체칩 조합, 예를 들면 메모리칩과 로직칩의 조합 등, 혹은 어떠한 패드 배치의 칩에도 적용할 수 있다.
또한 상술한 실시형태에서는 제2 반도체칩(205)의 대향하는 두 변이 제1 반도체칩(203)으로부터 오버행되도록 적층하는데, 제2 반도체칩(205)의 한 변이 오버행되도록 적층할 수도 있고 혹은 인접하는 두 변, 세 변 혹은 네 변이 제1 반도체칩(203)으로부터 오버행되도록 적층할 수도 있다.
나아가 상술한 실시형태에서는 배선기판(201)의 기재(절연기재)이 2층인 경우에 대하여 설명하였는데, 3층 이상일 수도 있다.
본 출원은 2012년 9월 14일에 출원된 일본특허출원 제2012-202776호로부터의 우선권을 기초로 하여 그 이익을 주장하는 것이며, 그 개시는 여기에 전체적으로 참고문헌으로써 반영한다.
41 : 캐필러리
103a, 103b : 전극패드
104a, 104b : 범프전극
105, 105a : 접착부재
105c : 언더필 재료
107a, 107b : 전극패드
111, 111b : 함몰부
123 : 배선층
124 : 비어
126 : 오버행부
131 : 개구부
200, 200a, 200b, 200c : 반도체장치
201 : 배선기판
203 : 제1 반도체칩
205 : 제2 반도체칩
211 : 밀봉 수지
215, 217 : 와이어
216 : 솔더볼
219a, 219b : 절연기재
220 : 밀봉체
221 : 절연막
223a, 223b, 223c, 223d, 226a, 226b : 접속패드
225 : 랜드
234 : 다이싱 라인
251 : 다이싱 테이프
300 : 배선모기판
301 : 제품형성부
400 : 몰드장치
401 : 상형
402 : 하형
403 : 캐비티
404 : 함몰부
405 : 게이트부
406 : 수지 태블릿
408 : 플런저
409 : 러너부
410 : 컬부

Claims (10)

  1. 일면에 함몰부와 복수의 접속패드를 가지는 배선기판,
    상기 함몰부 내에 탑재된 제1 반도체칩,
    적어도 일단부의 표면 위에 복수의 전극패드를 가지고 적어도 일단부가 상기 제1 반도체칩으로부터 돌출되도록 상기 제1 반도체칩 위에 적층된 제2 반도체칩, 및
    상기 배선기판의 복수의 접속패드와 상기 제2 반도체칩의 상기 복수의 전극패드를 각각 전기적으로 접속하는 복수의 와이어를 가지며,
    상기 제2 반도체칩의 상기 일단부는 상기 함몰부의 내측면을 넘어 연장되며 상기 배선기판의 일면에 지지되는 반도체장치.
  2. 청구항 1에 있어서,
    상기 배선기판은,
    하측 기판층, 및
    상기 하측 기판층에 적층된 상측 기판층을 가지며,
    상기 상측 기판층은 상기 제1 반도체칩의 평면형상에 대응한 개구부 또는 홈부를 가지며,
    상기 개구부 또는 상기 홈부와 상기 하측 기판층으로 상기 함몰부를 구성하고 있는 반도체장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 함몰부에는 접착부제가 충진되어 있는 반도체장치.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 제1 반도체칩 및 상기 제2 반도체칩을 덮도록 상기 배선기판에 형성된 수지제의 밀봉체를 가지는 반도체장치.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 함몰부는 상기 배선기판의 대향하는 두 변의 엣지까지 연장되며,
    상기 제2 반도체칩의 상기 일단부가 상기 배선기판의 상기 두 변과 다른 변을 향해 상기 제1 반도체칩으로부터 돌출되도록 구성되는 반도체장치.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 제1 반도체칩은 상기 배선기판에 플립칩 접속되어 있는 반도체장치.
  7. (a) 일면에 함몰부와 복수의 접속패드를 가지는 배선기판의 상기 함몰부 내에 제1 반도체칩을 탑재하고,
    (b) 적어도 일단부의 표면 위에 복수의 전극패드를 가지는 제2 반도체칩을 적어도 일단부가 상기 제1 반도체칩으로부터 돌출되도록 상기 제1 반도체칩 위에 적층하고,
    (c) 상기 배선기판의 복수의 접속패드와 상기 제2 반도체칩의 상기 복수의 전극패드를 각각 와이어로 전기적으로 접속한다,
    를 가지며,
    상기(b)는 상기 제2 반도체칩의 상기 일단부를 상기 함몰부의 내측면을 넘어서 연장시키고 상기 배선기판의 일면에 지지시키는 반도체장치의 제조방법.
  8. 청구항 7에 있어서,
    상기 (a)는,
    하측 기판층에 상기 제1 반도체칩의 평면형상에 대응한 개구부 또는 홈부를 가지는 상측 기판층을 적층하여 상기 배선기판을 구성하고,
    상기 개구부 또는 상기 홈부와 상기 하측 기판층으로 구성된 상기 함몰부에 상기 제1 반도체칩을 탑재하는 반도체장치의 제조방법.
  9. 청구항 7 또는 청구항 8에 있어서,
    (d) 상기 제1 반도체칩 및 상기 제2 반도체칩을 덮도록 상기 배선기판에 밀봉체를 형성하는,
    을 가지는 반도체장치의 제조방법.
  10. 청구항 7 내지 청구항 9 중 어느 한 항에 있어서,
    상기 함몰부는 상기 배선기판의 대향하는 두 변의 엣지까지 연장되고,
    상기 (b)는 상기 제2 반도체칩의 상기 일단부가 상기 배선기판의 상기 두 변과 다른 변을 향해 상기 제1 반도체칩으로부터 돌출되도록 상기 배선기판의 일면에 지지시키는 반도체장치의 제조방법.
KR1020157007918A 2012-09-14 2013-09-04 반도체장치 및 반도체장치의 제조방법 KR20150056562A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2012-202776 2012-09-14
JP2012202776 2012-09-14
PCT/JP2013/074445 WO2014042165A1 (ja) 2012-09-14 2013-09-04 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
KR20150056562A true KR20150056562A (ko) 2015-05-26

Family

ID=50278275

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157007918A KR20150056562A (ko) 2012-09-14 2013-09-04 반도체장치 및 반도체장치의 제조방법

Country Status (4)

Country Link
US (1) US11049845B2 (ko)
KR (1) KR20150056562A (ko)
DE (1) DE112013004495T5 (ko)
WO (1) WO2014042165A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021172763A1 (ko) * 2020-02-25 2021-09-02 엘지전자 주식회사 디스플레이 디바이스

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160079207A1 (en) * 2013-04-23 2016-03-17 PS4 Luxco S.a.r..L. Semiconductor device and method for manufacturing same
TWI517343B (zh) * 2014-03-25 2016-01-11 恆勁科技股份有限公司 覆晶堆疊封裝結構及其製作方法
WO2019171467A1 (ja) * 2018-03-06 2019-09-12 日立化成株式会社 半導体装置及びその製造方法
US11476200B2 (en) * 2018-12-20 2022-10-18 Nanya Technology Corporation Semiconductor package structure having stacked die structure
KR102671975B1 (ko) * 2019-08-29 2024-06-05 삼성전기주식회사 전자부품 내장기판
KR102573573B1 (ko) 2019-10-25 2023-09-01 삼성전자주식회사 반도체 패키지
KR20210076586A (ko) * 2019-12-16 2021-06-24 삼성전기주식회사 전자부품 내장기판
US11621181B2 (en) * 2020-05-05 2023-04-04 Asmpt Singapore Pte. Ltd. Dual-sided molding for encapsulating electronic devices
KR20220008168A (ko) * 2020-07-13 2022-01-20 삼성전자주식회사 반도체 패키지
KR20220094992A (ko) 2020-12-29 2022-07-06 삼성전자주식회사 반도체 패키지

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5886412A (en) * 1995-08-16 1999-03-23 Micron Technology, Inc. Angularly offset and recessed stacked die multichip device
JP2001077293A (ja) 1999-09-02 2001-03-23 Nec Corp 半導体装置
JP3096721U (ja) 2003-03-06 2003-10-03 立衛科技股▲ふん▼有限公司 積層構造を有するパッケージ構造
US8710668B2 (en) * 2011-06-17 2014-04-29 Stats Chippac Ltd. Integrated circuit packaging system with laser hole and method of manufacture thereof
JP2011233915A (ja) 2011-07-06 2011-11-17 Panasonic Corp 複合配線基板およびその製造方法、ならびに電子部品の実装体および製造方法
JP5864180B2 (ja) * 2011-09-21 2016-02-17 新光電気工業株式会社 半導体パッケージ及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021172763A1 (ko) * 2020-02-25 2021-09-02 엘지전자 주식회사 디스플레이 디바이스
US11768395B2 (en) 2020-02-25 2023-09-26 Lg Electronics Inc. Display device

Also Published As

Publication number Publication date
DE112013004495T5 (de) 2015-06-11
US20150235994A1 (en) 2015-08-20
WO2014042165A1 (ja) 2014-03-20
US11049845B2 (en) 2021-06-29

Similar Documents

Publication Publication Date Title
KR20150056562A (ko) 반도체장치 및 반도체장치의 제조방법
US8786102B2 (en) Semiconductor device and method of manufacturing the same
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
US10121774B2 (en) Method of manufacturing a semiconductor package
KR20130059305A (ko) 반도체 디바이스 제조 방법
JP2010245383A (ja) 半導体装置および半導体装置の製造方法
JP2009099697A (ja) 半導体装置及びその製造方法
JP2013045863A (ja) 半導体装置およびその製造方法
JP2013115190A (ja) 半導体装置の製造方法
KR101730916B1 (ko) 반도체 패키지 및 그 제조 방법
KR20150060758A (ko) 반도체 장치 및 그 제조방법
JP2013239660A (ja) 半導体装置及びその製造方法
US8648455B2 (en) Semiconductor device and method of manufacturing the same
KR20150135412A (ko) 반도체 장치
JP2009049218A (ja) 半導体装置及び半導体装置の製造方法
JP2011159942A (ja) 電子装置の製造方法及び電子装置
US9252126B2 (en) Multi Chip Package-type semiconductor device
JP2011243724A (ja) 半導体装置およびその製造方法
JP2010263108A (ja) 半導体装置及びその製造方法
JP2010251547A (ja) 半導体装置及びその製造方法
US9117741B2 (en) Semiconductor device
JP5666211B2 (ja) 配線基板及び半導体装置の製造方法
KR20130084893A (ko) 멀티-칩 패키지 및 그의 제조 방법
US20150333041A1 (en) Semiconductor device and manufacturing method therefor
WO2014119477A1 (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application