JP2013115190A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2013115190A
JP2013115190A JP2011259205A JP2011259205A JP2013115190A JP 2013115190 A JP2013115190 A JP 2013115190A JP 2011259205 A JP2011259205 A JP 2011259205A JP 2011259205 A JP2011259205 A JP 2011259205A JP 2013115190 A JP2013115190 A JP 2013115190A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor
short side
gap
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2011259205A
Other languages
English (en)
Inventor
Osamu Kanefuji
修 金藤
Sensho Usami
宣丞 宇佐美
Koji Hosokawa
浩二 細川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2011259205A priority Critical patent/JP2013115190A/ja
Priority to US13/685,078 priority patent/US20130137217A1/en
Publication of JP2013115190A publication Critical patent/JP2013115190A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】オーバーハング部を持つ２段以上の積層構造であっても、オーバーハング部の支持を確実にできる半導体装置の製造方法を提供する。
【解決手段】複数の第１電極パッド１１が配置された第１半導体チップ１０を配線基板５０上に搭載する工程と、複数の第２電極パッド２１が配置された第２半導体チップ２０を、第１半導体チップの短辺に対し第２半導体チップの短辺が直角に位置し、配線基板と第２半導体チップの短辺との間に隙間を形成するべく、第１半導体チップ上に積層する工程と、隙間に、第２半導体チップの長辺側から第２半導体チップの短辺と平行な方向に向かって第１アンダーフィル２３を充填する工程と、第１電極パッドと配線基板に形成された接続パッド５１とを第１ワイヤ６１で電気的に接続する工程と、第１アンダーフィルを充填する工程後、第２電極パッドと接続パッドとを第２ワイヤ６１で電気的に接続する工程と、を含む半導体装置の製造方法。
【選択図】図２

Description

本発明は半導体装置の製造方法に関する。
半導体装置の高密度化を図るために、複数の半導体チップを積み重ねることが行われている。このような半導体装置はMCP(Multi Chip Package)とも呼ばれる。
MCPによる半導体装置は、通常、ワイヤボンディングのために、上段の半導体チップの一部が下段の半導体チップからはみ出す、いわゆるオーバーハング部を持つことを要求される。このようなオーバーハング部は、半導体チップの薄型化と相俟って、以後のワイヤボンディングや樹脂封止の工程においてチップクラックや反り等の発生の原因となるので、補強対策が必要である。
この補強対策の一例として、特許文献１には、以下のような技術が記載されている。配線基板上に接着剤を配置し、第１半導体チップをフリップチップ実装することで、接着剤を第１半導体チップの外部にはみ出させ、はみ出た接着剤で、第１半導体チップ上に搭載される第２半導体チップのオーバーハング部を支持する。
特開２０００−２９９４３１号公報
しかしながら、上記の半導体装置では、接着剤のはみ出し量が不足すると、上段のチップ（第２半導体チップ）と配線基板との隙間を接着剤で埋めることができないおそれがある。
また下段の第１半導体チップをフリップチップ実装する際の接着剤をはみ出させるように構成しているため、半導体チップが３段以上に積層される半導体装置では、３段目の半導体チップのオーバーハング部を支持することが困難となる。
そこで、本発明の課題は、オーバーハング部を持つ２段の積層構造だけでなく、３段以上の積層構造であっても、オーバーハング部の支持を確実にした半導体装置の製造方法を提供することにある。
本発明の態様による半導体装置の製造方法は、
複数の接続パッドを有する配線基板を準備する工程と、
略長方形で短辺に沿って複数の第１電極が配置された第１半導体チップを、前記配線基板上に搭載する工程と、
略長方形で短辺に沿って複数の第２電極が配置された第２半導体チップを、前記第１半導体チップの短辺に対し前記第２半導体チップの短辺が直角に位置すると共に、前記配線基板と前記第２半導体チップの短辺との間に隙間を形成するように、前記第１半導体チップ上に積層する工程と、
前記隙間に、前記第２半導体チップの長辺側から前記第２半導体チップの短辺と平行な方向に向かって第１樹脂を充填する工程と、
前記第１電極と前記接続パッドとを第１ワイヤで電気的に接続する工程と、
前記第１樹脂を充填する工程後、前記第２電極と前記接続パッドとを第２ワイヤで電気的に接続する工程と、を含む。
本発明によれば、２段目となる第２半導体チップの短辺側と配線基板との間の隙間に第１樹脂が充填されて第２半導体チップのオーバーハング部が第１樹脂で支持されるように構成されている。これにより、オーバーハングするように積層配置される第２半導体チップとして、より薄型化した半導体チップを用いることができ、以後の一括モールドによる封止体の薄型化及び半導体装置の薄型化を図ることができる。また封止体の薄型化を図ることで、半導体装置の反りの低減にもつながる。さらに第２半導体チップのオーバーハング部に樹脂を充填することで、オーバーハング部へのボイドの発生を抑制し、半導体装置の信頼性を向上できる。
本発明の第１の実施形態に係る半導体装置を、封止樹脂の一部を除いて示した平面図である。 図１に示した半導体装置のＡ−Ａ’間の断面図（図ａ）及びＢ−Ｂ’間の断面図（図ｂ）である。 図１に示した半導体装置の製造工程を、配線母基板上に第１、第２半導体チップを積層した、途中から説明するための平面図（図ａ）及び断面図（図ｂ）である。 図３に続く製造工程を説明するための平面図（図ａ）及び断面図（図ｂ）である。 図４に続く製造工程を説明するための平面図（図ａ）及び断面図（図ｂ）である。 図５に続く製造工程を説明するための平面図（図ａ）及び断面図（図ｂ）である。 図６に続く製造工程を説明するための平面図（図ａ）及び断面図（図ｂ）である。 図７に続く製造工程を説明するための平面図（図ａ）及び断面図（図ｂ）である。 図８に続く封止工程（図ａ）、半田ボール搭載工程（図ｂ）、及びダイシング工程（図ｃ）を説明するための断面図である。 本発明の第２の実施形態に係る半導体装置を、封止樹脂の一部を除いて示した平面図である。 図１０に示した半導体装置のＨ−Ｈ’間の断面図である。 図１０に示した半導体装置の製造工程を、配線母基板上に第１〜第４半導体チップを積層した、途中から説明するための平面図（図ａ）及び断面図（図ｂ）である。 図１２に続く製造工程を説明するための平面図（図ａ）及び断面図（図ｂ）である。 図１３に続く製造工程を説明するための平面図（図ａ）及び断面図（図ｂ）である。 本発明の第３の実施形態に係る半導体装置を、封止樹脂の一部を除いて示した平面図である。 図１５に示した半導体装置のＬ−Ｌ’間の断面図である。 本発明が適用され得る半導体装置の一例を示した断面図である。 図１７に示した半導体装置を、封止樹脂を除いて示した平面図である。 図１７に示した半導体装置の主要な製造工程を順に説明するための断面図である。
本発明の実施形態について説明する前に、本発明が適用され得る半導体装置の一例及びその主要な製造工程について説明する。
図１７及び図１８は、半導体装置の概略構成を示す断面図及び平面図である。図１８の平面図では封止樹脂あるいは封止体(図１７の２１５)が省略されている。
図示の半導体装置２００は、配線基板２１１、第１半導体チップ２１２、第２半導体チップ２１３、ワイヤ（ボンディングワイヤ）２１４、封止樹脂２１５及び半田ボール２１６を有している。
配線基板２１１は、例えば、略四角形の板状のガラスエポキシ基板であって、絶縁基材１１１と、その両面にパターン形成された配線層（図示せず）と、配線層を覆うように形成された絶縁膜（ソルダーレジスト膜）１１２とを有している。配線基板２１１の一面側の配線層には複数の接続パッド１１３が接続形成されている。また、配線基板２１１の他面側の配線層には複数のランド部１１４が接続形成されている。複数の接続パッド１１３は、図２に示すように、配線基板２１１の一面の周縁部近傍に配列形成されている。また、複数のランド部１１４は、配線基板２１１の他面に格子状に配置されている。複数の接続パッド１１３と複数のランド部１１４とは、それらに連続する配線と絶縁基材１１１を貫くビア等により互いに接続されている。接続パッド１１３にはワイヤ２１４が接続され、ランド部１１４には半田ボール２１６が搭載される。
絶縁膜１１２は、例えばソルダーレジスト（ＳＲ）である。絶縁膜１１２は、予め定められた所定の領域を除いて配線基板２１１の両面全面に形成される。換言すると、絶縁膜１１２は、その一部が所定の領域に関して除去されており、一つ以上の開口部を有している。例えば、配線基板２１１の一面側には、開口部１１５，１１６が形成される。開口部１１５は、複数の接続パッド１１３が形成された領域及びその周辺領域を露出させる。開口部１１６は、後述する第２半導体チップ２１３のオーバーハング部１３２に対向する領域又はそれより広い領域を露出させる。配線基板２１１の他面側においても、複数のランド部１１４をそれぞれ露出させる開口部が形成される。
第１半導体チップ２１２は、略四角形の板状で、一面側に所定の回路及び電極パッド１２１が形成されている。複数の電極パッド１２１は、第１半導体チップ２１２の一辺に沿って配列形成されている。第１半導体チップ２１２は、配線基板２１１の一面側の中央付近で、図の左側に偏った位置に搭載されている。具体的には、第１半導体チップ２１２は、その一辺が開口部１１６の一辺に一致するように開口部１１６に隣接して配置されている。第１半導体チップ２１２の他面は、DAF（Die Attached Film）等の接着部材１２２により配線基板２１１の絶縁膜１１２が形成されている領域に接着固定される。
第２半導体チップ２１３は、第１半導体チップ２１２と同様に、略四角形の板状で、一面側に所定の回路及び電極パッド１３１が形成されている。複数の電極パッド１３１は、第２半導体チップ２１３の一対の辺に沿って配列形成されている。
第２半導体チップ２１３は、第１半導体チップ２１２の上に積層搭載されている。第２半導体チップ２１３は、第１半導体チップ２１２の電極パッド１２１が形成された領域を覆うことがないように、図の右側にずらして配置される。その結果、第２半導体チップ２１３の一部は、第１半導体チップ２１２に対して外側にはみ出し、オーバーハング部１３２を形成する。ここでは、第２半導体チップ２１３は、第１半導体チップ２１２の一辺に直角な方向にはみ出すように配置されている。第２半導体チップ２１３の他面は、DAF等の接着部材１３３により第１半導体チップ２１２に接着固定される。
ワイヤ２１４は、例えばＡｕ等の導電性金属からなる。ワイヤ２１４は、複数の電極パッド１２１及び１３１とこれらに対応する接続パッド１１３との間を電気的に接続する。
封止樹脂２１５は、絶縁性樹脂であって、配線基板２１１の一方の面側を覆うように、第１半導体チップ２１２、第２半導体チップ２１３及びワイヤ２１４を封止する。
次に、図１９を参照して、配線母基板３００を用いた半導体装置の製造方法を工程順に説明する。
まず、図１９（ａ）に示すように、配線母基板３００上に、第１半導体チップ２１２及び第２半導体チップ２１３を順番に搭載する。第１半導体チップ２１２は、開口部１１６に隣接し、その一辺が開口部１１６の一辺に一致するように、搭載される。第１半導体チップ２１２は、他面に設けられたDAF等の接着部材１２２により配線母基板３００に接着固定される。同様に、第２半導体チップ２１３は、他面に設けられたDAF等の接着部材１３３により第１半導体チップ２１２の一面に接着固定される。
第２半導体チップ２１３は、第１半導体チップ２１２の電極パッド１２１（図１７）を露出させるように、また、オーバーハング部１３２が、開口部１１６内の領域の少なくとも一部の真上に位置するように積層される。このとき、オーバーハング部１３２が第１半導体チップ２１２に対して突き出す方向は、封止樹脂の注入方向に対して垂直な方向（図の右方向）である。
次に、図１８、図１９（ｂ）に示すように、第１半導体チップ２１２の電極パッド１２１と対応する接続パッド１１３との間、及び第２半導体チップ２１３の電極パッド１３１と対応する接続パッド１１３との間を、それぞれワイヤ２１４により接続する。ワイヤ２１４を用いた結線には、図示しないワイヤボンディング装置を用いることができる。結線は、例えば、超音波熱圧着法を用いたボールボンディングにより行われる。具体的には、溶融によりボールが形成されたワイヤ２１４の先端を電極パッド１２１又は１３１上に超音波熱圧着し、ワイヤ２１４が所定のループ形状を描くように、ワイヤ２１４の後端を対応する接続パッド１１３上に超音波熱圧着する。
次に、図１９（ｃ）に示すように、配線母基板３００の一面側に、一括モールドによって封止樹脂（封止体）２１５を形成する。
次に、図１９（ｄ）に示すように、配線母基板３００の他面側のランド部１１４にそれぞれ半田ボール２１６を搭載する。これらの半田ボール２１６が、半導体装置２００の外部端子として利用される。
次に、図１９（ｅ）に示すように、封止樹脂２１５をダイシングテープ２５１に接着し、封止樹脂２１５及び配線母基板３００をダイシングテープ２５１に支持させる。それから図示しないダイシングブレードを用いて、配線母基板３００及び封止樹脂２１５をダイシングライン２３４（図１９ｄ）に沿って縦横に切断する。これにより、配線母基板３００は、製品形成部毎に個片化される。その後、個片化された製品形成部及び封止樹脂２１５をダイシングテープ２５１からピックアップすることで、図１７に示すような半導体装置２００が得られる。
図１は本発明の第１の実施形態に係る半導体装置の概略構成を示す平面図である。図２（ａ）は図１のＡ−Ａ’間の断面図、図２（ｂ）は図１のＢ−Ｂ’間の断面図である。
図２において、配線基板５０は、例えば、四角形の板状のガラスエポキシ基板であって、絶縁基材５０−１と、その両面にパターン形成された配線層（図示せず）と、配線層を覆うように形成されたソルダーレジスト膜（絶縁膜）５０−２とを有している。配線基板５０の一面側においてはその四つの周辺に沿ってソルダーレジスト膜５０−２にＳＲ開口部５０−２ａが形成され、これにより露出した配線層には複数の接続パッド５１が接続形成されている。一方、配線基板５０の他面側の配線層には複数のランド部５２が接続形成されている。
第１の実施形態に係る半導体装置では、図１及び図２に示すように、配線基板５０上に、４つの半導体チップ１０，２０，３０，４０、例えばメモリチップが、番号順に積層搭載されている。４つの半導体チップ１０，２０，３０，４０はそれぞれ、同じ回路とパッド配置で構成され、例えば長方形の板状であり、長方形の短辺に沿って複数の電極パッド１１，２１，３１，４１が配置されている。各半導体チップは、隣接する半導体チップに対して板面に平行な面上で９０度回転された状態でDAF(Die Attached Film）等の接着部材１２，２２，３２，４２を介して積層されている。特に、ここでは、２段目、４段目の半導体チップ２０，４０が、その２つの短辺側が下側で隣接する半導体チップ１０，３０の長辺側からオーバーハングするように配置されている。よって２段目、４段目の半導体チップ２０，４０の両側のオーバーハング部の下側には隙間が形成される。
２段目の半導体チップ２０の短辺側と配線基板５０との間の隙間には、図２（ａ）に示すように、第１樹脂層（下部側樹脂層）、例えばアンダーフィル材（第１アンダーフィル２３）が充填されている。３段目の半導体チップ３０の短辺側と１段目の半導体チップ１０との間の隙間と、４段目の半導体チップ４０の短辺側と２段目の半導体チップ２０の短辺側との間の隙間とは、第２樹脂層（上部側樹脂層）、例えばアンダーフィル材（第２アンダーフィル３３）が充填されている。
以上のように、積層体を構成している複数の半導体チップのオーバーハング部はそれぞれ樹脂層が充填されて支持されるように構成されている。これにより、オーバーハングするように配置される半導体チップとして、より薄型化した半導体チップを用いることができ、封止体６０の薄型化及び半導体装置１の薄型化を図ることができる。また封止体６０の薄型化を図ることで、半導体装置１の反りの低減にもつながる。さらに半導体チップのオーバーハング部に樹脂をアンダーフィルとして充填することで、オーバーハング部へのボイドの発生を抑制し、半導体装置の信頼性を向上できる。
図３〜図９は、第１の実施形態に係る半導体装置の組立フロー（製造工程）を示す平面図（図ａ）及び断面図（図ｂ）である。第１の実施形態に係る半導体装置の製造工程は、基本的には、図１７〜図１９を参照して説明した製造工程と同じであり、主たる相違点は、第１、第２アンダーフィル２３、３３の充填工程にある。
図３に示すように、複数の製品形成部ＰＦがマトリクス状に配置された配線母基板１００が準備される。図３では、１つの製品形成部と、それを四方から囲む製品形成部の一部を示している。
配線母基板１００のそれぞれの製品形成部の略中央位置に第１半導体チップ１０がDAF等の接着部材１２を介して搭載される。続いて、第２半導体チップ２０が、第１半導体チップ１０に対して板面に平行な面上で９０度回転して搭載される。具体的には、第２半導体チップ２０は、第１半導体チップ１０の短辺に対し第２半導体チップ２０の短辺が直角になり、しかも第２半導体チップ２０の短辺側が第１半導体チップ１０の長辺側からオーバーハングするように、第１半導体チップ１０上に積層される。図３では、第２半導体チップ２０の両方の短辺側が第１半導体チップ１０の両方の長辺側からオーバーハングし、第２半導体チップ２０の短辺と配線母基板１００との間に隙間が形成される。
次に図４に示すように、第２半導体チップ２０の長辺側から第２半導体チップ２０の短辺と平行な方向に沿って、オーバーハング部の下の隙間に第１アンダーフィル２３（第１樹脂層）を充填する。尚、アンダーフィルの滴下位置は、例えば図４（ａ）にＵＦ滴下位置として示すように、第２半導体チップ２０の一方の対角線上の２つのコーナーに近い位置からそれぞれオーバーハング部の下の隙間に充填する。配線基板５０の近傍に滴下されたアンダーフィル材は毛細管現象により第２半導体チップ２０の長辺側からオーバーハング部の下の隙間に流れ込み、前記隙間がアンダーフィル材で充填される。アンダーフィル材の充填後、配線母基板１００を所定温度、例えば１４０度程度でベークすることで、アンダーフィル材を硬化させる。このように第２半導体チップ２０のオーバーハング部を第１樹脂（第１アンダーフィル２３）で支持することで、オーバーハングするように配置される第２半導体チップ２０として、より薄型化した半導体チップを用いることができる（塗布位置側が樹脂の広がりが大きい）。さらに、第２半導体チップ２０の長辺側からアンダーフィルを滴下させることで、アンダーフィルが第１半導体チップ１０上にのり上げた場合でも、第１半導体チップ１０の短辺側に配置された電極パッドがアンダーフィルで覆われるリスクを低減できる。
次にワイヤボンディング工程では、図５に示すように、第１半導体チップ１０の電極パッド（第１電極）１１と配線基板５０の接続パッド５１とを導電性のワイヤ（第１ワイヤ）６１により電気的に接続し、第２半導体チップ２０の電極パッド（第２電極）２１と配線基板５０の接続パッド５１とを導電性のワイヤ（第２ワイヤ）６１により電気的に接続する。ワイヤとしては、例えばAuワイヤが用いられる。ここで、第２半導体チップ２０のオーバーハング部の下の隙間を第１アンダーフィル２３（第１樹脂層）で充填し、支持するように構成したことで、薄い厚さの第２半導体チップ２０であっても、チップクラックや反り等を発生させること無く、オーバーハング部に配置された電極パッド２１をワイヤ接続することができる。
図６に示すように、第３半導体チップ３０と第４半導体チップ４０を第２半導体チップ２０の上に積層する。具体的には、第３半導体チップ３０を、第２半導体チップ２０と同様に、第２半導体チップ２０に対して板面に平行に９０度回転させて、第３半導体チップ３０の短辺側が第２半導体チップ２０の長辺側からオーバーハングするように、第２半導体チップ２０の上に積層する。図６では、第３半導体チップ３０は第１半導体チップ１０と平面的に同じ位置に配置される。次に第４半導体チップ４０を、同様に、第３半導体チップ３０に対して板面に平行に９０度回転させて、第４半導体チップ４０の短辺側が第３半導体チップ３０の長辺側からオーバーハングするように、第３半導体チップ３０の上に積層する。第４半導体チップ４０は、第２半導体チップ２０と平面的に同じ位置に配置される。
次に図７に示すように、第１アンダーフィル２３（第１樹脂層）の滴下位置と異なる位置から、第３半導体チップ３０の短辺と第１半導体チップ１０の短辺の間の隙間と、第４半導体チップ４０の短辺と第２半導体チップ２０の短辺の間の隙間に、第２アンダーフィル３３（第２樹脂層）を充填する。尚、第２アンダーフィル３３の滴下位置を、第１アンダーフィル２３の滴下位置と異なる位置、ここでは、第２半導体チップ２０の他方の対角線上の２つのコーナーに近い位置としている。このようにすることで、アンダーフィルの配線基板５０上での広がりを抑制し、第３半導体チップ３０のオーバーハング部と第４半導体チップ４０のオーバーハング部の隙間の二方向を同時に充填できる。そしてアンダーフィル材の充填後、所定温度、例えば１４０度程度でベークすることで、第２アンダーフィル材を硬化させる。このように第３半導体チップ３０のオーバーハング部と第４半導体チップ４０のオーバーハング部を第２アンダーフィル３３（第２樹脂層）で支持することで、オーバーハングするように配置される第３半導体チップ３０及び第４半導体チップ４０として、より薄型化した半導体チップを用いることができる。加えて、第３半導体チップ３０のオーバーハング部の下に配置される第１半導体チップ１０の電極パッド１１に接続されるワイヤ６１の一部が第３半導体チップ３０のオーバーハング部の下に充填される第２アンダーフィル３３で覆われるように構成されると共に、第４半導体チップ４０のオーバーハング部の下に配置される第２半導体チップ２０の電極パッド２１に接続されるワイヤ６１の一部が第４半導体チップ４０のオーバーハング部の下に充填される第２アンダーフィル３３で覆うように構成される。その効果は後述する。
また第２アンダーフィル３３の滴下位置を第１アンダーフィル２３の滴下位置と異なる位置とし、アンダーフィル材の配線基板５０での広がりを抑制することで、配線基板５０上の接続パッド５１までアンダーフィル材が広がってしまうリスクを低減できる。さらに２段目、３段目、４段目の半導体チップの隙間に対しても、アンダーフィル材の広がりを抑制し、容易にアンダーフィル材を充填できる。
次にワイヤボンディング工程では、図８に示すように、第３半導体チップ３０の電極パッド（第３電極）３１と配線基板５０の接続パッド５１とを導電性のワイヤ（第３ワイヤ）６１により電気的に接続し、第４半導体チップ４０の電極パッド（第４電極）４１と配線基板５０の接続パッド５１とを導電性のワイヤ（第４ワイヤ）６１により電気的に接続する。ここで、第３半導体チップ３０のオーバーハング部の下の隙間、第４半導体チップ４０のオーバーハング部の下の隙間を第２アンダーフィル３３（第２樹脂層）で充填し、支持するように構成したことで、薄い厚さの半導体チップであっても、チップクラックや反り等を発生させること無く、オーバーハング部に配置された電極パッドをワイヤ接続することができる。尚、第３、第４半導体チップ３０、４０の電極パッド３１、４１は、共通ピンがそれぞれ第１、第２半導体チップ１０、２０の電極パッド１１，２１が接続される同じ接続パッドにワイヤ接続され、独立ピンが第１、第２半導体チップ１０、２０の電極パッド１１、２１と電気的に独立した接続パッドにワイヤ接続される。
次に図９（ａ）に示すように、樹脂の一括モールドにより、配線母基板１００の一面側の複数の製品形成部ＰＦを一括的に覆う封止体（封止樹脂）６０を形成する。
続いて図９（ｂ）に示すように、配線母基板１００の他面側のランド部５２にそれぞれ半田ボール６２を搭載する。これらの半田ボール６２が、半導体装置１の外部端子として利用される。
図９（ｂ）では半田ボールの搭載工程を上下逆に示しているが、半田ボール６２の搭載は、例えば、複数のランド部５２に対応して配列形成された複数の吸着孔を備える図示しない吸着機構を用いて行うことができる。この場合、吸着機構に複数の半田ボールを吸着保持させ、保持された半田ボールにフラックスを転写形成して、配線母基板１００のランド部５２に一括搭載する。その後、リフロー処理により、半田ボール６２とランド部５２との間を接続固定する。
次に、図１９（ｅ）で説明したように、封止体６０をダイシングテープに接着し、封止体６０及び配線母基板１００をダイシングテープに支持させる。それから図示しないダイシングブレードを用いて、配線母基板１００及び封止体６０をダイシングラインに沿って縦横に切断する。これにより、配線母基板１００は、製品形成部毎に個片化される。その後、個片化された製品形成部及び封止体６０をダイシングテープからピックアップすることで、図１に示すような半導体装置１が得られる。
第１の実施形態では、第２、第３、第４半導体チップ２０、３０、４０のオーバーハング部の下の隙間にアンダーフィル材を充填するように構成したことで、モールド時のオーバーハング部の下へのボイドの発生を防止でき、良好に封止体６０を形成できる。またオーバーハング部の下をアンダーフィル材（樹脂層）で支持するように構成したことで、オーバーハング部があっても薄い厚さの半導体チップを積層搭載でき、封止体６０の樹脂厚を薄くできる。またこれにより、半導体装置の薄型化を図ることができる。また第１の実施形態では、第３半導体チップ３０のオーバーハング部の下に配置される第１半導体チップ１０の電極パッド１１に接続されるワイヤ６１の一部、及び第４半導体チップ４０のオーバーハング部の下に配置される第２半導体チップ２０の電極パッド２１に接続されるワイヤの一部を、それぞれアンダーフィル材（第２アンダーフィル３３）で覆うように構成されているため、一括モールド時の樹脂の流動によるワイヤ流れやワイヤショートの発生を低減できる。これらにより半導体装置の信頼性を向上できる。
図１０は本発明の第２の実施形態に係る半導体装置を、封止樹脂の一部を除いて示す平面図であり、図１１は図１０のＨ−Ｈ’間の断面図である。図１２〜図１４は、図１０に示した半導体装置の組立フロー（製造工程）を示す平面図（図ａ）及び断面図（図ｂ）である。
第２の実施形態に係る半導体装置は、下記の点を除いて第１の実施形態に係る半導体装置と同様に構成されている。第１の実施形態と異なる点は、３段目の第３半導体チップ３０と４段目の第４半導体チップ４０が、それぞれ第１半導体チップ１０と第２半導体チップ２０に対して平面的にシフトするように配置されている点で異なる。
すなわち、図１２を参照して、第１の実施形態で説明したように、配線母基板１００のそれぞれの製品形成部の略中央位置に第１半導体チップ１０がDAF等の接着部材１２を介して搭載され、続いて、第２半導体チップ２０が、第１半導体チップ１０上に板面方向に９０度回転して搭載される。これにより、第２半導体チップ２０の両方の短辺側が第１半導体チップ１０の両方の長辺側からオーバーハングし、第２半導体チップ２０の短辺と配線母基板１００との間に隙間が形成される。次に、第２半導体チップ２０の長辺側から第２半導体チップ２０の短辺と平行な方向に沿って、オーバーハング部の下の隙間に第１アンダーフィル２３（第１樹脂層）を充填する。配線基板５０の近傍に滴下されたアンダーフィル材は毛細管現象により第２半導体チップ２０の長辺側からオーバーハング部の下の隙間に流れ込み、前記隙間がアンダーフィル材で充填される。アンダーフィル材の充填後、配線母基板１００を所定温度、例えば１４０度程度でベークすることで、アンダーフィル材を硬化させる。次にワイヤボンディング工程では、第１半導体チップ１０の電極パッド１１と配線基板５０の接続パッド５１、第２半導体チップ２０の電極パッド２１と配線基板５０の接続パッド５１とをそれぞれ導電性のワイヤ（ボンディングワイヤ）６１、例えばAuワイヤにより電気的に接続する。
さらに、第３半導体チップ３０と第４半導体チップ４０を第２半導体チップ２０の上に積層する。具体的には、第３半導体チップ３０を、第２半導体チップ２０と同様に、第２半導体チップ２０に対して板面に平行に９０度回転させて、第３半導体チップ３０の短辺側が第２半導体チップ２０からオーバーハングするように、第２半導体チップ２０の上に積層する。この時、第３半導体チップ３０は、その長辺に直角な方向にずらして配置される。その結果、第３半導体チップ３０は第１半導体チップ１０に対して図１２の右向きの方向にシフトされる。次に第４半導体チップ４０を、同様に、第３半導体チップ３０に対して板面に平行に９０度回転させて、第４半導体チップ４０の短辺側が第３半導体チップ３０からオーバーハングするように、第３半導体チップ３０の上に積層する。この時、第４半導体チップ４０は、その長辺に直角な方向にずらして配置される。その結果、第４半導体チップ４０は第２半導体チップ２０に対して図１２（ａ）の下向きの方向にシフトされる。シフト量は、例えば０．３ｍｍ程度で良い。
次に、図１３を参照して、第３、第４半導体チップ３０、４０をそれぞれ９０度異なる方向にシフトさせて配置することで、図１３（ａ）にＵＦ滴下位置として示した重なりの無くなった平面領域を通して、第１、第２半導体チップ１０、２０上にアンダーフィル材を滴下する。その結果、第３半導体チップ３０の短辺と第１半導体チップ１０の短辺の間の隙間と、第４半導体チップ４０の短辺と第２半導体チップ２０の短辺の間の隙間に、第２アンダーフィル３３（第２樹脂層）が充填される。
次に図１４のワイヤボンディング工程に移行し、第３半導体チップ３０の電極パッド３１と配線基板５０の接続パッド５１、第４半導体チップ４０の電極パッド４１と配線基板５０の接続パッド５１とをそれぞれ導電性のワイヤ６１、例えばAuワイヤにより電気的に接続する。第３半導体チップ３０のオーバーハング部の下の隙間、第４半導体チップ４０のオーバーハング部の下の隙間を第２アンダーフィル３３（第２樹脂層）で充填し、支持するように構成したことで、薄い厚さの半導体チップであっても、チップクラックや反り等を発生させること無く、オーバーハング部に配置された電極パッドをワイヤ接続することができる。以後、封止工程が行なわれるが、図９で説明した封止工程と同じであるので説明は省略する。
以上のようにして、第２の実施形態に係る半導体装置でも、第１の実施形態と同様な効果が得られると共に、さらに第３半導体チップ３０、第４半導体チップ４０をそれぞれ第１半導体チップ１０、第２半導体チップ２０に対して平面位置をずらして配置し、第１、第２半導体チップ１０、２０上にアンダーフィル材を滴下できるように構成したことで、アンダーフィル材の配線基板上での広がりをさらに抑制できる。
図１５は、本発明の第３の実施形態に係る半導体装置を、封止樹脂の一部を除いて示す平面図であり、図１６は図１５のＬ−Ｌ’間の断面図である。
第３の実施形態に係る半導体装置は、下記の点を除いて第１の実施形態の半導体装置と同様に構成されている。第１の実施形態と異なる点は、配線基板５０に接続パッド５１を形成するためのＳＲ開口部５０−２ａと半導体チップの搭載領域との間の配線基板５０のソルダーレジスト膜（絶縁層）５０−２にスリット５０−２ｓが形成されている点で異なる。スリット５０−２ｓは、図１５に示すように、半導体チップの略四角形の搭載領域を囲むように搭載領域の４つの辺縁に沿って４つ配置されている。尚、スリットの代わりに、凸部（突条）を形成するように構成しても良い。
第３の実施形態に係る半導体装置は、第１の実施形態と同様な効果が得られるほか、以下の効果が得られる。配線基板５０の一面側に形成したＳＲ開口部５０−２ａと半導体チップの搭載領域との間のソルダーレジスト膜５０−２にスリット５０−２ｓを設けたことにより、スリット５０−２ｓがアンダーフィル材のダム（堰）となり、アンダーフィル材の配線基板５０への広がりを抑制でき、接続パッド５１がアンダーフィルで覆われるリスクを低減できる。勿論、第３の実施形態は、第２の実施形態に適用されても良い。
以上、本発明を複数の実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
上記実施形態では、同じパッド配置の４つの半導体チップをクロス積層する半導体装置について説明したが、半導体チップがオーバーハング部を有するように多段に積層された半導体装置であれば、どのような半導体装置に適用しても良い。
また配線基板に、４つの半導体チップを搭載する場合について説明したが、２段や３段の半導体チップ、５段以上の半導体チップを搭載したMCPに適用しても良い。
また上記実施形態では、ガラスエポキシ基材からなる配線基板について説明したが、ポリイミド基材からなるフレキシブルな配線基板等に適用しても良い。
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
複数の接続パッドを有する配線基板と、
前記配線基板の上方に搭載された略長方形の第１半導体チップと、
前記第１半導体チップの一部が露出するように、前記第１半導体チップの上方に積層された略長方形の第２半導体チップと、
一部が前記第２半導体チップから突出し、この突出した一部と前記第１半導体チップの前記一部との間に隙間を形成するように、前記第２半導体チップの上方に積層された略長方形の第３半導体チップと、
前記第１半導体チップの前記一部と前記第３半導体チップの前記一部との間を埋める上部側樹脂と、を含んで構成されることを特徴とする半導体装置。
（付記２）
前記第２半導体チップは、その一部が前記第１半導体チップから突出し、前記第２半導体チップの一部と前記配線基板との間に隙間を形成するように、前記第１半導体チップの上方に積層されており、
前記第２半導体チップの前記一部と前記配線基板との間を埋める下部側樹脂を有することを特徴とする付記１に記載の半導体装置。
（付記３）
さらに、一部が前記第３半導体チップから突出し、この突出した一部と前記第２半導体チップの前記一部との間に隙間を形成するように、前記第３半導体チップの上方に積層された略長方形の第４半導体チップと、
前記第４半導体チップの前記一部と前記第２半導体チップの前記一部との間を埋める前記上部側樹脂と、を含み、
前記第１、第２、第３、第４半導体チップ、前記上部側樹脂、前記下部側樹脂を覆うように、前記配線基板上に形成された封止樹脂を有することを特徴とする付記２に記載の半導体装置。
（付記４）
前記第１、第２、第３、第４半導体チップの前記一部はそれぞれ、それらの短辺側の部分であり、前記第１、第２、第３、第４半導体チップはそれぞれ、それらの短辺に沿って複数の第１、第２、第３、第４電極が配置されており、これら第１、第２、第３、第４電極はそれぞれ第１、第２、第３、第４ワイヤにより対応する前記接続パッドと接続されており、
前記第３半導体チップの短辺の下に配置された前記第１半導体チップの第１電極に接続された前記第１ワイヤの一部が前記第１半導体チップと前記第３半導体チップの間の隙間に充填された前記上部側樹脂で覆うように構成され、
前記第２半導体チップの前記第２電極に接続された前記第２ワイヤの一部が前記第２半導体チップと前記第４半導体チップの間の隙間に充填された前記上部側樹脂で覆うように構成されていることを特徴とする付記３に記載の半導体装置。
（付記５）
前記第３半導体チップが該第３半導体チップの長辺に直角な方向にずらして前記第２半導体チップ上に積層され、前記第４半導体チップは該第４半導体チップの長辺に直角な方向にずらして前記第３半導体チップ上に積層されていることを特徴とする付記３又は４に記載の半導体装置。
（付記６）
前記配線基板にはあらかじめ四角形状の半導体チップの搭載領域が設定されていると共に、該搭載領域の４つの辺縁のそれぞれに沿って前記接続パッドが複数個形成されており、前記配線基板にはさらに、前記４つの各辺縁とそれに沿う複数個の前記接続パッドとの間にスリット又は突条が形成されていることを特徴とする付記１〜５のいずれか１つに記載の半導体装置。
１，２００ 半導体装置
１０，２０，３０，４０ 第１、第２、第３、第４半導体チップ
１１，２１，３１，４１ 電極パッド
１２，２２，３２，４２ 接着部材
２３，３３ 第１、第２アンダーフィル
５０ 配線基板
５１ 接続パッド
５２ ランド部
６０ 封止体
６１ ワイヤ
６２ 半田ボール
１００，３００ 配線母基板

Claims (8)

  1. 複数の接続パッドを有する配線基板を準備する工程と、
    略長方形で短辺に沿って複数の第１電極が配置された第１半導体チップを、前記配線基板上に搭載する工程と、
    略長方形で短辺に沿って複数の第２電極が配置された第２半導体チップを、前記第１半導体チップの短辺に対し前記第２半導体チップの短辺が直角に位置すると共に、前記配線基板と前記第２半導体チップの短辺との間に隙間を形成するように、前記第１半導体チップ上に積層する工程と、
    前記隙間に、前記第２半導体チップの長辺側から前記第２半導体チップの短辺と平行な方向に向かって第１樹脂を充填する工程と、
    前記第１電極と前記接続パッドとを第１ワイヤで電気的に接続する工程と、
    前記第１樹脂を充填する工程後、前記第２電極と前記接続パッドとを第２ワイヤで電気的に接続する工程と、を含むことを特徴とする半導体装置の製造方法。
  2. さらに、略長方形で短辺に沿って複数の第３電極が配置された第３半導体チップを、前記第２半導体チップの短辺に対し前記第３半導体チップの短辺が直角に位置すると共に、前記第１半導体チップの短辺と前記第３半導体チップの短辺との間に隙間を形成するように、前記第２半導体チップ上に積層する工程と、
    略長方形状で短辺に沿って複数の第４電極が配置された第４半導体チップを、前記第３半導体チップの短辺に対し前記第４半導体チップの短辺が直角に位置すると共に、前記第２半導体チップの短辺と前記第４半導体チップの短辺との間に隙間を形成するように、前記第３半導体チップ上に積層する工程と、
    前記第１半導体チップと前記第３半導体チップとの間の隙間、及び前記第２半導体チップと前記第４半導体チップの間の隙間に第２樹脂を充填する工程と、
    前記第３電極と前記接続パッドとを第３ワイヤで電気的に接続する工程と、
    前記第４電極と前記接続パッドとを第４ワイヤで電気的に接続する工程と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１樹脂の充填位置を、前記第２半導体チップの一方の対角線上のコーナーに近い２箇所とすることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第２樹脂の充填位置を、前記第２半導体チップの他方の対角線上のコーナーに近い２箇所とすることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
  5. 前記第１半導体チップと前記第３半導体チップとの間の隙間、及び前記第２半導体チップと前記第４半導体チップの間の隙間の二方向を同時に前記第２樹脂で充填することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記第３半導体チップの短辺の下に配置される前記第１半導体チップの第１電極に接続される前記第１ワイヤの一部が前記第１半導体チップと前記第３半導体チップの間の隙間に充填される前記第２樹脂で覆うように構成されると共に、前記第２半導体チップの前記第２電極に接続される前記第２ワイヤの一部が、前記第２半導体チップと前記第４半導体チップの間の隙間に充填される前記第２樹脂で覆うように構成されることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
  7. 前記第３半導体チップを、該第３半導体チップの長辺に直角な方向にずらして前記第２半導体チップ上に積層し、前記第４半導体チップを、該第４半導体チップの長辺に直角な方向にずらして前記第３半導体チップ上に積層することを特徴とする請求項２〜６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記配線基板にはあらかじめ四角形状の半導体チップの搭載領域が設定されていると共に、該搭載領域の４つの辺縁のそれぞれに沿って前記接続パッドが複数個形成されており、前記配線基板にはさらに、前記４つの各辺縁とそれに沿う複数個の前記接続パッドとの間にスリット又は突条を形成して、前記第１、第２樹脂の広がりを抑制することを特徴とする請求項２〜７のいずれか１項に記載の半導体装置の製造方法。
JP2011259205A 2011-11-28 2011-11-28 半導体装置の製造方法 Withdrawn JP2013115190A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011259205A JP2013115190A (ja) 2011-11-28 2011-11-28 半導体装置の製造方法
US13/685,078 US20130137217A1 (en) 2011-11-28 2012-11-26 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011259205A JP2013115190A (ja) 2011-11-28 2011-11-28 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2013115190A true JP2013115190A (ja) 2013-06-10

Family

ID=48467246

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011259205A Withdrawn JP2013115190A (ja) 2011-11-28 2011-11-28 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20130137217A1 (ja)
JP (1) JP2013115190A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014203739A1 (ja) * 2013-06-18 2014-12-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US9748204B2 (en) 2014-08-28 2017-08-29 Micron Technology, Inc. Semiconductor device including semiconductor chips stacked over substrate

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6242231B2 (ja) * 2014-02-12 2017-12-06 新光電気工業株式会社 半導体装置及びその製造方法
JP2015225869A (ja) * 2014-05-26 2015-12-14 マイクロン テクノロジー， インク． 半導体装置
US10847488B2 (en) * 2015-11-02 2020-11-24 Mediatek Inc. Semiconductor package having multi-tier bonding wires and components directly mounted on the multi-tier bonding wires
US10153221B1 (en) 2017-06-13 2018-12-11 Micron Technology, Inc. Face down dual sided chip scale memory package
JP2021015922A (ja) * 2019-07-16 2021-02-12 キオクシア株式会社 半導体装置およびその製造方法
US11355450B2 (en) * 2019-08-01 2022-06-07 Mediatek Inc. Semiconductor package with EMI shielding structure
JP2021044435A (ja) * 2019-09-12 2021-03-18 キオクシア株式会社 半導体装置
JP2022014121A (ja) * 2020-07-06 2022-01-19 キオクシア株式会社 半導体装置およびその製造方法
JP2022034947A (ja) * 2020-08-19 2022-03-04 キオクシア株式会社 半導体装置およびその製造方法
TWI745162B (zh) * 2020-11-12 2021-11-01 力成科技股份有限公司 半導體封裝結構
WO2023184632A1 (zh) * 2022-04-02 2023-10-05 金红 一种可叠加的阶梯式微型芯片

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7378301B2 (en) * 2005-06-10 2008-05-27 Kingston Technology Corporation Method for molding a small form factor digital memory card

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014203739A1 (ja) * 2013-06-18 2014-12-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US9748204B2 (en) 2014-08-28 2017-08-29 Micron Technology, Inc. Semiconductor device including semiconductor chips stacked over substrate

Also Published As

Publication number Publication date
US20130137217A1 (en) 2013-05-30

Similar Documents

Publication Publication Date Title
JP2013115190A (ja) 半導体装置の製造方法
US8786102B2 (en) Semiconductor device and method of manufacturing the same
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
JP2015195263A (ja) 半導体装置及びその製造方法
JP2008166373A (ja) 半導体装置およびその製造方法
JP2013138177A (ja) 半導体装置の製造方法
US10537018B2 (en) Semiconductor device
WO2014042165A1 (ja) 半導体装置および半導体装置の製造方法
JP4494240B2 (ja) 樹脂封止型半導体装置
US8803304B2 (en) Semiconductor package and manufacturing method thereof
JP2014007228A (ja) 半導体装置及びその製造方法
US8648455B2 (en) Semiconductor device and method of manufacturing the same
JP2016048756A (ja) 半導体装置
US9252126B2 (en) Multi Chip Package-type semiconductor device
JP5547703B2 (ja) 半導体装置の製造方法
JP6486855B2 (ja) 半導体装置および半導体装置の製造方法
JP2014192171A (ja) 半導体装置及びその製造方法
JP2014082302A (ja) 半導体装置
WO2014103855A1 (ja) 半導体装置およびその製造方法
JP2012227320A (ja) 半導体装置
JP2013172069A (ja) 半導体装置及びその製造方法
JP2015046643A (ja) 半導体装置
JP2013143524A (ja) 半導体装置およびその製造方法
WO2014119477A1 (ja) 半導体装置及び半導体装置の製造方法
JP2014033145A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130730

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141031

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20141225