JP2013138177A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2013138177A
JP2013138177A JP2012236607A JP2012236607A JP2013138177A JP 2013138177 A JP2013138177 A JP 2013138177A JP 2012236607 A JP2012236607 A JP 2012236607A JP 2012236607 A JP2012236607 A JP 2012236607A JP 2013138177 A JP2013138177 A JP 2013138177A
Authority
JP
Japan
Prior art keywords
chip
semiconductor
underfill material
semiconductor device
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2012236607A
Other languages
English (en)
Inventor
Hiroyuki Ito
洋行 伊藤
Shinichi Sakurada
伸一 桜田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2012236607A priority Critical patent/JP2013138177A/ja
Priority to US13/683,245 priority patent/US20130137216A1/en
Priority to TW101144356A priority patent/TW201336039A/zh
Priority to CN2012104955991A priority patent/CN103137500A/zh
Priority to KR1020120136383A priority patent/KR20130059305A/ko
Publication of JP2013138177A publication Critical patent/JP2013138177A/ja
Priority to US14/302,081 priority patent/US20140295620A1/en
Priority to KR1020140127723A priority patent/KR20140130395A/ko
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1415—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/14151—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1415—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/14154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/14156—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75252—Means for applying energy, e.g. heating means in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75743—Suction holding means
    • H01L2224/75745—Suction holding means in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】本発明は、フィレット部の形状ばらつきに起因するアンダーフィル材付きチップ積層体の外形ばらつきを抑制可能であり、ハンドリング時の外力に起因するストレスに対するアンダーフィル材付きチップ積層体の耐性を向上させることが可能で、かつ半導体装置の小型化を図ることの可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】貫通電極を介して、半導体チップ３５〜３９を積み重ねて実装することで、積層された複数の半導体チップよりなるチップ積層体３３を形成する工程と、チップ積層体３３の周囲にフィレット部が形成されるように、チップ積層体を構成する複数の半導体チップ間の隙間を充填するアンダーフィル材３４を形成する工程と、フィレット部をトリミングすることで、アンダーフィル材付きチップ積層体１３を形成する工程と、を有する。
【選択図】図１０Ａ

Description

本発明は、半導体装置の製造方法に関する。
近年、半導体チップの集積度が年々向上し、それに伴ってチップサイズの大型化や、配線の微細化及び多層化などが進んでいる。一方、高密度実装化のためには、半導体装置の小型化及び薄型化が必要となっている。
このような要求に対して、ＭＣＰ(Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ)と呼ばれる１つの配線基板の上に複数の半導体チップを高密度実装する技術が開発されている。
その中でも、ＴＳＶ(Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ)と呼ばれる貫通電極を有する半導体チップ（例えば厚さが５０μｍ以下とされた半導体チップ）が積層されたチップ積層体を配線基板の一面に実装したＣｏＣ(Ｃｈｉｐ ｏｎ Ｃｈｉｐ)型の半導体装置が注目されている。
特許文献１には、複数の半導体チップをそれぞれの貫通電極を接続しつつ積載し、積載された複数の半導体チップ（以下、「チップ積層体」という）の周囲を覆うと共に半導体チップ間の隙間を埋める第１の封止樹脂層（アンダーフィル材）を形成し、第１の封止樹脂層が形成されたチップ積層体を所定の配線が形成された配線基板に接続固定するＣｏＣ型の半導体装置の製造方法が開示されている。
特開２０１０−２５１３４７号公報
しかしながら、特許文献１に記載の半導体装置の製造方法では、アンダーフィル材（第１の封止樹脂層）の充填されたチップ積層体の周辺に、アンダーフィル材によるフィレットが形成され、このフィレットの広がり具合によっては、アンダーフィル材が形成されたチップ積層体（言い換えれば、アンダーフィル材及びチップ積層体よりなる構造体）の外形寸法が不揃いになってしまい、外形寸法を管理できない。
また、上記フィレットが大きい場合、アンダーフィル材が形成されたチップ積層体を配線基板に搭載する工程、及びこれ以降の工程において、チップ積層体が加熱される度に、フィレット部分が膨張収縮するため、チップ積層体を構成している厚さの薄い半導体チップに応力が加わる恐れがあった。
このような応力がチップ積層体に加わると、チップクラックが発生したり、半導体チップ間を接合するバンプ接合部が破断したりする恐れがあった。
本発明の一観点によれば、貫通電極を介して、複数の半導体チップを積み重ねて実装することで、積層された複数の前記半導体チップよりなるチップ積層体を形成する工程と、前記チップ積層体の周囲にフィレット部が形成されるように、前記チップ積層体を構成する複数の前記半導体チップ間の隙間を充填するアンダーフィル材を形成する工程と、前記フィレット部をトリミングすることで、アンダーフィル材付きチップ積層体を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
本発明の半導体装置の製造方法によれば、貫通電極を介して、複数の半導体チップを積み重ねて実装することで、積層された複数の半導体チップよりなるチップ積層体を形成し、次いで、チップ積層体の周囲にフィレット部が形成されるように、チップ積層体を構成する複数の半導体チップ間の隙間を充填するアンダーフィル材を形成し、その後、フィレット部をトリミングすることで、アンダーフィル材付きチップ積層体を形成することにより、フィレット部の形状ばらつきを抑制可能となるので、フィレット部の形状ばらつきに起因するアンダーフィル材付きチップ積層体の外形ばらつきを抑制できる。
これにより、アンダーフィル材付きチップ積層体の外形寸法を管理することが可能となる。
また、アンダーフィル材付きチップ積層体の外形寸法が安定することで、ハンドリング時の外力に起因するストレスに対するアンダーフィル材付きチップ積層体の耐性を向上できる。
さらに、フィレット部がトリミングされることで、アンダーフィル材付きチップ積層体を加熱した際のアンダーフィル材の応力を低減することが可能となる。
これにより、厚さが薄い半導体チップ（例えば、厚さが５０μｍ以下）の破損（チップクラック）や半導体チップ間の接続部分（接合部）の破断を抑制できる。
また、フィレット部をトリミングすることで、アンダーフィル材付きチップ積層体を小型化することが可能となるので、アンダーフィル材付きチップ積層体を有する半導体装置の小型化を図ることができる。
本発明の第１の実施の形態に係る半導体装置を示す断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、製造途中の半導体装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、製造途中の半導体装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、製造途中の半導体装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、製造途中の半導体装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、製造途中の半導体装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、図６Ａに示す製造途中の半導体装置の平面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、製造途中の半導体装置の平面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、図７Ａに示す構造体のＥ−Ｅ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、製造途中の半導体装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、製造途中の半導体装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、製造途中の半導体装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、製造途中の半導体装置の平面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、製造途中の半導体装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１１）であり、製造途中の半導体装置の断面図を示している。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１２）であり、製造途中の半導体装置の断面図を示している。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１３）であり、製造途中の半導体装置の断面図を示している。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１４）であり、製造途中の半導体装置の断面図を示している。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１５）であり、製造途中の半導体装置の断面図を示している。 本発明の第２の実施の形態に係る半導体装置を示す断面図である。 本発明の第３の実施の形態に係る半導体装置を示す断面図である。 本発明の第４の実施の形態に係る半導体装置を示す断面図である。 本発明の第４の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、製造途中の半導体装置の断面を示している。 本発明の第４の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、製造途中の半導体装置の断面を示している。 本発明の第４の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、製造途中の半導体装置の断面を示している。 本発明の第４の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、製造途中の半導体装置の断面を示している。 本発明の第４の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、製造途中の半導体装置の断面を示している。
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。
図１を参照するに、第１の実施の形態の半導体装置１０は、ＣｏＣ型（Ｃｈｉｐ ｏｎＣｈｉｐ）の半導体装置であり、配線基板１１と、ワイヤバンプ１２と、アンダーフィル材付きチップ積層体１３と、第１の封止樹脂１４と、第２の封止樹脂１５と、外部接続端子１７と、を有する。
配線基板１１は、配線基板本体２１と、接続パッド２２と、配線２４と、第１のソルダーレジスト２５と、外部接続用パッド２６と、貫通電極２８と、第２のソルダーレジスト２９と、を有する。
配線基板本体２１は、矩形とされた絶縁基板であり、平坦な表面２１ａ（配線基板１１の主面）、及び裏面２１ｂを有する。配線基板本体２１としては、例えば、ガラスエポキシ基板を用いることができる。
接続パッド２２は、配線基板本体２１の表面２１ａの中央部に設けられている。接続パッド２２は、アンダーフィル材付きチップ積層体１３を構成する第２の半導体チップ３９の表面バンプ電極５６と対向するように配置されている。
接続パッド２２は、第２の半導体チップ３９の表面バンプ電極５６と対向するバンプ載置面２２ａを有する。
配線２４は、再配線であり、接続パッド２２と接続されている。第１のソルダーレジスト２５は、配線２４を覆うように、配線基板本体２１の表面２１ａに設けられている。第１のソルダーレジスト２５は、接続パッド２２のバンプ載置面２２ａを露出している。
外部接続用パッド２６は、配線基板本体２１の裏面２１ｂに設けられている。外部接続用パッド２６は、端子載置面２６ａを有する。
貫通電極２８は、配線２４と外部接続用パッド２６との間に位置する配線基板本体２１を貫通している。貫通電極２８は、その一端が配線２４と接続されており、他端が外部接続用パッド２６と接続されている。
第２のソルダーレジスト２９は、外部接続用パッド２６の端子載置面２６ａを露出するように、配線基板本体２１の裏面２１ｂに設けられている。
ワイヤバンプ１２は、接続パッド２２のバンプ載置面２２ａに配置されている。ワイヤバンプ１２としては、例えば、Ａｕバンプを用いることができる。
アンダーフィル材付きチップ積層体１３は、チップ積層体３３と、アンダーフィル材３４と、を有する。
チップ積層体３３は、複数の半導体チップである第１の半導体チップ３５及び第２の半導体チップ３６〜３９を有した構成とされている。
第１の半導体チップ３５は、配線基板１１にアンダーフィル材付きチップ積層体１３が実装された状態（図１に示す状態）において、最上層に配置される半導体チップである。
第１の半導体チップ３５としては、例えば、メモリ用半導体チップを用いることができる。この場合、第１の半導体チップ３５としては、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いることができる。
以下、第１の半導体チップ３５としてＤＲＡＭを用いた場合を例に挙げて説明する。
第１の半導体チップ３５は、平坦な一面４３ａ及び他面４３ｂを有する第１のチップ本体４３と、表面バンプ電極４５（第１のバンプ電極）と、を有する。第１のチップ本体４３は、矩形とされており、半導体基板４７と、回路素子層４８と、を有する。
半導体基板４７は、薄板化（例えば、厚さが５０μｍ以下）された基板である。半導体基板４７としては、例えば、単結晶シリコン基板を用いることができる。半導体基板４７は、平坦な面とされた表面４７ａ及び裏面４７ｂを有する。
回路素子層４８は、半導体基板４７の表面４７ａに形成されている。回路素子層４８は、図示していないトランジスタ、積層された複数の層間絶縁膜、及び該複数の層間絶縁膜に形成された配線パターン（ビア及び配線）等を有する。回路素子層４８にはＤＲＡＭ素子（図示せず）が形成される。
表面バンプ電極４５は、回路素子層４８の表面４８ａ（第１のチップ本体４３の他面４３ｂ）に設けられている。表面バンプ電極４５は、回路素子層４８に形成されたＤＲＡＭ素子と電気的に接続されている。
アンダーフィル材付きチップ積層体１３が配線基板１１に実装された状態において、表面バンプ電極４５は、配線基板本体２１の表面２１ａと対向している。
表面バンプ電極４５としては、例えば、回路素子層４８の表面４８ａに、Ｃｕ膜と、Ｎｉ膜と、Ａｕ膜と、を順次積層させたＣｕ／Ｎｉ／Ａｕ積層膜を用いることができる。また、該Ｃｕ／Ｎｉ／Ａｕ積層膜は、めっき法により形成することができる。
上記第１の半導体チップ３５は、後述する図４に示す工程（チップ積層体３３を形成する工程）において、最下層に配置される半導体チップである。
第２の半導体チップ３６は、第１の半導体チップ３５の直下に配置されている。第２の半導体チップ３６としては、例えば、メモリ用半導体チップを用いることができる。この場合、第２の半導体チップ３６としては、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いることができる。
以下、第２の半導体チップ３６としてＤＲＡＭを用いた場合を例に挙げて説明する。
第２の半導体チップ３６は、第２のチップ本体５２と、貫通電極５４と、裏面バンプ電極５５（一方の第２のバンプ電極）と、表面バンプ電極５６（アンダーフィル材３４から露出された他方の第２のバンプ電極）と、を有する。
第２のチップ本体５２は、第１の半導体チップ３５に設けられた第１のチップ本体４３と同様な構成とされている。つまり、第２のチップ本体５２は、半導体基板４７及び回路素子層４８を有すると共に、矩形とされた第１のチップ本体４３と同じ大きさの外形とされている。
貫通電極５４は、第２のチップ本体５２のうち、表面バンプ電極４５の下方に位置する部分を貫通するように設けられている。貫通電極５４は、第２のチップ本体５２の回路素子層４８に設けられたＤＲＡＭ素子と電気的に接続されている。
裏面バンプ電極５５は、貫通電極５４の一端に設けられている。裏面バンプ電極５５は、第１の半導体チップ３５の表面バンプ電極４５と接続（接合）されている。つまり、第１及び第２の半導体チップ３５，３６は、フリップチップ実装されている。
裏面バンプ電極５５としては、例えば、貫通電極５４の一端に、Ｃｕ膜と、ＳｎＡｇはんだ膜と、を順次積層させたＣｕ／ＳｎＡｇ積層膜を用いることができる。また、該Ｃｕ／ＳｎＡｇ積層膜は、めっき法により形成できる。
表面バンプ電極５６は、貫通電極５４の他端（言い換えれば、回路素子層４８の表面４８ａ）に設けられている。これにより、表面バンプ電極５６は、貫通電極５４を介して、裏面バンプ電極５５及びＤＲＡＭ素子と電気的に接続されている。
アンダーフィル材付きチップ積層体１３が配線基板１１に実装された状態において、表面バンプ電極５６は、配線基板本体２１の表面２１ａと対向している。
表面バンプ電極５６としては、例えば、回路素子層４８の表面４８ａに、Ｃｕ膜と、Ｎｉ膜と、Ａｕ膜と、を順次積層させたＣｕ／Ｎｉ／Ａｕ積層膜を用いることができる。また、該Ｃｕ／Ｎｉ／Ａｕ積層膜は、めっき法により形成できる。
第２の半導体チップ３７は、第２の半導体チップ３６の直下に配置されている。第２の半導体チップ３７は、第２の半導体チップ３６と同様な構成とされている。
第２の半導体チップ３７の裏面バンプ電極５５は、第２の半導体チップ３６の表面バンプ電極５６と接続（接合）されている。つまり、第２の半導体チップ３６，３７は、フリップチップ実装されている。
これにより、第２の半導体チップ３７は、第１及び第２の半導体チップ３５，３６と電気的に接続されている。
アンダーフィル材付きチップ積層体１３が配線基板１１に実装された状態において、第２の半導体チップ３７の表面バンプ電極５６は、配線基板本体２１の表面２１ａと対向している。
第２の半導体チップ３８は、第２の半導体チップ３７の直下に配置されている。第２の半導体チップ３８は、第２の半導体チップ３６と同様な構成とされている。
第２の半導体チップ３８の裏面バンプ電極５５は、第２の半導体チップ３７の表面バンプ電極５６と接続（接合）されている。つまり、第２の半導体チップ３７，３８は、フリップチップ実装されている。
これにより、第２の半導体チップ３８は、第１及び第２の半導体チップ３５，３６，３７と電気的に接続されている。
アンダーフィル材付きチップ積層体１３が配線基板１１に実装された状態において、第２の半導体チップ３８の表面バンプ電極５６は、配線基板本体２１の表面２１ａと対向している。
第２の半導体チップ３９は、第２の半導体チップ３８の直下に配置されており、配線基板１１にアンダーフィル材付きチップ積層体１３が実装された状態（図１に示す状態）において、最下層に配置される半導体チップである。
第２の半導体チップ３９としては、例えば、インターフェイス用半導体チップを用いることができる。以下、第２の半導体チップ３９としてインターフェイス用半導体チップを用いた場合を例に挙げて説明する。
第２の半導体チップ３９は、第２の半導体チップ３６に設けられた第２のチップ本体５２の替わりに、第２のチップ本体５８を設けた以外は、第２の半導体チップ５２と同様に構成される。
第２のチップ本体５８は、矩形とされており、第２のチップ本体５２よりも小さい外形とされている。第２のチップ本体５８は、半導体基板６１と、回路素子層６２と、を有する。
半導体基板６１は、薄板化（例えば、厚さが５０μｍ以下）された基板である。半導体基板６１としては、例えば、単結晶シリコン基板を用いることができる。半導体基板６１は、平坦な面とされた表面６１ａ及び裏面６１ｂを有する。
回路素子層６２は、半導体基板６１の表面６１ａに形成されている。回路素子層６２は、図示していないトランジスタ、積層された複数の層間絶縁膜、及び該複数の層間絶縁膜に形成された配線パターン（ビア及び配線）等を有する。回路素子層６２は、インターフェイス用素子（図示せず）を有する。
第２の半導体チップ３９の裏面バンプ電極５５は、半導体基板６１の裏面６１ｂ側に位置する貫通電極５４の一端に設けられている。第２の半導体チップ３９の裏面バンプ電極５５は、第２の半導体チップ３８の表面バンプ電極５６と接続（接合）されている。つまり、第２の半導体チップ３８，３９は、フリップチップ実装されている。
第２の半導体チップ３９の表面バンプ電極５６は、回路素子層６２の表面６２ａ側に位置する貫通電極５４の他端に設けられている。第２の半導体チップ３９の表面バンプ電極５６は、回路素子層６２に形成されたインターフェイス用素子と電気的に接続されている。
第２の半導体チップ３９の表面バンプ電極５６は、接続パッド２２のバンプ載置面２２ａと対向するように配置されている。
第２の半導体チップ３９の表面バンプ電極５６は、アンダーフィル材付きチップ積層体１３の外部接続端子として機能する電極であり、ワイヤバンプ１２を介して、配線基板１１の接続パッド２２と電気的に接続されている。
これにより、アンダーフィル材付きチップ積層体１３は、配線基板１１に対してフリップチップ実装されている。
第２の半導体チップ３９は、第２の半導体チップ３９上に積み重ねられて実装されたメモリ用半導体チップ３５〜３８と配線基板１１との間の情報のやり取りを仲介するための半導体チップである。
また、第２の半導体チップ３９は、後述する図４に示す工程（チップ積層体３３を形成する工程）において、最上層に配置される半導体チップである。
チップ積層体３３を構成する第１及び第２の半導体チップ３５〜３８の側面３５ａ，３６ａ，３７ａ，３８ａは、配線基板本体２１の表面２１ａに対して直交する平面Ａに対して面一とされている。
言い換えれば、第１及び第２の半導体チップ３５〜３８の側面３５ａ，３６ａ，３７ａ，３８ａは、同一平面Ａ上に配置されている。
また、積み重ねられて実装された第１及び第２の半導体チップ３５〜３９間には、狭い隙間が形成される。また、チップ積層体３３を構成する第２の半導体チップ３９と配線基板１１との間にも隙間が形成される。
アンダーフィル材３４は、チップ積層体３３を構成する第１及び第２の半導体チップ３５〜３９間の隙間を充填すると共に、第１及び第２の半導体チップ３５〜３８の側面３５ａ，３６ａ，３７ａ，３８ａを覆うように配置されている。
また、アンダーフィル材３４は、第２の半導体チップ３９を構成する表面バンプ電極５６及び回路素子層６２の表面６２ａを露出している。
アンダーフィル材３４は、毛細管現象により形成されており、チップ積層体３３の４つの側壁に配置されたフィレット部３４−１がトリミングされている。トリミングされたフィレット部３４−１は、トリミングされる前のフィレット部よりも幅が狭く、かつ第１及び第２の半導体チップ３５〜３９の側面３５ａ，３６ａ，３７ａ，３８ａ，３９ａに対して平行な平面３４ａを有する。
該平面３４ａは、チップ積層体３３の各側壁（４つの側壁）と対向するように、チップ積層体３３の周囲に４つ設けられている。
アンダーフィル材３４の平面３４ａは、第１及び第２の半導体チップ３５〜３８の側面３５ａ，３６ａ，３７ａ，３８ａの近傍に配置されている。
第１及び第２の半導体チップ３５〜３８の側面３５ａ，３６ａ，３７ａ，３８ａ（平面Ａ）からアンダーフィル材３４の平面３４ａまでの距離Ｂは、例えば、５０μｍとすることができる。
このように、フィレット部３４−１がトリミングされ、第１及び第２の半導体チップ３５〜３９の側面３５ａ，３６ａ，３７ａ，３８ａ，３９ａに対して平行で、かつ第１及び第２の半導体チップ３５〜３８の側面３５ａ，３６ａ，３７ａ，３８ａの近傍に配置された４つの平面３４ａを有するアンダーフィル材３４を設けることにより、フィレット部３４−１の形状ばらつきを抑制可能となるので、フィレット部３４−１の形状ばらつきに起因するアンダーフィル材付きチップ積層体１３の外形ばらつきを抑制できる。
これにより、アンダーフィル材付きチップ積層体１３の外形寸法を管理することが可能となる。
また、アンダーフィル材付きチップ積層体１３の外形寸法が安定することで、ハンドリング時の外力に起因するストレスに対するアンダーフィル材付きチップ積層体１３の耐性を向上できる。
さらに、フィレット部３４−１がトリミングされることで、アンダーフィル材付きチップ積層体１３を加熱した際のアンダーフィル材３４の応力を低減することが可能となる。
これにより、厚さの薄い第１及び第２の半導体チップ３５〜３９（例えば、厚さが５０μｍ以下の半導体チップ）の破損（チップクラック）や第１及び第２の半導体チップ３５〜３９間の接続部分（接合部）の破断を抑制できる。
アンダーフィル材３４としては、例えば、熱硬化性樹脂（具体的には、例えば、熱硬化性エポキシ樹脂）を用いることができる。
第１の封止樹脂１４は、アンダーフィル材付きチップ積層体１３（具体的には、第２の半導体チップ３９）と配線基板１１との隙間を充填すると共に、アンダーフィル材３４から露出された第２の半導体チップ３９を覆うように配置されている。
これにより、第１の封止樹脂１４は、アンダーフィル材付きチップ積層体１３と配線基板１１との接続部分（接合部）を補強している。
第１の封止樹脂１４としては、例えば、ＮＣＰ（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）を用いることができる。
第２の封止樹脂１５は、アンダーフィル材付きチップ積層体１３及び第１の封止樹脂１４を覆うように、配線基板１１を構成する第１のソルダーレジスト２５の上面２５ａ（配線基板１１の主面）に設けられている。第２の封止樹脂１５の上面１５ａは、平坦な面とされている。
第２の封止樹脂１５としては、例えば、モールド樹脂を用いることができる。
外部接続端子１７は、外部接続用パッド２６の端子載置面２６ａに設けられている。外部接続端子１７は、半導体装置１０をマザーボード等の基板に実装する際、該基板のパッドと接続される端子である。
外部接続端子１７としては、例えば、はんだボールを用いることができる。
第１の実施の形態の半導体装置によれば、第１及び第２の半導体チップ３５〜３８が積み重ねられて実装されたチップ積層体３３と、フィレット部３４−１がトリミングされ、第１及び第２の半導体チップ３５〜３９の側面３５ａ，３６ａ，３７ａ，３８ａ，３９ａに対して平行で、かつ第１及び第２の半導体チップ３５〜３８の側面３５ａ，３６ａ，３７ａ，３８ａの近傍に配置された４つの平面３４ａを有するアンダーフィル材３４と、を有したアンダーフィル材付きチップ積層体１３を設けることにより、フィレット部３４−１の形状ばらつきを抑制可能となるので、フィレット部３４−１の形状ばらつきに起因するアンダーフィル材付きチップ積層体１３の外形ばらつきを抑制できる。
これにより、アンダーフィル材付きチップ積層体１３の外形寸法を管理することが可能となる。
また、アンダーフィル材付きチップ積層体１３の外形寸法が安定することで、ハンドリング時の外力に起因するストレスに対するアンダーフィル材付きチップ積層体１３の耐性を向上できる。
さらに、フィレット部３４−１がトリミングされることで、アンダーフィル材付きチップ積層体１３を加熱した際のアンダーフィル材３４の応力を低減することが可能となる。
これにより、厚さの薄い第１及び第２の半導体チップ３５〜３９（例えば、厚さが５０μｍ以下の半導体チップ）の破損（チップクラック）や第１及び第２の半導体チップ３５〜３９間の接続部分（接合部）の破断を抑制できる。
また、フィレット部３４−１をトリミングすることで、アンダーフィル材付きチップ積層体１３を小型化することが可能となる。これにより、アンダーフィル材付きチップ積層体１３が実装される配線基板１１を小型化できる。
さらに、配線基板１１を小型化することで、配線基板１１及びアンダーフィル材付きチップ積層体１３を有する半導体装置１０の小型化を図ることができる。
図２〜図５、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８〜図９、図１０Ａ、図１０Ｂ、及び図１１〜図１６は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図である。
図２〜図５、図６Ａ、図８〜図９、及び図１１〜図１５は、製造途中の半導体装置１０の断面図を示しており、図６Ｂは、図６Ａに示す製造途中の半導体装置１０の平面図を示している。
また、図７Ａは、製造途中の半導体装置１０の平面図を示しており、図７Ｂは、図７Ａに示す構造体のＥ−Ｅ線方向の断面図を示している。
また、図１０Ａは、図１０Ｂに示す製造途中の半導体装置のＣ−Ｃ線方向の断面図であり、図１０Ｂは、製造途中の半導体装置１０の平面図である。図１７は、製造された複数の半導体装置１０の断面図を示している。
図２〜図５、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８〜図９、図１０Ａ、図１０Ｂ、及び図１１〜図１６において、第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
図２〜図５、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８〜図９、図１０Ａ、図１０Ｂ、及び図１１〜図１６を参照して、第１の実施の形態の半導体装置１０の製造方法について説明する。
始めに、図２に示す工程では、複数の半導体チップとして、一面４３ａ（半導体基板４７の裏面４７ｂ）が平坦な面とされた第１のチップ本体４３、及び第１のチップ本体４３の他面４３ｂ（回路素子層４８の表面４８ａ）に配置された表面バンプ電極４５を有する第１の半導体チップ３５と、第２のチップ本体５２、第２のチップ本体５２を貫通する貫通電極５４、貫通電極５４の一端に配置された裏面バンプ電極５５、及び貫通電極５４の他端に配置された表面バンプ電極５６を有する第２の半導体チップ３６〜３８と、第２のチップ本体５８、第２のチップ本体５８を貫通する貫通電極５４、貫通電極５４の一端に配置された裏面バンプ電極５５、及び貫通電極５４の他端に配置された表面バンプ電極５６を有する第２の半導体チップ３９と、を準備する。
このとき、第１及び第２の半導体チップ３５〜３８としては、矩形とされたメモリ用半導体チップ（具体的には、例えば、ＤＲＡＭ）を用いる。また、第２の半導体チップ３９としては、矩形とされたインターフェイス用半導体チップを用いる。
次いで、図３に示す工程を説明する前に、図３に示す工程で使用するボンディング装置６６の概略構成について説明する。
図３を参照するに、ボンディング装置６６は、ステージ６７と、ボンディングツール６８と、を有する。ステージ６７は、基板載置面６７ａと、第１の吸着孔７１と、を有する。
基板載置面６７ａは、半導体チップ或いは配線基板が載置される面であり、平坦な面とされている。
第１の吸着孔７１は、基板載置面６７ａから露出されており、基板載置面６７ａに載置された半導体チップや配線基板等の基板を吸着する。
なお、図示していないが、ステージ６７は、基板載置面６７ａに吸着された該基板を加熱するヒーターを有する。
ボンディングツール６８は、吸着面６８ａと、第２の吸着孔７３と、ヒーター７４と、を有する。吸着面６８ａは、ボンディングツール６８が吸着した半導体チップと接触する面である。第２の吸着孔７３は、吸着面６８ａから露出されており、半導体チップを吸着する。ヒーター７４は、吸着した半導体チップを加熱する。
次に、図３に示す工程について説明する。
図３に示す工程では、ボンディング装置６６のステージ６７の基板載置面６７ａと第１のチップ本体４３の一面４３ａ（半導体基板４７の裏面４７ｂ）とが接触するように、ステージ６７上に第１の半導体チップ３５を吸着させる。
次いで、ボンディングツール６８を用いて、回路素子層４８の表面４８ａと吸着面６８ａとが対向するように、第２の半導体チップ３６を吸着する。次いで、ボンディングツール６８を移動させることで、第２の半導体チップ３６の裏面バンプ電極５５と第１の半導体チップ３５の表面バンプ電極４５とを対向配置させる。
次いで、第１及び第２の半導体チップ３５，３６を高温（例えば、３００℃程度）で加熱して、裏面バンプ電極５５を構成するＳｎＡｇはんだ膜を溶融させた状態で、ボンディングツール６８を下方に移動させることで、裏面バンプ電極５５と表面バンプ電極４５とを接触させ、荷重を印加することで、裏面バンプ電極５５と表面バンプ電極４５とを熱圧着する。
これにより、第１の半導体チップ３５に対して、第２の半導体チップ３６がフリップチップ実装されると共に、第１及び第２の半導体チップ３５，３６間に隙間が形成される。
次いで、図４に示す工程では、第１の半導体チップ３５に第２の半導体チップ３６をフリップチップ実装する手法と同様な方法により、第２の半導体チップ３６の表面バンプ電極５６と第２の半導体チップ３６の裏面バンプ電極５５とを熱圧着することで、第２の半導体チップ３６に対して、第２の半導体チップ３７をフリップチップ実装する。このとき、第２の半導体チップ３６，３７間に隙間が形成される。
次いで、第１の半導体チップ３５に第２の半導体チップ３６をフリップチップ実装する手法と同様な方法により、第２の半導体チップ３７の表面バンプ電極５６と第２の半導体チップ３８の裏面バンプ電極５５とを熱圧着することで、第２の半導体チップ３７に対して、第２の半導体チップ３８をフリップチップ実装する。このとき、第２の半導体チップ３７，３８間に隙間が形成される。
次いで、第１の半導体チップ３５に第２の半導体チップ３６をフリップチップ実装する手法と同様な方法により、第２の半導体チップ３８の表面バンプ電極５６と第２の半導体チップ３９の裏面バンプ電極５５とを熱圧着することで、第２の半導体チップ３８に対して第２の半導体チップ３９がフリップチップ実装されると共に、第２の半導体チップ３８，３９間に隙間が形成される。
このように、貫通電極５４、裏面バンプ電極５５、及び表面バンプ電極５６を介して、第１の半導体チップ３５上に第２の半導体チップ３６〜３９を積み重ねて実装することで、積層実装された第１及び第２の半導体チップ３５〜３９よりなるチップ積層体３３が形成される。
また、第１の半導体チップ３５に対して第２の半導体チップ３６〜３９を実装する際、同じ大きさの外形とされた第１及び第２の半導体チップ３５〜３８の側面３５ａ，３６ａ，３７ａ，３８ａを、ステージ６７の基板載置面６７ａに対して直交する平面Ａに一致させる。
なお、第２の半導体チップ３５〜３９をフリップチップ実装する際、荷重だけでなく、超音波を印加してもよい。
次いで、図５に示す工程では、チップ積層体３３の周囲にフィレット部３４−１が形成されるように、チップ積層体３３を構成する第１及び第２の半導体チップ３５〜３９間の隙間を充填するアンダーフィル材３４（例えば、熱硬化性樹脂）を形成する。
これにより、チップ積層体３３、及びフィレット部３４−１を有するアンダーフィル材３４を含む構造体８２（言い換えれば、フィレット部３４−１がトリミングされる前のアンダーフィル材付きチップ積層体１３）が形成される。
アンダーフィル材３４として熱硬化性樹脂を用いる場合、具体的には、以下の方法によりアンダーフィル材３４を形成する。
始めに、ステージ７７の平坦な面７７ａに貼り付けられたシート材７８と第１のチップ本体４３の一面４３ａとが接触するように、チップ積層体３３を配置する。
次いで、ディスペンサー７９を介して、チップ積層体３３の４つの側壁のうちの１つに、液状とされたアンダーフィル材３４を滴下し、毛細管現象により第１及び第２の半導体チップ３５〜３９間の隙間を封止する。
このとき、図５に示す状態において、最上層に配置された第２の半導体チップ３９の回路素子層６２の上面６２ａ及び表面バンプ電極５６を、液状とされたアンダーフィル材３４から露出させる。
また、シート材７８と第１のチップ本体４３の一面４３ａ（半導体基板４７の裏面４７ｂ）とが接触するようにチップ積層体３３を配置しているため、半導体基板４７の裏面４７ｂにはアンダーフィル材３４が形成されない。
その後、液状とされたアンダーフィル樹脂３４を所定の温度（例えば、１４０℃）で硬化させることで、フィレット部３４−１を有したアンダーフィル材３４が形成される。
次いで、図６Ａ及び図６Ｂに示す工程では、シート材７８からフィレット部３４−１を有した図５に示す構造体８２をピックアップする。
この段階では、図６Ａに示すように、チップ積層体３３の周囲４つの側壁に、トリミングされていないフィレット部３４−１が形成されている。
また、図５に示す工程において、図６Ａに示すチップ積層体３３の右側に位置する１辺（側壁）から液状とされたアンダーフィル樹脂３４を滴下することで、図６Ｂに示すＤ方向に液状とされたアンダーフィル樹脂３４が流動する。
このため、図６Ａに示すチップ積層体３３の右側に形成されたフィレット部３４−１が、チップ積層体３３の左側に形成されたフィレット部３４−１よりも幅広形状となる。
なお、図１〜図５、図６Ａ、及び図６Ｂに示す工程の処理を行うことで、複数の構造体８２を形成する。
次いで、図７Ａ及び図７Ｂに示す工程では、リング状の治具８５の内側にダイシングテープ８６を取り付け、ダイシングテープ８６の上面８６ａに所定の間隔（具体的には、後述する図８及び図９に示す工程において、ダイシングブレード８９を用いてフィレット部３４−１のトリミングを良好に行える間隔）で複数の構造体８２を貼り付ける。
このとき、ダイシングテープ８６の上面８６ａと第１のチップ本体４３の一面４３ａ（半導体基板４７の裏面４７ｂ）とが接触するように、ダイシングテープ８６の上面８６ａに複数の構造体８２を貼り付ける。
次いで、図８に示す工程では、ダイシングブレード８９を用いて、チップ積層体３３の４つの側壁に形成された４つのフィレット部３４−１のうち、１つのフィレット部３４−１をトリミングすることで、第１及び第２の半導体チップ３５〜３８の側面３５ａ，３６ａ，３７ａ，３８ａの近傍に配置され、かつ第１及び第２の半導体チップ３５〜３９の側面３５ａ，３６ａ，３７ａ，３８ａ，３９ａに対して平行な平面３４ａを形成する。
このとき、第１及び第２の半導体チップ３５〜３８の側面３５ａ，３６ａ，３７ａ，３８ａ（言い換えれば、平面Ａ）からアンダーフィル材３４の平面３４ａまでの距離Ｂは、例えば、５０μｍとすることができる。
次いで、図９に示す工程では、図８に示す工程と同様な手法により、トリミングが完了していない残り３つのフィレット部３４−１を順次トリミングすることで、３つの平面３４ａを形成する。
これにより、積層実装された第１及び第２の半導体チップ３５〜３９よりなるチップ積層体３３と、第１及び第２の半導体チップ３５〜３９間の隙間を封止し、かつトリミングされた４つのフィレット部３４−１にそれぞれ平面３４ａを有するアンダーフィル材３４と、を備えたアンダーフィル材付きチップ積層体１３が形成される。
このように、チップ積層体３３の４つの側壁に形成されたフィレット部３４−１をトリミングして、第１及び第２の半導体チップ３５〜３８の側面３５ａ，３６ａ，３７ａ，３８ａに対して平行な平面３４ａを形成することにより、アンダーフィル材付きチップ積層体１３の外形寸法のばらつきを抑制することができる。
これにより、アンダーフィル材付きチップ積層体１３の外形寸法を管理することが可能となる。
また、アンダーフィル材付きチップ積層体１３の外形寸法が安定することで、ハンドリング時の外力に起因するストレスに対するアンダーフィル材付きチップ積層体１３の耐性を向上できる。
さらに、フィレット部３４−１をトリミングすることで、アンダーフィル材付きチップ積層体１３を加熱した際のアンダーフィル材３４の応力を低減することが可能となる。
これにより、厚さの薄い（例えば、５０μｍ以下）第１及び第２の半導体チップ３５〜３９の破損（チップクラック）や第１及び第２の半導体チップ３５〜３９間の接続部分（接合部）の破断を抑制できる。
また、フィレット部３４−１をトリミングすることで、アンダーフィル材付きチップ積層体１３を小型化することが可能となる。これにより、アンダーフィル材付きチップ積層体１３が実装される配線基板１１（図１参照）を小型化できる。
さらに、配線基板１１を小型化することで、配線基板１１及びアンダーフィル材付きチップ積層体１３を有する半導体装置１０（図１参照）の小型化を図ることができる。
なお、図８及び図９に示す工程では、切削によりフィレット部３４−１をトリミングする場合の一例として、ダイシング装置（ダイシングブレード８９）を使用する場合を例に挙げて説明したが、ダイシング装置以外の切削装置を用いて、フィレット部３４−１をトリミングしてもよい。
また、研磨装置を用いてフィレット部３４−１を研磨することでトリミングしてもよい。さらに、切削と研磨を組み合わせてフィレット部３４−１をトリミングしてもよい。
次いで、図１０Ａ及び図１０Ｂに示す工程では、図９に示す４つの平面３４ａが形成されたアンダーフィル材付きチップ積層体１３を、ダイシングテープ８６からピックアップする。
次いで、図１１に示す工程では、複数の配線基板形成領域Ｆ、及び複数の配線基板形成領域Ｆを区画するダイシングラインＧを有した絶縁基材９２を準備する。
次いで、周知の手法により、絶縁基材９２に、接続パッド２２、配線２４、第１のソルダーレジスト２５、外部接続用パッド２６、貫通電極２８、及び第２のソルダーレジスト２９を形成する。
これにより、複数の配線基板形成領域Ｆにそれぞれ配線基板１１が形成された配線母基板９３が形成される。この段階では、複数の配線基板１１は、連結されており、個片化されていない。
次いで、接続パッド２２のバンプ載置面２２ａに、ワイヤバンプ１２としてＡｕバンプを形成する。
具体的には、Ａｕワイヤの先端を放電溶融させてボールを形成し、このボールを接続パッド２２のバンプ載置面２２ａに超音波によって接合させ、次いで、Ａｕワイヤを切断することで形成する。なお、必要に応じて、Ａｕバンプの高さをそろえるためレベリングを行ってもよい。
次いで、アンダーフィル材付きチップ積層体１３の実装領域に対応する第１のソルダーレジスト２５の上面２５ａに、ディスペンサー９５を介して、液状とされた第１の封止樹脂１４（例えば、ＮＣＰ（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ））を供給する。
これにより、配線基板１１に形成された複数の接続パッド２２及びワイヤバンプ１２が、液状とされた第１の封止樹脂１４に覆われる。
この液状とされた第１の封止樹脂１４は、配線母基板９３を構成する全ての配線基板１１に形成する。
次いで、図１２に示す工程では、ワイヤバンプ１２及び液状とされた第１の封止樹脂１４が形成された配線母基板９３をステージ６７の基板載置面６７ａに載置する。このとき、絶縁基材９２の裏面９２ｂがステージ６７の基板載置面６７ａと対向するように、配線母基板９３を載置する。
次いで、ボンディングツール６８により、図１０Ａに示すアンダーフィル材付きチップ積層体１３を構成する半導体基板４７の裏面４７ｂを吸着することで、アンダーフィル材付きチップ積層体１３をピックアップする。
次いで、ボンディングツール６８を移動させることで、ワイヤバンプ１２とアンダーフィル材付きチップ積層体１３の表面バンプ電極５６とを対向配置させる。
次いで、ボンディングツール６８により、アンダーフィル材付きチップ積層体１３を高温（例えば、３００℃）で加熱しながら、アンダーフィル材付きチップ積層体１３に荷重を印加することで、アンダーフィル材付きチップ積層体１３を液状とされた第１の封止樹脂１４に押圧する。
これにより、表面バンプ電極５６とワイヤバンプ１２とが熱圧着され、配線基板１１に対してアンダーフィル材付きチップ積層体１３がフリップチップ実装されると共に、配線基板１１とアンダーフィル材付きチップ積層体１３との間の隙間が硬化した第１の封止樹脂１４で封止される。
なお、図１２に示す工程では、配線母基板９３を構成する全ての配線基板１１にアンダーフィル材付きチップ積層体１３をフリップチップ実装する。
次いで、図１３に示す工程では、図１２に示すボンディング装置６６から複数のアンダーフィル材付きチップ積層体１３及び第１の封止樹脂１４が形成された配線母基板９３を取り出す。
次いで、配線母基板９３を構成する第１のソルダーレジスト２５の上面２５ａに、複数のアンダーフィル材付きチップ積層体１３及び第１の封止樹脂１４を封止すると共に、上面１５ａが平坦な面とされた第２の封止樹脂１５を形成する。
第２の封止樹脂１５としては、例えば、モールド樹脂を用いることができる。この場合、第２の封止樹脂１５は、例えば、トランスファーモールド法により形成することができる。
上記トランスファーモールド法を用いる場合、上部金型と下部金型との間に形成された空間内に、図１２に示す構造体（但し、ボンディング装置６６は除く）を収容し、次いで、該空間内に加熱溶融された樹脂（第２の封止樹脂１５の母材）を注入する。
次いで、溶融した樹脂を所定の温度（例えば、１８０℃程度）で加熱（キュア）し、その後、所定の温度でベークしてモールド樹脂を完全に硬化させることで、第２の封止樹脂１５を形成する。第２の封止樹脂１５の母材となる樹脂としては、例えば、エポキシ樹脂等の熱硬化性樹脂を用いることができる。
次いで、図１４に示す工程では、図１３に示す構造体の上下を反転させ、その後、複数の配線基板１１（言い換えれば、配線母基板９３）に形成された複数の外部接続用パッド２６に外部接続端子１７を形成する。外部接続端子１７としては、例えば、はんだボールを用いることができる。
外部接続端子１７としてはんだボールを用いる場合、以下の方法により、複数の外部接続用パッド２６に外部接続端子１７を形成する。
始めに、ボールマウンターのマウントツール９８により、複数のはんだボールを吸着保持しながら、複数のはんだボールにフラックスを転写形成する。
次いで、配線母基板９３に形成された複数の外部接続用パッド２６に、はんだボールを載置し、その後、はんだボールが形成された配線母基板８１を熱処理（リフロー処理）することで、外部接続用パッド２６に外部接続端子１７となるはんだボールを形成する。
これにより、配線基板１１、アンダーフィル材付きチップ積層体１３、第１の封止樹脂１４、第２の封止樹脂１５、及び外部接続端子１７を有し、かつ連結された複数の半導体装置１０が形成される。
次いで、図１５に示す工程では、図１４に示す構造体（但し、マウントツール９８は除く）を構成する第２の封止樹脂１５の上面１５ａにダイシングテープ９９を貼着する。
次いで、ダイシングブレード８９により、図１４に示す構造体をダイシングラインＧに沿って切断することで、複数の半導体装置１０が個片化される。このとき、複数の配線基板１１も個片化される。
次いで、図１６に示す工程では、図１５に示す構造体（但し、ダイシングブレード８９は除く）を上下反転させた後、図１５に示す構造体からダイシングテープ９９を剥離することで、ＣｏＣ型の半導体装置１０が複数製造される。
第１の実施の形態の半導体装置の製造方法によれば、貫通電極５４を介して、第１及び第２の半導体チップ３５〜３９を積み重ねて実装することで、積層された第１及び第２の半導体チップ３５〜３９よりなるチップ積層体３３を形成し、次いで、チップ積層体３３の周囲にフィレット部３４−１が形成されるように、第１及び第２の半導体チップ３５〜３９間の隙間を充填するアンダーフィル材３４を形成し、その後、チップ積層体３３の周囲に形成されたフィレット部３４−１をトリミングすることで、チップ積層体３３及びアンダーフィル材３４よりなるアンダーフィル材付きチップ積層体１３を形成することで、フィレット部３４−１の形状ばらつきを抑制可能となるので、フィレット部３４−１の形状ばらつきに起因するアンダーフィル材付きチップ積層体１３の外形ばらつきを抑制できる。
これにより、アンダーフィル材付きチップ積層体１３の外形寸法を管理することが可能となる。
また、アンダーフィル材付きチップ積層体１３の外形寸法が安定することで、ハンドリング時の外力に起因するストレスに対するアンダーフィル材付きチップ積層体１３の耐性を向上できる。
さらに、フィレット部３４−１がトリミングされることで、アンダーフィル材付きチップ積層体１３を加熱した際のアンダーフィル材３４の応力を低減することが可能となる。
これにより、厚さの薄い第１及び第２の半導体チップ３５〜３９（例えば、厚さが５０μｍ以下の半導体チップ）の破損（チップクラック）や第１及び第２の半導体チップ３５〜３９間の接続部分（接合部）の破断を抑制できる。
また、フィレット部３４−１をトリミングすることで、アンダーフィル材付きチップ積層体１３を小型化することが可能となる。これにより、アンダーフィル材付きチップ積層体１３が実装される配線基板１１を小型化できる。
さらに、配線基板１１を小型化することで、配線基板１１及びアンダーフィル材付きチップ積層体１３を有する半導体装置１０の小型化を図ることができる。
（第２の実施の形態）
図１７は、本発明の第２の実施の形態に係る半導体装置を示す断面図である。図１７において、第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
図１７を参照するに、第２の実施の形態の半導体装置１１０は、第１の実施の形態の半導体装置１０に設けられた配線基板１１の替わりに、配線基板１１１を設けると共に、さらに、ロジック用半導体チップ１１３、金属ワイヤ１１４、及び接着剤１１５を設けた以外は、半導体装置１０と同様に構成される。
配線基板１１１は、配線基板本体２１の表面２１ａの外周部に接続パッド２２を配置し、配線基板本体２１の裏面２１ｂに配線２４を配置し、接続パッド２２及び配線２４と貫通電極５６とを接続させ、配線２４と外部接続用パッド２６とを接続させた以外は、第１の実施の形態で説明した配線基板１１と同様に構成される。
ロジック用半導体チップ１１３は、平坦な一面１１７ａ及び他面１１７ｂを有する第３のチップ本体１１７と、表面バンプ電極１１８（第３のバンプ電極）と、表面バンプ電極１１９（第４のバンプ電極）と、を有する。
ロジック用半導体チップ１１３は、第３のチップ本体１１７の一面１１７ａに設けられた接着剤１１５により、配線基板１１１の第１のソルダーレジスト２５に接着されている。
第３のチップ本体１１７は、矩形とされており、半導体基板１２２と、回路素子層１２３と、を有する。
半導体基板１２２としては、例えば、単結晶シリコン基板を用いることができる。半導体基板１２２は、平坦な面とされた表面１２２ａ及び裏面１２２ｂを有する。
回路素子層１２３は、半導体基板１２２の表面１２２ａに形成されている。回路素子層１２３は、図示していないトランジスタ、積層された複数の層間絶縁膜、及び該複数の層間絶縁膜に形成された配線パターン（ビア及び配線）等を有する。回路素子層１２３には、ロジック用素子（図示せず）が形成されている。
表面バンプ電極１１８は、回路素子層１２３の表面１２３ａ（第３のチップ本体１１７の他面１１７ｂ）に設けられている。表面バンプ電極１１８は、回路素子層１２３の表面１２３ａの中央部（言い換えれば、アンダーフィル材付きチップ積層体１３の実装領域）に配置されている。
表面バンプ電極１１８は、アンダーフィル材付きチップ積層体１３の表面バンプ電極５６と接続されている。つまり、アンダーフィル材付きチップ積層体１３は、配線基板１１１上に接着されたロジック用半導体チップ１１３に対してフリップチップ実装されている。
表面バンプ電極１１９は、回路素子層１２３の表面１２３ａに設けられている。表面バンプ電極１１９は、回路素子層１２３の表面１２３ａの外周部に配置されている。
表面バンプ電極１１９は、一端が配線基板１１１の接続パッド２２と接続された金属ワイヤ１１４の他端と接続されている。
つまり、ロジック用半導体チップ１１３は、配線基板１１１に対してワイヤボンディング接続されている。これにより、ロジック用半導体チップ１１３は、配線基板１１１と電気的に接続されると共に、チップ積層体３３と配線基板１１１とを電気的に接続している。
表面バンプ電極１１８，１１９としては、例えば、回路素子層１２３の表面１２３ａに、Ｃｕ膜と、Ｎｉ膜と、Ａｕ膜と、を順次積層させたＣｕ／Ｎｉ／Ａｕ積層膜を用いることができる。また、該Ｃｕ／Ｎｉ／Ａｕ積層膜は、めっき法により形成することができる。
第１の封止樹脂１４は、ロジック用半導体チップ１１３とアンダーフィル材付きチップ積層体１３との隙間を充填するように配置されている。
第２の封止樹脂１５は、アンダーフィル材付きチップ積層体１３、第２の封止樹脂１４、ロジック用半導体チップ１１３、及び金属ワイヤ１１４を封止するように、第１のソルダーレジスト２５の上面２５ａ（配線基板１１１の主面）に設けられている。
第２の実施の形態の半導体装置によれば、第１の実施の形態の半導体装置１０と同様な効果を得ることができると共に、積層されたメモリ用半導体チップ（第１及び第２の半導体チップ３５〜３８）及びロジック用半導体チップ１１３を有するので、半導体装置１１０の高機能化を図ることができる。
なお、第２の実施の形態では、図１７に示すように、ロジック用半導体チップ１１３と配線基板１１１とをワイヤボンディング接続する場合を例に挙げて説明したが、ロジック用半導体チップ１１３の表面バンプ電極１１９の替わりに、図１７に示す貫通電極５４及び裏面バンプ電極５５を設け、該貫通電極５４を介して、ロジック用半導体チップ１１３と配線基板１１１とを電気的に接続させてもよい。
第２の実施の形態の半導体装置１１０は、以下の方法により製造することができる。
始めに、一面１１７ａが平坦な面とされ、かつ他面１１７ｂに表面バンプ電極１１８，１１９を有するロジック用半導体チップ１１３と、第１の実施の形態で説明した図２〜図５、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８〜図９、図１０Ａ、及び図１０Ｂに示す工程と同様な処理を行うことで形成される図１０Ａ及び図１０Ｂに示すアンダーフィル材付きチップ積層体１３と、を準備する。
次いで、接続パッド２２が設けられた配線基板１１１の主面（第１のソルダーレジスト２５の上面２５ａ）に、ロジック用半導体チップ１１３の一面（半導体基板１２２の裏面１２２ｂ）が対向するように、ロジック用半導体チップ１１３を接着する。
次いで、表面バンプ電極１１８に対して、アンダーフィル材付きチップ積層体１３をフリップチップ実装すると共に、アンダーフィル材付きチップ積層体１３とロジック用半導体チップ１１３との隙間を封止する第１の封止樹脂１４を形成する。次いで、表面バンプ電極１１９と接続パッド２２とをワイヤボンディング接続する。
次いで、配線基板１１１の主面に、アンダーフィル材付きチップ積層体１３、第１の封止樹脂１４、及びロジック用半導体チップ１１３を封止する第２の封止樹脂１５を形成する。
次いで、主面とは反対側に位置する配線基板１１１の面（配線基板本体２１の裏面２１ｂ）に、接続パッド２２と電気的に接続された外部接続用パッド２６を形成する。
その後、第１の実施の形態で説明した図１５及び図１６に示す工程と同様な処理を行うことで、第２の実施の形態の半導体装置１１０が複数製造される。
第２の実施の形態の半導体装置の製造方法によれば、第１の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができると共に、積層されたメモリ用半導体チップ（第１及び第２の半導体チップ３５〜３８）及びロジック用半導体チップ１１３を有するので、半導体装置１１０の高機能化を図ることができる。
（第３の実施の形態）
図１８は、本発明の第３の実施の形態に係る半導体装置２００を示す断面図である。図１８において、第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
図１８に示すように、本実施形態による半導体装置２００は、図１に示したアンダーフィル材付きチップ積層体１３がアンダーフィル材付きチップ積層体２２０に置き換えられ、第２の半導体チップ３９が第３の半導体チップ２３０に置き換えられている点において、図１に示した第１の実施形態による半導体装置１００と主に相違する。
アンダーフィル材付きチップ積層体２２０は、チップ積層体２１０とアンダーフィル材３４とを有する。
チップ積層体２１０は、第１の半導体チップ３５と複数の第２の半導体チップ３６〜３８によって構成されている。第１の実施形態と同様、これら半導体チップ３５〜３８としては、メモリ用半導体チップ、例えばＤＲＡＭを用いることができる。尚、第３の半導体チップ２３０は、チップ積層体２１０とは異なる構成要素である。
第３の半導体チップ２３０は、半導体チップ３５〜３８を制御するロジックチップである。ロジックチップである第３の半導体チップ２３０は、主面上に形成された複数の表面バンプ電極２３１と裏面上に形成された複数の裏面バンプ電極２３２を有しており、裏面バンプ電極２３２はそれぞれ対応する貫通電極２３３に電気的に接続されている。貫通電極２３３及び表面バンプ電極２３１は、第３の半導体チップ２３０の図示しない内部回路に接続されている。第３の半導体チップ２３０は、それぞれの表面バンプ電極２３１が配線基板１１に設けられたワイヤバンプ２２に接続されるよう、配線基板１１上にフリップチップ実装により搭載されている。
配線基板１１と第３の半導体チップ２３０との間には、第１の封止樹脂１４が充填されている。
本実施形態においては、かかる第３の半導体チップ２３０上に、アンダーフィル材付きチップ積層体２２０が搭載される。第３の半導体チップ２３０とアンダーフィル材付きチップ積層体２２０との間には、第３の封止樹脂１６が充填されている。第３の封止樹脂１６としては、例えば、ＮＣＰ（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）を用いることができる。
チップ積層体２１０を構成する半導体チップ３５〜３８は、貫通電極５６を介して互いに電気的に接続されている。チップ積層体２１０は、図１８において最下層（プロセス上は最上層）に位置する半導体チップ３８の表面を露出させると共に、半導体チップ３５〜３８間の隙間を充填するように、アンダーフィル材３４が設けられている。そして、第１の実施形態と同様、アンダーフィル材３４には、半導体チップ３５〜３８の側面と平行な平面３４ａが形成されており、平面３４ａがチップ積層体２１０の外形を構成する。そして、図１８において最下層（プロセス上は最上層）に位置する半導体チップ３８の表面バンプ電極５６が、ロジックチップである第３の半導体チップ２３０の対応する裏面バンプ電極２３２に接続されるよう、チップ積層体２１０が第３の半導体チップ２３０上に積層搭載されている。
尚、図１８において最上層（プロセス上は最下層）に位置する半導体チップ３５は、他の半導体チップ３６〜３８と同じ機能を有するメモリチップであるが、貫通電極及び裏面バンプ電極が形成されておらず、他の半導体チップ３６〜３８よりも厚さが厚く構成されている。例えば半導体チップ３５は例えば１００μｍの厚さで構成され、他の半導体チップ３６〜３８は例えば５０μｍの厚さで構成されている。かかる半導体チップ３５は、ロジックチップである第３の半導体チップ２３０からみて最も遠い位置に配置されたメモリチップである。
尚、積層方向に一直線上に貫通電極５６が配置されたチップ積層体２１０では、製造プロセスにおける温度変化等により貫通電極５６の膨張や収縮の際に応力が発生し、その最大応力が、配線基板１１から最も遠い位置に配置された半導体チップ３５の貫通電極の部位にかかり、チップクラックを発生させる恐れがある。しかしながら、本実施形態では、配線基板１１から最も遠い位置に配置された半導体チップ３５に貫通電極及び裏面バンプが設けられていないため、半導体チップ３５は貫通電極の設けられていない表面で応力を受けることができる。このため、配線基板１１から最も遠い位置に配置された半導体チップ３５にて生じやすいチップクラックの発生が抑制されるため、半導体装置２００の信頼性を向上させることが可能となる。
本実施形態においても、第１の実施形態と同様、チップ積層体２１０の半導体チップ３５〜３８間の隙間を充填し、チップ積層体２１０の周囲に半導体チップ３５〜３８の側面３５ａ〜３８ａと平行な平面３４ａを有するアンダーフィル材３４を設けたことで、チップ積層体２１０にかかる応力を低減することができる。また配線基板１１上におけるアンダーフィル材付きチップ積層体２２０の占める面積を低減できるため、配線基板１１の小型化及び半導体装置２００の小型化を図ることができる。
さらに、複数のメモリチップとロジックチップが一つのパッケージ内に積層されていることから、半導体装置２００の平面サイズを小型化しつつ、高機能化を図ることができる。また、第２の実施形態とは異なり、ロジックチップが配線基板１１にフリップチップ接続されていることから、半導体装置２００の高速化も図れる。
本実施形態による半導体装置２００の製造方法は次の通りである。
まず、図２に示した半導体チップ３５〜３８を用意し、図３及び図４を用いて説明した方法によりこれらを積層し、チップ積層体２１０を作製する。この時、図４に示す半導体チップ３９は積層しない。
次に、図５、図６Ａ及び図６Ｂを用いて説明した方法により、チップ積層体２１０にフィレット部３４−１を有するアンダーフィル材３４を導入する。この時、最上層に位置するのは半導体チップ３８であり、半導体チップ３８の主面に形成された表面バンプ電極５６がアンダーフィル材３４によって覆われることなく露出した状態を保つ。
そして、図７Ａ及び図７Ｂを用いて説明した方法により、ダイシングテープ８６上にチップ積層体２１０を貼り付け、図８及び図９を用いて説明した方法によりアンダーフィル材３４のフィレット部３４−１をトリミングする。これにより、アンダーフィル材付きチップ積層体２２０が形成される。
次に、図１１を用いて説明した方法により、配線母基板９３の表面に液状である第１の封止樹脂１４を供給する。そして、第１の封止樹脂１４上に半導体チップ２３０を押し当てることにより、半導体チップ２３０の主面に設けられた表面バンプ電極２３１と、配線基板１１（配線母基板９３）に設けられたワイヤバンプ１２とを接合する。これにより、配線基板１１（配線母基板９３）の表面に半導体チップ２３０がフリップチップ接続される。
次に、半導体チップ２３０の裏面に液状である第３の封止樹脂１６を供給する。そして、図１２を用いて説明した方法により、第３の封止樹脂１６上にアンダーフィル材付きチップ積層体２２０を押し当て、半導体チップ２３０の裏面に設けられた裏面バンプ電極２３２と、半導体チップ３８の主面に形成された表面バンプ電極５６とを接合する。これにより、半導体チップ２３０の裏面にアンダーフィル材付きチップ積層体２２０がフリップチップ接続される。
その後は、図１３〜図１６を用いて説明した方法により、モールディングやダイシングを行うことにより、半導体装置２００を得ることができる。
（第４の実施の形態）
図１９は、本発明の第４の実施の形態に係る半導体装置３００を示す断面図である。図１９において、第３の実施の形態の半導体装置２００と同一構成部分には、同一符号を付す。
図１９に示すように、本実施形態による半導体装置３００は、図１８に示したロジックチップである第３の半導体チップ２３０が、アンダーフィル材付きチップ積層体２２０とは異なる平面に搭載されている点において、図１８に示した第３の実施形態による半導体装置２００と主に相違する。
アンダーフィル材付きチップ積層体２２０及び半導体チップ２３０は、シリコンインターポーザ２４０の表面の互いに異なる平面にフリップチップ接続されている。シリコンインターポーザ２４０は配線基板１１に搭載されており、一種の再配線層として機能する。
本実施形態による半導体装置３００は、上述した第３の実施形態による半導体装置２００と同様の効果を得ることができるとともに、アンダーフィル材付きチップ積層体２２０と半導体チップ２３０とが互いに異なる平面に搭載されていることから、アンダーフィル材付きチップ積層体２２０と半導体チップ２３０の組み合わせ自由度が増大する。しかも、ロジックチップである第３の半導体チップ２３０に貫通電極を設ける必要が無くなるため、半導体チップ２３０の製造コストを削減することも可能となる。
本実施形態による半導体装置３００の製造方法は次の通りである。
まず、図２０に示すように、ダイシングラインＧによって区画された複数の配線基板形成領域Ｆを有する配線母基板９３を用意する。配線基板形成領域Ｆは、最終的に配線基板１１となる領域である。
次に、配線基板形成領域Ｆに液状である第１の封止樹脂１４を供給した後、第１の封止樹脂１４上にシリコンインターポーザ２４０を押し当てることにより、シリコンインターポーザ２４０の主面に設けられた表面バンプ電極２４１と、配線母基板９３に設けられたワイヤバンプ１２とを接合する。これにより、配線母基板９３の表面にシリコンインターポーザ２４０がフリップチップ接続されるとともに、配線母基板９３とシリコンインターポーザ２４０との間に第１の封止樹脂１４が充填される。
シリコンインターポーザ２４０は、シリコン基板に再配線層が形成されてなる基板である。シリコンインターポーザ２４０の表面に形成された複数の表面バンプ電極２４１と、裏面に形成された複数の裏面バンプ電極２４２とは、それぞれ対応する貫通電極２４３を介して電気的に接続されている。
次に、図２１に示すように、シリコンインターポーザ２４０上に、ロジックチップである第３の半導体チップ２３０と、アンダーフィル材付きチップ積層体２２０をフリップチップ接続する。
かかる工程は、シリコンインターポーザ２４０の裏面のうち、第３の半導体チップ２３０を搭載すべき箇所と、アンダーフィル材付きチップ積層体２２０を搭載すべき箇所のそれぞれに、液状である第３の封止樹脂１６を供給した後、第３の封止樹脂１６上に第３の半導体チップ２３０及びアンダーフィル材付きチップ積層体２２０を押し当てることにより行う。これにより、シリコンインターポーザ２４０の裏面に第３の半導体チップ２３０とアンダーフィル材付きチップ積層体２２０がフリップチップ接続される。
そして、図２２に示すように配線母基板９３を第２の封止樹脂１５で覆った後、図２３に示すようにはんだボールからなる外部接続端子１７をマウントする。そして、図２４に示すように、ダイシングテープ９９によって配線母基板９３を支持した状態で、ダイシングブレード８９を用いてダイシングラインＧに沿って切断することにより、複数の半導体装置３００が個片化される。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、第１及び第２の実施の形態では、１つのインターフェイス用半導体チップ及び複数（具体的には、４つ）のメモリ用半導体チップによりチップ積層体３３を構成した場合を例に挙げて説明し、第３及び第４の実施の形態では、複数（具体的には、４つ）のメモリ用半導体チップによりチップ積層体２１０を構成した場合を例に挙げて説明したが、チップ積層体３３，２１０は、貫通電極５４を介して、積み重ねられた複数の半導体チップが電気的に接続されていればよく、チップ積層体３３，２１０を構成する半導体チップの種類は、第１乃至第４の実施の形態で説明した半導体チップの種類に限定されない。
また、第１及び第２の実施の形態では、５つの半導体チップ（第１及び第２の半導体チップ３５〜３９）を積み重ねてチップ積層体３３を構成した場合を例に挙げて説明したが、チップ積層体３３を構成する半導体チップの数（積層数）は、これに限定されない。例えば、第３及び第４の実施の形態のように、４つの半導体チップを積み重ねてチップ積層体２１０を構成しても構わない。
以上の説明に関し、さらに以下の項を開示する。
（付記１）
貫通電極を介して、複数の半導体チップを積み重ねて実装することで、積層された複数の前記半導体チップよりなるチップ積層体を形成する工程と、
前記チップ積層体の周囲にフィレット部が形成されるように、前記チップ積層体を構成する複数の前記半導体チップ間の隙間を充填するアンダーフィル材を形成する工程と、
前記フィレット部をトリミングすることで、アンダーフィル材付きチップ積層体を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２）
前記アンダーフィル材のうち、前記フィレット部がトリミングされた部分の面が、前記半導体チップの側面に対して平行な平面となるように、前記フィレット部をトリミングすることを特徴とする付記１記載の半導体装置の製造方法。
（付記３）
複数の前記半導体チップは、矩形とされており、
前記チップ積層体の４つの側壁に形成された前記フィレット部をトリミングすることを特徴とする付記１または２記載の半導体装置の製造方法。
（付記４）
前記フィレット部は、切削または研磨によりトリミングすることを特徴とする付記１ないし３のうち、いずれか１項記載の半導体装置の製造方法。
（付記５）
前記チップ積層体を形成する工程の前に、複数の前記半導体チップとして、一面が平坦な面とされた第１のチップ本体、及び該第１のチップ本体の他面に配置された第１のバンプ電極を有する第１の半導体チップと、第２のチップ本体、該第２のチップ本体を貫通する前記貫通電極、及び該貫通電極の両端にそれぞれ配置された第２のバンプ電極を有する複数の第２の半導体チップと、を準備する工程を有し、
前記チップ積層体を形成する工程は、ボンディング装置のステージ上と前記第１のチップ本体の一面とが接触するように、前記ステージ上に前記第１の半導体チップを吸着させる段階と、
ボンディングツールを用いて、前記貫通電極及び前記第２のバンプ電極を介して、前記第１の半導体チップ上に複数の前記第２の半導体チップを積み重ねて実装する段階と、
を含むことを特徴とする付記１ないし４のうち、いずれか１項記載の半導体装置の製造方法。
（付記６）
前記アンダーフィル材を形成する工程は、ステージの平坦な面に貼り付けられたシート材と前記第１のチップ本体の一面とが接触するように、前記チップ積層体を配置する段階と、
液状とされた前記アンダーフィル材を前記チップ積層体の側壁に滴下し、毛細管現象により複数の前記半導体チップ間の隙間を封止する段階と、
前記液状とされたアンダーフィル樹脂を硬化させる段階と、
を含むことを特徴とする付記１ないし５のうち、いずれか１項記載の半導体装置の製造方法。
（付記７）
前記チップ積層体を形成する工程において、複数の前記第２の半導体チップのうち、最上層に配置される最上層チップとしてインターフェイス用半導体チップを用いると共に、前記最上層チップ以外の前記第２の半導体チップ、及び前記第１の半導体チップとしてメモリ用半導体チップを用いることを特徴とする付記５または６記載の半導体装置の製造方法。
（付記８）
前記アンダーフィル材付きチップ積層体を、配線基板の主面に設けられた接続パッドに対してフリップチップ実装する工程を有することを特徴とする付記１ないし７のうち、いずれか１項記載の半導体装置の製造方法。
（付記９）
前記アンダーフィル材から露出された前記第２のバンプ電極と前記接続パッドとを電気的に接続することで、前記アンダーフィル材付きチップ積層体を前記配線基板の前記接続パッドにフリップチップ実装することを特徴とする付記８のうち、いずれか１項記載の半導体装置の製造方法。
（付記１０）
前記アンダーフィル材付きチップ積層体と前記配線基板との間を封止する第１の封止樹脂を形成する工程を有することを特徴とする付記８または９記載の半導体装置の製造方法。
（付記１１）
前記配線基板の主面に、前記アンダーフィル材付きチップ積層体、及び前記第１の封止樹脂を封止する第２の封止樹脂を形成する工程を有することを特徴とする付記１０記載の半導体装置の製造方法。
（付記１２）
前記主面とは反対側に位置する前記配線基板の面に、前記接続パッドと電気的に接続された外部接続用パッドを形成することを特徴とする付記８ないし１１のうち、いずれか１項記載の半導体装置の製造方法。
（付記１３）
一面が平坦な面とされ、かつ他面に第３及び第４のバンプ電極を有するロジック用半導体チップを準備し、接続パッドが設けられた配線基板の主面に、前記ロジック用半導体チップの一面が対向するように、前記ロジック用半導体チップを接着する工程と、
前記第３のバンプ電極に対して、前記アンダーフィル材付きチップ積層体をフリップチップ実装する工程と、
前記第４のバンプ電極と前記接続パッドとをワイヤボンディング接続する工程と、
を有することを特徴とする付記１ないし７のうち、いずれか１項記載の半導体装置の製造方法。
（付記１４）
前記アンダーフィル材付きチップ積層体と前記ロジック用半導体チップとの間を封止する第１の封止樹脂を形成する工程を有することを特徴とする付記１３記載の半導体装置の製造方法。
（付記１５）
前記配線基板の主面に、前記アンダーフィル材付きチップ積層体、前記第１の封止樹脂、及び前記ロジック用半導体チップを封止する第２の封止樹脂を形成する工程を有することを特徴とする付記１４記載の半導体装置の製造方法。
（付記１６）
前記主面とは反対側に位置する前記配線基板の面に、前記接続パッドと電気的に接続された外部接続用パッドを形成することを特徴とする付記１３ないし１５のうち、いずれか１項記載の半導体装置の製造方法。
本発明は、半導体装置の製造方法に適用可能である。
１０，１１０，２００，３００…半導体装置、１１，１１１…配線基板、１２…ワイヤバンプ、１３，２２０…アンダーフィル材付きチップ積層体、１４…第１の封止樹脂、１５…第２の封止樹脂、１６…第３の封止樹脂、１５ａ，２５ａ，８６ａ…上面、１７…外部接続端子、２１…配線基板本体、２１ａ，４７ａ，４８ａ，６１ａ，６２ａ，９２ａ，１２２ａ，１２３ａ…表面、２１ｂ，４７ｂ，６１ｂ，９２ｂ，１２２ｂ…裏面、２２…接続パッド、２２ａ…バンプ載置面、２４…配線、２５…第１のソルダーレジスト、２６…外部接続用パッド、２６ａ…端子載置面、２８，５４…貫通電極、２９…第２のソルダーレジスト、３３，２１０…チップ積層体、３４…アンダーフィル材、３４ａ…平面、３４−１…フィレット部、３５…第１の半導体チップ、３５ａ，３６ａ，３７ａ，３８ａ，３９ａ…側面、３６〜３９…第２の半導体チップ、４３…第１のチップ本体、４３ａ，１１７ａ…一面、４３ｂ，１１７ｂ…他面、４５，５６，１１８，１１９…表面バンプ電極、４７，６１，１２２…半導体基板、４８，６２，１２３…回路素子層、５２，５８…第２のチップ本体、５４２３１，２４１…貫通電極、５５，２３２，２４２…裏面バンプ電極、５６，２３１，２４１…表面バンプ電極、６６…ボンディング装置、６７，７７…ステージ、６７ａ…基板載置面、６８…ボンディングツール、６８ａ…吸着面、７１…第１の吸着孔、７３…第２の吸着孔、７４…ヒーター、７７…ステージ、７７ａ…面、７８…シート材、７９，９５…ディスペンサー、８２…構造体、８５…治具、８６，９９…ダイシングテープ、８６ａ…上面、８９…ダイシングブレード、９２…絶縁基材、９３…配線母基板、９８…マウントツール、１１３…ロジック用半導体チップ、１１４…金属ワイヤ、１１５…接着剤、１１７…第３のチップ本体、Ａ…平面、Ｂ…距離、Ｄ…方向、Ｆ…配線基板形成領域、Ｇ…ダイシングライン

Claims (8)

  1. 貫通電極を介して、複数の半導体チップを積み重ねて実装することで、積層された複数の前記半導体チップよりなるチップ積層体を形成する工程と、
    前記チップ積層体の周囲にフィレット部が形成されるように、前記チップ積層体を構成する複数の前記半導体チップ間の隙間を充填するアンダーフィル材を形成する工程と、
    前記フィレット部をトリミングすることで、アンダーフィル材付きチップ積層体を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記アンダーフィル材のうち、前記フィレット部がトリミングされた部分の面が、前記半導体チップの側面に対して平行な平面となるように、前記フィレット部をトリミングすることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 複数の前記半導体チップは、矩形とされており、
    前記チップ積層体の４つの側壁に形成された前記フィレット部をトリミングすることを特徴とする請求項１または２記載の半導体装置の製造方法。
  4. 前記フィレット部は、切削または研磨によりトリミングすることを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置の製造方法。
  5. 前記アンダーフィル材付きチップ積層体を、配線基板の主面に設けられた接続パッドに対してフリップチップ実装する工程を有することを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置の製造方法。
  6. 配線基板の主面と他の半導体チップの一方の表面とが向かい合うよう、前記他の半導体チップを前記配線基板上にフリップチップ実装する工程と、
    前記他の半導体チップの他方の表面上に、前記アンダーフィル材付きチップ積層体をフリップチップ実装する工程と、
    をさらに有することを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置の製造方法。
  7. 配線基板の主面の第１の領域に他の半導体チップをフリップチップ実装し、前記配線基板の主面の前記第１の領域とは異なる第２の領域に前記アンダーフィル材付きチップ積層体をフリップチップ実装する工程をさらに有することを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置の製造方法。
  8. 前記配線基板の主面と前記他の半導体チップ及び前記アンダーフィル材付きチップ積層体との間に、シリコンインターポーザを介在させることを特徴とする請求項７記載の半導体装置の製造方法。
JP2012236607A 2011-11-28 2012-10-26 半導体装置の製造方法 Abandoned JP2013138177A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2012236607A JP2013138177A (ja) 2011-11-28 2012-10-26 半導体装置の製造方法
US13/683,245 US20130137216A1 (en) 2011-11-28 2012-11-21 Method of manufacturing semiconductor device having plural semiconductor chips stacked one another
TW101144356A TW201336039A (zh) 2011-11-28 2012-11-27 製造半導體裝置之方法
CN2012104955991A CN103137500A (zh) 2011-11-28 2012-11-28 制造半导体器件的方法
KR1020120136383A KR20130059305A (ko) 2011-11-28 2012-11-28 반도체 디바이스 제조 방법
US14/302,081 US20140295620A1 (en) 2011-11-28 2014-06-11 Method of manufacturing semiconductor device having plural semiconductor chips stacked one another
KR1020140127723A KR20140130395A (ko) 2011-11-28 2014-09-24 반도체 디바이스 제조 방법

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011258950 2011-11-28
JP2011258950 2011-11-28
JP2012236607A JP2013138177A (ja) 2011-11-28 2012-10-26 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2013138177A true JP2013138177A (ja) 2013-07-11

Family

ID=48467245

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012236607A Abandoned JP2013138177A (ja) 2011-11-28 2012-10-26 半導体装置の製造方法

Country Status (5)

Country Link
US (2) US20130137216A1 (ja)
JP (1) JP2013138177A (ja)
KR (2) KR20130059305A (ja)
CN (1) CN103137500A (ja)
TW (1) TW201336039A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014034691A1 (en) * 2012-08-27 2014-03-06 Ps4 Luxco S.A.R.L. Chip stack, semiconductor devices having the same, and manufacturing methods for chip stack
KR20160091831A (ko) 2015-01-26 2016-08-03 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
KR101744408B1 (ko) 2014-09-18 2017-06-07 인피니언 테크놀로지스 오스트리아 아게 전자 부품
JP2017520932A (ja) * 2014-07-14 2017-07-27 マイクロン テクノロジー， インク． 高効率熱経路を有する積層半導体ダイアセンブリの製造方法
US9917026B2 (en) 2014-12-24 2018-03-13 Renesas Electronics Corporation Semiconductor device
WO2022238798A1 (ja) * 2021-05-10 2022-11-17 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012138401A (ja) * 2010-12-24 2012-07-19 Elpida Memory Inc 半導体装置の製造方法
KR102007259B1 (ko) * 2012-09-27 2019-08-06 삼성전자주식회사 반도체 패키지 및 그 제조 방법
DE112014001509T5 (de) * 2013-03-18 2016-06-02 Ps4 Luxco S.A.R.L. Halbleiterbauelement und Fertigungsverfahren dafür
US9589913B1 (en) * 2013-03-29 2017-03-07 Rockwell Collins, Inc. Flip chip stacking utilizing interposer
KR102033789B1 (ko) * 2013-07-25 2019-10-17 에스케이하이닉스 주식회사 적층형 패키지 및 그 제조방법
JP2015053406A (ja) * 2013-09-09 2015-03-19 株式会社東芝 半導体装置
KR102171020B1 (ko) * 2013-10-16 2020-10-29 삼성전자주식회사 엑스레이 흡수 필터를 갖는 엑스레이 시스템, 반도체 패키지, 및 트레이
KR102084540B1 (ko) * 2013-10-16 2020-03-04 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP6242231B2 (ja) * 2014-02-12 2017-12-06 新光電気工業株式会社 半導体装置及びその製造方法
CN106415826A (zh) * 2014-06-26 2017-02-15 索尼公司 半导体器件和制造半导体器件的方法
KR102300121B1 (ko) * 2014-10-06 2021-09-09 에스케이하이닉스 주식회사 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법
TWI566305B (zh) * 2014-10-29 2017-01-11 巨擘科技股份有限公司 製造三維積體電路的方法
JP6489965B2 (ja) * 2015-07-14 2019-03-27 新光電気工業株式会社 電子部品装置及びその製造方法
JP6478853B2 (ja) * 2015-07-14 2019-03-06 新光電気工業株式会社 電子部品装置及びその製造方法
KR102521881B1 (ko) 2016-06-15 2023-04-18 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102649471B1 (ko) * 2016-09-05 2024-03-21 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US10529697B2 (en) 2016-09-16 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
JP6349539B2 (ja) * 2016-09-30 2018-07-04 株式会社新川 半導体装置の製造方法および実装装置
KR20180112394A (ko) * 2017-04-03 2018-10-12 에스케이하이닉스 주식회사 반도체 패키지 제조 방법 및 반도체 패키지
JP6892360B2 (ja) * 2017-09-19 2021-06-23 キオクシア株式会社 半導体装置
KR20190057559A (ko) * 2017-11-20 2019-05-29 삼성전자주식회사 반도체 장치
US10418255B2 (en) * 2017-12-01 2019-09-17 Micron Technology, Inc. Semiconductor device packages and related methods
US10535644B1 (en) * 2018-06-29 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing method of package on package structure
US11075133B2 (en) * 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill structure for semiconductor packages and methods of forming the same
US10903153B2 (en) * 2018-11-18 2021-01-26 International Business Machines Corporation Thinned die stack
CN110047764B (zh) * 2019-04-01 2021-07-30 京微齐力(北京)科技有限公司 一种集成fpga芯片和人工智能芯片的系统级封装方法
US11139268B2 (en) * 2019-08-06 2021-10-05 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same
US11004828B2 (en) * 2019-08-28 2021-05-11 Micron Technology, Inc. Methods and apparatus for integrated gang bonding and encapsulation of stacked microelectronic devices
US11133283B2 (en) * 2019-09-17 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out device
EP3828919A4 (en) * 2019-09-30 2021-06-09 Shenzhen Goodix Technology Co., Ltd. ENCAPSULATION STRUCTURE AND ITS FORMATION PROCESS, AND ENCAPSULATION PROCESS
KR20210148743A (ko) * 2020-06-01 2021-12-08 삼성전자주식회사 반도체 패키지
US11069661B1 (en) * 2020-06-23 2021-07-20 Siliconware Precision Industries Co., Ltd. Electronic package
KR20230000679A (ko) 2021-06-25 2023-01-03 삼성전자주식회사 비전도성 필름을 갖는 반도체 패키지 및 그 형성 방법
CN117529801A (zh) * 2021-09-28 2024-02-06 华为技术有限公司 芯片封装结构及其封装方法、通信装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5783870A (en) * 1995-03-16 1998-07-21 National Semiconductor Corporation Method for connecting packages of a stacked ball grid array structure
US5818107A (en) * 1997-01-17 1998-10-06 International Business Machines Corporation Chip stacking by edge metallization
JP5372382B2 (ja) * 2008-01-09 2013-12-18 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US7859120B2 (en) * 2008-05-16 2010-12-28 Stats Chippac Ltd. Package system incorporating a flip-chip assembly
JP5543125B2 (ja) * 2009-04-08 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置および半導体装置の製造方法
JP5579402B2 (ja) * 2009-04-13 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法並びに電子装置
US8647924B2 (en) * 2009-04-13 2014-02-11 United Test And Assembly Center Ltd. Semiconductor package and method of packaging semiconductor devices
JP5570799B2 (ja) * 2009-12-17 2014-08-13 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014034691A1 (en) * 2012-08-27 2014-03-06 Ps4 Luxco S.A.R.L. Chip stack, semiconductor devices having the same, and manufacturing methods for chip stack
JP2017520932A (ja) * 2014-07-14 2017-07-27 マイクロン テクノロジー， インク． 高効率熱経路を有する積層半導体ダイアセンブリの製造方法
US10163755B2 (en) 2014-07-14 2018-12-25 Micron Technology, Inc. Methods of manufacturing stacked semiconductor die assemblies with high efficiency thermal paths
US11776877B2 (en) 2014-07-14 2023-10-03 Micron Technology, Inc. Methods of manufacturing stacked semiconductor die assemblies with high efficiency thermal paths
KR101744408B1 (ko) 2014-09-18 2017-06-07 인피니언 테크놀로지스 오스트리아 아게 전자 부품
US9917026B2 (en) 2014-12-24 2018-03-13 Renesas Electronics Corporation Semiconductor device
US10347552B2 (en) 2014-12-24 2019-07-09 Renesas Electronics Corporation Semiconductor device
KR20160091831A (ko) 2015-01-26 2016-08-03 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
US9461016B2 (en) 2015-01-26 2016-10-04 Renesas Electronics Corporation Semiconductor device
WO2022238798A1 (ja) * 2021-05-10 2022-11-17 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
US20140295620A1 (en) 2014-10-02
TW201336039A (zh) 2013-09-01
KR20130059305A (ko) 2013-06-05
CN103137500A (zh) 2013-06-05
US20130137216A1 (en) 2013-05-30
KR20140130395A (ko) 2014-11-10

Similar Documents

Publication Publication Date Title
JP2013138177A (ja) 半導体装置の製造方法
US8575763B2 (en) Semiconductor device and method of manufacturing the same
JP4441328B2 (ja) 半導体装置及びその製造方法
JP4659660B2 (ja) 半導体装置の製造方法
WO2014181766A1 (ja) 半導体装置及び半導体装置の製造方法
JP2003115560A (ja) 半導体装置、積層半導体装置、半導体装置の製造方法及び積層半導体装置の製造方法
JP2014063974A (ja) チップ積層体、該チップ積層体を備えた半導体装置、及び半導体装置の製造方法
US9029199B2 (en) Method for manufacturing semiconductor device
JP2012212786A (ja) 半導体装置の製造方法
JP2012069903A (ja) 半導体装置及びその製造方法
JP2016062995A (ja) 半導体装置および半導体装置の製造方法
JP2013021058A (ja) 半導体装置の製造方法
JP2015008210A (ja) 半導体装置の製造方法
JP2012142536A (ja) 半導体装置及びその製造方法
JP2012209449A (ja) 半導体装置の製造方法
WO2014148485A1 (ja) 半導体装置及びその製造方法
JP2012221989A (ja) 半導体装置製造装置、及び半導体装置の製造方法
JP2012146853A (ja) 半導体装置の製造方法
JP2011243724A (ja) 半導体装置およびその製造方法
KR101494411B1 (ko) 반도체패키지 및 이의 제조방법
JP6486855B2 (ja) 半導体装置および半導体装置の製造方法
TW201448071A (zh) 晶片堆疊、具有晶片堆疊之半導體裝置及晶片堆疊之製造方法
TW201507097A (zh) 半導體晶片及具有半導體晶片之半導體裝置
JP2014192171A (ja) 半導体装置及びその製造方法
JP2013058529A (ja) 半導体チップのピックアップ方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130822

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20150108