KR20210148743A - 반도체 패키지 - Google Patents

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KR20210148743A
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sidewall
molding layer
semiconductor chip
semiconductor
package
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KR1020200066025A
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고영권
신승훈
허준영
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삼성전자주식회사
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Abstract

본 개시의 기술적 사상은 서로 반대된 제1 면 및 제2 면을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 제1 면 상에 적층된 적어도 하나의 제2 반도체 칩; 및 상기 제1 반도체 칩의 상기 제1 면 및 상기 적어도 하나의 제2 반도체 칩의 측벽에 접촉하는 몰딩층;을 포함하고, 상기 몰딩층은, 상기 몰딩층의 하단에서 제1 높이까지 제1 기울기로 연장된 제1 측벽; 및 상기 제1 높이에서 제2 높이까지 상기 제1 기울기와 상이한 제2 기울기로 연장된 제2 측벽;을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 반도체 패키지의 경박화, 고집적화, 고성능화, 및 고속화 또한 요구되고 있다. 최근에는 높은 메모리 대역폭(high memory bandwidth)을 가지는 시스템을 구현할 수 있는 반도체 패키지에 대한 수요가 증가하고 있다. 메모리 대역폭은 데이터 전송 속도와 데이터 전송 라인 개수에 비례하므로, 메모리 동작 속도를 증가시키거나 데이터 전송 라인의 개수를 증가시켜 메모리 대역폭을 증가시킬 수 있다. 반도체 칩의 연결 패드에 부착되는 연결 범프의 개수 및 밀도를 증가시키기 위하여 인터포저를 사용하는 반도체 패키지가 도입되고 있다. 이러한 인터포저를 사용하는 반도체 패키지에서, 소형의 폼 팩터를 달성하기 위해 인터포저 상에 실장되는 칩들 간의 간격은 점차 좁아지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 서로 반대된 제1 면 및 제2 면을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 제1 면 상에 적층된 적어도 하나의 제2 반도체 칩; 및 상기 제1 반도체 칩의 상기 제1 면 및 상기 적어도 하나의 제2 반도체 칩의 측벽에 접촉하는 몰딩층;을 포함하고, 상기 몰딩층은, 상기 몰딩층의 하단에서 제1 높이까지 제1 기울기로 연장된 제1 측벽; 및 상기 제1 높이에서 제2 높이까지 상기 제1 기울기와 상이한 제2 기울기로 연장된 제2 측벽;을 포함하는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 서로 반대된 제1 면 및 제2 면을 포함하고, 제1 관통 전극들을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 제1 면 상에 적층되고, 상기 제1 관통 전극들에 전기적으로 연결된 제2 관통 전극들을 포함하는 적어도 하나의 제2 반도체 칩; 및 상기 제1 반도체 칩의 상기 제1 면 및 상기 적어도 하나의 제2 반도체 칩의 측벽에 접하고, 상기 제1 반도체 칩의 측벽과 연결된 제1 측벽을 포함하는 몰딩층;을 포함하고, 상기 몰딩층의 상기 제1 측벽은 상기 제1 반도체 칩의 상기 제1 면에 수직한 제1 방향에 대해 경사지게 연장되고, 상기 몰딩층의 상기 제1 측벽과 상기 제1 반도체 칩의 측벽은 동일한 제1 기울기를 가지는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 패키지 기판; 상기 패키지 기판 상의 인터포저; 상기 인터포저의 상에 실장된 제1 반도체 장치; 상기 제1 반도체 장치로부터 이격되도록 상기 인터포저 상에 실장되고, 상기 인터포저를 통해 상기 제1 반도체 장치와 전기적으로 연결된 제2 반도체 장치; 및 상기 인터포저 상에 마련되고, 상기 제1 반도체 장치의 측벽 및 상기 제2 반도체 장치의 측벽을 덮는 패키지 몰딩층;을 포함하고, 상기 제1 반도체 장치는, 서로 반대된 제1 면 및 제2 면을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩 상에 실장된 적어도 하나의 제2 반도체 칩, 및 상기 적어도 하나의 제2 반도체 칩의 측벽을 덮는 몰딩층을 포함하고, 상기 몰딩층은 상기 제1 반도체 칩의 상기 제1 면에 수직한 제1 방향에 대해 경사지게 연장된 제1 측벽을 포함하고, 상기 몰딩층의 상기 제1 측벽과 상기 제1 반도체 칩의 측벽은 동일한 제1 기울기를 가지는 반도체 패키지를 제공한다.
본 개시의 예시적인 실시예들에 의하면, 반도체 장치는 레이저 커팅 공정을 통해 높은 정밀도로 가공되어 균일한 형태의 측벽 및 균일한 치수를 가질 수 있으므로, 인터포저를 사용하는 반도체 패키지에서 반도체 장치들 간의 간섭을 방지하는데 요구되는 반도체 장치들 간의 간격을 매우 낮은 수준까지 줄일 수 있다.
도 1a는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 1b는 도 1a에 도시된 반도체 패키지를 나타내는 저면도이다.
도 2a 내지 도 2k는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 3은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 4a 및 도 4b는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 5는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 6은 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.
도 7은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 8은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 9a 내지 도 9c는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 10은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 11은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 12은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 13은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 14는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 15는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 16a 내지 도 16c는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000)를 나타내는 단면도이다. 도 1b는 도 1a에 도시된 반도체 패키지(1000)를 나타내는 저면도이다.
도 1을 참조하면, 반도체 패키지(1000)는 수직 방향으로 적층된 복수의 반도체 칩을 포함할 수 있다. 예를 들어, 반도체 패키지(1000)는 수직 방향으로 적층된 제1 반도체 칩(100), 제2 반도체 칩(200), 제3 반도체 칩(300) 및 제4 반도체 칩(400)을 포함할 수 있다.
예를 들어, 제1 반도체 칩(100)의 수평 단면적은 제2 내지 제4 반도체 칩들(200, 300, 400)의 수평 단면적보다 클 수 있으며, 제2 내지 제4 반도체 칩들(200, 300, 400)의 수평 단면적은 대체로 동일할 수 있다. 도 1a에 예시된 것과 같이, 제2 내지 제4 반도체 칩들(200, 300, 400)은 제1 반도체 칩(100)에 수직 방향으로 중첩될 수 있다.
예시적인 실시예들에서, 제1 내지 제4 반도체 칩(100, 200, 300, 400)은 동종의 반도체 칩일 수 있다. 예를 들면, 제1 내지 제4 반도체 칩(100, 200, 300, 400)은 메모리 반도체 칩일 수 있다. 상기 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
예시적인 실시예들에서, 제1 내지 제4 반도체 칩(100, 200, 300, 400)은 서로 다른 종류의 반도체 칩들을 포함할 수 있다. 예를 들면, 제1 내지 제4 반도체 칩(100, 200, 300, 400) 중 일부의 반도체 칩은 로직 칩이고, 제1 내지 제4 반도체 칩(100, 200, 300, 400) 중 다른 일부의 반도체 칩은 메모리 칩일 수 있다. 예를 들면, 상기 로직 칩은 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다.
예시적인 실시예들에서, 제1 내지 제4 반도체 칩(100, 200, 300, 400)은 HBM(High Bandwidth Memory) 또는 HMC(Hybrid Memory Cube) 표준을 기반으로 구현될 수 있다. 이 경우, 최하층에 위치된 제1 반도체 칩(100)은 버퍼 다이로 기능하고, 제2 내지 제4 반도체 칩들(200, 300, 400)은 코어 다이로 기능할 수 있다. 예를 들어, 상기 버퍼 다이는 인터페이스 다이, 베이스 다이, 로직 다이, 마스터 다이 등으로도 지칭될 수 있고, 그리고 상기 코어 다이는 메모리 다이, 슬레이브 다이 등으로도 지칭될 수 있다. 도 1에서는 반도체 패키지(1000)에 3개의 코어 다이가 포함된 것으로 예시되었으나, 코어 다이의 개수는 다양하게 변경될 수 있다. 예를 들면, 반도체 패키지(1000)는 4개, 8개, 12개 또는 16개 코어 다이들을 포함할 수 있다.
제1 반도체 칩(100)은 제1 반도체 기판(110), 제1 반도체 소자층(120), 및 제1 관통 전극(130)을 포함할 수 있다.
제1 반도체 기판(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 제1 반도체 기판(110)은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제1 반도체 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 제1 반도체 기판(110)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
제1 반도체 소자층(120)은 다양한 종류의 복수의 개별 소자 (individual devices)와 층간 절연막(도시 생략)을 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM, CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 제1 반도체 기판(110)의 상기 도전 영역에 전기적으로 연결될 수 있다. 제1 반도체 소자층(120)은 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 제1 반도체 기판(110)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다.
제1 관통 전극(130)은 제1 반도체 기판(110)을 적어도 부분적으로 관통할 수 있고 상기 제1 반도체 소자층(120)을 적어도 부분적으로 더 관통할 수 있다. 제1 관통 전극(130)은 제1 반도체 칩(100)의 제1 면(111) 상에 배치된 제1 상부 연결 패드(150) 및 상기 제1 반도체 칩(100)의 제1 면(111)에 반대된 제2 면(113) 상에 배치된 제1 하부 연결 패드(140)를 상호 전기적으로 연결시키도록 구성될 수 있다. 제1 관통 전극(130)은 기둥 형상의 매립 도전층과, 상기 매립 도전층의 측벽을 포위하는 실린더 형상의 도전성 배리어막을 포함할 수 있다. 상기 매립 도전층은 구리(Cu), 텅스텐(W), 니켈(Ni), 코발트(Co) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 도전성 배리어막은 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 및 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 제1 반도체 기판(110)과 제1 관통 전극(130) 사이에는 비아 절연막이 개재될 수 있다. 상기 비아 절연막은 산화막, 질화막, 탄화막, 폴리머 또는 이들의 조합으로 이루어질 수 있다.
제1 반도체 칩(100)의 제2 면(113) 상에는 제1 하부 연결 패드(140)가 마련될 수 있다. 예를 들어, 제1 하부 연결 패드(140)는 제1 반도체 소자층(120) 상에 배치되며, 제1 관통 전극(130)에 전기적으로 연결될 수 있다. 제1 하부 연결 패드(140)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 하나를 포함할 수 있다.
제1 하부 연결 패드(140) 상에는, 제1 연결 범프(160)가 마련될 수 있다. 제1 연결 범프(160)는 반도체 패키지(1000)의 최하부면 상에 배치되며, 반도체 패키지(1000)를 외부의 기판 또는 인터포저에 실장시기기 위한 범프일 수 있다. 제1 연결 범프(160)는 제1 내지 제4 반도체 칩(100, 200, 300, 400)의 동작을 위한 제어 신호, 전원 신호 또는 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 제1 내지 제4 반도체 칩(100, 200, 300, 400)에 저장될 데이터 신호를 외부로부터 제공받거나, 제1 내지 제4 반도체 칩(100, 200, 300, 400)에 저장된 데이터를 외부로 제공하는 전기적 경로로 이용될 수 있다.
제1 반도체 칩(100)의 제1 면(111) 상에는 제1 상부 연결 패드(150)가 마련될 수 있다. 제1 상부 연결 패드(150)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 하나를 포함할 수 있다.
제2 반도체 칩(200)은 제1 반도체 칩(100)의 제1 면(111) 상에 실장될 수 있다. 제1 반도체 칩(100)과 제2 반도체 칩(200)은 제2 연결 범프(260)를 통해 전기적으로 연결될 수 있다. 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에는, 제2 연결 범프(260)를 감싸는 제1 절연성 접착층(520)이 배치될 수 있다. 상기 제1 절연성 접착층(520)은 예를 들어, 비전도성 필름(Non Conductive Film, NCF), 비전도성 페이스트(Non Conductive Paste, NCP), 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다.
제2 반도체 칩(200)은 제2 반도체 기판(210), 제2 반도체 소자층(220), 제2 관통 전극(230), 제2 상부 연결 패드(250) 및 제2 하부 연결 패드(240)를 포함할 수 있다. 제2 반도체 칩(200)은 제1 반도체 칩(100)과 실질적으로 동일 또는 유사한 특징을 가질 수 있으므로, 제2 반도체 칩(200)에 대한 상세한 설명은 생략한다.
제3 반도체 칩(300)은 제2 반도체 칩(200) 상에 실장될 수 있으며, 제3 반도체 기판(310), 제3 반도체 소자층(320), 제3 관통 전극(330), 제3 상부 연결 패드(350) 및 제3 하부 연결 패드(340)를 포함할 수 있다. 제2 반도체 칩(200)과 제3 반도체 칩(300)은 제3 연결 범프(360)를 통해 전기적으로 연결될 수 있고, 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이에는 제3 연결 범프(360)를 감싸는 제2 절연성 접착층(530)이 배치될 수 있다. 제3 반도체 칩(300)은 제1 반도체 칩(100)과 유사한 특징을 가질 수 있으므로, 제3 반도체 칩(300)에 대한 상세한 설명은 생략한다.
제4 반도체 칩(400)은 제3 반도체 칩(300) 상에 실장될 수 있으며, 제4 반도체 기판(410), 제4 반도체 소자층(420), 제4 하부 연결 패드(440)를 포함할 수 있다. 제3 반도체 칩(300)과 제4 반도체 칩(400)은 제4 연결 범프(460)를 통해 전기적으로 연결될 수 있고, 제3 반도체 칩(300)과 제4 반도체 칩(400) 사이에는 제4 연결 범프(460)를 감싸는 제3 절연성 접착층(540)이 배치될 수 있다. 제4 반도체 칩(400)은 관통 전극을 포함하지 않는 점을 제외하고는, 제1 반도체 칩(100)과 유사한 특징을 가질 수 있으므로, 제4 반도체 칩(400)에 대한 상세한 설명은 생략한다.
반도체 패키지(1000)는 제2 내지 제4 반도체 칩들(200, 300, 400)의 측벽들에 접촉하고 제1 반도체 칩(100)의 제1 면(111)에 접촉하는 몰딩층(510)을 포함할 수 있다. 몰딩층(510)은 제2 반도체 칩(200)의 측벽으로부터 수평 방향(X방향 및/또는 Y방향)으로 돌출된 제1 반도체 칩(100)의 제1 면(111)의 일부분을 덮고, 제2 내지 제4 반도체 칩들(200, 300, 400)의 측벽들을 포위할 수 있다. 또한, 몰딩층(510)은 제2 반도체 칩(200)의 측벽으로부터 수평 방향(X방향 및/또는 Y방향)으로 돌출된 제1 절연성 접착층(520)의 측면, 제2 반도체 칩(200)의 측벽 및 제3 반도체 칩(300)의 측벽으로부터 수평 방향(X방향 및/또는 Y방향)으로 돌출된 제2 절연성 접착층(530)의 측면, 및 제3 반도체 칩(300)의 측벽 및 제4 반도체 칩(400)의 측벽으로부터 수평 방향(X방향 및/또는 Y방향)으로 돌출된 제3 절연성 접착층(540)의 측면을 덮을 수 있다.
예시적인 실시예들에서, 몰딩층(510)은 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 예를 들어, 몰딩층(510)은 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
몰딩층(510)은 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z 방향)에 대해 경사지게 연장된 측벽(511)을 포함할 수 있다. 예시적인 실시예들에서, 몰딩층(510)의 측벽(511)은 그 하단으로부터 그 상단까지 외측으로 상향 경사지게 연장된 프로파일을 가질 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(100)의 제1 면(111)에 평행한 제2 방향(예를 들어, X방향 또는 Y방향)에 대해, 몰딩층(510)의 상면의 상기 제2 방향(예를 들어, X방향 또는 Y방향)에 따른 폭은 몰딩층(510)의 하면의 상기 제2 방향(예를 들어, X방향 또는 Y방향)에 따른 폭보다 클 수 있다. 예시적인 실시예들에서, 몰딩층(510)의 상기 제2 방향(예를 들어, X방향 또는 Y방향)에 따른 폭은 제1 반도체 칩(100)으로부터 멀어질수록 증가할 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 몰딩층(510)을 수직 방향으로 절단한 단면은 역사다리꼴 형태를 가질 수 있다.
제1 반도체 칩(100)은 상기 제1 방향(예를 들어, Z 방향)에 대해 경사지게 연장된 측벽(170)을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽(170)은 그 하단으로부터 그 상단까지 외측으로 상향 경사지게 연장된 프로파일을 가질 수 있다.
제1 반도체 칩(100)의 측벽(170)은 몰딩층(510)의 측벽(511)에 연결될 수 있다. 예시적인 실시예들에서, 몰딩층(510)의 측벽(511) 및 제1 반도체 칩(100)의 측벽(170)은 반도체 패키지(1000)의 측벽 전체를 구성할 수 있다. 예시적인 실시예들에서, 몰딩층(510)의 측벽(511) 및 제1 반도체 칩(100)의 측벽(170)은 동일한 기울기를 가질 수 있고, 동일 평면 상에 있을 수 있다.
예시적인 실시예들에서, 몰딩층(510)의 측벽(511) 및 제1 반도체 칩(100)의 측벽(170)은, 상기 제1 방향(예를 들어, Z 방향)에 대해 동일한 제1 경사각(θ1)으로 경사지게 연장될 수 있다. 예시적인 실시예들에서, 상기 제1 경사각(θ1)은 0.5°(degree) 내지 5°사이일 수 있다.
반도체 패키지(1000)의 측벽을 구성하는 몰딩층(510)의 측벽(511) 및 제1 반도체 칩(100)의 측벽(170)이 상기 제1 방향(예를 들어, Z 방향)에 대해 경사지게 연장되므로, 반도체 패키지(1000)의 측벽도 상기 제1 방향(예를 들어, Z 방향)에 대해 일정한 기울기로 경사지게 연장될 수 있다. 예를 들어, 반도체 패키지(1000)의 측벽은 일정한 기울기를 가지며 그 하단으로부터 그 상단까지 외측으로 상향 경사지게 연장된 프로파일을 가질 수 있다. 예를 들어, 반도체 패키지(1000)의 상기 제2 방향(예를 들어, X방향 또는 Y방향)에 따른 폭은 하부에서 상부로 갈수록 증가할 수 있으며, 반도체 패키지(1000)를 수직 방향으로 절단한 단면은 역사다리꼴 형태를 가질 수 있다.
도 1에 도시된 바와 같이, 반도체 패키지(1000)가 역사다리꼴 형태의 수직 단면을 가질 때, 반도체 패키지(1000)의 측벽의 상단은 반도체 패키지(1000)의 측벽의 하단보다 외측으로 돌출되어 있을 수 있다. 예시적인 실시예들에서, 반도체 패키지(1000)의 측벽의 상단과 반도체 패키지(1000)의 측벽의 하단 사이의 상기 제2 방향(예를 들어, X방향 또는 Y방향)에 따른 거리(901)는 0.1 마이크로미터(㎛) 내지 10 ㎛ 사이일 수 있다.
도 2a 내지 도 2k는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다. 이하에서, 도 2a 내지 도 2k를 참조하여, 도 1a 및 도 1b에 예시된 반도체 패키지(1000)에 대한 제조 방법을 설명한다.
도 2a를 참조하면, 제1 반도체 웨이퍼(101)를 준비한다. 제1 반도체 웨이퍼(101)는 스크라이브 레인(SL)으로 구분되는 복수의 반도체 장치로 이루어질 수 있다. 반도체 장치는 서로 반대된 전면(frontside surface) 및 후면(backside surface)을 포함하는 제1 반도체 기판(110), 제1 반도체 기판(110)의 상기 전면 상에 형성된 제1 반도체 소자층(120), 및 제1 관통 전극(130)을 포함한다. 제1 반도체 기판(110)의 상기 전면 상에 제1 관통 전극(130)과 전기적으로 연결되는 제1 하부 연결 패드(140)를 형성하고, 상기 제1 하부 연결 패드(140) 상에 제1 연결 범프(160)를 형성한다.
도 2b를 참조하면, 제1 연결 범프(160)가 형성된 제1 반도체 웨이퍼(101)를 제1 캐리어 기판(810) 상에 부착한다. 제1 캐리어 기판(810)은 지지 기판(811) 및 지지 기판(811) 상의 접착 물질(813)을 포함할 수 있다. 제1 반도체 웨이퍼(101)의 제2 면(113)은 제1 캐리어 기판(810)에 접하고, 제1 반도체 웨이퍼(101)의 제1 면(111a)은 상방으로 노출될 수 있다.
도 2c를 참조하면, 제1 반도체 기판(110)의 일부분을 제거하여 제1 관통 전극(130)의 일부를 노출시킬 수 있다. 제1 반도체 기판(110)의 일부분이 제거된 결과, 제1 관통 전극(130)은 제1 반도체 기판(110)을 관통하는 형상을 가지게 될 수 있다. 제1 관통 전극(130)을 노출시키기 위하여, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정, 에치백(etch-back) 공정 또는 이들의 조합을 이용하여 제1 반도체 기판(110)의 일부분을 제거할 수 있다.
도 2d를 참조하면, 제1 반도체 웨이퍼(101)의 제1 면(111) 상에, 제1 관통 전극(130)과 전기적으로 연결되는 제1 상부 연결 패드(150)를 형성한다.
도 2e를 참조하면, 제1 반도체 웨이퍼(101)의 제1 면(111) 상에 제2 반도체 칩들(200)을 적층한다. 제2 반도체 칩들(200)은 제1 반도체 웨이퍼(101)의 제1 면(111) 상에서 수평 방향으로 상호 이겨되어 배치될 수 있다. 상기 제2 반도체 칩들(200)은, 예를 들면 도 2a 내지 도 2d와 유사한 공정으로 반도체 웨이퍼를 처리하고 처리된 반도체 웨이퍼를 개별 칩으로 절단하여 제조될 수 있다.
제2 반도체 칩(200)은 제1 관통 전극(130)과 제2 관통 전극(230)이 전기적으로 연결되도록 제1 반도체 웨이퍼(101) 상에 적층될 수 있다. 제1 관통 전극(130)과 제2 관통 전극(230)이 전기적으로 연결될 수 있도록, 제2 반도체 칩(200)의 제2 연결 범프(260)가 제1 상부 연결 패드(150)와 접촉하도록 제2 반도체 칩(200)을 제1 반도체 웨이퍼(101) 상에 적층할 수 있다. 제1 반도체 웨이퍼(101)와 제2 반도체 칩(200) 사이에는, 제1 절연성 접착층(520)이 형성될 수 있다. 제1 절연성 접착층(520)은 제1 반도체 웨이퍼(101)와 제2 반도체 칩(200) 사이에서 제2 연결 범프(260)를 둘러싸도록 형성될 수 있다. 상기 제1 절연성 접착층(520)은, 예를 들어 NCF일 수 있다.
예를 들어, 제2 반도체 칩(200)을 제1 반도체 웨이퍼(101) 상에 적층하기 위해, 리플로우 공정 또는 열압착(thermal compression) 공정이 수행될 수 있다. 리플로우 공정 또는 열압착 공정을 통해, 제2 연결 범프(260)와 제1 상부 연결 패드(150) 사이의 접촉력을 강화하고 제2 연결 범프(260)와 제2 하부 연결 패드(240) 사이의 접촉력을 강화할 수 있다.
제2 반도체 칩들(200)을 제1 반도체 웨이퍼(101) 상에 적층한 후, 제2 반도체 칩들(200)의 적층 방법과 유사한 방법을 통해, 제2 반도체 칩들(200) 상에 제3 반도체 칩들(300)을 적층하고, 제3 반도체 칩들(300) 상에 제4 반도체 칩들(400)을 적층할 수 있다.
도 2f를 참조하면, 제1 반도체 웨이퍼(101) 상에 제2 내지 제4 반도체 칩들(200, 300, 400)을 몰딩하는 예비 몰딩층(580)을 형성한다. 예비 몰딩층(580)을 형성하기 위해, 적절한 양의 몰딩 물질을 제1 반도체 웨이퍼(101) 상에 공급하고, 경화 공정을 통해 상기 몰딩 물질을 경화시킬 수 있다.
도 2f 및 도 2g를 참조하면, 제4 반도체 칩(400)의 상면이 노출될 때까지 CMP와 같은 평탄화 공정을 통해 예비 몰딩층(580)의 일부를 제거할 수 있다. 상기 평탄화 공정을 통해, 제4 반도체 칩(400)의 일부가 예비 몰딩층(580)의 일부와 함께 제거될 수도 있다. 예비 몰딩층(580)의 일부가 제거된 결과, 제1 반도체 웨이퍼(101)의 상면 및 제2 내지 제4 반도체 칩들(200, 300, 400)의 측벽들을 덮되 제4 반도체 칩(400)의 상면을 노출시키는 몰딩층(510)이 형성될 수 있다.
도 2h를 참조하면, 평탄화된 몰딩층(510)의 상면 및 제4 반도체 칩(400)의 상면 상에, 제2 캐리어 기판(820)을 부착할 수 있다. 예를 들어, 제2 캐리어 기판(820)은 다이싱 필름일 수 있다.
도 2i를 참조하면, 도 2h의 결과물을 뒤집은 후, 제1 캐리어 기판(810)을 제거한다. 제1 캐리어 기판(810)이 제거됨에 따라 제1 반도체 웨이퍼(101)의 제2 면(113)이 노출될 수 있다.
도 2j 및 도 2k를 참조하면, 제1 반도체 웨이퍼(101)의 스크라이브 레인(SL)을 따라서 도 2i의 결과물을 절단하는 쏘잉 공정을 수행한다. 쏘잉 공정을 통해서, 도 2i의 결과물은 도 1a에 예시된 것과 같이 제1 내지 제4 반도체 칩(100, 200, 300, 400)을 포함하는 반도체 패키지들(1000)로 분리될 수 있다. 상기 쏘잉 공정을 통해 반도체 패키지들(1000)을 분리한 후에, 제2 캐리어 기판(820)은 제거될 수 있다.
예시적인 실시예들에서, 상기 쏘잉 공정은 레이저 조사 장치에서 생성된 레이저(LS)를 이용하여 절단 대상을 절단하는 레이저 커팅 공정을 포함할 수 있다. 상기 레이저 커팅 공정은 레이저(LS)를 이용하여 제1 반도체 웨이퍼(101)의 스크라이브 레인(SL)을 따라서 제1 반도체 웨이퍼(101)의 제2 면(113)으로부터 제2 캐리어 기판(820)에 접촉된 몰딩층(510)의 바닥면까지 도 2i의 결과물을 절단할 수 있다.
상기 레이저 커팅 공정은 레이저(LS)의 조사 방향을 따라 점차 폭이 좁아지는 형태의 절단 영역(CR1)을 형성할 수 있다. 즉, 상기 절단 영역(CR1)은 하방으로 갈수록 폭이 좁아지는 테이퍼 형태일 수 있다. 이에 따라, 상기 레이저 커팅 공정에 의해 분리된 반도체 패키지(1000)의 측벽은 경사를 가지도록 형성될 수 있다. 1회의 레이저 커팅 공정을 이용하여 도 2i의 결과물이 절단된 결과, 반도체 패키지(1000)의 측벽은 일정한 기울기를 가질 수 있다.
상기 레이저 커팅 공정은 고정밀 가공이 가능하므로, 균일한 치수(dimension)를 가지는 반도체 패키지(1000)를 제조할 수 있다. 또한, 상기 레이저 커팅 공정은 좁은 절단 폭(kerf width)으로 절단 대상을 절단할 수 있으므로, 생산성이 향상될 수 있다.
도 3은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000a)를 보여주는 단면도이다. 도 3에 예시된 반도체 패키지(1000a)는 측벽의 형태를 제외하고는 도 1a 및 도 1b에 예시된 반도체 패키지(1000)와 대체로 동일하거나 유사할 수 있다. 이하에서, 도 1a 및 도 1b에 예시된 반도체 패키지(1000)와의 차이점을 중심으로 설명한다.
도 3을 참조하면, 제1 반도체 칩(100)의 측벽은 서로 다른 기울기를 가지는 하부(171a)와 상부(171b)를 포함할 수 있다. 예를 들어, 상기 제1 반도체 칩(100)의 측벽의 하부(171a)는 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z 방향)과 대체로 나란하게 연장된 프로파일을 가질 수 있고, 상기 제1 반도체 칩(100)의 측벽의 상부(171b)는 그 하단으로부터 그 상단까지 외측으로 상향 경사지게 연장된 프로파일을 가질 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽의 상부(171b)는 몰딩층(510)의 측벽(511)과 연결될 수 있고, 제1 반도체 칩(100)의 측벽의 상부(171b) 및 몰딩층(510)의 측벽(511)은 동일한 기울기를 가질 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽의 상부(171b) 및 몰딩층(510)의 측벽(511)은 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z방향)에 대해 동일한 제1 경사각(θ1)으로 경사지게 연장될 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽 및 몰딩층(510)의 측벽(511)은 반도체 패키지(1000a)의 측벽을 구성할 수 있다. 이 경우, 반도체 패키지(1000a)의 프로파일은 기울기가 상이한 2개의 직선의 조합으로 이루어질 수 있다. 예를 들어, 반도체 패키지(1000a)의 측벽 하부와 측벽 상부는 서로 다른 기울기로 연장될 수 있다.
다른 예시적인 실시예들에서, 도 3에 도시된 바와 다르게, 몰딩층(510)의 측벽은 서로 다른 기울기를 가지는 하부와 상부를 포함할 수 있고, 제1 반도체 칩(100)의 측벽 전체는 몰딩층(510)의 측벽의 상기 하부와 동일한 기울기를 가질 수 있다. 예를 들어, 몰딩층(510)의 측벽의 상기 하부와 제1 반도체 칩(100)의 측벽은 상기 제1 방향(예를 들어, Z 방향)과 대체로 나란하게 연장되고, 몰딩층(510)의 측벽의 상부는 상기 제1 방향(예를 들어, Z 방향)에 대해 기울어진 방향으로 연장될 수 있다.
도 4a 및 도 4b는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다. 이하에서, 도 4a 및 도 4b를 참조하여, 도 2a 내지 도 2k을 참조하여 설명된 반도체 패키지의 제조 방법과의 차이점을 중심으로, 도 3에 예시된 반도체 패키지(1000a)에 대한 제조 방법을 설명한다.
도 4a를 도 2i와 함께 참조하면, 도 2i의 결과물에 상응하는 구조물을 준비하고, 상기 구조물에 대한 1차 서브 쏘잉 공정을 진행한다. 상기 1차 서브 쏘잉 공정은 제1 반도체 웨이퍼(101)의 스크라이브 레인(SL)을 따라, 제1 반도체 웨이퍼(101)의 제2 면(113)으로부터 상기 구조물을 부분적으로 절단할 수 있다. 즉, 상기 1차 서브 쏘잉 공정에 의해 형성된 1차 서브 절단 영역(CRa)은 제1 반도체 웨이퍼(101)의 제2 면(113)으로부터 하방으로 연장되나, 상기 구조물을 관통하지는 않는다.
예시적인 실시예들에서, 상기 1차 서브 쏘잉 공정은 레이저 커팅 공정과 상이한 공정일 수 있다. 상기 제1 쏘잉 공정에 의해 형성된 1차 서브 절단 영역(CRa)은 대체로 균일한 폭으로 하방으로 연장되도록 형성될 수 있다. 예를 들어, 상기 1차 서브 쏘잉 공정은 쏘잉 블레이드를 이용하여 절단 대상을 절단하는 블레이드 커팅 공정일 수 있다. 상기 블레이드 커팅 공정에 의해 절단되어 형성된 반도체 패키지(1000a)의 측벽 부분은 레이저 커팅 공정에 의해 형성된 절단면과는 상이한 프로파일을 가질 수 있으며, 예를 들어 수직 방향으로 연장된 프로파일을 가질 수 있다.
도 4b를 참조하면, 도 4a의 결과물에 대한 2차 서브 쏘잉 공정을 진행한다. 상기 2차 서브 쏘잉 공정은 상기 1차 서브 쏘잉 공정에 의해 형성된 1차 서브 절단 영역(CRa)의 바닥으로부터 제2 캐리어 기판(820)에 접촉된 몰딩층(510)의 표면까지 도 4a의 결과물을 절단할 수 있다.
예시적인 실시예들에서, 상기 2차 서브 쏘잉 공정은 레이저 커팅 공정일 수 있다. 레이저 커팅 공정에 의해 레이저의 조사 방향을 따라 점차 폭이 좁아지는 테이퍼 형태의 2차 서브 절단 영역(CRb)이 형성될 수 있다. 상기 2차 서브 쏘잉 공정에 의해 형성된 반도체 패키지(1000a)의 측벽 부분은 경사를 가지도록 형성될 수 있다. 상기 2차 서브 쏘잉 공정에 의해 형성된 반도체 패키지(1000a)의 측벽 부분은 상기 1차 서브 쏘잉 공정에 의해 형성된 반도체 패키지(1000a)의 측벽 부분과는 상이한 기울기를 가질 수 있다.
도 5는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000b)를 보여주는 단면도이다. 도 5에 예시된 반도체 패키지(1000b)는 측벽의 형태를 제외하고는 도 1a 및 도 1b에 예시된 반도체 패키지(1000)와 대체로 동일하거나 유사할 수 있다. 이하에서, 도 1a 및 도 1b에 예시된 반도체 패키지(1000)와의 차이점을 중심으로 설명한다.
도 5를 참조하면, 몰딩층(510)의 측벽(512)은 그 하단으로부터 그 상단까지 내측으로 상향 경사지게 연장된 프로파일을 가질 수 있다. 제1 반도체 칩(100)의 제1 면(111)에 평행한 제2 방향(예를 들어, X방향 또는 Y방향)에 대해, 몰딩층(510)의 상면의 상기 제2 방향(예를 들어, X방향 또는 Y방향)에 따른 폭은 몰딩층(510)의 하면의 상기 제2 방향(예를 들어, X방향 또는 Y방향)에 따른 폭보다 작을 수 있다. 예시적인 실시예들에서, 몰딩층(510)의 상기 제2 방향(예를 들어, X방향 또는 Y방향)에 따른 폭은 제1 반도체 칩(100)으로부터 멀어질수록 감소할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 몰딩층(510)을 수직 방향으로 절단한 단면은 사다리꼴 형태를 가질 수 있다.
제1 반도체 칩(100)의 측벽(172)은 그 하단으로부터 그 상단까지 내측으로 상향 경사지게 연장된 프로파일을 가질 수 있다. 제1 반도체 칩(100)의 측벽(172)은 몰딩층(510)의 측벽(512)과 연결될 수 있다. 예시적인 실시예들에서, 몰딩층(510)의 측벽(512) 및 제1 반도체 칩(100)의 측벽(172)은 동일한 기울기를 가질 수 있고, 동일 평면 상에 있을 수 있다. 예시적인 실시예들에서, 몰딩층(510)의 측벽(512) 및 제1 반도체 칩(100)의 측벽(172)은 상기 제1 방향(예를 들어, Z 방향)에 대해 동일한 제2 경사각(θ2)으로 경사지게 연장될 수 있다. 예시적인 실시예들에서, 상기 제2 경사각(θ2)은 0.5°내지 5°사이일 수 있다.
예시적인 실시예들에서, 몰딩층(510)의 측벽(512) 및 제1 반도체 칩(100)의 측벽(172)은 반도체 패키지(1000b)의 측벽 전체를 구성할 수 있다. 반도체 패키지(1000b)의 측벽을 구성하는 몰딩층(510)의 측벽(512) 및 제1 반도체 칩(100)의 측벽(172)이 상기 제1 방향(예를 들어, Z 방향)에 대해 경사지게 연장되므로, 반도체 패키지(1000b)의 측벽도 상기 제1 방향(예를 들어, Z 방향)에 대해 경사지게 연장될 수 있다. 예를 들어, 반도체 패키지(1000b)의 측벽은 일정한 기울기를 가지며 그 하단으로부터 그 상단까지 내측으로 상향 경사지게 연장된 프로파일을 가질 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 반도체 패키지(1000b)를 수직 방향으로 절단한 단면은 사다리꼴 형태를 가질 수 있다.
도 6은 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다. 이하에서, 도 6을 참조하여, 도 2a 내지 도 2k을 참조하여 설명된 반도체 패키지의 제조 방법과의 차이점을 중심으로, 도 5에 예시된 반도체 패키지(1000b)에 대한 제조 방법을 설명한다.
도 6을 도 2g와 함께 참조하면, 도 2g의 결과물에 상응하는 구조물을 준비하고, 상기 구조물에 대한 쏘잉 공정을 진행한다. 상기 쏘잉 공정에 의해, 노출된 몰딩층(510)의 표면으로부터 제1 반도체 웨이퍼(101)의 제2 면(113)까지 연장되어 상기 구조물을 관통하는 절단 영역(CR2)이 형성될 수 있다.
예시적인 실시예들에서, 상기 쏘잉 공정은 레이저 커팅 공정일 수 있다. 레이저 커팅 공정에 의해 레이저의 조사 방향을 따라 점차 폭이 좁아지는 테이퍼 형태의 절단 영역(CR2)이 형성되므로, 쏘잉 공정에 의해 형성된 반도체 패키지(1000b)의 측벽은 경사를 가지도록 형성될 수 있다.
도 7은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000c)를 보여주는 단면도이다. 도 7에 예시된 반도체 패키지(1000c)는 측벽의 형태를 제외하고는 도 5에 예시된 반도체 패키지(1000b)와 대체로 동일하거나 유사할 수 있다. 이하에서, 도 5에 예시된 반도체 패키지(1000b)와의 차이점을 중심으로 설명한다.
도 7을 참조하면, 몰딩층(510)은 서로 다른 기울기를 가지는 제1 측벽(513a) 및 제2 측벽(513b)을 포함할 수 있다. 몰딩층(510)의 제1 측벽(513a)은 상기 몰딩층(510)의 하단에서 제1 높이까지 제1 기울기로 연장되고, 몰딩층(510)의 제2 측벽(513b)은 상기 제1 높이에서 제2 높이까지 상기 제1 기울기와 상이한 제2 기울기로 연장될 수 있다.
예시적인 실시예들에서, 몰딩층(510)의 제1 측벽(513a)은 그 하단에서 상단까지 내측으로 상향 경사지게 연장된 프로파일을 가질 수 있고, 몰딩층(510)의 제2 측벽(513b)은 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z 방향)과 대체로 나란하게 연장된 프로파일을 가질 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽(173)은 몰딩층(510)의 제1 측벽(513a)과 연결될 수 있으며, 몰딩층(510)의 제1 측벽(513a)과 동일한 제1 기울기를 가질 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽(173) 및 몰딩층(510)의 제1 측벽(513a)은, 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z방향)에 대해 동일한 제2 경사각(θ2)으로 경사지게 연장될 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽(173), 몰딩층(510)의 제1 측벽(513a), 및 몰딩층(510)의 제2 측벽(513b)은 반도체 패키지(1000c)의 측벽 전체를 구성할 수 있다. 이 경우, 반도체 패키지(1000c)의 측벽 하부와 측벽 상부는 서로 다른 기울기로 연장될 수 있다.
예시적인 실시예들에서, 반도체 패키지(1000c)를 제조하기 위해, 도 2g의 결과물에 상응하는 구조물을 준비하고, 상기 구조물에 대한 1차 서브 쏘잉 공정 및 2차 서브 쏘잉 공정을 차례로 진행하여 노출된 몰딩층(510)의 표면으로부터 제1 반도체 웨이퍼(101)의 제2 면(113)까지 상기 구조물을 관통하는 절단 영역을 형성할 수 있다.
예시적인 실시예들에서, 상기 1차 서브 쏘잉 공정은 블레이드 커팅 공정이고, 상기 2차 서브 쏘잉 공정은 레이저 커팅 공정일 수 있다. 상기 1차 서브 쏘잉 공정에 의해 형성된 1차 서브 절단 영역은 대체로 균일한 폭으로 하방으로 연장되므로, 상기 1차 서브 쏘잉 공정에 의해 형성된 반도체 패키지(1000c)의 측벽 부분은 수직 방향으로 연장된 프로파일을 가질 수 있다. 그리고, 상기 2차 서브 쏘잉 공정에 의해 형성된 2차 서브 절단 영역은 하방으로 갈수록 폭이 좁아지는 테이퍼 형태이므로, 상기 2차 서브 쏘잉 공정에 의해 형성된 반도체 패키지(1000c)의 측벽 부분은 경사지게 연장될 수 있다.
도 8은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000d)를 보여주는 단면도이다. 도 8에 예시된 반도체 패키지(1000d)는 측벽의 형태를 제외하고는 도 1a 및 도 1b에 예시된 반도체 패키지(1000)와 대체로 동일하거나 유사할 수 있다. 이하에서, 도 1a 및 도 1b에 예시된 반도체 패키지(1000)와의 차이점을 중심으로 설명한다.
도 8을 참조하면, 반도체 패키지(1000d)의 측벽은 서로 다른 기울기를 가지는 측벽 하부와 측벽 상부를 포함할 수 있다. 예를 들어, 반도체 패키지(1000d)의 측벽 하부와 측벽 상부는 서로 다른 기울기로 연장될 수 있다. 예를 들어, 반도체 패키지(1000d)의 측벽의 하부는 외측으로 상향 경사지게 연장된 프로파일을 가지고, 반도체 패키지(1000d)의 측벽의 상부는 내측으로 상향 경사지게 연장된 프로파일을 가질 수 있다.
예시적인 실시예들에서, 몰딩층(510)은 서로 다른 기울기를 가지는 제1 측벽(514a) 및 제2 측벽(514b)을 포함할 수 있다. 몰딩층(510)의 제1 측벽(514a)은 상기 몰딩층(510)의 하단에서 제1 높이까지 제1 기울기로 연장되고, 몰딩층(510)의 제2 측벽(514b)은 상기 제1 높이에서 제2 높이까지 상기 제1 기울기와 상이한 제2 기울기로 연장될 수 있다. 몰딩층(510)의 제1 측벽(514a)은 그 하단에서 그 상단까지 외측으로 상향 경사지게 연장된 프로파일을 가지고, 몰딩층(510)의 제2 측벽(514b)은 그 하단에서 그 상단까지 내측으로 상향 경사지게 연장된 프로파일을 가질 수 있다. 이 때, 몰딩층(510)의 상기 제1 반도체 칩(100)의 상기 제1 면(111)에 평행한 제2 방향(예를 들어, X방향 또는 Y방향)에 따른 폭은 제1 측벽(514a)과 제2 측벽(514b)이 만나는 상기 제1 높이에서 최대일 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽(174)은 몰딩층(510)의 제1 측벽(514a)과 연결될 수 있으며, 몰딩층(510)의 제1 측벽(514a)과 동일한 제1 기울기를 가질 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽(174) 및 몰딩층(510)의 제1 측벽은 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z방향)에 대해 동일한 제1 경사각(θ1)으로 경사지게 연장될 수 있다.
본 개시의 예시적이 실시예들에 의하면, 반도체 패키지(1000d)의 측벽의 하부는 외측으로 상향 경사지게 연장된 프로파일을 가지고, 반도체 패키지(1000d)의 측벽의 상부는 내측으로 상향 경사지게 연장된 프로파일을 가질 수 있다. 예를 들면, 도 8에 도시된 바와 같이, 반도체 패키지(1000d)를 수직 방향으로 절단한 단면은 육각형 형태를 가질 수 있다. 이 경우, 제1 반도체 칩(100)의 제1 면(111)에 평행한 제2 방향(예를 들어, X방향 또는 Y방향)에 대해, 반도체 패키지(1000d)의 폭은 반도체 패키지(1000d)의 상부면 및 하부면 사이에서 최대값을 가질 수 있다. 예를 들면, 반도체 패키지(1000d)의 폭은 상기 몰딩층(510)의 상기 제1 측벽(514a)과 상기 제2 측벽(514b)이 만나는 상기 제1 높이에서 최대일 수 있다.
도 9a 내지 도 9c는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다. 이하에서, 도 9a 내지 도 9c를 참조하여, 도 8에 예시된 반도체 패키지(1000d)에 대한 제조 방법을 설명한다.
도 9a를 도 2g와 함께 참조하면, 도 2g의 결과물에 상응하는 구조물을 준비하고, 상기 구조물에 대한 제1 쏘잉 공정을 진행하여 상기 구조물을 부분적으로 관통하는 제1 절단 영역(CR3)을 형성한다. 상기 제1 절단 영역(CR3)은 노출된 몰딩층(510)의 표면으로부터 상기 몰딩층(510)을 부분적으로 관통하되, 상기 구조물을 관통하지 않는다.
예시적인 실시예들에서, 상기 제1 쏘잉 공정은 레이저 커팅 공정일 수 있다. 이 경우, 상기 제1 절단 영역(CR3)은 하방으로 갈수록 폭이 좁아지는 테이퍼 형태이므로, 제1 쏘잉 공정에 의해 형성된 몰딩층(510)의 측벽 부분은 경사를 가질 수 있다.
도 9b를 참조하면, 도 9a의 결과물 상에 제2 캐리어 기판(820)을 부착한다. 이후, 상기 도 9a의 결과물을 뒤집은 후, 제1 캐리어 기판(810)을 제거하여 제1 반도체 웨이퍼(101)의 제2 면(113)을 노출시킬 수 있다.
도 9c를 참조하면, 제1 반도체 웨이퍼(101)의 스크라이브 레인(SL)을 따라서 상기 도 9b의 결과물을 절단하는 제2 쏘잉 공정을 수행할 수 있다. 상기 제2 쏘잉 공정을 통해서, 도 9b의 결과물은 도 8에 예시된 것과 같이 제1 내지 제4 반도체 칩(100, 200, 300, 400)을 포함하는 반도체 패키지들(1000d)로 분리될 수 있다. 상기 제2 쏘잉 공정은 상기 제1 절단 영역(CR3)과 연통하는 제2 절단 영역(CR4)을 형성할 수 있다. 상기 제2 절단 영역(CR4)은 상기 제1 반도체 웨이퍼(W1)의 상기 제2 면(113)으로부터 하방으로 연장되며, 상기 제1 절단 영역(CR3)과 연통하도록 형성될 수 있다.
예시적인 실시예들에서, 상기 제2 쏘잉 공정은 레이저 커팅 공정일 수 있다. 이 경우, 상기 제2 절단 영역(CR4)은 하방으로 갈수록 폭이 좁아지는 테이퍼 형태이므로, 제2 쏘잉 공정에 의해 형성된 몰딩층(510)의 측벽 부분은 경사를 가질 수 있다. 이 때, 앞서 제1 쏘잉 공정의 레이저의 조사 방향과 제2 쏘잉 공정의 레이저 조사 방향이 서로 상이하므로, 상기 제1 쏘잉 공정에 의해 형성된 반도체 패키지(1000d)의 측벽 부분과 상기 제2 쏘잉 공정에 의해 형성된 반도체 패키지(1000d)의 측벽 부분은 서로 다른 기울기를 가지게 된다.
도 10은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000e)를 보여주는 단면도이다. 도 10에 예시된 반도체 패키지(1000e)는 측벽의 형태를 제외하고는 도 1a 및 도 1b에 예시된 반도체 패키지(1000)와 대체로 동일하거나 유사할 수 있다. 이하에서, 도 1a 및 도 1b에 예시된 반도체 패키지(1000)와의 차이점을 중심으로 설명한다.
도 10을 참조하면, 몰딩층(510)은 서로 다른 기울기를 가지는 제1 측벽(515a) 및 제2 측벽(515b)을 포함할 수 있다. 몰딩층(510)의 제1 측벽(515a)은 상기 몰딩층(510)의 하단에서 제1 높이까지 제1 기울기로 연장되고, 몰딩층(510)의 제2 측벽(515b)은 상기 제1 높이에서 제2 높이까지 상기 제1 기울기와 상이한 제2 기울기로 연장될 수 있다.
예시적인 실시예들에서, 몰딩층(510)의 제1 측벽(515a)은 그 하단에서 상단까지 외측으로 상향 경사지게 연장된 프로파일을 가질 수 있고, 몰딩층(510)의 제2 측벽(515b)은 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z 방향)과 대체로 나란하게 연장된 프로파일을 가질 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽(175)은 몰딩층(510)의 제1 측벽(515a)과 연결될 수 있으며, 몰딩층(510)의 제1 측벽(515a)과 동일한 제1 기울기를 가질 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽(175) 및 몰딩층(510)의 제1 측벽(515a)은 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z방향)에 대해 동일한 제1 경사각(θ1)으로 경사지게 연장될 수 있다.
예시적인 실시예들에서, 반도체 패키지(1000e)를 제조하기 위해, 도 2g의 결과물에 상응하는 구조물을 준비하고, 블레이드 커팅 공정을 이용하여 몰딩층(510)의 노출 표면으로부터 하방으로 상기 구조물을 부분적으로 제거하여 제1 절단 영역을 형성하는 제1 쏘잉 공정과, 상기 제1 캐리어 기판(810)을 제거한 후 레이저 커팅 공정을 이용하여 상기 제1 캐리어 기판(810)이 제거되어 노출된 상기 제1 반도체 웨이퍼(101)의 제2 면(113)으로부터 상방으로 상기 구조물을 부분적으로 제거하여 제2 절단 영역을 형성하는 제2 쏘잉 공정을 수행할 수 있다. 이 때, 상기 블레이드 커팅 공정에 의해 형성된 반도체 패키지(1000e)의 측벽의 상부는 수직 방향으로 연장된 프로파일을 가지도록 형성될 수 있고, 상기 레이저 커팅 공정에 의해 형성된 반도체 패키지(1000e)의 측벽의 하부는 경사를 가지도록 형성될 수 있다.
도 11은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000f)를 보여주는 단면도이다. 도 11에 예시된 반도체 패키지(1000f)는 측벽의 형태를 제외하고는 도 5에 예시된 반도체 패키지(1000b)와 대체로 동일하거나 유사할 수 있다. 이하에서, 도 5에 예시된 반도체 패키지(1000b)와의 차이점을 중심으로 설명한다.
도 11을 참조하면, 제1 반도체 칩(100)의 측벽의 하부(176a)와 상부(176b)는 서로 다른 기울기를 가질 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽의 하부(176a)는 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z 방향)과 대체로 나란하게 연장된 프로파일을 가질 수 있고, 제1 반도체 칩(100)의 측벽의 상부(176b)는 그 하단에서 상단까지 내측으로 상향 경사지게 연장된 프로파일을 가질 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽의 상부(176b)는 몰딩층(510)의 측벽(516)과 연결될 수 있으며, 몰딩층(510)의 측벽(516)과 동일한 제1 기울기를 가질 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽의 상부(176b) 및 몰딩층(510)의 측벽(516)은 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z방향)에 대해 동일한 제2 경사각(θ2)으로 경사지게 연장될 수 있다.
예시적인 실시예들에서, 반도체 패키지(1000f)를 제조하기 위해, 도 2g의 결과물에 상응하는 구조물을 준비하고, 레이저 커팅 공정을 이용하여 몰딩층(510)의 노출 표면으로부터 하방으로 상기 구조물을 부분적으로 제거하여 제1 절단 영역을 형성하는 제1 쏘잉 공정과, 상기 제1 캐리어 기판(810)을 제거한 후 블레이드 커팅 공정을 이용하여 상기 제1 캐리어 기판(810)이 제거되어 노출된 상기 제1 반도체 웨이퍼(101)의 제2 면(113)으로부터 상방으로 상기 구조물을 부분적으로 제거하여 제2 절단 영역을 형성하는 제2 쏘잉 공정을 수행할 수 있다. 이 때, 상기 레이저 커팅 공정에 의해 형성된 반도체 패키지(1000f)의 측벽의 상부는 경사를 가지도록 형성되며, 상기 블레이드 커팅 공정에 의해 형성된 반도체 패키지(1000f)의 측벽의 하부는 수직 방향으로 연장된 프로파일을 가지도록 형성될 수 있다.
도 12은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000g)를 보여주는 단면도이다. 도 12에 예시된 반도체 패키지(1000g)는 측벽의 형태를 제외하고는 도 8에 예시된 반도체 패키지(1000d)와 대체로 동일하거나 유사할 수 있다. 이하에서, 도 8에 예시된 반도체 패키지(1000d)와의 차이점을 중심으로 설명한다.
도 12를 참조하면, 몰딩층(510)은 서로 다른 기울기를 가지는 제1 측벽(517a), 제2 측벽(517b), 및 제3 측벽(517c)을 포함할 수 있다. 몰딩층(510)의 제1 측벽(517a)은 상기 몰딩층(510)의 하단에서 제1 높이까지 제1 기울기로 연장되고, 몰딩층(510)의 제2 측벽(517b)은 상기 제1 높이에서 제2 높이까지 제2 기울기로 연장되고, 몰딩층(510)의 제3 측벽(517c)은 상기 제2 높이에서 제3 높이까지 제3 기울기로 연장될 수 있다. 몰딩층(510)의 제1 측벽(517a)은 그 하단에서 그 상단까지 외측으로 상향 경사지게 연장된 프로파일을 가지고, 몰딩층(510)의 제2 측벽(517b)은 그 하단에서 그 상단까지 내측으로 상향 경사지게 연장된 프로파일을 가질 수 있고, 몰딩층(510)의 제3 측벽(517c)은 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z 방향)으로 연장된 프로파일을 가질 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽(177)은 몰딩층(510)의 제1 측벽(517a)과 연결될 수 있으며, 몰딩층(510)의 제1 측벽(517a)과 동일한 제1 기울기를 가질 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽(177) 및 몰딩층(510)의 제1 측벽(517a)은 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z 방향)에 대해 동일한 제1 경사각(θ1)으로 경사지게 연장될 수 있다. 몰딩층(510)의 제2 측벽(517b)은 상기 제1 방향(예를 들어, Z 방향)에 대해 제2 경사각(θ2)으로 연장될 수 있다.
반도체 패키지(1000g)의 측벽을 구성하는 몰딩층(510)이 서로 다른 기울기를 가지는 제1 내지 제3 측벽(517c)을 포함하므로, 반도체 패키지(1000g)의 측벽의 프로파일은 서로 다른 기울기를 가지는 3개의 직선의 조합으로 이루어질 수 있다. 예를 들어, 반도체 패키지(1000g)의 측벽은 상향 경사지게 연장된 측벽 하부와, 상기 측벽 하부의 상단으로부터 내측으로 상향 경사지게 연장된 측벽 중간부와, 상기 중간부의 상단으로부터 수직 방향으로 연장된 측벽 상부를 포함할 수 있다.
예시적인 실시예들에서, 반도체 패키지(1000g)를 제조하기 위해, 도 2g의 결과물에 상응하는 구조물을 준비하고, 블레이드 커팅 공정 및 레이저 커팅 공정을 차례로 진행하여 몰딩층(510)의 노출 표면으로부터 하방으로 상기 구조물을 부분적으로 제거하여 제1 절단 영역을 형성하는 제1 쏘잉 공정과, 상기 제1 캐리어 기판(810)을 제거한 후 블레이드 커팅 공정을 이용하여 상기 제1 캐리어 기판(810)이 제거되어 노출된 상기 제1 반도체 웨이퍼(101)의 제2 면(113)으로부터 상방으로 상기 구조물을 부분적으로 제거하여 제2 절단 영역을 형성하는 제2 쏘잉 공정을 수행할 수 있다.
도 13은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000h)를 보여주는 단면도이다. 도 13에 예시된 반도체 패키지(1000h)는 측벽의 형태를 제외하고는 도 8에 예시된 반도체 패키지(1000d)와 대체로 동일하거나 유사할 수 있다. 이하에서, 도 8에 예시된 반도체 패키지(1000d)와의 차이점을 중심으로 설명한다.
도 13을 참조하면, 몰딩층(510)은 서로 다른 기울기를 가지는 제1 측벽(518a) 및 제2 측벽(518b)을 포함할 수 있다. 몰딩층(510)의 제1 측벽(518a)은 상기 몰딩층(510)의 하단에서 제1 높이까지 제1 기울기로 연장되고, 몰딩층(510)의 제2 측벽(518b)은 상기 제1 높이에서 제2 높이까지 제2 기울기로 연장될 수 있다. 몰딩층(510)의 제1 측벽(518a)은 그 하단에서 그 상단까지 외측으로 상향 경사지게 연장된 프로파일을 가지고, 몰딩층(510)의 제2 측벽(518b)은 그 하단에서 그 상단까지 내측으로 상향 경사지게 연장된 프로파일을 가질 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽의 상부(178b)와 하부(178a)는 서로 다른 기울기를 가질 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽의 하부(178a)는 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z 방향)과 대체로 나란하게 연장된 프로파일을 가질 수 있고, 제1 반도체 칩(100)의 측벽의 상부(178b)는 그 하단에서 상단까지 외측으로 상향 경사지게 연장된 프로파일을 가질 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽의 상부(178b)는 몰딩층(510)의 측벽(511)과 연결될 수 있으며, 몰딩층(510)의 측벽(511)과 동일한 제1 기울기를 가질 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽의 상부(178b) 및 몰딩층(510)의 측벽(511)은 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z방향)에 대해 동일한 제1 경사각(θ1)으로 경사지게 연장될 수 있다.
도 13에 예시된 바와 같이, 반도체 패키지(1000h)의 측벽의 프로파일은 서로 다른 기울기를 가지는 3개의 직선의 조합으로 이루어질 수 있다. 예를 들어, 반도체 패키지(1000h)의 측벽은 수직 방향으로 연장된 측벽 하부와, 상기 하부의 상단으로부터 외측으로 상향 경사지게 연장된 측벽 중간부와, 상기 중간부의 상단으로부터 내측으로 상향 경사지게 연장된 측벽 상부를 포함할 수 있다.
예시적인 실시예들에서, 반도체 패키지(1000h)를 제조하기 위해, 도 2g의 결과물에 상응하는 구조물을 준비하고, 레이저 커팅 공정을 이용하여 몰딩층(510)의 노출 표면으로부터 하방으로 상기 구조물을 부분적으로 제거하여 제1 절단 영역을 형성하는 제1 쏘잉 공정과, 상기 제1 캐리어 기판(810)을 제거한 후 블레이드 커팅 공정 및 레이저 커팅 공정을 차례로 진행하여 노출된 상기 제1 반도체 웨이퍼(101)의 제2 면(113)으로부터 상방으로 상기 구조물을 부분적으로 제거하여 제2 절단 영역을 형성하는 제2 쏘잉 공정을 수행할 수 있다.
도 14는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000i)를 보여주는 단면도이다. 도 14에 예시된 반도체 패키지(1000i)는 측벽의 형태를 제외하고는 도 8에 예시된 반도체 패키지(1000d)와 대체로 동일하거나 유사할 수 있다. 이하에서, 도 8에 예시된 반도체 패키지(1000d)와의 차이점을 중심으로 설명한다.
도 14를 참조하면, 몰딩층(510)은 서로 다른 기울기를 가지는 제1 측벽(519a), 제2 측벽(519b), 및 제3 측벽(519c)을 포함할 수 있다. 몰딩층(510)의 제1 측벽(519a)은 상기 몰딩층(510)의 하단에서 제1 높이까지 제1 기울기로 연장되고, 몰딩층(510)의 제2 측벽(519b)은 상기 제1 높이에서 제2 높이까지 제2 기울기로 연장되고, 몰딩층(510)의 제3 측벽(519c)은 상기 제2 높이에서 제3 높이까지 제3 기울기로 연장될 수 있다. 몰딩층(510)의 제1 측벽(519a)은 그 하단에서 그 상단까지 외측으로 상향 경사지게 연장된 프로파일을 가지고, 몰딩층(510)의 제2 측벽(519b)은 그 하단에서 그 상단까지 내측으로 상향 경사지게 연장된 프로파일을 가지고, 몰딩층(510)의 제3 측벽(519c)은 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z 방향)과 대체로 나란하게 연장된 프로파일을 가질 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽의 상부(179b)와 하부(179a)는 서로 다른 기울기를 가질 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽의 하부(179a)는 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z 방향)과 대체로 나란하게 연장된 프로파일을 가질 수 있고, 제1 반도체 칩(100)의 측벽의 상부(179b)는 그 하단에서 상단까지 외측으로 상향 경사지게 연장된 프로파일을 가질 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽의 상부(179b)는 몰딩층(510)의 측벽(511)과 연결될 수 있으며, 몰딩층(510)의 측벽(511)과 동일한 제1 기울기를 가질 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(100)의 측벽의 상부(179b) 및 몰딩층(510)의 측벽(511)은 제1 반도체 칩(100)의 제1 면(111)에 수직한 제1 방향(예를 들어, Z방향)에 대해 동일한 제1 경사각(θ1)으로 경사지게 연장될 수 있다.
도 14에 예시된 바와 같이, 반도체 패키지(1000i)의 측벽의 프로파일은 서로 다른 기울기를 가지는 4개의 직선의 조합으로 이루어질 수 있다. 예를 들어, 반도체 패키지(1000i)의 측벽은 수직 방향으로 연장된 측벽 하부와, 상기 측벽 하부의 상단으로부터 외측으로 상향 경사지게 연장된 제1 측벽 중간부와, 상기 제1 측벽 중간부의 상단으로부터 내측으로 상향 경사지게 연장되고 상기 제2 측벽 중간부와, 상기 제2 측벽 중간부의 상단으로부터 수직 방향으로 연장된 측벽 상부를 포함할 수 있다.
예시적인 실시예들에서, 반도체 패키지(1000i)를 제조하기 위해, 도 2g의 결과물에 상응하는 구조물을 준비하고, 블레이드 커팅 공정 및 레이저 커팅 공정을 차례로 진행하여 몰딩층(510)의 노출 표면으로부터 하방으로 상기 구조물을 부분적으로 제거하여 제1 절단 영역을 형성하는 제1 쏘잉 공정과, 상기 제1 캐리어 기판(810)을 제거한 후 블레이드 커팅 공정 및 레이저 커팅 공정을 차례로 진행하여 노출된 상기 제1 반도체 웨이퍼(101)의 제2 면(113)으로부터 상방으로 상기 구조물을 부분적으로 제거하여 제2 절단 영역을 형성하는 제2 쏘잉 공정을 수행할 수 있다.
도 15는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(2000)를 나타내는 단면도이다.
도 15를 도 1a와 함께 참조하면, 반도체 패키지(2000)는 패키지 기판(760), 패키지 기판(760) 상에 실장된 인터포저(600), 인터포저(600) 상에 실장된 제1 반도체 장치(710) 및 제2 반도체 장치(720)를 포함할 수 있다. 상기 제1 반도체 장치(710)는 도 1a 및 도 1b에 도시된 반도체 패키지(1000)인 것으로 도시되었으나, 이에 한정되지 않고 제1 반도체 장치(710)는 도 3 내지 도 14를 참조하여 설명된 반도체 패키지(1000a, 1000b, 1000c, 1000d, 1000e, 1000f, 1000g, 1000f, 1000h, 1000i)를 포함할 수 있다.
인터포저(600)는 베이스층(610), 재배선 구조물(620), 및 인터포저 관통 전극(630)을 포함할 수 있다.
베이스층(610)은 반도체 물질, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 예시적인 실시예들에서, 베이스층(610)은 실리콘(Si), 예를 들어, 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함하는 실리콘 웨이퍼를 포함할 수 있다.
재배선 구조물(620)은 베이스층(610)의 제1 면(111)을 덮는 재배선 절연층(623)과, 재배선 절연층(623)에 의해 피복된 도전성 재배선 패턴(621)을 포함할 수 있다. 도전성 재배선 패턴(621)은 예를 들어, 다층 구조를 형성하는 복수의 배선층과 상기 복수의 배선층들을 상호 전기적으로 연결시키기 위해 수직 방향으로 연장된 도전성 비아들을 포함할 수 있다. 복수의 배선층의 일부는 베이스층(610)의 상면 상에 형성되어 인터포저 관통 전극(630)에 연결되는 패드를 구성할 수 있다. 그리고, 복수의 배선층의 다른 일부는 재배선 절연층(623)의 상측에 배치되어 인터포저(600) 상에 실장되는 반도체 장치들과의 전기적 접속을 위한 연결 범프에 연결되는 패드를 구성할 수 있다.
인터포저 관통 전극(630)은 베이스층(610)을 관통하도록, 베이스층(610)의 상면으로부터 하면까지 연장될 수 있다. 인터포저 관통 전극(630)은 재배선 구조물(620)의 도전성 재배선 패턴(621)과 베이스층(610)의 하면 상에 배치된 하부 연결 패드(640)를 전기적으로 연결할 수 있다. 상기 하부 연결 패드(640) 상에는 보드-인터포저 간 연결 단자(650)가 배치될 수 있다.
제1 반도체 장치(710) 및 제2 반도체 장치(720)는 인터포저(600)의 재배선 구조물(620) 상에서 수평 방향으로 상호 이격되도록 실장될 수 있다. 제1 반도체 장치(710) 및 제2 반도체 장치(720)는 재배선 구조물(620)의 도전성 재배선 패턴(621)을 통해 상호 전기적으로 연결될 수 있다. 제1 반도체 장치(710)는 제1 반도체 장치(710)의 하면 상에 배치된 제1 연결 범프(160)를 통해 인터포저(600) 상에 실장될 수 있고, 제2 반도체 장치(720)는 제2 반도체 장치(720)의 패드(721) 상에 부착된 칩 연결 범프(723)를 통해 인터포저(600) 상에 실장될 수 있다. 제1 반도체 장치(710)와 인터포저(600) 사이에는 제1 연결 범프(160)를 감싸는 제1 언더필 물질층(733)이 배치될 수 있고, 제2 반도체 장치(720)와 인터포저(600) 사이에는 칩 연결 범프(723)를 감싸는 제2 언더필 물질층(735)이 배치될 수 있다.
도 15에서는 예시적으로 2개의 반도체 장치가 인터포저(600) 상에 실장된 것으로 예시되었으나, 반도체 패키지(2000)는 인터포저(600) 상에 배치된 3개 이상의 반도체 장치를 포함할 수도 있다.
예시적인 실시예들에서, 제1 반도체 장치(710)는 적층형 메모리 장치일 수 있다. 예를 들어, 제1 반도체 장치(710)는 다수의 칩들이 적층된 3차원 메모리 구조를 가질 수 있다. 예를 들어, 제1 반도체 장치(710)는 HBM(High Bandwidth Memory) 또는 HMC(Hybrid Memory Cube) 표준을 기반으로 구현될 수 있다.
제2 반도체 장치(720)는, 예를 들어 시스템 온 칩, 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다. 제2 반도체 장치(720)는 제1 반도체 장치(710)를 이용하여 반도체 패키지(2000)가 지원하는 어플리케이션들을 실행할 수 있다. 예를 들어, 제2 반도체 장치(720)는 CPU(Central Processing Unit), AP(Application Processor), GPU(Graphic Processing Unit), NPU(Neural Processing Unit), TPU(Tensor Processing Unit), VPU(Vision Processing Unit), ISP(Image Signal Processor) 및 DSP(Digital Signal Processor) 중 적어도 하나의 프로세서를 포함하여 특화된 연산들을 실행할 수 있다.
반도체 패키지(2000)는 인터포저(600) 상에 배치되고 제1 반도체 장치(710) 및 제2 반도체 장치(720)를 몰딩하는 패키지 몰딩층(731)을 더 포함할 수 있다. 패키지 몰딩층(731)은 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다. 예시적인 실시예들에서, 패키지 몰딩층(731)은 인터포저(600)의 상면, 제1 반도체 장치(710)의 측벽, 및 제2 반도체 장치(720)의 측벽을 덮되, 제1 반도체 장치(710)의 상면은 덮지 않을 수 있다.
반도체 패키지(2000)는 제1 반도체 장치(710) 및 제2 반도체 장치(720)의 상면을 덮는 방열 부재(741)를 더 포함할 수 있다. 방열 부재(741)는 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)와 같은 방열판을 포함할 수 있다. 예시적인 실시예들에서, 방열 부재(741)는 패키지 기판(760)의 상면 상에서, 제1 반도체 장치(710), 제2 반도체 장치(720), 및 인터포저(600)를 포위할 수 있다.
또한, 반도체 패키지(2000)는 열적 인터페이스 물질(TIM, thermal interface material, 743)를 더 포함할 수 있다. 열적 인터페이스 물질(743)은 방열 부재(741)와 제1 반도체 장치(710) 사이 및 방열 부재(741)와 제2 반도체 장치(720) 사이에 배치될 수 있다.
패키지 기판(760)은 보드-인터포저 간 연결 단자(650)를 통해 인터포저(600)와 전기적으로 연결될 수 있다. 인터포저(600)와 패키지 기판(760) 사이에는 언더필 물질층(750)이 개재될 수 있다. 언더필 물질층(750)은 보드-인터포저 간 연결 단자들(650)을 감쌀 수 있다.
패키지 기판(760)은 기판 베이스(761), 및 기판 베이스(761)의 상면 및 하면에 각각 배치되는 기판 상부 패드(763) 및 기판 하부 패드(765)를 포함할 수 있다. 예시적인 실시예들에서, 패키지 기판(760)은 인쇄회로기판일 수 있다. 예를 들면, 패키지 기판(760)은 멀티 레이어 인쇄 회로 기판일 수 있다. 기판 베이스(761)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 기판 상부 패드(763)에는 보드-인터포저 간 연결 단자(650)가 연결될 수 있고, 기판 하부 패드(765)에는 외부 장치와 반도체 패키지(2000)를 전기적으로 연결하도록 구성된 패키지 연결 단자(770)가 연결될 수 있다.
도 16a 내지 도 16c는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 16a 내지 도 16c를 도 1a 및 도 15와 함께 참조하여, 도 15에 도시된 반도체 패키지의 제조 방법을 설명한다.
도 16a를 참조하면, 캐리어 기판(840) 상에 부착된 웨이퍼 레벨의 인터포저(600) 상에 제1 반도체 장치(710) 및 제2 반도체 장치(720)를 실장한다. 상기 캐리어 기판(840)은 지지 기판(841) 및 지지 기판(841) 상의 접착 물질(843)을 포함할 수 있다. 예를 들어, 제1 반도체 장치(710)는 제1 연결 범프(160)를 통해 인터포저(600) 상에 실장되고, 제2 반도체 장치(720)는 칩 연결 범프(723)를 통해 인터포저(600) 상에 실장될 수 있다.
도 16b를 참조하면, 제1 반도체 장치(710) 및 제2 반도체 장치(720)를 인터포저(600) 상에 실장한 이후, 언더필 공정을 수행하여 제1 반도체 장치(710)와 인터포저(600) 사이의 틈을 채우는 제1 언더필 물질층(733) 및 제2 반도체 장치(720)와 인터포저(600) 사이의 틈을 채우는 제2 언더필 물질층(735)을 형성할 수 있다. 이후, 인터포저(600) 상에, 제1 반도체 장치(710)의 측면 및 제2 반도체 장치(720)의 측면을 덮는 패키지 몰딩층(731)을 형성한다. 패키지 몰딩층(731)은 예를 들면, 에폭시 몰딩 컴파운드로 형성될 수 있다. 패키지 몰딩층(731)을 형성한 이후, 제1 반도체 장치(710)의 상면, 제2 반도체 장치(720)의 상면, 및 패키지 몰딩층(731)의 상면 상에 열적 인터페이스 물질(743)이 형성될 수 있다.
도 16c를 참조하면, 도 16b의 결과물을 절단하는 쏘잉 공정을 수행한다. 쏘잉 공정을 통해서, 도 16b의 결과물은 도 15에 예시된 것과 같이 패키지 사이즈의 다수의 구조체들로 분리될 수 있다. 상기 쏘잉 공정 후, 상기 캐리어 기판(840)은 제거될 수 있다.
예시적인 실시예들에서, 상기 쏘잉 공정은 레이저 커팅 및/또는 블레이드 커팅 공정을 포함할 수 있다.
예시적인 실시예들에서, 상기 쏘잉 공정은 상기 쏘잉 공정에 의해 절단된 표면이 경사를 가지도록, 레이저 커팅 공정을 포함할 수 있다. 예를 들면, 레이저 커팅 공정을 이용하여, 도 16c에 예시된 것과 같이 테이퍼 형태의 절단 영역(920)을 형성할 수 있다. 레이저 커팅 공정을 통해, 패키지 몰딩층(731)의 측벽 및/또는 인터포저(600)의 측벽은 수직 방향에 대해 경사를 가지도록 형성될 수 있다. 예를 들어, 패키지 몰딩층(731)의 측벽 및/또는 인터포저(600)의 측벽은 제1 반도체 장치(710)가 실장되는 인터포저(600)의 상면에 수직한 수직 방향에 대해 일정 각도 경사지게 연장될 수 있다.
이후, 도 15에 예시된 것과 같이, 패키지 기판(760) 상에 인터포저(600)를 실장한다. 인터포저(600)는 보드-인터포저 간 연결 단자(650)를 통해 패키지 기판(760) 상에 실장될 수 있다. 인터포저(600)와 패키지 기판(760) 사이에는 보드-인터포저 간 연결 단자(650)를 감싸는 언더필 물질층(750)이 형성될 수 있다. 다음으로, 제1 반도체 장치(710), 제2 반도체 장치(720), 및 인터포저(600)를 둘러싸는 방열 부재(741)를 패키지 기판(760)의 상면 및 열적 인터페이스 물질(743) 상에 부착할 수 있다.
일반적으로, 블레이드 커팅 방식을 이용하여 절단된 절단 대상은 쏘잉 블레이드의 마모 또는 휘어짐, 쏘잉 블레이드를 이용한 절단 과정에서 발생된 잔여물 등으로 인하여 불균일한 형태의 측벽을 가지거나 불균일한 치수를 가지게 된다. 이에 따라, 인터포저 상에 반도체 장치들을 실장하는 과정에서 반도체 장치들 간의 의도치 않은 간섭이 발생하는 것을 방지하기 위해서는, 반도체 장치들 간의 간격을 넓게 설정할 필요가 있다. 그러나, 본 개시의 예시적인 실시예들에 의하면, 반도체 장치는 레이저 커팅 공정을 통해 높은 정밀도로 가공되어 균일한 형태의 측벽 및 균일한 치수를 가질 수 있으므로, 인터포저(600)를 사용하는 반도체 패키지(2000)에서 반도체 장치들 간의 간섭을 방지하는데 요구되는 반도체 장치들 간의 간격을 매우 낮은 수준까지 줄일 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 200, 300, 400: 반도체 칩 110, 210, 310, 410: 반도체 기판
120, 220, 320, 420: 반도체 소자층
130, 230, 330, 430: 관통 전극 160, 260, 360, 460: 연결 범프
510: 몰딩층 520, 530, 540: 절연성 접착층
1000: 반도체 패키지

Claims (20)

  1. 서로 반대된 제1 면 및 제2 면을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 제1 면 상에 적층된 적어도 하나의 제2 반도체 칩; 및
    상기 제1 반도체 칩의 상기 제1 면 및 상기 적어도 하나의 제2 반도체 칩의 측벽에 접촉하는 몰딩층;
    을 포함하고,
    상기 몰딩층은,
    상기 몰딩층의 하단에서 제1 높이까지 제1 기울기로 연장된 제1 측벽; 및
    상기 제1 높이에서 제2 높이까지 상기 제1 기울기와 상이한 제2 기울기로 연장된 제2 측벽;
    을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 반도체 칩은 제1 관통 전극들을 포함하고,
    상기 제2 반도체 칩은 상기 제1 관통 전극들에 전기적으로 연결된 제2 관통 전극들을 포함하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 몰딩층의 상기 제1 측벽은 상기 몰딩층의 하단에서 제1 높이까지 외측으로 상향 경사지게 연장된 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 몰딩층의 상기 제2 측벽은 상기 제1 높이에서 상기 제2 높이까지 내측으로 상향 경사지게 연장된 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 몰딩층은 상기 제2 높이에서 제3 높이까지 상기 제1 기울기 및 상기 제2 기울기와 상이한 기울기로 연장된 제3 측벽을 더 포함하는 반도체 패키지.
  6. 제 3 항에 있어서,
    상기 몰딩층의 상기 제2 측벽은 상기 제1 높이에서 상기 제2 높이까지 상기 제1 반도체 칩의 상기 제1 면에 수직한 제1 방향으로 연장된 반도체 패키지.
  7. 제 3 항에 있어서,
    상기 제1 반도체 칩은 상기 몰딩층의 상기 제1 측벽과 동일한 제1 기울기를 가지는 측벽을 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1 반도체 칩의 측벽은,
    상기 몰딩층의 상기 제1 측벽과 동일한 제1 기울기를 가지는 상부와,
    상기 제1 기울기와 상이한 기울기를 가지는 하부를 포함하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 몰딩층의 상기 제1 반도체 칩의 상기 제1 면에 평행한 제2 방향에 따른 폭은 상기 몰딩층의 상기 제1 측벽과 상기 제2 측벽이 만나는 상기 제1 높이에서 최대인 반도체 패키지.
  10. 서로 반대된 제1 면 및 제2 면을 포함하고, 제1 관통 전극들을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 제1 면 상에 적층되고, 상기 제1 관통 전극들에 전기적으로 연결된 제2 관통 전극들을 포함하는 적어도 하나의 제2 반도체 칩; 및
    상기 제1 반도체 칩의 상기 제1 면 및 상기 적어도 하나의 제2 반도체 칩의 측벽에 접하고, 상기 제1 반도체 칩의 측벽과 연결된 제1 측벽을 포함하는 몰딩층;
    을 포함하고,
    상기 몰딩층의 상기 제1 측벽은 상기 제1 반도체 칩의 상기 제1 면에 수직한 제1 방향에 대해 경사지게 연장되고,
    상기 몰딩층의 상기 제1 측벽과 상기 제1 반도체 칩의 측벽은 동일한 제1 기울기를 가지는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 몰딩층의 상기 제1 측벽과 상기 제1 방향이 이루는 제1 경사각은 0.5°내지 5° 사이인 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 몰딩층의 상기 제1 측벽과 상기 제1 반도체 칩의 측벽은 상기 반도체 패키지의 측벽 전체를 구성하고,
    상기 제1 반도체 칩의 상기 제1 면에 평행한 제2 방향에 있어서, 상기 몰딩층의 상기 제2 방향에 따른 폭은 상기 제1 반도체 칩의 상기 제1 면에서 멀어질수록 증가하는 반도체 패키지.
  13. 제 10 항에 있어서,
    상기 몰딩층의 상기 제1 측벽과 상기 제1 반도체 칩의 측벽은 상기 반도체 패키지의 측벽 전체를 구성하고,
    상기 제1 반도체 칩의 상기 제1 면에 평행한 제2 방향에 있어서, 상기 몰딩층의 상기 제2 방향에 따른 폭은 상기 제1 반도체 칩의 상기 제1 면에서 멀어질수록 감소하는 반도체 패키지.
  14. 제 10 항에 있어서,
    상기 몰딩층은 상기 제1 측벽의 상단으로부터 상기 몰딩층의 상면까지 연장된 제2 측벽을 더 포함하고,
    상기 몰딩층의 상기 제2 측벽은 상기 제1 기울기와 상이한 제2 기울기를 가지는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 몰딩층의 상기 제1 측벽은 그 하단에서 그 상단까지 외측으로 상향 경사지게 연장되고,
    상기 몰딩층의 상기 제2 측벽은 그 하단에서 그 상단까지 내측으로 상향 경사지게 연장된 반도체 패키지.
  16. 제 10 항에 있어서,
    상기 제1 반도체 칩의 상기 측벽은,
    상기 제1 기울기를 가지는 상부와,
    상기 제1 기울기와 상이한 기울기를 가지는 하부를 포함하는 반도체 패키지.
  17. 패키지 기판;
    상기 패키지 기판 상의 인터포저;
    상기 인터포저의 상에 실장된 제1 반도체 장치;
    상기 제1 반도체 장치로부터 이격되도록 상기 인터포저 상에 실장되고, 상기 인터포저를 통해 상기 제1 반도체 장치와 전기적으로 연결된 제2 반도체 장치; 및
    상기 인터포저 상에 마련되고, 상기 제1 반도체 장치의 측벽 및 상기 제2 반도체 장치의 측벽을 덮는 패키지 몰딩층;
    을 포함하고,
    상기 제1 반도체 장치는, 서로 반대된 제1 면 및 제2 면을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩 상에 실장된 적어도 하나의 제2 반도체 칩, 및 상기 적어도 하나의 제2 반도체 칩의 측벽을 덮는 몰딩층을 포함하고,
    상기 몰딩층은 상기 제1 반도체 칩의 상기 제1 면에 수직한 제1 방향에 대해 경사지게 연장된 제1 측벽을 포함하고,
    상기 몰딩층의 상기 제1 측벽과 상기 제1 반도체 칩의 측벽은 동일한 제1 기울기를 가지는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 패키지 몰딩층의 측벽과 상기 인터포저의 측벽은 서로 연결되고,
    상기 패키지 몰딩층의 상기 측벽과 상기 인터포저의 상기 측벽 중 적어도 하나는 상기 제1 방향에 대해 경사지게 연장된 반도체 패키지.
  19. 제 17 항에 있어서,
    상기 제1 반도체 장치를 상기 제1 방향에 평행한 평면으로 자른 단면은 사다리꼴 또는 역사다리꼴 형태인 반도체 패키지.
  20. 제 17 항에 있어서,
    상기 제1 반도체 장치는,
    상기 제1 반도체 장치의 하단에서 제1 높이까지 제1 기울기로 연장된 제1 측벽; 및
    상기 제1 높이에서 제2 높이까지 상기 제1 기울기와 상이한 제2 기울기로 연장된 제2 측벽;
    을 포함하는 반도체 패키지.
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