KR20170061816A - 계단식 에지를 가지는 몰딩된 스택 다이를 포함한 반도체 패키지 - Google Patents

계단식 에지를 가지는 몰딩된 스택 다이를 포함한 반도체 패키지 Download PDF

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KR20170061816A
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semiconductor
mold layer
die
outer side
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문종규
김종원
박완춘
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Abstract

제1반도체 다이의 표면 적층된 제2반도체 다이들과, 제2반도체 다이들의 측면(side)을 덮는 몰드(mold)층; 및 제1 및 제2반도체 다이들의 적층(stack)체를 수납하는 오목한 형상을 가지는 외측 포장재(outer packaging part);를 포함하고, 외측 포장재의 내측면 일부와 몰드층의 측면 일부는 접촉하고, 외측 포장재의 내측면과 제1반도체 다이의 측면 사이는 이격되도록, 제1반도체 다이의 측면과 몰드층의 외측 측면(outer side) 사이에 계단 형상(terrace)을 포함하는 반도체 패키지를 제시한다.

Description

계단식 에지를 가지는 몰딩된 스택 다이를 포함한 반도체 패키지{Semiconductor package including molded stack die with terrace like edge}
본 출원은 반도체 패키지 기술에 관한 것으로, 계단식 에지(terrace like edge)를 가지는 몰딩된 스택 다이(molded stack die)를 포함하는 반도체 패키지(package)에 관한 것이다.
반도체 패키지의 고속 동작, 고용량화 및 소형화 추세에 따라, 다수의 반도체 다이(die)를 하나의 패키지 구조 내에 통합하고자 하는 여러 시도들이 제시되고 있다. 통합된 하나의 패키지 구조는 이를 부품으로 포함하는 전자 장치의 크기를 줄일 수 있어 유효할 수 있으며, 신호 전송 거리(signal path)를 줄이는 데 유효할 수 있다. 다수의 반도체 다이들을 하나의 패키지 내에 구비할 때, 효율적인 방열 및 패키지 전체 두께의 감소를 위해서, 반도체 다이의 표면 일부 부분이 패키지 외부로 노출된 구조가 채택될 수 있다.
반도체 패키지를 다른 반도체 패키지와 통합하여 상위 레벨의 반도체 패키지를 구성하는 경우, 예컨대, 시스템 인 패키지(SIP: System In Package)를 구현하고자 할 때, SIP를 이루는 일부 요소로 다수의 반도체 다이들이 적층된 구조가 요구될 수 있다. 이러한 반도체 다이들이 적층된 구조는 별도의 인쇄회로기판(PCB: Printed Circuit Board)을 구비하지 않고, 일부 반도체 다이가 패키지 외부에 직접 노출된 구조를 가지도록 요구될 수 있다.
이와 같이 반도체 다이의 일부가 노출된 패키지 구조의 경우, 노출된 반도체 다이 부분이 외부 충격이나 외부 부재와의 마찰 또는 접촉에 의해 손상을 받는 불량, 예컨대, 칩핑 불량(chipping)에 취약하고, 칩핑이 일어나면 파티클(particle)이 발생하여 추가적인 불량을 야기할 수 있다. 이러한 칩핑 불량을 억제할 수 있는 반도체 다이 스택(stack) 구조에 대한 개발이 요구되고 있다.
본 출원은 외부에 노출된 반도체 다이 부분에 손상을 억제할 수 있는 몰딩된 스택 다이(molded stack die) 구조를 포함하는 반도체 패키지를 제시하고자 한다.
본 출원은 외부에 노출된 반도체 다이 부분에 손상을 억제할 수 있는 몰딩된 스택 다이(molded stack die) 구조를 사후 제거될 수 있는 외측 포장재로 포장한 반도체 패키지를 제시하고자 한다.
본 출원의 일 관점은, 제1반도체 다이(die); 상기 제1반도체 다이의 제1표면 상에 배치된 외부 접속재들; 상기 제1반도체 다이의 제2표면 상에 적층된 제2반도체 다이들; 상기 제2반도체 다이들의 측면(side)을 덮는 몰드(mold)층; 및 상기 제1 및 제2반도체 다이들의 적층(stack)체를 수납하는 오목한 형상을 가지는 외측 포장재(outer packaging part);를 포함하고, 상기 외측 포장재의 내측면 일부와 상기 몰드층의 측면 일부는 접촉하고, 상기 외측 포장재의 내측면과 상기 제1반도체 다이의 측면 사이는 이격되도록, 상기 제1반도체 다이의 측면과 상기 몰드층의 외측 측면(outer side) 사이에 계단 형상(terrace)을 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 제1반도체 다이(die); 상기 제1반도체 다이의 제1표면 상에 배치된 외부 접속재들; 상기 제1반도체 다이의 제2표면 상에 적층된 제2반도체 다이들; 및 상기 제2반도체 다이들의 측면(side)을 덮는 몰드(mold)층;을 포함하고, 상기 제1반도체 다이의 측면과 상기 몰드층의 외측 측면(outer side) 사이에 계단 형상(terrace)을 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 제1반도체 다이(die); 상기 제1반도체 다이의 제1표면 상에 배치된 외부 접속재들; 상기 제1반도체 다이의 제2표면 상에 적층된 제2반도체 다이들; 및 상기 제2반도체 다이들의 측면(side)을 덮는 몰드(mold)층;을 포함하고, 상기 제1반도체 다이의 측면은 상기 몰드층의 외측 측면(outer side)에 정렬되는 위치에서 내측으로 오프셋(offset)된 위치에 위치하는 반도체 패키지를 제시한다.
본 출원의 실시예들에 따르면, 외부에 노출된 반도체 다이 부분에 손상을 억제할 수 있는 몰딩된 스택 다이(molded stack die) 구조를 포함하는 반도체 패키지를 제시할 수 있다. 또한, 몰딩된 스택 다이(molded stack die) 구조를 외측 포장재로 포장한 반도체 패키지를 제시할 수 있다.
도 1은 일 예에 따른 측면 몰딩된 스택 다이(side molded stack die)를 포함하는 반도체 패키지를 보여주는 단면도이다.
도 2는 일 예에 따른 측면 몰딩된 스택 다이를 수납하는 수납 포장재를 보여주는 단면도이다.
도 3은 도 1의 측면 몰딩된 스택 다이를 보여주는 단면도이다.
도 4는 도 1의 측면 몰딩된 스택 다이의 하면 형상을 보여주는 평면도이다.
도 5는 도 1의 측면 몰딩된 스택 다이(side molded stack die)의 수납 형상을 보여주는 단면도이다.
도 6은 일 예에 따른 측면 몰딩된 스택 다이(side molded stack die)를 포함하는 반도체 패키지를 보여주는 단면도이다.
도 7은 일 예에 따른 측면 몰딩된 스택 다이(side molded stack die)를 포함하는 반도체 패키지를 보여주는 단면도이다.
도 8은 일 예에 따른 측면 몰딩된 스택 다이(side molded stack die)를 포함하는 반도체 패키지를 보여주는 단면도이다.
도 9 및 도 10은 일 예에 따른 측면 몰딩된 스택 다이(side molded stack die)에 계단식 에지 형상(terrace edge feature)를 형성하는 방법을 보여주는 단면도들이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 다이는 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 다이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1 내지 도 5는 일 예에 따른 측면 몰딩된 스택 다이(side molded stack die: 100)를 포함하는 반도체 패키지를 보여준다.
도 1을 참조하면, 반도체 패키지(10)는 몰딩된 스택 다이(100)와 몰딩된 스택 다이(100)를 수납하여 포장한 외측 포장재(outer packaging part: 200)을 포함할 수 있다. 몰딩된 스택 다이(100)는 반도체 다이(110, 120)들이 적층되고, 반도체 다이(110, 120)들이 적층된 측면 부분이 몰드층(190)으로 덮인 형태를 가진 일종의 반도체 패키지일 수 있다. 외측 포장재(200)는 몰딩된 스택 다이(100)를 이송하거나 보관할 때, 몰딩된 스택 다이(100)를 보호하는 포장 부재로 사용될 수 있다. 외측 포장재(200)는 반도체 제품인 몰딩된 스택 다이(100)를 담는 트레이 포장(tray packing)을 위한 부재일 수 있다. 일 실시예에서, 외측 포장재(200)는 몰딩된 스택 다이(100)를 포장하기 위한 테이프 앤 릴(Tape & Reel) 형태의 포장재를 구성하는 일부분일 수 있다.
도 1과 함께 도 2를 참조하면, 외측 포장재(200)는 몰딩된 스택 다이(100)를 수납하는 오목한 형상의 수납 홈 형상부(211, 212)을 이루는 캐리어 테이프(carrier tape: 210)를 포함할 수 있다. 캐리어 테이프(210)는 몰딩된 스택 다이(100)의 몸체부가 수납되는 공간을 제공하는 상측의 제2홈 형상부(211)와 몰딩된 스택 다이(100)의 외부 접속을 위한 외부 접속재(도 1의 140)들이 수납되는 공간을 제공하는 하측의 제1홈 형상부(212)를 포함할 수 있다. 캐리어 테이프(210)는 몰딩된 스택 다이(100)를 수납하는 트레이 부재로 도입될 수 있다. 캐리어 테이프(210)는 몰딩된 스택 다이(100)들을 포장 보관하며, 몰딩된 스택 다이(100)들을 요구하는 장소로 이송하는 데 사용되는 수납 부재일 수 있다.
캐리어 테이프(210)는 수납 제1홈 형상부(212)를 제공하기 위해 오목한 네스트(nest) 형상으로 성형된 접속재 수납부(214)를 바닥 부분에 구비하고, 접속재 수납부(214)로부터 실질적으로 수평 방향으로 연장된 수평 연장 부분일 수 있는 다이 지지부(215), 다이 지지부(215)로부터 실질적으로 수직 방향으로 세워져 내부에 몰딩된 스택 다이(100)를 수납하는 제2홈 형상부(211)를 이루도록 성형된 측벽부(213)를 포함하여 구성될 수 있다. 캐리어 테이프(210)의 측벽부(213)로부터 연장되는 접착부(219)는, 캐리어 테이프(210)와 합지(lamination)되는 커버 테이프(cover tape: 230)와 접착되는 부분으로 구비될 수 있다. 커버 테이프(230)는 캐리어 테이프(210)의 접착부(219)에 접착되어, 캐리어 테이프(210)의 제2홈 형상부(211)의 입구(218)를 막아 밀봉하는 리드(lid)의 역할을 할 수 있다.
도 3과 함께 도 1을 참조하면, 캐리어 테이프(210)에 수납되는 몰딩된 스택 다이(100)는 다수의 반도체 다이(110, 120)들이 적층된 구조를 포함할 수 있다. 다수의 반도체 다이(110, 120)들은 관통 전극(112, 122)을 사용하는 연결 구조(interconnection structure)에 의해서 상호 간에 전기적 신호적으로 접속하도록 적층될 수 있다. 관통 전극(112, 122)은 트랜지스터(transistor)와 같은 셀(cell) 소자가 집적된 반도체 기판의 바디(body)를 실질적으로 관통하도록 구비될 수 있다. 관통 전극(112, 122)은 실리콘 기판 바디와 같이 트랜지스터가 집적될 반도체 층을 관통하는 관통 실리콘 비아(TSV: Through Silicon Via) 구조로 구비될 수 있다.
몰딩된 스택 다이(100)는 하부의 제1반도체 다이(110) 상에 제2반도체 다이(120)가 실질적으로 수직하게 중첩되도록 적층된 구조를 구비할 수 있다. 제1반도체 다이(110)는 그 상에 중첩되도록 위치하는 제2반도체 다이(120) 보다 그 폭(width) 크기가 더 커, 제1반도체 다이(110)의 테두리 가장 자리 부분(111E)은 제2반도체 다이(120)의 측면(121S)으로부터 돌출되도록 외측으로 연장될 수 있다. 제2반도체 다이(120)의 측면(121S) 바깥으로 제1반도체 다이(110)의 테두리 가장 자리 부분(111E)이 더 돌출되므로, 제1반도체 다이(110)의 측면(117)은 제2반도체 다이(120)의 측면(121S) 보다는 제2반도체 다이(120)의 중앙 부분으로부터 더 먼 위치에 위치할 수 있다.
제1반도체 다이(110)는 제2반도체 다이(120)과 다른 기능을 가지는 반도체 소자를 포함할 수 있다. 제2반도체 다이(120)은 하나 또는 다수 개가 제1반도체 다이(110) 상에 적층될 수 있다. 다수 개의 제2반도체 다이(120)들은 실질적으로 동일한 기능을 가지는 반도체 다이로서 상호 간에 적층될 수 있다. 제1반도체 다이(110)와 제2반도체 다이(120)들이 적층된 스택 구조체는 하나의 메모리 반도체 소자, 예컨대, 광대역 메모리(HBM: High Bandwidth Memory) 소자를 구성할 수 있다.
제2반도체 다이(120)는 실질적으로 데이터(data)의 저장을 위한 소자, 예컨대, 디램(DRAM) 반도체 소자를 포함할 수 있다. 제2반도체 소자(120)는 메모리 셀 어레이(memory cell array)들을 포함하는 메모리 코어(core)를 구비할 수 있다. 제1반도체 다이(110)는 다수의 제2반도체 다이(120)을 제어하는 마스터 다이(master die) 또는 마스터 칩으로 구비될 수 있다. 제1반도체 다이(110)에는 제2반도체 다이(120)들에 구비된 다수의 메모리 코어 또는 메모리 채널(channel)을 제어하고 이들과 신호 교환을 이루고, 메모리 코어와 패키지 기판(도시되지 않음)이나 다른 외부 기기나 다른 외부 반도체 소자, 예컨대, 그래픽연산소자(GPU)나 중앙연산소자(CPU)와의 신호 교환을 이루기 위한 입출력 인터페이스(interface)를 위한 회로, 다수의 메모리 코어를 리페어(repair)하기 위한 로직 회로(logic circuit) 및 다수의 메모리 코어 또는 다수의 제2반도체 다이(120)들의 동작 테스트(test)를 위한 테스트 회로 등이 구비될 수 있다.
제2반도체 제1다이(120A), 제2반도체 제2다이(120B), 제2반도체 제3다이(120C) 및 제2반도체 제4다이(120D)는 제1반도체 다이(110)에 의해 신호 교환 동작 등이 제어될 수 있다. 마스터 칩일 수 있는 제1반도체 다이(110)의 제어에 따라, 제2반도체 다이들(120A, 120B, 120C, 120D) 중 특정 제2반도체 다이(120) 또는 특정 메모리 코어 또는 채널에 대한 데이터 쓰기, 읽기, 소거 등의 동작이 이루어질 수 있다. 제1반도체 다이(110)와 제2반도체 다이들(120A, 120B, 120C, 120D) 사이의 제어 신호, 데이터 신호 등은 복수 개의 관통 전극(112, 122)을 포함하는 경로(path)를 통해 이루어질 수 있다. 제2반도체 다이(120)는 메모리 코어를 구비하고, 이들 메모리 코어가 제1반도체 다이(110)에 의해 제어될 수 있으므로, 제2반도체 다이(120)에는 메모리 코어를 제어하기 위한 어드레스(address) 제어부나 어드레스 생성부와 같은 주변회로들이 생략될 수도 있다.
도 3에 보여지듯이, 제2반도체 다이(120)들은 4개의 다이들이 상호 수직하게 중첩되도록 적층될 수 있다. 제2반도체 다이(120)들은 상호 간은 측면(121S)들이 상호 간에 정렬되도록 적층될 수 있다. HBM 소자를 이루기 위해, DRAM 소자인 제2반도체 다이(120)들 4개가 상호 적층된 경우를 도 3에 예시하고 있지만, 관통 전극(112, 122)를 포함하는 수직 연결 경로들을 수를 증가시킬 경우, 제2반도체 다이(120)들의 적층 수는 더 증가될 수 있다.
제1반도체 다이(110)는 제1표면(116) 상에 몰딩된 스택 다이(100)를 외부 기기와 접속시키기 위한 외부 접속재(140)들을 구비할 수 있다. 외부 접속재(140)는 도전 범프(bump)나 솔더볼(solder ball) 형상을 가질 수 있다. 제1반도체 다이(110)는 제2반도체 다이(120)와의 접속을 위한 제1관통 전극(112)들을 구비하고, 제1관통 전극(112)들이 외부 접속재(140)와 연결되도록 라우팅(routing)하는 제1내부 배선층(inner interconnection: 113)들을 구비할 수 있다. 제1관통 전극(112)들이 위치하는 영역은 제1반도체 다이(110)의 전체 영역 중에 일부 영역으로 국한될 수 있으나, 외부 접속재(140)들은 도 4에 제시된 바와 같이 제1반도체 다이(110)의 제1표면(116) 전체 영역에 분산될 수 있다. 제1내부 배선층(113)은 서로 다른 위치에 배치될 수 있는 제1관통 전극(112)과 이에 대응되어야 하는 외부 접속재(140)를 상호 연결시키는 배선 구조로 구비될 수 있다.
제1반도체 다이(110)의 제1표면(116)에 반대되는 쪽에 위치하는 제2표면(115) 상에 제2반도체 다이(120)가 적층되고, 각각의 제2반도체 다이들(120A, 120B, 120C, 120D)은 그 사이에 배치된 내부 접속재(130)에 의해 제1반도체 다이(110)의 제1관통 전극(112)와 연결될 수 있다. 내부 접속재(130)는 제2반도체 제1다이(120A)와 제2반도체 제2다이(120B) 사이와 같이 제2반도체 다이들 간의 연결뿐만 아니라, 제2반도체 다이(120)와 제1반도체 다이(110) 간을 연결하는데도 이용된다. 내부 접속재(130)는 제2반도체 제1다이(120A)의 표면에 구비된 도전성 접속 패드(pad: 124)와 제1반도체 다이(110)의 제1관통 전극(112)을 상호 연결시키는 마이크로 범프(micro bump) 형상을 가질 수 있다. 제2반도체 다이(120)는 제2관통 전극(122)과 도전성 접속 패드(124)를 내부에서 상호 연결하는 제2내부 배선층(123)을 더 구비할 수 있다.
몰딩된 스택 다이(100)는 제1반도체 다이(110)의 제2표면(115) 상에 적층된 제2반도체 다이(120)들의 측면(121S)을 덮는 몰드층(mold layer: 190)을 구비할 수 있다. 몰드층(190)은 절연층일 수 있으며, 실리카(silica)나 에폭시(epoxy)와 같은 물질을 포함할 수 있다. 몰드층(190)은 에폭시 몰딩재(EMC: Epoxy Molding Compound)를 이용한 몰딩 과정으로 적층된 제2반도체 다이(120)들의 측면(121S)을 덮도록 형성될 수 있다. 몰드층(190)은 제1반도체 다이(110)과 제2반도체 다이(120) 또는 제2반도체 다이(120)들 사이 부분으로 확장될 수도 있으며, 경우에 따라 제1반도체 다이(110)과 제2반도체 다이(120) 또는 제2반도체 다이(120)들 사이 부분에는 절연성 접착층(도시되지 않음)이 배치되어 제1반도체 다이(110)과 제2반도체 다이(120) 또는 제2반도체 다이(120)들 사이를 접착시킬 수도 있다.
몰드층(190)은 상면(top surface: 197)이 제2반도체 다이(120)들의 적층 구조에서 최상위에 위치하는 제2반도체 제4다이(120D)의 상면(128)을 노출하도록 형성될 수 있다. 노출된 제2반도체 제4다이(120D)의 상면(128)은 몰딩된 스택 다이(100)의 동작 과정에서 발생하는 열을 방출시키는 수단으로 이용될 수 있다. 제2반도체 다이(120)들이 4개 또는 8개 이상 수직으로 적층되어 있어 몰딩된 스택 다이(100)의 동작 시 상당한 발열이 수반될 수 있으므로, 이러한 노출 구조는 방열 수단으로 유효할 수 있다.
도 1 및 도 3을 다시 참조하면, 몰드층(190)은 제1반도체 다이(110)의 제2표면(115)과 제1표면(116)을 이어주는 제1반도체 다이(110)의 측면(side: 117)을 노출할 수 있다. 몰드층(190)의 외측 측면(outer side: 193)은 제2반도체 다이(120)들의 상호 정렬된 측면(121S)에 실질적으로 평행한 표면일 수 있다. 몰드층(190)의 외측 측면(193)으로부터 제1반도체 다이(110)의 중심 부분쪽으로 일정 간격 후퇴된 위치에 제1반도체 다이(110)의 측면(117)이 위치할 수 있다. 몰드층(190)의 외측 측면(193)이 실질적으로 수직한 표면일 때, 몰드층(190)의 외측 측면(193)으부터 실질적으로 수직하게 연장되어 실질적으로 수평하도록 연장된 몰드층(190)의 수평 표면 부분(horizontal surface region: 191)이, 몰드층(190)의 외측 측면(193)과 제1반도체 다이(110)의 측면(117)과 계단 형상(terrace feature: T1)의 에지 형상을 이룰 수 있다. 제1반도체 다이(110)의 측면(117) 바깥으로 연장된 테라스 표면을 몰드층(190)의 수평 표면 부분(191)이 이룰 수 있다. 도 4에 보여지듯이 몰드층(190)의 수평 표면 부분(191)을 제1반도체 다이(110)가 노출하는 하면 평면 형상이 이루어질 수 있다.
몰드층(190)의 수평 표면 부분(191)은 제1반도체 다이(110)의 제2표면(115)과 다른 표면 높이 수준을 가질 수 있다. 몰드층(190)의 수평 표면 부분(191)으로부터 제1반도체 다이(110)의 제2표면(115)쪽으로 세워져 연장된 표면인 몰드층(190)의 내측 측면(inner side: 192)이 구비될 수 있다. 몰드층(190)의 내측 측면(192)은 제1반도체 다이(110)의 측면(117)에 정렬되어 연장된 표면일 수 있다. 몰드층(190)의 내측 측면(192)은 몰드층(190)의 외측 측면(193)으로부터 제1반도체 다이(110)의 중심 부분쪽으로 일정 간격 후퇴된 위치에 위치할 수 있다. 몰드층(190)의 내측 측면(192)과 몰드층(190)의 외측 측면(193) 및 그 사이의 수평 표면 부분(191)은 몰드층(190)의 하단 모서리, 즉, 제1반도체 다이(110)에 인근하는 모서리 부분의 형상이 계단 형상(T1)의 에지 형상을 가지도록 할 수 있다.
도 5를 도 1과 함께 참조하면, 몰딩된 스택 다이(100)의 몰드층(190)의 외측 측면(193)의 일부 부분은, 외측 포장재(200)의 측벽부(213)의 내측면 일부 부분에 "C" 지점에서와 같이 접촉될 수 있다. 몰드층(190)의 외측 측면(193)과 수평 표면 부분(191)이 이루는 모서리 에지(E2)가 외측 포장재(200)의 측벽부(213)의 내측면에 접촉할 수 있다. 이때, 제1반도체 다이(110)의 제1표면(116)의 일부(116S)는 외측 포장재(200)의 다이 지지부(215)와 접촉하고 있지만, 제1반도체 다이(110)의 측면(117)은 외측 포장재(200)의 측벽부(213)과 일정 간격(D) 이격된 위치에 위치한다. 이에 따라, 제1반도체 다이(110)의 제1표면(116)의 일부(116S)와 측면(117)이 이루는 모서리 에지(E1)은 외측 포장재(200)의 측벽부(213)와 접촉되지 않고 이격된 상태로 유지될 수 있다. 외측 포장재(200)의 측벽부(213)와 다이 지지부(215)가 상호 연결되는 연결 지점(I)은 제1반도체 다이(110)의 측면(117)에서 이격된 지점에 위치하고, 또한, 몰드층(190)의 수평 표면 부분(191)에 대해서 이격된 지점에 위치하도록 성형된 캐리어 테이프(210)를 준비할 수 있다.
외측 포장재(200)에서 캐리어 테이프(210)의 측벽부(213)와 다이 지지부(215)가 상호 연결되는 연결 지점(I)에 제1반도체 다이(110)의 모서리 에지(E1)가 접촉하지 못하도록, 몰딩된 스택 다이(100)의 계단 형상(T1)이 접촉을 방지하거나 막는 배리어(barrier) 또는 안전 가드(safe guard)의 역할을 할 수 있다. 제1반도체 다이(110)의 모서리 에지(E1)가 캐리어 테이프(210)의 다이 지지부(215)에 접촉하면서 또한 캐리어 테이프(210)의 측벽부(213)에 접촉할 경우, 즉, 제1반도체 다이(110)의 모서리 에지(E1)를 이루는 제1표면 부분(116S)과 측면(117)이 모두 캐리어 테이프(210)의 내측 표면에 접촉할 경우, 접촉에 따른 마찰력이나 접촉에 따른 충격이 제1반도체 다이(110)의 모서리 에지(E1)에 상대적으로 강하게 집중될 수 있다.
HBM 구조와 같이 측면 몰딩된 스택 다이(110)에서 제1반도체 다이(110)의 모서리 에지(E1)나 측면(117)은 몰드층(190)에 의해 노출되고 있으므로, 이러한 충격이나 마찰력은 제1반도체 다이(110)의 모서리 에지(E1)에 직접적으로 작용할 수 있다. 이에 따라, 제1반도체 다이(110)의 모서리 에지(E1)에 막질이 벗겨지는 필링(peeling) 현상이나 깨짐, 손상 등이 유발될 수 있고, 깨짐이나 손상에 따른 파티클(particle)이 유발될 수 있다. 제1반도체 다이(110)의 모서리 에지(E1)는 실리콘 반도체 층(도시되지 않음)과 패시베이션(passivation: 도시되지 않음)층이 겹쳐진 형상을 가질 수 있으며, 충격이나 마찰에 취약한 구조를 가질 수 있다. 몰딩된 스택 다이(100)의 계단 형상(T1)이, 외측 포장재(200)의 캐리어 테이프(210)의 외측 포장재(200)의 측벽부(213)와 다이 지지부(215)가 상호 연결되는 연결 지점(I)에 제1반도체 다이(110)의 모서리 에지(E1)이 접촉하지 못하도록 방지하고 있으므로, 제1반도체 다이(110)의 모서리 에지(E1)에 야기될 수 있는 마찰력이나 충격은 유효하게 감소될 수 있다. 이에 따라, 반도체 패키지(10)의 보관 및 이송 중에 제1반도체 다이(110)의 모서리 에지(E1)가 손상되거나 이에 따라 파티클이 유발되는 등의 불량을 방지하거나 억제할 수 있다.
몰딩된 스택 다이(100)와 같이 제1반도체 다이(110)의 측면(117)이 노출되도록 구성된 반도체 패키지는, 전자 기기에 요구되는 반도체 제품이 다양화에 의해 요구되는 다양화된 반도체 제품 형태 중의 하나이다. 몰딩된 스택 다이(100)는 일종의 단품 반도체 패키지로서, 전자 기기나 반도체 모듈 또는 다른 형태의 반도체 패키지 제품을 구성하는 일부 부품 형태로 요구될 수 있다. 모바일 폰(mobile phone)이나 디스플레이 패드(display pad)와 같은 휴대 제품에 요구되는 반도체 패키지나, 또는, 다양한 기능들을 가지는 반도체 패키지들을 하나의 보다 더 큰 스케일(scale)로 통합할 경우, 예컨대, 시스템 인 패키지( in package)를 구현하고자 할 때, SIP를 이루는 일부 요소로 몰딩된 스택 다이(110)가 요구될 수 있다. SIP 소자를 구현하기 위해서는 다양한 반도체 패키지들 또는 반도체 소자들을 모아 집합시켜야 하므로, 몰딩된 스택 다이(100)를 장기간 보관하거나 또는 이송하거나 또는 SIP 패키지 공정을 위해서, 몰딩된 스택 다이(100)를 외측 포장재(도 1의 200)를 사용하여 포장하는 과정이 요구될 수 있다. 몰딩된 스택 다이(100)는 계단 형상(T1)을 하단 모서리 에지에 구비할 수 있어, 포장 이송 및 보관 중에 제1반도체 다이(110)에의 손상 또는 파손, 이에 따른 파티클 발생을 유효하게 방지하거나 억제할 수 있다.
도 1을 다시 참조하면, 반도체 패키지(10)의 몰딩된 스택 다이(100)의 제1반도체 다이(110)의 측면(117)은 몰드층(190)의 외측 측면(193)에 정렬되는 위치에서 내측으로 오프셋(offset)된 위치에 위치함으로써, 제1반도체 다이(110)가 외측 포장재(200)와 접촉하는 면적을 줄일 수 있다. 이에 따라, 제1반도체 다이(110)에 마찰력이나 충격에 따른 외력이 집중되는 것을 완화하여, 다이 손상이나 파티클 발생을 억제할 수 있다.
도 6은 일 예에 따른 측면 몰딩된 스택 다이(2100)를 포함하는 반도체 패키지를 보여준다.
도 6을 참조하면, 측면 몰딩된 스택 다이(2100)는 외측 포장재(도 1의 200)의 캐리어 테이프(도 1의 210)에 수납되어 포장되어 반도체 패키지를 이룰 수 있다. 몰딩된 스택 다이(2100)는 다수의 반도체 다이(2110, 2120)들이 적층된 구조를 포함할 수 있다. 다수의 반도체 다이(2110, 2120)들은 관통 전극(2112, 2122)을 사용하는 연결 구조에 의해서 상호 간에 전기적 신호적으로 접속하도록 적층될 수 있다. 제1반도체 다이(2110)는 그 상에 중첩되도록 위치하는 제2반도체 다이(2120) 보다 그 폭(width) 크기가 더 커, 제1반도체 다이(2110)의 테두리 가장 자리 부분(2111E)은 제2반도체 다이(2120)의 측면(2121S)으로부터 돌출되도록 외측으로 연장될 수 있다.
제1반도체 다이(2110)는 제2반도체 다이(2120)와 다른 기능을 가지는 반도체 소자를 포함할 수 있다. 제1반도체 다이(2110)와 제2반도체 다이(2120)들이 적층된 스택 구조체는 하나의 메모리 반도체 소자, 예컨대, 광대역 메모리(HBM) 소자를 구성할 수 있다.
제1반도체 다이(2110)는 제1표면(2116) 상에 몰딩된 스택 다이(2100)를 외부 기기와 접속시키기 위한 외부 접속재(2140)들을 구비할 수 있다. 제1반도체 다이(2110)는 제2반도체 다이(2120)와의 접속을 위한 제1관통 전극(2112)들을 구비하고, 제1관통 전극(2112)들이 외부 접속재(2140)와 연결되도록 라우팅(routing)하는 제1내부 배선층(2113)들을 구비할 수 있다. 제1관통 전극(2112)들이 위치하는 영역은 제1반도체 다이(2110)의 전체 영역 중에 일부 영역으로 국한될 수 있으나, 외부 접속재(2140)들은 도 4에 제시된 바와 같이 제1반도체 다이(2110)의 제1표면(2116) 전체 영역에 분산될 수 있다. 제1내부 배선층(2113)은 서로 다른 위치에 배치될 수 있는 제1관통 전극(2112)과 이에 대응되어야 하는 외부 접속재(2140)를 상호 연결시키는 배선 구조로 구비될 수 있다.
제1반도체 다이(2110)의 제1표면(2116)에 반대되는 쪽에 위치하는 제2표면(2115) 상에 제2반도체 다이(2120)가 적층되고, 제2반도체 다이(2120)는 그 사이에 배치된 내부 접속재(2130)에 의해 제1반도체 다이(2110)의 제1관통 전극(2112)과 연결될 수 있고, 제2반도체 다이(2120)들 사이의 전기적 신호적 연결을 이룰 수 있다. 내부 접속재(2130)는 제2반도체 다이(2120)의 표면에 구비된 도전성 접속 패드(2124)와 제1반도체 다이(2110)의 제1관통 전극(2112)을 상호 연결시키는 마이크로 범프 형상을 가질 수 있다. 제2반도체 다이(2120)는 제2관통 전극(2122)와 도전성 접속 패드(2124)를 내부에서 상호 연결하는 제2내부 배선층(2123)을 더 구비할 수 있다.
몰딩된 스택 다이(2100)는 제1반도체 다이(2110)의 제2표면(2115) 상에 적층된 제2반도체 다이(2120)들의 측면(2121S)을 덮는 몰드층(2190)을 구비할 수 있다. 몰드층(2190)은 제2반도체 다이(2120)들의 측면(2121S)을 덮도록 EMC 몰딩 과정으로 형성될 수 있다. 몰드층(2190)은 제1반도체 다이(2110)와 제2반도체 다이(2120) 또는 제2반도체 다이(2120)들 사이 부분으로 확장될 수도 있으며, 경우에 따라 제1반도체 다이(2110)와 제2반도체 다이(2120) 또는 제2반도체 다이(2120)들 사이 부분에는 절연성 접착층(도시되지 않음)이 배치되어 제1반도체 다이(2110)와 제2반도체 다이(2120) 또는 제2반도체 다이(2120)들 사이를 접착시킬 수도 있다.
몰드층(2190)은 상면(2197)이 제2반도체 다이(2120)들의 적층 구조에서 최상위에 위치하는 제2반도체 다이(2120)의 상면(2218)을 노출하도록 형성될 수 있다. 노출된 제2반도체 다이(2120)의 상면(2218)은 몰딩된 스택 다이(2100)의 발열을 방열시키는 수단으로 이용될 수 있다.
몰드층(2190)은 제1반도체 다이(2110)의 제2표면(2115)와 제1표면(2116)을 이어주는 제1반도체 다이(2110)의 측면(2117)을 노출할 수 있다. 몰드층(2190)의 외측 측면(2193)은 제2반도체 다이(2120)들의 상호 정렬된 측면(2121S)에 실질적으로 평행한 표면일 수 있다. 몰드층(2190)의 외측 측면(2193)으로부터 제1반도체 다이(2110)의 중심 부분쪽으로 일정 간격 후퇴된 위치에 제1반도체 다이(2110)의 측면(2117)이 위치할 수 있다. 몰드층(2190)의 외측 측면(2193)이 실질적으로 수직한 표면일 때, 몰드층(2190)의 외측 측면(2193)과 제1반도체 다이(2110)의 측면(2117)과 계단 형상(T2)의 에지 형상을 이룰 수 있다. 제1반도체 다이(2110)의 측면(2117) 바깥으로 연장된 테라스 표면을 몰드층(2190)의 수평 표면 부분(2191)이 이룰 수 있다. 몰드층(2190)의 수평 표면 부분(2191)을 제1반도체 다이(2110)가 노출하는 하면 평면 형상이 이루어질 수 있다.
몰드층(2190)의 수평 표면 부분(2191)은 제1반도체 다이(2110)의 제2표면(2115)와 실질적으로 동일한 표면 높이 수준을 가질 수 있다. 몰드층(2190)의 외측 측면(193) 및 수평 표면 부분(191)은 몰드층(2190)의 하단 모서리, 즉, 제1반도체 다이(2110)에 인근하는 모서리 부분(E2)의 형상이 계단 형상(T2)의 에지 형상을 가지도록 할 수 있다.
몰딩된 스택 다이(2100)의 몰드층(2190)의 외측 측면(2193)의 일부 부분은, 도 1 및 도 5에 제시된 바와 마찬가지로, 외측 포장재(도 1의 200)의 측벽부(도 1의 213)의 내측면 일부 부분에 "C" 지점에서와 같이 접촉될 수 있다. 몰드층(2190)의 외측 측면(2193)과 수평 표면 부분(2191)이 이루는 모서리 에지(E2)가 외측 포장재(도 1의 200)의 측벽부(도 1의 213)의 내측면에 접촉할 수 있다. 이때, 제1반도체 다이(2110)의 제1표면(2116)의 일부는 외측 포장재(200)의 다이 지지부(도 1의 215)와 접촉할 수 있지만, 제1반도체 다이(2110)의 측면(2117)은 외측 포장재(200)의 측벽부(도 1의 213)과 일정 간격(D) 이격된 위치에 위치할 수 있다. 이에 따라, 제1반도체 다이(2110)의 제1표면(2116)의 일부와 측면(2117)이 이루는 모서리 에지(E1)은 외측 포장재(200)의 측벽부(213)와 접촉되지 않고 이격된 상태로 유지될 수 있다.
몰딩된 스택 다이(2100)는 계단 형상(T2)을 하단 모서리 에지에 구비할 수 있어, 포장 이송 및 보관 중에 제1반도체 다이(2110)에의 손상 또는 파손, 이에 따른 파티클 발생을 유효하게 방지하거나 억제할 수 있다.
도 7은 일 예에 따른 측면 몰딩된 스택 다이(3100)를 포함하는 반도체 패키지를 보여준다.
도 7을 참조하면, 측면 몰딩된 스택 다이(3100)는 외측 포장재(도 1의 200)의 캐리어 테이프(도 1의 210)에 수납되어 포장되어 반도체 패키지를 이룰 수 있다. 몰딩된 스택 다이(3100)는 다수의 반도체 다이(3110, 3120)들이 적층된 구조를 포함할 수 있다. 다수의 반도체 다이(3110, 3120)들은 관통 전극(3112, 3122)을 사용하는 연결 구조에 의해서 상호 간에 전기적 신호적으로 접속하도록 적층될 수 있다. 제1반도체 다이(3110)는 그 상에 중첩되도록 위치하는 제2반도체 다이(3120) 보다 그 폭(width) 크기가 더 커, 제1반도체 다이(3110)의 테두리 가장 자리 부분(3111E)은 제2반도체 다이(3120)의 측면(3121S)으로부터 돌출되도록 외측으로 연장될 수 있다.
제1반도체 다이(3110)는 제2반도체 다이(3120)와 다른 기능을 가지는 반도체 소자를 포함할 수 있다. 제1반도체 다이(3110)와 제2반도체 다이(3120)들이 적층된 스택 구조체는 하나의 메모리 반도체 소자, 예컨대, 광대역 메모리(HBM) 소자를 구성할 수 있다.
제1반도체 다이(3110)는 제1표면(3116) 상에 몰딩된 스택 다이(3100)를 외부 기기와 접속시키기 위한 외부 접속재(3140)들을 구비할 수 있다. 제1반도체 다이(3110)는 제2반도체 다이(3120)와의 접속을 위한 제1관통 전극(3112)들을 구비하고, 제1관통 전극(3112)들이 외부 접속재(3140)와 연결되도록 라우팅(routing)하는 제1내부 배선층(3113)들을 구비할 수 있다. 제1관통 전극(3112)들이 위치하는 영역은 제1반도체 다이(3110)의 전체 영역 중에 일부 영역으로 국한될 수 있으나, 외부 접속재(3140)들은 제1반도체 다이(3110)의 제1표면(3116) 전체 영역에 분산될 수 있다. 제1내부 배선층(3113)은 서로 다른 위치에 배치될 수 있는 제1관통 전극(3112)과 이에 대응되어야 하는 외부 접속재(3140)를 상호 연결시키는 배선 구조로 구비될 수 있다.
제1반도체 다이(3110)의 제1표면(3116)에 반대되는 쪽에 위치하는 제2표면(3115) 상에 제2반도체 다이(3120)가 적층되고, 제2반도체 다이(3120)는 그 사이에 배치된 내부 접속재(3130)에 의해 제1반도체 다이(3110)의 제1관통 전극(3112)과 연결될 수 있고, 제2반도체 다이(3120)들 사이의 전기적 신호적 연결을 이룰 수 있다. 내부 접속재(3130)는 제2반도체 다이(3120)의 표면에 구비된 도전성 접속 패드(3124)와 제1반도체 다이(3110)의 제1관통 전극(3112)을 상호 연결시키는 마이크로 범프 형상을 가질 수 있다. 제2반도체 다이(3120)는 제2관통 전극(3122)와 도전성 접속 패드(3124)를 내부에서 상호 연결하는 제2내부 배선층(3123)을 더 구비할 수 있다.
몰딩된 스택 다이(3100)는 제1반도체 다이(3110)의 제2표면(3115) 상에 적층된 제2반도체 다이(3120)들의 측면(3121S)을 덮는 몰드층(3190)을 구비할 수 있다. 몰드층(3190)은 제2반도체 다이(3120)들의 측면(3121S)을 덮도록 EMC 몰딩 과정으로 형성될 수 있다. 몰드층(3190)은 제1반도체 다이(3110)와 제2반도체 다이(3120) 또는 제2반도체 다이(3120)들 사이 부분으로 확장될 수도 있으며, 경우에 따라 제1반도체 다이(3110)와 제2반도체 다이(3120) 또는 제2반도체 다이(3120)들 사이 부분에는 절연성 접착층(도시되지 않음)이 배치되어 제1반도체 다이(3110)와 제2반도체 다이(3120) 또는 제2반도체 다이(3120)들 사이를 접착시킬 수도 있다.
몰드층(3190)은 상면(3197)이 제2반도체 다이(3120)들의 적층 구조에서 최상위에 위치하는 제2반도체 다이(3120)의 상면(3218)을 노출하도록 형성될 수 있다. 노출된 제2반도체 다이(3120)의 상면(3218)은 몰딩된 스택 다이(3100)의 발열을 방열시키는 수단으로 이용될 수 있다.
몰드층(3190)은 제1반도체 다이(3110)의 제2표면(3115)와 제1표면(2116)을 이어주는 제1반도체 다이(3110)의 외측 측면(3117A)을 노출할 수 있다. 몰드층(3190)의 외측 측면(3193)에 제1반도체 다이(3110)의 외측 측면(3117A)이 정렬될 수 있다. 몰드층(3190)의 외측 측면(3193)은 제2반도체 다이(3120)들의 상호 정렬된 측면(3121S)에 실질적으로 평행한 표면일 수 있다. 몰드층(3190)의 외측 측면(3193)으로부터 제1반도체 다이(3110)의 중심 부분쪽으로 일정 간격 후퇴된 위치에 제1반도체 다이(3110)의 내측 측면(3117B)이 위치할 수 있다. 제1반도체 다이(3110)의 내측 측면(3117B)와 외측 측면(3117A)를 이어주는 제1반도체 다이의 수평 표면 부분(3117C)이 구비되고, 제1반도체 다이(3110)의 내측 측면(3117B) 부분과 수평 표면 부분(3117C) 및 몰드층(3190)의 외측 측면(3193)과 이에 이어진 제1반도체 다이(3110)의 외측 측면(3117A)이 계단 형상(T3)을 이룰 수 있다.
몰딩된 스택 다이(3100)의 몰드층(3190)의 외측 측면(3193)의 일부 부분 또는 제1반도체 다이(3100)의 외측 표면(3117A) 일부 부분은, 도 1에 제시된 바와 마찬가지로, 외측 포장재(도 1의 200)의 측벽부(도 1의 213)의 내측면 일부 부분에 "C" 지점에서와 같이 접촉될 수 있다. 제1반도체 다이(3100)의 외측 표면(3117A)과 수평 표면 부분(3117C)이 이루는 모서리 에지(E3)가 외측 포장재(도 1의 200)의 측벽부(도 1의 213)의 내측면에 접촉할 수 있다. 이때, 제1반도체 다이(3110)의 외측 표면(3117A)는 외측 포장재(도 1의 200)의 측벽부(213)에 접촉할 수 있지만, 외측 표면(3117A)에 이어지는 제1반도체 다이(3110)의 수평 표면 부분(3117C)는 외측 포장재(200)의 다이 지지부(도 1의 215)와 접촉되지 않고 이격될 수 있다. 즉, 제1반도체 다이(3110)의 외측 측면(3117A)과 수평 표면 부분(3117B)가 이루는 모서리 에지(E3)는 외측 포장재(200)의 다이 지지부(215)와 접촉되지 않고 이격된 상태로 유지될 수 있다. 제1반도체 다이(3110)의 내측 측면(3117B) 또한 외측 포장재(200)의 측벽부(도 1의 213)과 일정 간격 이격된 위치에 위치할 수 있다. 이에 따라, 제1반도체 다이(3110)의 제1표면(3116)의 일부와 내측 측면(3117B)이 이루는 모서리 에지(E1)은 외측 포장재(200)의 측벽부(213)와 접촉되지 않고 이격된 상태로 유지될 수 있다. 이와 같이, 제1반도체 다이(3110)의 모서리 에지(E1, E3)가 외측 포장재(도 1의 200)와 접촉하는 면적을 줄일 수 있어, 제1반도체 다이(3110)의 모서리 에지(E1, E3)에 마찰력이나 충격과 같은 외력이 인가되어 집중되는 것을 완화시킬 수 있다. 몰딩된 스택 다이(3100)는 계단 형상(T3)을 하단 모서리 에지에 구비할 수 있어, 포장 이송 및 보관 중에 제1반도체 다이(3110)에의 손상 또는 파손, 이에 따른 파티클 발생을 유효하게 방지하거나 억제할 수 있다.
도 8은 일 예에 따른 측면 몰딩된 스택 다이(4100)를 포함하는 반도체 패키지를 보여준다.
도 8을 참조하면, 측면 몰딩된 스택 다이(4100)는 외측 포장재(도 1의 200)의 캐리어 테이프(도 1의 210)에 수납되어 포장되어 반도체 패키지를 이룰 수 있다. 몰딩된 스택 다이(4100)는 다수의 반도체 다이(4110, 4120)들이 적층된 구조를 포함할 수 있다. 다수의 반도체 다이(4110, 4120)들은 관통 전극(4112, 4122)을 사용하는 연결 구조에 의해서 상호 간에 전기적 신호적으로 접속하도록 적층될 수 있다. 제1반도체 다이(4110)는 그 상에 중첩되도록 위치하는 제2반도체 다이(4120) 보다 그 폭(width) 크기가 더 커, 제1반도체 다이(4110)의 테두리 가장 자리 부분(4111E)은 제2반도체 다이(4120)의 측면(4121S)으로부터 돌출되도록 외측으로 연장될 수 있다. 제1반도체 다이(4110)와 제2반도체 다이(4120)들이 적층된 스택 구조체는 하나의 메모리 반도체 소자, 예컨대, 광대역 메모리(HBM) 소자를 구성할 수 있다.
제1반도체 다이(4110)는 제1표면(4116) 상에 몰딩된 스택 다이(4100)를 외부 기기와 접속시키기 위한 외부 접속재(4140)들을 구비할 수 있다. 외부 접속재(4140)이 구비된 제1반도체 다이(4110)의 제1표면(4116)은 제1반도체 다이(4110)를 실질적으로 이루는 실리콘 기판 바디(silicon substrate body)를 덮는 패시베이션층(passivation layer: 4119)로 덮여 있을 수 있다. 패시베이션층(4119)는 실리콘 질화물층(silicon nitride layer) 또는 실리콘 산화물층(silicon oxide layer), 실리콘 질화물층 및 실리콘 산화물층의 복합층을 포함할 수 있다.
제1반도체 다이(4110)는 제2반도체 다이(4120)와의 접속을 위한 제1관통 전극(4112)들을 구비하고, 제1관통 전극(4112)들이 외부 접속재(4140)와 연결되도록 라우팅(routing)하는 제1내부 배선층(4113)들을 구비할 수 있다. 제1관통 전극(4112)들이 위치하는 영역은 제1반도체 다이(4110)의 전체 영역 중에 일부 영역으로 국한될 수 있으나, 외부 접속재(4140)들은 제1반도체 다이(4110)의 제1표면(4116) 전체 영역에 분산될 수 있다. 제1내부 배선층(4113)은 서로 다른 위치에 배치될 수 있는 제1관통 전극(4112)과 이에 대응되어야 하는 외부 접속재(4140)를 상호 연결시키는 배선 구조로 구비될 수 있다.
제1반도체 다이(4110)의 제1표면(4116)에 반대되는 쪽에 위치하는 제2표면(4115) 상에 제2반도체 다이(4120)가 적층되고, 제2반도체 다이(4120)는 그 사이에 배치된 내부 접속재(4130)에 의해 제1반도체 다이(4110)의 제1관통 전극(4112)과 연결될 수 있고, 제2반도체 다이(4120)들 사이의 전기적 신호적 연결을 이룰 수 있다. 제1반도체 다이(4110)와 제2반도체 다이(4120) 사이에는 상호 접착을 위한 접착층(4180)이 도입될 수 있다. 접착층(4180)은 비도전성필름(NCF: Non Conductive Film)을 포함할 수 있다. 하나의 제2반도체 다이(4120)와 그 상에 적층된 다른 하나의 제2반도체 다이(4120) 사이에 접착층(4180)이 도입될 수 있다.
내부 접속재(4130)는 접착층(4180)에 의해 상호 간에 격리되고, 제2반도체 다이(4120)의 표면에 구비된 도전성 접속 패드(4124)와 제1반도체 다이(4110)의 제1관통 전극(4112)을 상호 연결시키는 마이크로 범프 형상을 가질 수 있다. 제2반도체 다이(4120)는 제2관통 전극(4122)와 도전성 접속 패드(4124)를 내부에서 상호 연결하는 제2내부 배선층(4123)을 더 구비할 수 있다.
몰딩된 스택 다이(4100)는 제1반도체 다이(4110)의 제2표면(4115) 상에 접착층(4180)들을 개재하여 적층된 제2반도체 다이(4120)들의 측면(4121S)을 덮는 몰드층(4190)을 구비할 수 있다. 몰드층(4190)은 제2반도체 다이(4120)들의 측면(4121S)을 덮도록 EMC 몰딩 과정으로 형성될 수 있다. 몰드층(4190)은 상면(4197)이 제2반도체 다이(4120)들의 적층 구조에서 최상위에 위치하는 제2반도체 다이(4120)의 상면(4218)을 노출하도록 형성될 수 있다. 노출된 제2반도체 다이(4120)의 상면(4218)은 몰딩된 스택 다이(4100)의 발열을 방열시키는 수단으로 이용될 수 있다.
몰드층(4190)은 제1반도체 다이(4110)의 제2표면(4115)과 제1표면(4116)을 이어주는 제1반도체 다이(4110)의 외측 측면(4117A)을 노출할 수 있다. 몰드층(4190)의 외측 측면(4193)에 제1반도체 다이(4110)의 외측 측면(4117A)이 정렬될 수 있다. 몰드층(4190)의 외측 측면(4193)은 제2반도체 다이(4120)들의 상호 정렬된 측면(4121S)에 실질적으로 평행한 표면일 수 있다. 몰드층(4190)의 외측 측면(4193)으로부터 제1반도체 다이(4110)의 중심 부분쪽으로 일정 간격 후퇴된 위치에 제1반도체 다이(4110)의 내측 측면(4117B)이 위치할 수 있다. 제1반도체 다이(4110)의 내측 측면(4117B)와 외측 측면(4117A)를 이어주는 제1반도체 다이(4110)의 수평 표면 부분(4117C)이 구비되고, 제1반도체 다이(4110)의 내측 측면(4117B) 부분과 수평 표면 부분(4117C) 및 몰드층(4190)의 외측 측면(4193)과 이에 이어진 제1반도체 다이(4110)의 외측 측면(4117A)이 계단 형상(T3)을 이룰 수 있다. 제1반도체 다이(4110)의 내측 측면(4117B) 부분 및 수평 표면 부분(4117C)은 실리콘 기판 바디 부분이 노출된 표면을 이루므로, 실질적으로 실리콘 표면으로 노출될 수 있다. 이에 비해, 제1반도체 다이(4110)의 제1표면(4116)은 패시베이션층(4119)에 의해 덮인 표면이다. 패시베이션층(4119)은 반도체 다이(4110)의 내측 측면(4117B) 부분 및 수평 표면 부분(4117C) 상으로 연장되지 않아, 반도체 다이(4110)의 내측 측면(4117B) 부분 및 수평 표면 부분(4117C)은 실리콘 표면으로 노출될 수 있다.
몰딩된 스택 다이(4100)의 몰드층(4190)의 외측 측면(4193)의 일부 부분 또는 제1반도체 다이(4100)의 외측 표면(4117A) 일부 부분은, 도 1에 제시된 바와 마찬가지로, 외측 포장재(도 1의 200)의 측벽부(도 1의 213)의 내측면 일부 부분에 도 1의 "C" 지점에서와 같이 접촉될 수 있다. 제1반도체 다이(4100)의 외측 표면(4117A)과 수평 표면 부분(4117C)이 이루는 모서리 에지(E3)가 외측 포장재(도 1의 200)의 측벽부(도 1의 213)의 내측면에 접촉할 수 있다. 이때, 제1반도체 다이(4110)의 외측 표면(4117A)는 외측 포장재(도 1의 200)의 측벽부(도 1의 213)에 접촉할 수 있지만, 외측 표면(4117A)에 이어지는 제1반도체 다이(4110)의 수평 표면 부분(4117C)는 외측 포장재(도 1의 200)의 다이 지지부(도 1의 215)와 접촉되지 않고 이격될 수 있다. 즉, 제1반도체 다이(4110)의 외측 측면(4117A)과 수평 표면 부분(4117B)가 이루는 모서리 에지(E3)는 외측 포장재(도 1의 200)의 다이 지지부(215)와 접촉되지 않고 이격된 상태로 유지될 수 있다. 제1반도체 다이(4110)의 내측 측면(4117B) 또한 외측 포장재(200)의 측벽부(도 1의 213)과 일정 간격 이격된 위치에 위치할 수 있다. 이에 따라, 제1반도체 다이(4110)의 제1표면(4116)의 일부와 내측 측면(4117B)이 이루는 모서리 에지(E1)은 외측 포장재(200)의 측벽부(213)와 접촉되지 않고 이격된 상태로 유지될 수 있다. 이와 같이, 제1반도체 다이(4110)의 모서리 에지(E1)이 외측 포장재(도 1의 200)와 직접적으로 접촉하는 것을 방지할 수 있다. 이에 따라, 제1반도체 다이(4110)의 모서리 에지(E1)에서 패시베이션층(4119)이 제1반도체 다이의(4110)의 실리콘 기판 바디로부터 필링(peeling)되어 벗겨지는 현상을 방지할 수 있다. 제1반도체 다이(4110)의 모서리 에지(E1, E3)에 마찰력이나 충격과 같은 외력이 인가되어 집중되는 것을 완화시킬 수 있다. 몰딩된 스택 다이(4100)는 계단 형상(T3)을 하단 모서리 에지에 구비할 수 있어, 포장 이송 및 보관 중에 제1반도체 다이(4110)에의 손상 또는 파손, 이에 따른 파티클 발생을 유효하게 방지하거나 억제할 수 있다.
도 9 및 도 10은 일 예에 따른 측면 몰딩된 스택 다이(side molded stack die)에 계단식 에지 형상(terrace edge feature)를 형성하는 방법을 보여준다.
도 9를 참조하면, 측면 몰딩된 스택 다이(5100)를 형성하기 위해서, 제1반도체 다이를 이루는 회로 구조가 집적된 제1반도체 다이 영역(5110C) 및 제1반도체 다이 영역(5110C)의 가장 자리 부분으로 스크라이브 레인 영역(scribe lane region)일 수 있는 가장 자리 경계 부분(5111R)을 포함하는 제1반도체 웨이퍼(5110F)를 준비한다. 제1반도체 웨이퍼(5110F)의 제2표면(5115) 상에 제2반도체 다이(5120)들을 적층하여 다이들이 적층된 구조를 구현한다. 제2반도체 다이(5120)들은 칩온웨이퍼(CoW: Chip On Wafer) 과정을 따라 제1반도체 웨이퍼(5110F) 상에 적층될 수 있고, 다수 개의 다이 적층 구조가 제1반도체 웨이퍼(5110F) 상에 나란히 배치될 수 있다.
제1반도체 웨이퍼(5110F) 상에 적층된 제2반도체 다이(5120)들의 적층을 덮는 몰드층(5190F)를 웨이퍼 몰딩(wafer molding) 과정을 수행하고, 몰드층(5190F)의 상면(5197)을 리세스(recess)하여 그 일부를 제거함으로써, 최상위에 위치하는 제2반도체 다이(5120)의 상면(5218)을 리세스된 몰드층(5190F)의 상면(5197)이 노출하도록 한다. 이에 따라, 제1반도체 웨이퍼(5110F) 상에 제2반도체 다이(5120)들의 적층 구조가 다수 개가 몰딩된 구조가 이루어질 수 있다. 제1반도체 웨이퍼(5110F)의 제1표면(5116)에 외부 접속재(5140)을 부착하는 과정을 수행할 수 있다. 싱귤레이션(singulation)으로 도 1에 제시된 바와 같이 개개의 몰딩된 스택 다이(도 1의 100)으로 분리하기 이전에, 계단 형상(도 1의 T1)을 형성하는 과정을 수행할 수 있다.
도 10을 도 9와 함께 참조하면, 제1반도체 웨이퍼(5110F)의 제1표면(5116)으로 제1블레이드(blade: 5300)을 도입하고, 제1블레이드(5300)를 이용하여 제1반도체 웨이퍼(5110F)의 경계 영역(5111R)을 제거하고 그 아래의 몰드층(5190) 부분까지 일부 제거하여 계단 형상을 제공하는 트렌치 홈(T4)을 형성한다. 트렌치 홈(T4)이 형성되는 깊이는 계단 형상들(도 1의 T1, 도 6의 T2, 도 7의 T3)에 따라 달리 제어될 수 있다. 트렌치 홈(T4)을 형성한 후, 몰드층(5190F)에 제2블레이드(5350)을 도입하여, 제2반도체 다이(5120)들의 적층 구조들 사이의 몰드층(5190F) 부분을 제거하여 몰드층(5190)의 외측 측면(5193)을 노출하도록 하여 개별 몰딩된 스택 다이(5100)들로 분리한다. 이러한 싱귤레이션 과정으로 제1반도체 웨이퍼(5100F)로부터 개별 제1반도체 다이(5100)들이 그 상에 적층된 제2반도체 다이(5120)들의 적층체를 구비하며 다수 개 분리될 수 있다. 제1블레이드(5300)와 제2블레이드(5350)는 서로 다른 폭을 가지는 블레이드로 도입될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
110, 120: 반도체 다이,
200: 외측 포장재

Claims (20)

  1. 제1반도체 다이(die);
    상기 제1반도체 다이의 제1표면 상에 배치된 외부 접속재들;
    상기 제1반도체 다이의 제2표면 상에 적층된 제2반도체 다이들;
    상기 제2반도체 다이들의 측면(side)을 덮는 몰드(mold)층; 및
    상기 제1 및 제2반도체 다이들의 적층(stack)체를 수납하는 오목한 형상을 가지는 외측 포장재(outer packaging part);를 포함하고,
    상기 외측 포장재의 내측면 일부와 상기 몰드층의 측면 일부는 접촉하고,
    상기 외측 포장재의 내측면과 상기 제1반도체 다이의 측면 사이는 이격되도록,
    상기 제1반도체 다이의 측면과 상기 몰드층의 외측 측면(outer side) 사이에 계단 형상(terrace)을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 외측 포장재는
    상기 제1 및 제2반도체 다이들의 스택(stack)의 상기 외부 접속재들이 수납되는 제1홈 형상을 이루는 접속재 수납부,
    상기 접속재 수납부로부터 연장되고 상기 제1반도체 다이의 제1표면 일부를 지지하는 다이 지지부, 및
    상기 다이 지지부로부터 수직 방향으로 세워져 내부에 상기 제1 및 제2반도체 다이들의 스택(stack)들이 수납되는 제2홈 형상을 이루는 측벽부를 포함하는 캐리어 테이프(carrier tape); 및
    상기 캐리어 테이프에 합지되어 상기 제2홈 형상의 입구를 밀봉하는 커버 테이프(cover tatpe)를 포함하고,
    상기 캐리어 테이프의 측벽부와 상기 제1반도체 다이의 측면 사이는 이격되고,
    상기 캐리어 테이프의 측벽부와 상기 몰드층의 측면 일부는 접촉하도록 상기 캐리어 테이프의 측벽부는 수직 방향으로 세워진 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1반도체 다이의 측면은
    상기 몰드층의 외측 측면(outer side)으로부터 상기 제1반도체 다이의 중심 부분쪽으로 일정 간격 후퇴된 위치에 위치하여,
    상기 제1반도체 다이의 측면에 인접하는 상기 몰드층의 수평 표면 부분(horizontal surface region)을 노출하고,
    상기 몰드층의 수평 표면 부분, 상기 몰드층의 외측 측면 및 상기 제1반도체 다이의 측면이 상기 계단 형상(terrace)을 이루는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1반도체 다이의 측면은
    상기 몰드층의 외측 측면(outer side)으로부터 상기 제1반도체 다이의 중심 부분쪽으로 일정 간격 후퇴된 위치에 위치하여 상기 몰드층의 외측 측면으로부터 이격된 상기 몰드층의 내측 측면(inner side)에 정렬되어,
    상기 제1반도체 다이의 측면에 인접하는 상기 몰드층의 상기 외측 측면과 상기 내측 측면 사이의 상기 몰드층의 수평 표면 부분(horizontal surface region)을 노출하고,
    상기 몰드층의 수평 표면 부분, 상기 몰드층의 외측 측면, 상기 몰드층의 내측 측면 및 상기 제1반도체 다이의 측면이 상기 계단 형상(terrace)을 이루는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1반도체 다이의 측면은
    상기 몰드층의 외측 측면(outer side)에 정렬되는 상기 제1반도체 다이의 외측 측면 부분;
    상기 제1반도체 다이의 외측 측면 부분으로부터 상기 제1반도체 다이의 중심 부분쪽으로 일정 간격 후퇴된 위치에 위치하여 상기 몰드층의 외측 측면으로부터 이격된 상기 제1반도체 다이의 내측 측면(inner side) 부분; 및
    상기 제1반도체 다이의 내측 측면(inner side)과 상기 제1반도체 다이의 외측 측면(outer side) 사이의 상기 제1반도체 다이의 수평 표면 부분(horizontal surface region)을 포함하고,
    상기 제1반도체 다이의 내측 측면(inner side) 부분과 상기 제1반도체 다이의 수평 표면 부분(horizontal surface region) 및 상기 몰드층의 외측 측면이 상기 계단 형상(terrace)을 이루는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1반도체 다이(die)와 상기 제2반도체 다이는
    관통 전극(TSV)을 포함하는 연결 구조(interconnection)에 의해 상호 연결된 반도체 패키지.
  7. 제1항에 있어서,
    상기 제2반도체 다이들은
    관통 전극(TSV)을 포함하는 연결 구조(interconnection)에 의해 상호 연결된 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1반도체 다이(die)의 테두리 가장 자리 부분은
    상기 제2반도체 다이의 측면으로부터 돌출되도록 외측으로 연장된 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1반도체 다이(die) 및 상기 제2반도체 다이들의 스택은
    광대역메모리(HBM) 소자를 이루는 반도체 패키지.
  10. 제1항에 있어서,
    상기 몰드층은
    상기 제2반도체 다이들의 적층 구조에서 최상위에 위치하는 상기 제2반도체 다이의 상면(top surface)를 노출하는 반도체 패키지.
  11. 제1반도체 다이(die);
    상기 제1반도체 다이의 제1표면 상에 배치된 외부 접속재들;
    상기 제1반도체 다이의 제2표면 상에 적층된 제2반도체 다이들; 및
    상기 제2반도체 다이들의 측면(side)을 덮는 몰드(mold)층;을 포함하고,
    상기 제1반도체 다이의 측면과 상기 몰드층의 외측 측면(outer side) 사이에 계단 형상(terrace)을 포함하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 제1반도체 다이(die)와 상기 제2반도체 다이는
    관통 전극(TSV)을 포함하는 연결 구조(interconnection)에 의해 상호 연결된 반도체 패키지.
  13. 제11항에 있어서,
    상기 제2반도체 다이들은
    관통 전극(TSV)을 포함하는 연결 구조(interconnection)에 의해 상호 연결된 반도체 패키지.
  14. 제11항에 있어서,
    상기 제1반도체 다이(die)의 테두리 가장 자리 부분은
    상기 제2반도체 다이의 측면으로부터 돌출되도록 외측으로 연장된 반도체 패키지.
  15. 제1항에 있어서,
    상기 제1반도체 다이(die) 및 상기 제2반도체 다이들의 스택은
    광대역메모리(HBM) 소자를 이루는 반도체 패키지.
  16. 제1항에 있어서,
    상기 몰드층은
    상기 제2반도체 다이들의 적층 구조에서 최상위에 위치하는 상기 제2반도체 다이의 상면(top surface)를 노출하는 반도체 패키지.
  17. 제11항에 있어서,
    상기 제1반도체 다이의 측면은
    상기 몰드층의 외측 측면(outer side)으로부터 상기 제1반도체 다이의 중심 부분쪽으로 일정 간격 후퇴된 위치에 위치하여,
    상기 제1반도체 다이의 측면에 인접하는 상기 몰드층의 수평 표면 부분(horizontal surface region)을 노출하고,
    상기 몰드층의 수평 표면 부분, 상기 몰드층의 외측 측면 및 상기 제1반도체 다이의 측면이 상기 계단 형상(terrace)을 이루는 반도체 패키지.
  18. 제11항에 있어서,
    상기 제1반도체 다이의 측면은
    상기 몰드층의 외측 측면(outer side)으로부터 상기 제1반도체 다이의 중심 부분쪽으로 일정 간격 후퇴된 위치에 위치하여 상기 몰드층의 외측 측면으로부터 이격된 상기 몰드층의 내측 측면(inner side)에 정렬되어,
    상기 제1반도체 다이의 측면에 인접하는 상기 몰드층의 상기 외측 측면과 상기 내측 측면 사이의 상기 몰드층의 수평 표면 부분(horizontal surface region)을 노출하고,
    상기 몰드층의 수평 표면 부분, 상기 몰드층의 외측 측면, 상기 몰드층의 내측 측면 및 상기 제1반도체 다이의 측면이 상기 계단 형상(terrace)을 이루는 반도체 패키지.
  19. 제11항에 있어서,
    상기 제1반도체 다이의 측면은
    상기 몰드층의 외측 측면(outer side)에 정렬되는 상기 제1반도체 다이의 외측 측면 부분;
    상기 제1반도체 다이의 외측 측면 부분으로부터 상기 제1반도체 다이의 중심 부분쪽으로 일정 간격 후퇴된 위치에 위치하여 상기 몰드층의 외측 측면으로부터 이격된 상기 제1반도체 다이의 내측 측면(inner side) 부분; 및
    상기 제1반도체 다이의 내측 측면(inner side)과 상기 제1반도체 다이의 외측 측면(outer side) 사이의 상기 제1반도체 다이의 수평 표면 부분(horizontal surface region)을 포함하고,
    상기 제1반도체 다이의 내측 측면(inner side) 부분과 상기 제1반도체 다이의 수평 표면 부분(horizontal surface region) 및 상기 몰드층의 외측 측면이 상기 계단 형상(terrace)을 이루는 반도체 패키지.
  20. 제1반도체 다이(die);
    상기 제1반도체 다이의 제1표면 상에 배치된 외부 접속재들;
    상기 제1반도체 다이의 제2표면 상에 적층된 제2반도체 다이들; 및
    상기 제2반도체 다이들의 측면(side)을 덮는 몰드(mold)층;을 포함하고,
    상기 제1반도체 다이의 측면은 상기 몰드층의 외측 측면(outer side)에 정렬되는 위치에서 내측으로 오프셋(offset)된 위치에 위치하는 반도체 패키지.
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