KR20230022706A - 반도체 패키지 - Google Patents

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KR20230022706A
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KR
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semiconductor
semiconductor package
semiconductor chips
redistribution structure
substrate
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KR1020210104812A
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배성훈
최주일
강규호
박종호
아츠시 후지사키
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상에 따른 반도체 패키지는, 반도체 기판과 반도체 기판의 활성면에 배치되는 재배선층을 각각 포함하는 복수의 반도체 칩, 복수의 반도체 칩이 나란히 배열되는 재배선 구조물, 복수의 반도체 칩의 사이에 배치되는 복수의 방열판, 및 복수의 반도체 칩과 복수의 방열판을 둘러싸는 몰딩 부재를 포함하고, 재배선 구조물의 상면과 반도체 기판의 활성면은 서로 수직하고, 복수의 방열판 각각의 일부는 몰딩 부재의 상면으로 노출된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 기술분야는 반도체 패키지에 관한 것으로, 더욱 상세하게는, 한정적인 반도체 패키지의 구조 내에 반도체 칩들을 효율적으로 실장하기 위한 반도체 패키지에 관한 것이다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 특히, 고용량의 반도체를 필요로 함에 따라, 반도체 패키지에 실장되는 반도체 칩의 개수는 증가한다. 다만, 반도체 패키지의 공간적 제약으로 인하여, 반도체 칩의 배치 방법을 변경하여 공간적 제약을 개선할 수 있는 기술이 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 반도체 패키지에 실장되는 반도체 칩의 개수를 증가시키기 위하여, 반도체 칩의 배치 방법을 변경하여 공간적 제약을 개선할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 반도체 기판과 상기 반도체 기판의 활성면에 배치되는 재배선층을 각각 포함하는 복수의 반도체 칩; 상기 복수의 반도체 칩이 나란히 배열되는 재배선 구조물; 상기 복수의 반도체 칩의 사이에 배치되는 복수의 방열판; 및 상기 복수의 반도체 칩과 상기 복수의 방열판을 둘러싸는 몰딩 부재;를 포함하고, 상기 재배선 구조물의 상면과 상기 반도체 기판의 활성면은 서로 수직하고, 상기 복수의 방열판 각각의 일부는 상기 몰딩 부재의 상면으로 노출된다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 재배선 구조물; 상기 재배선 구조물의 하면 상에 배치되는 솔더 범프; 상기 재배선 구조물의 상면 상에 나란히 배열되는 복수의 반도체 블록; 및 상기 복수의 반도체 블록을 둘러싸는 몰딩 부재;를 포함하고, 상기 복수의 반도체 블록 각각은, 반도체 기판과 상기 반도체 기판의 활성면에 배치되는 재배선층을 각각 포함하는 복수의 반도체 칩; 상기 복수의 반도체 칩의 외곽에 배치되는 방열판; 및 상기 복수의 반도체 칩을 둘러싸는 몰딩층;을 포함하고, 상기 재배선 구조물의 상면과 상기 반도체 기판의 활성면은 서로 수직한다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 서로 대향하는 활성면 및 비활성면과, 상기 활성면 및 상기 비활성면을 연결하는 제1 측면 및 제2 측면을 가지는 반도체 기판; 및 상기 반도체 기판의 상기 활성면 상에 배치되는 재배선층;을 각각 포함하는 복수의 반도체 칩; 상기 복수의 반도체 칩의 사이에 배치되는 접착층; 상기 제1 측면이 바닥을 향하도록 상기 반도체 기판이 수직을 이루며, 상기 복수의 반도체 칩이 연속적으로 배열되는 재배선 구조물; N(여기서, N은 자연수)번째의 상기 복수의 반도체 칩마다 하나씩, 상기 접착층의 상면 상에 배치되는 복수의 방열판; 측방향으로는 상기 재배선 구조물의 양 측면을 노출하며, 상방향으로는 상기 복수의 방열판의 일부를 노출하며, 상기 복수의 반도체 칩 및 상기 복수의 방열판을 둘러싸는 몰딩 부재; 및 상기 재배선 구조물의 하면 상에 부착되는 복수의 솔더 범프;를 포함한다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 반도체 칩의 배치 방법을 변경하여 공간적 제약을 개선하면서도, 우수한 방열 특성을 구현할 수 있는 효과가 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 평면도이다.
도 1b는 도 1a의 X-X' 선을 따라 절단하여 주요 구성들을 나타내는 단면도이다.
도 1c는 도 1b의 반도체 블록을 확대하여 나타내는 확대 사시도이다.
도 2 및 도 3은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 단면도들이다.
도 4 및 도 5는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 단면도들이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 7a 내지 도 7g는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 8은 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지의 구성을 개략적으로 나타내는 구성도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 평면도이고, 도 1b는 도 1a의 X-X' 선을 따라 절단하여 주요 구성들을 나타내는 단면도이고, 도 1c는 도 1b의 반도체 블록을 확대하여 나타내는 확대 사시도이다.
도 1a 내지 도 1c를 함께 참조하면, 재배선 구조물(RS) 상에 복수의 반도체 블록(SB)을 포함하는 반도체 패키지(10)를 나타낸다.
본 발명의 기술적 사상에 따른 반도체 패키지(10)에 포함되는 복수의 반도체 블록(SB) 각각은, 복수의 반도체 칩(100), 상기 복수의 반도체 칩(100)을 서로 부착시키는 접착층(BL), 상기 복수의 반도체 칩(100)의 외곽에 배치되는 방열판(HP), 및 상기 복수의 반도체 칩(100)을 둘러싸는 몰딩층(MB1)을 포함한다.
구체적으로, 복수의 반도체 블록(SB)은 일정한 큐브 형상을 가지며, 상기 복수의 반도체 블록(SB) 각각의 바닥면에서 복수의 반도체 기판(101), 재배선층(RL), 및 방열판(HP)이 동일 평면으로 노출될 수 있다. 상기 복수의 반도체 블록(SB)은 후술하는 재배선 구조물(RS)의 상면에 제1 수평 방향(X 방향)으로 하나의 층을 이루며 배치될 수 있다. 또한, 상기 복수의 반도체 블록(SB) 각각의 바닥면과 후술하는 재배선 구조물(RS)의 상면이 직접 맞닿도록 배치될 수 있다.
복수의 반도체 칩(100)은 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 상기 휘발성 메모리 칩은 예를 들어, DRAM(dynamic random access memory), SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)일 수 있다. 또한, 상기 비휘발성 메모리 칩은 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 또는 절연 저항 변화 메모리(insulator resistance change memory)일 수 있다.
상기 복수의 반도체 칩(100)은 상호 간에 데이터 병합이 가능한 복수의 메모리 칩을 포함하는 메모리 칩 세트로 구성될 수 있다. 일부 실시예들에서, 상기 복수의 반도체 칩(100)은 고대역폭 메모리(high bandwidth memory) 칩을 포함할 수 있다.
상기 복수의 반도체 칩(100)을 구성하는 각각의 메모리 칩은 서로 대향하는 활성면 및 비활성면을 가지는 반도체 기판(101) 및 상기 반도체 기판(101)의 활성면 상에 형성되는 재배선층(RL)을 포함할 수 있다.
반도체 기판(101)은 서로 대향하는 상면(101T) 및 하면(101B)을 구비할 수 있다. 또한, 상기 반도체 기판(101)은 서로 대향하는 제1 측면(101S1) 및 제2 측면(101S2)을 구비할 수 있다. 여기서, 상기 상면(101T)은 활성면으로 지칭될 수 있고, 상기 하면(101B)은 비활성면으로 지칭될 수 있다. 상기 반도체 기판(101)은 상기 상면(101T) 상에 형성된 재배선층(RL) 및 상기 하면(101B) 상에 배치된 접착층(BL)을 포함할 수 있다. 또한, 상기 반도체 기판(101)의 상기 제1 측면(101S1)은 후술하는 재배선 구조물(RS)과 맞닿고, 상기 반도체 기판(101)의 상기 제2 측면(101S2)은 후술하는 몰딩층(MB1)과 맞닿도록 배치될 수 있다.
상기 반도체 기판(101)은 예를 들어, 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함하는 실리콘(Si) 웨이퍼일 수 있다. 또는, 상기 반도체 기판(101)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
한편, 상기 반도체 기판(101)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들어, 상기 반도체 기판(101)은 BOX 층(buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 상기 반도체 기판(101)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 반도체 기판(101)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
상기 반도체 기판(101)은, 복수의 반도체 소자(미도시)가 배치되는 메인 영역(101M) 및 상기 메인 영역(101M)을 둘러싸는 스크라이브 레인 영역(101R)을 포함할 수 있다.
재배선층(RL)이 반도체 기판(101)의 상면(101T) 상에 형성될 수 있다. 상기 재배선층(RL)은 상기 반도체 기판(101)의 활성면에 형성되는 복수의 반도체 소자(미도시)를 후술하는 재배선 구조물(RS)과 연결시키기 위한 제1 배선층(120) 및 이를 둘러싸는 제1 절연층(110)을 포함할 수 있다. 상기 제1 배선층(120)은 금속 배선층 및 비아 플러그를 포함할 수 있다. 예를 들어, 상기 제1 배선층(120)은 2개 이상의 금속 배선층 및/또는 2개 이상의 비아 플러그가 번갈아 적층되는 다층 구조일 수 있다. 여기서, 상기 재배선층(RL)은 상기 반도체 기판(101)의 메인 영역(101M) 및 스크라이브 레인 영역(101R)에 모두 위치할 수 있다.
접착층(BL)이 반도체 기판(101)의 하면(101B) 상에 배치될 수 있다. 상기 접착층(BL)은 상기 복수의 반도체 칩(100)을 서로 부착시키는 역할을 수행할 수 있다. 일부 실시예들에서, 상기 접착층(BL)은 다이 어태치 필름(Die Attach Film)일 수 있다. 상기 다이 어태치 필름은 무기질 접착제와 고분자 접착제로 구분될 수 있다. 상기 고분자의 경우 크게 열경화성 수지와 열가소성 수지로 나눌 수 있으며, 상기 열경화성 수지의 경우 모노머(Monomer)가 가열 성형된 후 삼차원 망상 구조(Cross-link Structure)를 가지며 재가열하여도 연화되지 않는다. 이와 달리, 상기 열가소성 수지의 경우 가열에 의해서 가소성을 나타내는 수지로서 선형 고분자(Linear Polymer)의 구조를 갖는다. 또한, 이 두 가지 성분을 혼합시켜 만든 하이브리드 형태도 있다.
방열판(HP)이 반도체 블록(SB)의 외곽에 배치될 수 있다. 상기 방열판(HP)은 반도체 칩(100)에 접착층(BL)을 이용하여 부착될 수 있다. 상기 방열판(HP)은 도전성 물질로 구성될 수 있다. 상기 방열판(HP)은 예를 들어, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 또는 이들의 조합을 포함하는 금속일 수 있고, 상기 금속을 포함하는 금속 페이스트일 수 있고, 상기 금속을 포함하는 금속 테이프일 수 있다.
상기 방열판(HP)을 통하여 상기 복수의 반도체 칩(100)에서 발생하는 열은 반도체 패키지(10)의 외부로 방출될 수 있다. 이를 위하여, 상기 방열판(HP)의 일부는 후술하는 몰딩층(MB1)의 외부로 노출되도록 형성될 수 있다. 다시 말해, 상기 몰딩층(MB1)은 상기 방열판(HP)의 일부를 덮지 않을 수 있다. 또한, 상기 방열판(HP)은 상기 반도체 블록(SB)에서 발생하는 열이 이웃하는 반도체 블록(SB)으로 전달되는 것을 최소화하는 역할을 수행할 수 있다.
상기 방열판(HP) 각각의 두께(HPT)는 실질적으로 동일하고, 상기 두께(HPT)는 약 10㎛ 내지 약 30㎛의 범위일 수 있다. 또한, 상기 반도체 기판(101)의 제1 평면적(101A)은 상기 방열판(HP)의 제2 평면적(HPA)보다 작을 수 있다. 이에 따라, 재배선 구조물(RS)의 상면으로부터 수직 방향(Z 방향)을 따라, 상기 반도체 기판(101)의 제1 길이(101L)는 상기 방열판(HP)의 제2 길이(HPL)보다 작을 수 있다.
일부 실시예들에서, 서로 이웃하는 2개의 상기 방열판(HP)의 사이에 배치되는 복수의 반도체 칩(100)의 개수는 동일할 수 있다. 구체적으로, N(여기서, N은 자연수)번째의 상기 복수의 반도체 칩(100)마다 하나씩 방열판(HP)이 배치될 수 있다. 즉, 서로 이웃하는 2개의 상기 방열판들(HP)의 사이에 배치되는 상기 복수의 반도체 칩(100)의 개수는 N개로 동일할 수 있다. 본 실시예의 반도체 패키지(10)에서, N은 5일 수 있다.
몰딩층(MB1)이 복수의 반도체 칩(100)을 둘러싸도록 배치될 수 있다. 상기 몰딩층(MB1)은 복수의 반도체 칩(100)을 충격 및 오염과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 상기 몰딩층(MB1)은 에폭시 몰드 컴파운드(epoxy mold compound) 또는 레진(resin) 등으로 이루어질 수 있다. 또한, 상기 몰딩층(MB1)은 컴프레션 몰딩(compression molding), 라미네이션(lamination), 또는 스크린 프린팅(screen printing) 등의 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 몰딩층(MB1)은 상기 방열판(HP)의 일부를 덮지 않을 수 있다.
또한, 본 발명의 기술적 사상에 따른 반도체 패키지(10)에 포함되는 재배선 구조물(RS) 상에, 앞서 설명한 복수의 반도체 블록(SB)이 나란히 배치될 수 있다.
재배선 구조물(RS)은 복수의 반도체 블록(SB)의 하부에 제1 수평 방향(X 방향)으로 연장되도록 배치될 수 있다. 상기 재배선 구조물(RS)의 상면은 평탄면일 수 있다. 상기 재배선 구조물(RS)은 복수의 반도체 칩(100)에 포함되는 복수의 재배선층(RL)의 복수의 제1 배선층(120)을 서로 전기적으로 연결시키기 위한 제2 배선층(220) 및 이를 둘러싸는 제2 절연층(210)을 포함할 수 있다. 상기 제2 배선층(220)은 금속 배선층 및 비아 플러그를 포함할 수 있다. 예를 들어, 상기 제2 배선층(220)은 2개 이상의 금속 배선층 및/또는 2개 이상의 비아 플러그가 번갈아 적층되는 다층 구조일 수 있다.
일부 실시예들에서, 상기 재배선 구조물(RS)은 제1 수평 방향(X 방향)으로 제1 폭(W1)을 가지도록 형성될 수 있다. 상기 제1 폭(W1)은 반도체 패키지(10)에 포함되는 복수의 반도체 블록(SB)의 개수에 따라 결정될 수 있다.
상기 제2 절연층(210)은 폴리머, 벤조사이클로부텐, 또는 수지로 형성될 수 있으며, 필요에 따라, 감광성 폴리이미드로 형성될 수 있다. 다만, 상기 제2 절연층(210)을 구성하는 물질이 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 절연층(210)은 실리콘산화물, 실리콘질화물, 또는 실리콘산질화물로 구성될 수 있다.
상기 제2 배선층(220)은 예를 들어, 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 티타늄(Ti), 또는 팔라듐(Pd)으로 형성되거나, 이들의 합금으로 형성될 수 있다. 일부 실시예들에서, 상기 제2 배선층(220)은 전기 도금 공정으로 형성될 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지(10)에서, 상기 재배선 구조물(RS)의 상면과 상기 반도체 기판(101)의 상면(101T)은 서로 수직하고, 상기 재배선 구조물(RS)의 상면과 상기 반도체 기판(101)의 제1 측면(101S1)은 서로 접촉할 수 있다. 이에 따라, 상기 재배선 구조물(RS)의 상면은 상기 재배선층(RL)의 일면 및 상기 방열판(HP)의 일면과 직접 접촉할 수 있다.
이를 통해, 상기 복수의 제1 배선층(120)은 상기 제2 배선층(220)과 전기적으로 연결될 수 있다. 또한, 상기 제2 배선층(220)은 필라층(230) 및 연결 단자(240)를 상기 복수의 제1 배선층(120)에 전기적으로 연결하는 역할을 수행할 수 있다. 즉, 상기 재배선 구조물(RS)의 하면에 필라층(230) 및 연결 단자(240)가 배치되고, 이는 각각의 반도체 칩(100)과 제1 배선층(120) 및 제2 배선층(220)을 통하여 전기적으로 연결될 수 있다.
연결 단자(240)는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)일 수 있다. 일부 실시예들에서, 상기 연결 단자(240)를 구성하는 물질은 주석(Sn)을 포함하는 무연 솔더(lead free solder)가 사용될 수 있다. 상기 연결 단자(240)를 통하여, 반도체 패키지(10)가 메인 보드와 같은 외부 장치에 연결될 수 있다. 상기 연결 단자(240)는 필라층(230)을 통하여 재배선 구조물(RS)에 전기적으로 연결될 수 있다.
몰딩 부재(MB2)가 재배선 구조물(RS) 상에서 복수의 반도체 블록(SB)을 둘러싸도록 배치될 수 있다. 다만, 상기 몰딩 부재(MB2)는 측방향으로는 상기 재배선 구조물(RS)의 양 측면을 노출하며, 상방향으로는 상기 복수의 방열판(HP)의 일부를 노출할 수 있다.
상기 몰딩 부재(MB2)는 반도체 패키지(10)의 외관을 구성할 수 있다. 도시되지 않았지만, 상기 몰딩 부재(MB2)의 측면에 상기 반도체 패키지(10)의 정보를 포함하는 마킹 패턴, 예를 들어, 바코드, QR코드, 숫자, 문자, 기호 등이 형성될 수 있다.
상기 몰딩 부재(MB2)는 복수의 반도체 블록(SB)을 충격 및 오염과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 상기 몰딩 부재(MB2)는 에폭시 몰드 컴파운드 또는 레진 등으로 이루어질 수 있다. 또한, 상기 몰딩 부재(MB2)는 컴프레션 몰딩, 라미네이션, 또는 스크린 프린팅 등의 공정에 의해 형성될 수 있다. 즉, 상기 몰딩 부재(MB2)는 앞서 설명한 상기 몰딩층(MB1)과 실질적으로 동일한 물질로, 실질적으로 동일한 공정으로 형성될 수 있다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지(10) 기술이 요구된다. 특히, 고용량의 반도체를 필요로 함에 따라, 반도체 패키지(10)에 실장되는 반도체 칩(100)의 개수는 증가하고 있으나, 반도체 패키지(10)의 공간적 제약으로 인하여, 반도체 칩(100)의 배치 방법을 변경하여 공간적 제약을 개선할 수 있는 기술이 요구되고 있다.
일반적으로, 반도체 칩(100)을 관통하는 실리콘 관통 전극(through silicon via, TSV)을 형성하여 복수의 반도체 칩(100)을 수직 방향(Z 방향)으로 쌓아 올려 배치하거나, 본딩 와이어를 가장자리에 형성하여 복수의 반도체 칩(100)을 수직 방향(Z 방향)으로 쌓아 올려 배치하는 기술이 사용되고 있다. 다만, 실리콘 관통 전극을 사용하는 방식은 제조 비용이 상대적으로 높고, 본딩 와이어를 사용하는 방식은 다수의 입/출력 단자를 배치하는 면적에 한계가 있다. 또한, 다수의 반도체 칩(100)을 수직 방향(Z 방향)으로 쌓아 올리는 것은, 적층 기술 및 구조적 한계로 인하여, 반도체 칩(100)을 대략 20층 이상으로 구성하는데 어려움이 따른다.
이러한 문제점을 해결하기 위해, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 복수의 반도체 칩(100)을 수직 방향(Z 방향)으로 쌓아 올려 배치하지 않고, 복수의 반도체 칩(100)을 수직 방향(Z 방향)으로 세워 제1 수평 방향(X 방향)으로 나란히 일렬로 배치한다. 이를 위해, 일정한 개수의 반도체 칩(100)을 하나의 반도체 블록(SB)으로 구성하여 배치의 용이성을 높일 수 있고, 이에 따라, 반도체 패키지(10) 내에 반도체 칩(100)을 대략 100개 이상으로 구성할 수 있다.
또한, 복수의 반도체 칩(100) 각각에 형성한 재배선층(RL)과 하부의 재배선 구조물(RS)을 수직으로 접촉하도록 배치함으로써, 실리콘 관통 전극 및/또는 본딩 와이어를 사용하지 않으면서도, 복수의 반도체 칩(100)과 연결 단자(240)의 전기적 연결을 가능하게 한다.
이에 더해, 복수의 반도체 칩(100)을 제1 수평 방향(X 방향)으로 나란히 일렬로 배치함으로써 발생할 수 있는 열 배출 문제는, 복수의 반도체 칩(100)의 사이에 일정 간격으로 방열판(HP)을 배치함으로써 해결할 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 높은 메모리 용량, 높은 경제성, 및 높은 생산 효율성을 제공하는 효과가 있다.
도 2 및 도 3은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 단면도들이다.
이하에서 설명하는 반도체 패키지들(20, 30)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10)와 차이점을 중심으로 설명하도록 한다.
도 2를 참조하면, 재배선 구조물(RS) 상에 복수의 반도체 블록(SB2)을 포함하는 반도체 패키지(20)를 나타낸다.
본 실시예의 반도체 패키지(20)에서, 1개의 반도체 블록(SB2)에 3개의 반도체 칩들(100)이 포함될 수 있다. 다만, 1개의 반도체 블록(SB2)에 포함되는 반도체 칩들(100)의 개수가 이에 한정되는 것은 아니다.
일부 실시예들에서, 서로 이웃하는 2개의 상기 방열판(HP)의 사이에 배치되는 복수의 반도체 칩(100)의 개수는 동일할 수 있다. 구체적으로, N(여기서, N은 자연수)번째의 상기 복수의 반도체 칩(100)마다 하나씩 방열판(HP)이 배치될 수 있다. 즉, 서로 이웃하는 2개의 상기 방열판들(HP)의 사이에 배치되는 상기 복수의 반도체 칩(100)의 개수는 N개로 동일할 수 있다. 본 실시예의 반도체 패키지(20)에서, N은 3일 수 있다.
상기 방열판(HP)을 통하여 상기 복수의 반도체 칩(100)에서 발생하는 열은 반도체 패키지(20)의 외부로 방출될 수 있다. 상기 방열판(HP)은 상기 반도체 블록(SB2)에서 발생하는 열이 이웃하는 반도체 블록(SB2)으로 전달되는 것을 최소화하는 역할을 수행할 수 있다. 즉, 열 방출이 큰 반도체 칩(100)을 포함하는 반도체 블록(SB2)의 경우에 상대적으로 N은 작을 수 있고, 열 방출이 작은 반도체 칩(100)을 포함하는 반도체 블록(SB2)의 경우에 상대적으로 N은 클 수 있다.
일부 실시예들에서, 본 실시예의 반도체 패키지(20)에서, 상기 재배선 구조물(RS)은 제1 수평 방향(X 방향)으로 제2 폭(W2)을 가지도록 형성될 수 있다. 상기 제2 폭(W2)은 반도체 블록(SB2)에 포함되는 복수의 반도체 칩(100)의 개수에 따라 결정될 수 있다.
도 3을 참조하면, 재배선 구조물(RS) 상에 복수의 반도체 블록(SB)을 포함하는 반도체 패키지(30)를 나타낸다.
본 실시예의 반도체 패키지(30)에서, 재배선 구조물(RS)은 제1 수평 방향(X 방향)으로 제3 폭(W3)을 가지도록 형성될 수 있다. 상기 제3 폭(W3)은 반도체 패키지(30)에 포함되는 복수의 반도체 블록(SB)의 개수에 따라 결정될 수 있다.
본 실시예의 반도체 패키지(30)에서, 복수의 반도체 칩(100)을 수직 방향(Z 방향)으로 쌓아 올려 배치하지 않고, 복수의 반도체 칩(100)을 수직 방향(Z 방향)으로 세워 제1 수평 방향(X 방향)으로 나란히 일렬로 배치한다. 이를 위해, 일정한 개수의 반도체 칩(100)을 하나의 반도체 블록(SB)으로 구성하여 배치의 용이성을 높일 수 있고, 이에 따라, 반도체 패키지(10) 내에 반도체 칩(100)을 대략 100개 이상으로 구성할 수 있다.
도 4 및 도 5는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 단면도들이다.
이하에서 설명하는 반도체 패키지들(40, 50)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10)와 차이점을 중심으로 설명하도록 한다.
도 4를 참조하면, 베이스 기판(300) 및 상기 베이스 기판(300) 상에 실장되고 상기 베이스 기판(300)의 상면에 제1 수평 방향(X 방향)으로 나열된 복수의 반도체 블록(SB)을 포함하는 반도체 패키지(40)를 나타낸다.
베이스 기판(300)은 예를 들어, 인쇄회로기판, 세라믹 기판, 또는 인터포저일 수 있다.
일부 실시예들에서, 상기 베이스 기판(300)이 인쇄회로기판인 경우, 상기 베이스 기판(300)은 기판 몸체부(310), 하면 패드(320), 상면 패드(330), 및 상기 기판 몸체부(310)의 하면 및 상면에 형성된 솔더레지스트층(미도시)을 포함할 수 있다. 상기 기판 몸체부(310) 내에는 상기 하면 패드(320) 및 상기 상면 패드(330)를 전기적으로 연결하는 내부 배선(미도시)이 형성될 수 있다. 상기 하면 패드(320) 및 상기 상면 패드(330)는 상기 기판 몸체부(310)의 하면 및 상면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 각각 기판 몸체부(310)의 하면 및 상면 상에 형성된 솔더레지스트층(미도시)에 의하여 노출된 부분일 수 있다.
다른 실시예들에서, 상기 베이스 기판(300)이 인터포저인 경우, 상기 베이스 기판(300)은 반도체 물질로 이루어진 기판 몸체부(310) 및 상기 기판 몸체부(310)의 하면 및 상면에 각각 형성된 상기 하면 패드(320) 및 상기 상면 패드(330)를 포함할 수 있다. 상기 기판 몸체부(310)는 예를 들어, 실리콘 웨이퍼로부터 형성될 수 있다. 또한, 상기 기판 몸체부(310)의 하면, 상면, 또는 내부에는 내부 배선(미도시)이 형성될 수 있다. 또한, 상기 기판 몸체부(310)의 내부에는 상기 하면 패드(320) 및 상기 상면 패드(330)를 전기적으로 연결하는 관통 비아(미도시)가 형성될 수 있다.
상기 베이스 기판(300)의 하면에는 외부 접속 단자(340)가 부착될 수 있다. 상기 외부 접속 단자(340)는 예를 들어, 상기 하면 패드(320) 상에 부착될 수 있다. 상기 외부 접속 단자(340)는 예를 들어, 솔더 볼 또는 솔더 범프일 수 있다. 상기 외부 접속 단자(340)는 반도체 패키지(40)와 외부 장치 사이를 전기적으로 연결할 수 있다.
상기 베이스 기판(300)과 재배선 구조물(RS) 사이에는 언더필(410)이 형성될 수 있다. 상기 언더필(410)은 상기 베이스 기판(300)과 상기 재배선 구조물(RS) 사이에 개재되어 연결 단자(240)를 둘러쌀 수 있다. 상기 언더필(410)은 예를 들어, 에폭시 수지로 이루어질 수 있다. 일부 실시예들에서, 상기 언더필(410)은 MUF(Molded Underfill) 방식으로 형성되는 제2 몰딩 부재(420)의 일부분일 수 있다. 다른 실시예들에서, 상기 언더필(410)이 아닌 비전도성 필름(non-conductive film, NCF)이 형성될 수 있다.
상기 베이스 기판(300) 상에는 복수의 반도체 블록(SB)을 감싸는 제2 몰딩 부재(420)가 형성될 수 있다. 제2 몰딩 부재(420)는 복수의 반도체 블록(SB)을 둘러싸며 반도체 패키지(40)의 외관을 구성할 수 있다.
도 5를 참조하면, 패키지 기판(610), 상기 패키지 기판(610) 상에 배치되는 인터포저(620), 및 상기 인터포저(620)의 상면에 제1 수평 방향(X 방향)으로 나열된 제1 및 제2 반도체 장치들(501, 502)을 포함하는 반도체 패키지(50)를 나타낸다.
본 실시예의 반도체 패키지(50)에 포함되는 패키지 기판(610)은 인쇄회로기판, 웨이퍼 기판, 세라믹 기판, 유리 기판 등을 기반으로 형성될 수 있다.
상기 패키지 기판(610)의 하면에는 외부 접속 단자(630)가 배치될 수 있다. 상기 반도체 패키지(50)는 상기 외부 접속 단자(630)를 통해 전자 제품의 모듈 기판이나 시스템 보드 등에 전기적으로 연결되어 탑재될 수 있다.
인터포저(620)는 이의 하부에 연결되는 내부 접속 단자(640)를 포함할 수 있다. 상기 내부 접속 단자(640)와 제1 및 제2 반도체 장치들(501, 502)은 관통 전극(650)을 통하여 전기적으로 연결될 수 있다. 또한, 상기 인터포저(620)의 상면에는 제1 범프 패드(660)가 배치될 수 있다.
본 실시예의 반도체 패키지(50)에서, 제1 반도체 장치(501) 및 제2 반도체 장치(502)가 상기 인터포저(620) 상에 실장될 수 있다. 또한, 상기 제1 반도체 장치(501) 및 상기 제2 반도체 장치(502)를 둘러싸는 몰딩 부재(670) 및 상기 몰딩 부재(670)의 상부에 열방출 부재(680)가 배치될 수 있다. 일부 실시예들에서, 반도체 패키지(50)는 상기 인터포저(620), 상기 몰딩 부재(670), 및 상기 열방출 부재(680)를 둘러싸는 인캡슐레이션(690)을 포함할 수 있다.
상기 제1 반도체 장치(501)는 단일의 로직 칩으로서 마이크로 프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서, 또는 시스템 온 칩 등으로 구현될 수 있다. 이와 달리, 상기 제2 반도체 장치(502)는 복수의 슬라이스가 적층 구조를 형성하는 HBM 칩일 수 있다.
본 실시예의 반도체 패키지(50)에서, 제2 반도체 장치(502)에 포함되는 복수의 반도체 블록(SB)은 앞서 반도체 패키지(10)에서 설명한 특징을 실질적으로 동일하게 포함할 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 6을 참조하면, 반도체 패키지의 제조 방법(S10)은 제1 내지 제7 단계(S110 내지 S170)의 공정 순서를 포함할 수 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법(S10)은, 복수의 반도체 칩 및 스크라이브 레인을 포함하는 반도체 웨이퍼를 준비하는 제1 단계(S110), 제1 캐리어 기판 상에 절삭된 복수의 반도체 칩을 순차적으로 적층하고 방열판을 배치하는 제2 단계(S120), 분리된 복수의 반도체 블록을 회전하여 제2 캐리어 기판 상에 수평 방향으로 나란히 배치하는 제3 단계(S130), 복수의 반도체 블록을 둘러싸는 몰딩 부재를 형성하는 제4 단계(S140), 복수의 반도체 블록 각각의 일부를 연마하여 반도체 기판을 노출시키는 제5 단계(S150), 연마 및 평탄화 공정이 진행된 복수의 반도체 블록 상에 재배선 구조물을 형성하는 제6 단계(S160), 및 재배선 구조물 상에 필라층 및 연결 단자를 형성하고 제2 캐리어 기판을 제거하는 제7 단계(S170)를 포함할 수 있다.
상기 제1 내지 제7 단계(S110 내지 S170) 각각에 대한 기술적 특징은 후술하는 도 7a 내지 도 7g를 통하여 상세히 설명하도록 한다.
도 7a 내지 도 7g는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 7a를 참조하면, 복수의 반도체 칩(100) 및 상기 복수의 반도체 칩(100)의 사이에 정의된 스크라이브 레인(scribe lane)(SL)을 포함하는 반도체 웨이퍼(WF)를 준비한다.
반도체 웨이퍼(WF)는, 반도체 소자의 제조 공정으로 제작된 복수의 반도체 칩(100)을 2차원적으로 포함할 수 있다. 상기 반도체 소자의 제조 공정에 대한 내용은 반도체 분야의 통상의 기술자에게 쉽게 이해될 수 있는 내용이므로, 여기서는 상세한 설명을 생략한다.
상기 복수의 반도체 칩(100) 각각은 반도체 기판(101) 및 상기 반도체 기판(101)의 상면에 형성되는 재배선층(RL)을 포함할 수 있다. 설명의 편의를 위하여, 도면에서 상기 반도체 칩(100)을 구성하는 일부 구성 요소만을 도시한다.
스크라이브 레인(SL)이 상기 반도체 웨이퍼(WF)에서 제1 및 제2 수평 방향(X 방향 및 Y 방향)으로 연장될 수 있다. 상기 스크라이브 레인(SL)은 일정한 폭을 갖는 직선의 레인 형태일 수 있다. 즉, 상기 복수의 반도체 칩(100)은 상기 스크라이브 레인(SL)에 의하여 둘러싸여 서로 이격되도록 배치될 수 있다.
상기 복수의 반도체 칩(100)은 상기 스크라이브 레인(SL)을 따라 다이 소잉(die sawing) 공정을 수행함으로써, 개별적인 반도체 칩(100) 형태로 절삭할 수 있다. 다이 소잉 공정 후, 반도체 기판(101)은 메인 영역(101M)과 상기 메인 영역(101M) 주변의 스크라이브 레인 영역(101R)을 포함하도록 구성될 수 있다.
도 7b를 참조하면, 제1 캐리어 기판(CS1) 상에 절삭된 복수의 반도체 칩(100)을 순차적으로 적층하고, 이들의 상부에 방열판(HP)을 배치한다.
제1 캐리어 기판(CS1)은 예를 들어, 유리, 실리콘, 또는 알루미늄 산화물을 포함할 수 있다. 상기 제1 캐리어 기판(CS1)에 상기 반도체 칩(100)의 부착을 용이하게 하기 위하여, 상기 제1 캐리어 기판(CS1)과 상기 반도체 칩(100)의 사이에 접착층(BL)이 형성될 수 있다.
상기 복수의 반도체 칩(100)은 동일하거나 유사한 용도, 구조, 형태, 및 기술적 특징을 가질 수 있다. 예를 들어, 상기 복수의 반도체 칩(100)은 모두 동일한 종류의 메모리 칩일 수 있다. 상기 복수의 반도체 칩(100)은 접착층(BL)인 다이 어태치 필름에 의하여 서로 부착될 수 있다.
상기 복수의 반도체 칩(100)이 수직 방향(Z 방향)으로 적층된 모습을 예시적으로 도시하지만, 적층된 반도체 칩(100)의 개수가 이에 한정되는 것은 아니다. 예를 들어, 상기 복수의 반도체 칩(100)은 2개, 3개, 4개, 또는 6개 이상이 적층될 수도 있다.
상기 복수의 반도체 칩(100)을 둘러싸는 몰딩층(MB1)을 형성할 수 있다. 상기 몰딩층(MB1)은 상기 복수의 반도체 칩(100) 충격 및 오염 등과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 일부 실시예들에서, 상기 몰딩층(MB1)은 최상층의 반도체 칩(100)의 상면을 노출시킬 수 있다.
몰딩층(MB1) 및 최상층의 반도체 칩(100)의 상면을 덮도록 방열판(HP)을 형성할 수 있다. 상기 방열판(HP)은 최상층의 반도체 칩(100)이 노출되는 부분이 없도록, 최상층의 반도체 칩(100)의 상면을 완전히 덮을 수 있다.
상기 복수의 반도체 칩(100)이 하나의 반도체 블록(SB)을 형성하도록, 다이싱 라인(DL)을 따라 방열판(HP) 및 몰딩층(MB1)을 절삭하여, 복수의 반도체 블록(SB)으로 분리한다.
도 7c를 참조하면, 분리된 복수의 반도체 블록(SB)을 회전하여, 제2 캐리어 기판(CS2) 상에 제1 수평 방향(X 방향)으로 나란히 배치한다.
제1 캐리어 기판(CS1, 도 7b 참조)에서 복수의 반도체 블록(SB)을 모두 분리하고, 분리된 복수의 반도체 블록(SB)을 제2 캐리어 기판(CS2) 상에 부착할 수 있다. 상기 제2 캐리어 기판(CS2)은 예를 들어, 유리, 실리콘, 또는 알루미늄 산화물을 포함할 수 있다.
본 발명의 기술적 사상에 따른 제조 방법에서, 분리된 복수의 반도체 블록(SB)을 회전하여, 상기 제2 캐리어 기판(CS2)의 상면과 상기 반도체 기판(101)의 상면(101T)은 서로 수직하고, 상기 제2 캐리어 기판(CS2)의 상면과 상기 방열판(HP)은 서로 수직하여 접촉하도록 배열할 수 있다.
도 7d를 참조하면, 복수의 반도체 블록(SB)을 둘러싸도록 제2 캐리어 기판(CS2) 상에 몰딩 부재(MB2)를 형성할 수 있다.
몰딩 부재(MB2)는 복수의 반도체 블록(SB)을 충격 및 오염 등과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 상기 몰딩 부재(MB2)는 에폭시 몰드 컴파운드 또는 레진 등으로 이루어질 수 있다. 또한, 상기 몰딩 부재(MB2)는 컴프레션 몰딩, 라미네이션, 또는 스크린 프린팅 등의 공정에 의해 형성될 수 있다.
도 7e를 참조하면, 방열판(HP)의 일부, 몰딩층(MB1)의 일부, 및 몰딩 부재(MB2)의 일부를 제거하여 반도체 기판(101)을 노출시킨다.
그라인더(GR)를 이용하여 연마 및 평탄화 공정을 진행한다. 상기 연마 및 평탄화 공정은 화학적 기계적 연마 공정일 수 있다. 상기 그라인더(GR)는 방열판(HP)의 일부, 몰딩층(MB1)의 일부, 및 몰딩 부재(MB2)의 일부를 연마 및 평탄화 공정으로 제거하여, 복수의 반도체 기판(101) 및 복수의 재배선층(RL)이 노출되는 평탄면을 형성할 수 있다.
상기 연마 및 평탄화 공정이 완료된 후, 도면에 도시된 방향으로, 몰딩 부재(MB2)의 상면, 복수의 방열판(HP)의 상면, 복수의 재배선층(RL)의 상면, 및 복수의 반도체 기판(101)의 상면은 평탄면을 형성할 수 있다.
도 7f를 참조하면, 연마 및 평탄화 공정이 진행된 복수의 반도체 블록(SB)의 평탄면 상에 재배선 구조물(RS)을 형성한다.
복수의 재배선층(RL)과 전기적으로 연결되는 재배선 구조물(RS)을 형성할 수 있다. 도면에 도시된 방향으로, 상기 재배선 구조물(RS)의 하면, 즉, 복수의 재배선층(RL)이 복수의 반도체 기판(101)과 맞닿는 면은 평탄면일 수 있다. 또한, 상기 재배선 구조물(RS)의 상기 하면과 대향하는 상면 역시 평탄면일 수 있다.
상기 재배선 구조물(RS)은 제2 절연층(210) 및 제2 배선층(220)으로 구성될 수 있다. 상기 제2 절연층(210)은 폴리머, 벤조사이클로부텐, 또는 수지로 형성될 수 있으며, 필요에 따라, 감광성 폴리이미드로 형성될 수 있다. 일부 실시예들에서, 상기 제2 절연층(210)은 실리콘산화물, 실리콘질화물, 또는 실리콘산질화물로 구성될 수 있다. 상기 제2 배선층(220)은 예를 들어, 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 티타늄(Ti), 또는 팔라듐(Pd)으로 형성되거나, 이들의 합금으로 형성될 수 있다. 일부 실시예들에서, 상기 제2 배선층(220)은 전기 도금 공정으로 형성될 수 있다.
도 7g를 참조하면, 재배선 구조물(RS) 상에 필라층(230) 및 연결 단자(240)를 형성한다.
일부 실시예들에서, 연결 단자(240)는 솔더 볼로 형성될 수 있다. 상기 솔더 볼은 구형으로 형성되어, 필라층(230)에 부착될 수 있다. 다른 실시예들에서, 상기 연결 단자(240)는 상기 필라층(230)에 솔더층을 형성하고, 리플로우 공정에 의하여 상기 솔더층이 녹아, 리플로우 솔더층으로 형성될 수 있다.
도 1b를 다시 참조하면, 제2 캐리어 기판(CS2)을 제거하여, 본 발명의 기술적 사상에 따른 반도체 패키지(10)를 형성한다.
이와 같은 제조 단계를 포함하는 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법(S10, 도 6 참조)으로, 높은 메모리 용량, 높은 경제성, 및 높은 생산 효율성을 제공하는 반도체 패키지(10)를 제조할 수 있다.
도 8은 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지의 구성을 개략적으로 나타내는 구성도이다.
도 8을 참조하면, 반도체 패키지(1000)는 마이크로 처리 유닛(1010), 메모리(1020), 인터페이스(1030), 그래픽 처리 유닛(1040), 기능 블록들(1050), 및 이를 연결하는 버스(1060)를 포함할 수 있다.
반도체 패키지(1000)는 마이크로 처리 유닛(1010) 및 그래픽 처리 유닛(1040)을 모두 포함할 수도 있고, 둘 중 하나만을 포함할 수도 있다.
상기 마이크로 처리 유닛(1010)은 코어(core) 및 캐시(cache)를 포함할 수 있다. 예를 들어, 상기 마이크로 처리 유닛(1010)은 멀티 코어를 포함할 수 있다. 멀티 코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한, 멀티 코어의 각 코어는 동시에 활성화되거나, 서로 활성화되는 시점을 달리할 수 있다.
상기 메모리(1020)는 상기 마이크로 처리 유닛(1010)의 제어에 의해 상기 기능 블록들(1050)에서 처리한 결과 등을 저장할 수 있다. 상기 인터페이스(1030)는 외부의 장치들과 정보나 신호를 주고 받을 수 있다. 상기 그래픽 처리 유닛(1040)은 그래픽 기능들을 수행할 수 있다. 예를 들어, 상기 그래픽 처리 유닛(1040)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 상기 기능 블록들(1050)은 다양한 기능들을 수행할 수 있다. 예를 들어, 상기 반도체 패키지(1000)가 모바일 장치에 사용되는 애플리케이션 프로세서인 경우, 상기 기능 블록들(1050) 중 일부는 통신 기능을 수행할 수 있다.
상기 반도체 패키지(1000)는 앞서 도 1a 내지 도 5에서 설명된 반도체 패키지들(10, 20, 30, 40, 50) 중 어느 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30, 40, 50: 반도체 패키지
100: 반도체 칩 101: 반도체 기판
110: 제1 절연층 120: 제1 배선층
210: 제2 절연층 220: 제2 배선층
230: 필라층 240: 연결 단자
RL: 재배선층 RS: 재배선 구조물
MB1: 몰딩층 MB2: 몰딩 부재
HP: 방열판 BL: 접착층
SB: 반도체 블록

Claims (10)

  1. 반도체 기판과 상기 반도체 기판의 활성면에 배치되는 재배선층을 각각 포함하는 복수의 반도체 칩;
    상기 복수의 반도체 칩이 나란히 배열되는 재배선 구조물;
    상기 복수의 반도체 칩의 사이에 배치되는 복수의 방열판; 및
    상기 복수의 반도체 칩과 상기 복수의 방열판을 둘러싸는 몰딩 부재;를 포함하고,
    상기 재배선 구조물의 상면과 상기 반도체 기판의 활성면은 서로 수직하고,
    상기 복수의 방열판 각각의 일부는 상기 몰딩 부재의 상면으로 노출되는,
    반도체 패키지.
  2. 제1항에 있어서,
    서로 이웃하는 2개의 상기 방열판들의 사이에 배치되는 상기 복수의 반도체 칩의 개수는 동일한 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 반도체 기판은, 반도체 소자가 배치되는 메인 영역 및 상기 메인 영역을 둘러싸는 스크라이브 레인 영역을 포함하고,
    상기 재배선층은 상기 메인 영역 및 상기 스크라이브 레인 영역에 배치되는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 복수의 방열판 각각의 두께는 서로 실질적으로 동일하고,
    상기 두께는 약 10㎛ 내지 약 30㎛인 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    적어도 하나의 상기 반도체 칩과 하나의 상기 방열판이 반도체 블록을 구성하고,
    상기 재배선 구조물의 상면 상에 상기 반도체 블록이 수평 방향으로 복수로 배열되는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 재배선 구조물의 상면은 상기 반도체 기판의 측면, 상기 재배선층의 일면, 상기 방열판의 일면, 및 상기 몰딩 부재의 하면과 동일 평면 상에서 접촉하는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 복수의 반도체 칩은, 상기 복수의 반도체 칩 사이에 배치되는 접착층에 의하여 접합되는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 재배선 구조물의 상면으로부터 수직 방향에 따라, 상기 반도체 기판의 제1 길이는 상기 방열판의 제2 길이보다 작은 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 반도체 기판의 제1 평면적은 상기 방열판의 제2 평면적보다 작은 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 재배선 구조물의 상면은 상기 재배선층의 일면과 전기적으로 연결되며,
    상기 재배선 구조물의 하면 상에 솔더 범프가 부착되는 것을 특징으로 하는 반도체 패키지.
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