JP2011081885A - 半導体装置及びその制御方法並びにデータ処理システム - Google Patents

半導体装置及びその制御方法並びにデータ処理システム Download PDF

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Abstract

【課題】複数のコアチップから出力されるリードデータをインターフェースチップにおいて正しく取り込む。
【解決手段】コアチップＣＣ０〜ＣＣ７は、パラレルデータの出力に同期したタイミング信号ＤＲＡＯＩＦをインターフェースチップＩＦに出力するタイミング制御回路１００を含み、インターフェースチップＩＦは、タイミング信号ＤＲＡＯＩＦに同期してパラレルデータを取り込むデータ入力回路２５ｉを含む。これにより、パラレルデータの出力タイミングと、パラレルデータの取り込みタイミングがいずれもコアチップによって生成されるタイミング信号に同期することから、各コアチップとインターフェースチップとの間に動作速度差がある場合であっても、インターフェースチップ側においてパラレルデータを正しく取り込むことが可能となる。
【選択図】図５

Description

本発明は半導体装置及びその制御方法並びにデータ処理システムに関し、特に、複数のコアチップとこれを制御するインターフェースチップからなる半導体装置及びその制御方法並びにデータ処理システムに関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、夫々のメモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。
しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。
このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体装置を構成する方法が提案されている（特許文献１参照）。この方法によれば、それぞれバックエンド部が集積された複数のコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体装置を提供することが可能となる。
しかしながら、各コアチップの動作速度には製造プロセス条件に起因するばらつきが存在することから、例えばリードコマンドを受けてからリードデータを出力するまでの時間がコアチップごとにばらついてしまう。このため、インターフェースチップ側におけるリードデータのラッチマージンが減少し、場合によってはリードデータを正しくラッチできないという問題が生じてしまう。
この問題を解決する方法として、フロントエンド部とバックエンド部が分離されたタイプの半導体装置ではないが、特許文献２の図１１と図１３には、複数のメモリチップとインターフェースチップが積層された半導体装置において、メモリチップから出力されるデータストローブ信号（ＤＱＳ）をインターフェースチップにて位相を遅らせて再生し、再生されたデータストローブ信号を用いてインターフェースチップ側におけるリードデータのラッチタイミングを制御する方法が開示されている。詳細には、特許文献２の段落［００７１］から［００７３］に開示されるように、リード時にメモリチップより供給されるデータストローブ信号ＤＱＳと／ＤＱＳは、インターフェースチップの夫々の差動アンプ型の入力バッファＩＮＢとストローブ信号発生回路ＤＳＧを介して、データストローブ信号ＤＱＳと／ＤＱＳの位相を９０度ずらした内部ストローブ信号ＤＱＳＩを生成している。そして、インターフェースチップのラッチ回路Ｌが、内部ストローブ信号ＤＱＳＩに同期して、メモリチップより供給されるデータＤＱの取り込みを行う。これらインターフェースチップ内に取り込まれたデータＤＱとストローブ信号ＤＱＳと／ＤＱＳは、外部に送出される。よって、半導体記憶装置の外部からみると、全体的なリードレイテンシは、メモリチップのリードレイテンシＲＬにインターフェースチップ自身のレイテンシである１クロックを加えた値、すなわちＲＬ＋１となる。これは、周知の単体で動作する通常のメモリチップにインターフェースチップを加えた半導体装置におけるデータラッチタイミングの思想であり、前述の様に通常のメモリチップのリードレイテンシから遅らせることを前提にカバーされた解決方法である。
特開２００４−３２７４７４号公報 特開２００６−２７７８７０号公報
しかしながら、特許文献２に記載された半導体装置は、フロントエンド部とバックエンド部が分離されたタイプの半導体装置ではなく、あくまで単体で動作する通常のメモリチップと、それら通常のメモリチップと外部とを中継するインターフェースチップとを積層したタイプであることから、メモリチップから出力されるリードデータはシリアル変換後のデータである。したがって、メモリチップから出力されるリードデータやデータストローブ信号は、通常の半導体装置においてはコントローラチップ（外部）に直接供給されるべき信号であり、これをインターフェースチップにてバッファリングしているに過ぎない。かかるバッファリングにより、実際にコントローラチップにリードデータが供給されるまでの時間が余分に必要となることから、コントローラチップから見たアクセス速度が低下してしまう。このように、特許文献２に記載された発明は、フロントエンド部とバックエンド部が分離されたタイプの半導体装置とは根本的に異なることから、そのままでは上述した問題を解決することは困難である。
本発明による半導体装置は、並列な複数ビットであるパラレルデータを出力する少なくとも一つのコアチップと、前記コアチップより供給される前記パラレルデータを直列な複数ビットであるシリアルデータに変換して外部に出力するインターフェースチップと、を備え、前記コアチップは、前記パラレルデータの出力に同期したタイミング信号を前記インターフェースチップに出力するタイミング制御回路を含み、前記インターフェースチップは、前記コアチップ内で生成された前記タイミング信号に同期して前記パラレルデータを取り込むデータ入力回路を含む、ことを特徴とする。
また、本発明による半導体装置の制御方法は、並列な複数ビットであるパラレルデータを出力する少なくとも一つのコアチップと、前記コアチップより供給される前記パラレルデータを直列な複数ビットであるシリアルデータに変換して外部に出力するインターフェースチップとを備える半導体装置に制御方法であって、タイミング信号に同期して、前記コアチップから前記インターフェースチップに前記パラレルデータを出力し、前記コアチップ内で生成された前記タイミング信号に同期して、前記パラレルデータを前記インターフェースチップ内で取り込む、ことを特徴とする。
また、本発明によるデータ処理システムは、上記の半導体装置とこれに接続されたコントローラとを備え、前記コントローラは、前記インターフェースチップに前記リードコマンドに関連するコマンドを発行し、前記コントローラから前記コマンドを受けた前記インターフェースチップは、前記複数のコアチップに前記リードコマンドを発行し、前記複数のコアチップのいずれかは、前記リードコマンドを受けて前記インターフェースチップに前記リードコマンドに対応する前記パラレルデータを出力し、前記複数のコアチップのいずれかから前記パラレルデータを受けた前記インターフェースチップは、前記パラレルデータを前記シリアルデータに変換して前記コントローラに出力する、ことを特徴とする。
本発明によれば、各コアチップからそれぞれ出力されるパラレルデータの出力タイミングと、インターフェースチップにそれぞれ入力されるパラレルデータの取り込みタイミングとが、いずれも各コアチップによってそれぞれ生成されるタイミング信号にそれぞれ同期することから、各コアチップとインターフェースチップとの間にそれぞれの製造条件等による各コアチップ間の動作速度差または／且つコアチップとインターフェースチップとの動作速度差がある場合であっても、インターフェースチップ側において各コアチップがそれぞれ出力するパラレルデータを正しく取り込むことが可能となる。しかも、それら動作速度差に基づいて、各コアチップ側でそれぞれのパラレルデータの出力タイミングを一致させるように微調整したり、インターフェースチップ側で各コアチップがそれぞれ出力するパラレルデータのそれぞれの入力タイミングを一致させるように微調整したりする必要がないことから、比較的簡単な回路構成で上記の効果を達成することが可能となる。且つ、特許文献２の様にインターフェースチップ内でコアチップの信号情報の位相を更に遅らせることによる半導体装置全体の遅れも生じない。
本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。 コアチップに設けられたＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。 半導体装置１０の回路構成を示すブロック図である。 本発明の第１の実施形態を示すブロック図である。 第１の実施形態による効果を説明するためのタイミング図である。 本発明の第２の実施形態を示すブロック図である。 第２の実施形態の動作を説明するためのタイミング図である。 本発明の第３の実施形態を示すブロック図である。 本発明の第４の実施形態を示すブロック図である。 本発明の第５の実施形態を示すブロック図である。 半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、コアチップ側が出力するパラレルデータの出力タイミングを規定するタイミング信号を前記パラレルデータと共にインターフェースチップに出力し、前記タイミング信号に同期してインターフェースチップ側における前記パラレルデータの入力許可タイミング（ラッチタイミング）を規定することを技術思想とするものである。これにより、各コアチップとインターフェースチップとの間にそれぞれの製造条件等による各コアチップ間の動作速度差または／且つコアチップとインターフェースチップとの動作速度差がある場合であっても、インターフェースチップ側において各コアチップがそれぞれ出力するパラレルデータを正しく取り込むことが可能となる。しかも、それら動作速度差に基づいて、各コアチップ側でそれぞれのパラレルデータの出力タイミングを一致させるように調整したり、インターフェースチップ側で各コアチップがそれぞれ出力するパラレルデータのそれぞれの入力タイミングを一致させるように調整したりする必要がないことから、比較的簡単な回路構成で上記の効果を達成することが可能となる。且つ、特許文献２の様にインターフェースチップ内でコアチップの信号情報の位相を更に遅らせることによる半導体装置全体の遅れも生じない。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層のＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下のＴＳＶ１が短絡され、これらＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらのＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示すＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７からＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
これに対し、一部のＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層のＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５がＴＳＶ２を介してカスケード接続されている。この種のＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路４に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
さらに他の一部のＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層のＴＳＶと短絡されている。この種のＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられたＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
このように、コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分のＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプのＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプのＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
図３は、図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
図３に示すように、ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
シリコン基板８０の裏面側におけるＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
図４は、半導体装置１０の回路構成を示すブロック図である。
図４に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
層アドレスコントロール回路４５は、本実施形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶを介してパラレルに接続される。
コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。図４に示すように、コントロールロジック回路６３にはタイミング制御回路１００が含まれている。タイミング制御回路１００は、タイミング信号ＤＲＡＯｉ（ｉは０〜７のチップ番号）を生成する回路である。タイミング信号ＤＲＡＯｉは、データコントロール回路５４に供給されるとともに、バッファＢＵＦｉ（ｉ＝０〜７）にも供給される。バッファＢＵＦｉは、図２（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦ内のデータラッチ回路２５にタイミング信号ＤＲＡＯＩＦを供給する。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われ、一致を検出すると一致信号ＨＩＴを活性化させる。
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプのＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
層アドレス発生回路４６には、ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態での動作試験を行うことができなくなってしまう。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰが設けられており、テストパッドＴＰからアドレス信号やコマンド信号の入力が可能とされている。
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
以上が本実施形態による半導体装置１０の全体構成である。このように、本実施形態による半導体装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。
図５は、インターフェースチップＩＦから各コアチップへ送出されるリードコマンドに関連し、コアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦへのパラレルなリードデータ（パラレルデータ）の流れを説明するための模式図であり、本発明の第１の実施形態を示している。尚、図５においては、パラレルなリードデータ（パラレルデータ）の１ビット分のみを示している（後述する図７，９〜１０においても同様）。
尚、リードコマンドやリードコマンドに関連するアドレス信号は、インターフェースチップＩＦから各コアチップＣＣ０〜ＣＣ７に共通に供給されるが、インターフェースチップＩＦへリードデータが出力されるのはコアチップＣＣ０〜ＣＣ７のいずれか一つのみであり、２つ以上のコアチップＣＣ０〜ＣＣ７から同時にリードデータが出力されることはない。これにより、図２（ａ）に示したタイプのＴＳＶ１を用いたコアチップからインターフェースチップＩＦへのリードデータの転送において、データの衝突が生じることはない。コアチップＣＣ０〜ＣＣ７の選択は、インターフェースチップＩＦより供給されるアドレス信号と各コアチップＣＣ０〜ＣＣ７に設定された層アドレスとを層アドレス比較回路４７によって比較することにより行う。
図５に示すように、コアチップ内のデータコントロール回路５４内のＴＳＶバッファ５４ｂには、データ出力回路５４ｏ及びデータ入力回路５４ｉが含まれている。データ出力回路５４ｏの入力端及びデータ入力回路５４ｉの出力端は、リードライトバス５４ａを介して、センス回路５３及びカラムデコーダ５２などに含まれる各種アンプに接続され、最終的にメモリセルアレイ５０に接続されている。
データ出力回路５４ｏには、コントロールロジック回路６３内のタイミング制御回路１００よりタイミング信号ＤＲＡＯｉ（ｉ＝０〜７）が供給される。つまり、データ出力回路５４ｏは、出力タイミング信号ＤＲＡＯｉで制御されるクロックドドライバである。出力タイミング信号ＤＲＡＯｉは、データ出力回路５４ｏの動作タイミングを指定する信号（即ち、メモリセルアレイ５０から読み出したリードライトバス５４ａ上のリードデータ信号をＴＳＶへ出力する信号）である。
ＴＳＶを介してインターフェースチップＩＦに入力されたパラレルなリードデータ（リードデータ信号）は、ＴＳＶバッファ２５ａに含まれるデータ入力回路２５ｉに供給される。ＴＳＶバッファ２５ａには、データ出力回路２５ｏも含まれている。データ出力回路２５ｏの入力端及びデータ入力回路２５ｉの出力端は、リードライトバス２５ｂを介して、入出力バッファ回路２３に接続されている。インターフェースチップＩＦのデータ入力回路２５ｉは、半導体装置１０がコアチップからのリードデータを入力し外部へ出力する場合に活性化し、データ出力回路２５ｏは、半導体装置１０がライトデータを外部から入力しコアチップへ出力する場合に活性化する。
データ入力回路２５ｉには、インターフェースチップＩＦのタイミング信号ＤＲＡＯＩＦが供給される。つまり、データ入力回路２５ｉは、入力タイミング信号ＤＲＡＯＩＦで制御されるクロックドレシーバである。タイミング信号ＤＲＡＯＩＦは、ＴＳＶを介してコアチップからインターフェースチップＩＦへ出力されたリードデータの取り込みの許可タイミング（取り込みタイミング）を指定する信号である。タイミング信号ＤＲＡＯＩＦは、リードコマンドに関連するリードデータの出力を行ったコアチップＣＣ０〜ＣＣ７からＴＳＶを介して供給される。詳しくは、コアチップの前記クロックドドライバを制御する出力タイミング信号ＤＲＡＯｉが、リードデータが伝送されるＴＳＶとは異なるＴＳＶ（ＤＲＡＯ；クロック）を介してインターフェースチップへ供給される。
図５に示すように、各コアチップＣＣ０〜ＣＣ７には、それぞれタイミング信号ＤＲＡＯｉを受けるバッファＢＵＦ０〜ＢＵＦ７が含まれており、図２（ａ）に示したタイプのＴＳＶ１によってワイヤードオアされたバッファＢＵＦ０〜ＢＵＦ７の出力が、インターフェースチップＩＦのクロックドレシーバを制御する前記タイミング信号ＤＲＡＯＩＦとして用いられる。各バッファＢＵＦ０〜ＢＵＦ７は、それぞれ対応するイネーブル信号ＥＮ０〜ＥＮ７によって選択的に活性化され、イネーブル信号ＥＮｉの非活性状態においては、対応するバッファＢＵＦｉの出力がハイインピーダンスとなる。イネーブル信号ＥＮ０〜ＥＮ７には、層アドレスＬＩＤ（チップ識別情報）を含んでいる。
かかる構成により、各コアチップＣＣ０〜ＣＣ７の夫々の製造条件等によって内部の動作速度が異なり、それら固有の動作速度によって夫々対応するデータ出力回路５４ｏを介して複数のコアチップから夫々リードデータが出力される固有な複数のタイミングと、インターフェースチップＩＦ内のデータ入力回路２５ｉにおいて前記固有な複数のタイミングでそれぞれ出力された複数のリードデータをそれぞれ入力する複数のリードデータの取り込みの許可タイミング（取り込みタイミング）とは、それぞれ確実に同期することになる。
図６は、本実施形態による効果を説明するためのタイミング図である。
図６（ａ）に示すように、半導体装置１０の外部からリードコマンド（ＲＥＡＤ）が発行され、インターフェースチップＩＦが前記リードコマンドに関連する指示を対応するコアチップへ指令すると、前記リードコマンドから所定時間後にコアチップ内のリードライトバス５４ａに有効なリードデータが現れる。この有効なリードデータが現れるタイミングでタイミング信号ＤＲＡＯｉ（ｉ＝０〜７）が活性化し、この活性化によりリードデータを伝送するＴＳＶ（ＤＡＴＡ）を介してリードデータが、インターフェースチップＩＦに転送される。これと同期して、コアチップ内のタイミング信号ＤＲＡＯｉが、インターフェースチップＩＦで使用するタイミング信号ＤＲＡＯＩＦとして転送されるため、インターフェースチップＩＦ内の入力バッファ２５ｉは、ＴＳＶ（ＤＡＴＡ）を介して供給されるリードデータの取り込みを直ちに許可する。その結果、インターフェースチップＩＦ内のリードライトバス２５ｂに有効なリードデータが現れ、リードライトバス２５ｂ上の有効なリードデータが入出力バッファ回路２３内でパラレルシリアル変換された後、半導体装置１０の外部にリードデータＤＱとして出力される。外部に出力されるリードデータＤＱ及びリードデータＤＱに対応するデータストローブ信号ＤＱＳは、タイミング信号ＤＲＡＯＩＦとは異なる半導体装置１０のフロントエンドを制御し半導体装置１０の外部クロックＣＫとＤＬＬで完全に動機が取れた入出力用クロック信号ＬＣＬＫに同期している。尚、データストローブ信号ＤＱＳは、フロントエンドとバックエンドが一つのシリコンチップに含まれる周知な通常の半導体装置に搭載される生成回路と同じ回路で生成される。
一方、図６（ｂ），（ｃ）には図６（ａ）との比較のため、インターフェースチップＩＦの内部で生成したタイミング信号ＤＲＡＯＩＦｘが破線で示されている。図６（ｂ）は、コアチップＣＣ０〜ＣＣ７の動作速度よりもインターフェースチップＩＦの動作速度が速く、その結果、タイミング信号ＤＲＡＯＩＦｘの活性化タイミングが早すぎるケースを示している。もし、仮にこのようなタイミング信号ＤＲＡＯＩＦｘを用いてコアチップから送出されたリードデータの取り込みを行おうとすると、コアチップからインターフェースチップＩＦに有効なリードデータが届く前にインターフェースチップＩＦの入力バッファ２５ｉが活性化されてしまうため、誤ったデータを取り込んでしまう可能性がある。一方、図６（ｃ）は、コアチップＣＣ０〜ＣＣ７の動作速度よりもインターフェースチップＩＦの動作速度が遅く、その結果、タイミング信号ＤＲＡＯＩＦｘの活性化タイミングが遅すぎるケースを示している。もし、仮にこのようなタイミング信号ＤＲＡＯＩＦｘを用いてコアチップから送出されたリードデータの取り込みを行うと、インターフェースチップＩＦのリードライトバス２５ｂにリードデータが出力されるタイミングが遅くなるため、リードデータを半導体装置１０の外部に出力すべき本来のタイミングに間に合わない可能性がある。また、コアチップから複数のパラレルなリードデータ（パラレルデータ）がインターフェースチップＩＦへ時系列的に送出される場合、図６（ｂ）の説明と同様に誤ったデータを取り込んでしまう可能性がある。
これに対し、本実施形態では、コアチップＣＣ０〜ＣＣ７内で生成されるクロックドドライバを制御するタイミング信号ＤＲＡＯｉ（ｉ＝０〜７）に基づいて、インターフェースチップＩＦのクロックドドライバを制御するタイミング信号ＤＲＡＯＩＦを生成し、これに同期して入力バッファ２５ｉ（クロックドレシーバ）のラッチタイミングを活性化させていることから、上記のような各コアチップ間の製造条件の違いまたは／且つコアチップとインターフェースチップ間の製造条件の違いによるクロックドドライバとクロックドレシーバの両者の制御タイミングのズレは原理的に生じない。このため、インターフェースチップＩＦ内におけるリードデータの取り込みを正確なタイミングで且つ遅れが生じないように行うことが可能となる。
尚、複数の前記ＴＳＶ（ＤＡＴＡ）と前記ＴＳＶ（ＤＲＡＯ；クロック）は、物理的に近接して配置されることが望ましい。言い換えれば、クロックドドライバ、クロックドレシーバとバッファＢＵＦは、近接して配置されることが望ましい。例えば、半導体装置１０の一つのＩ／Ｏ（ＤＱ）を構成する所定数のプリフェッチデータビット数（８ビット）、パラレルデータ数、バンク毎と１バイト毎、それらの組み合わせが考えられる。これらの施策により、クロックドレシーバのラッチタイミングの精度が向上する。
図７は本発明の第２の実施形態を示すブロック図であり、図８はその動作を説明するためのタイミング図である。
第１の実施形態と異なる第２の実施形態の部分について主に説明する。本実施形態においては、インターフェースチップＩＦにＦＩＦＯ回路２５ｃが設けられている。ＦＩＦＯ回路２５ｃは、リードライトバス２５ｂと入出力バッファ回路２３との間に接続される回路であり、複数個のフリップフロップ回路（ラッチ回路）が従属接続されてなる。ＦＩＦＯ回路２５ｃは、リードデータの外部への出力タイミングをレイテンシによって変化させる必要がある場合に用いられる。図７に示す例では、２個のフリップフロップ回路ＦＦＩＮ、ＦＦＯＵＴがこの順に従属接続された例を示している。初段のフリップフロップ回路ＦＦＩＮは、リードライトバス２５ｂ上のリードデータをラッチする回路であり、そのラッチタイミングはＦＩＦＯ制御回路２６によって制御される。また、最終段のフリップフロップ回路ＦＦＯＵＴは、入出力バッファ回路２３に出力すべきリードデータをラッチする回路であり、そのラッチタイミングはＦＩＦＯ制御回路２７によって制御される。これらフリップフロップ回路ＦＦＩＮ、ＦＦＯＵＴは、接続点ＦＩＦＯＮＯＤＥにて接続されている。
図７に示すように、ＦＩＦＯ制御回路２６にはタイミング信号ＤＲＡＯＩＦが供給されており、これにより、初段のフリップフロップ回路ＦＦＩＮのラッチタイミングもタイミング信号ＤＲＡＯＩＦに同期して行われる。これにより、入力バッファ２５ｉによるリードデータの取り込みタイミングのみならず、ＦＩＦＯ回路２５へのラッチタイミングについてもタイミング信号ＤＲＡＯＩＦに同期することから、図８に示すように、接続点ＦＩＦＯＮＯＤＥにリードデータが現れるタイミングもタイミング信号ＤＲＡＯＩＦと同期する。
ここで、ＦＩＦＯ回路２５ｃは、周知のファーストイン・ファーストアウトの機能の回路である。これら複数のＦＩＦＯ回路２５ｃの出力は、入出力バッファ回路２３に接続するマルチプレクサＭＵＸに接続される。複数のＦＩＦＯ回路２５ｃは、周知なＤＤＲ機能を実現するレイテンシ制御によって動作し、ＦＩＦＯ制御回路２６は、そのレイテンシ制御を実現する不図示のレイテンシ制御信号が入力される。前記レイテンシ制御信号は、タイミング信号ＤＲＡＯＩＦに同期して複数のＦＩＦＯ回路２５ｃを制御する。したがって第２の実施形態は、第１の実施形態に加えてタイミング信号ＤＲＡＯＩＦがＦＩＦＯ回路２５ｃの入力タイミングをも制御するので、クロックドレシーバ（入力バッファ２５ｉ）のラッチタイミングとそのラッチしたリードデータのＦＩＦＯ回路２５ｃへの入力タイミングが正確なタイミングで実現できる。
一方、ＦＩＦＯ制御回路２７の動作タイミングは、ＤＬＬ回路２２の出力である入出力用クロック信号ＬＣＬＫに同期する。したがって、図８に示すように、最終段のフリップフロップ回路ＦＦＯＵＴのラッチ動作は、入出力用クロック信号ＬＣＬＫに同期して行われることになる。また、ＦＩＦＯ制御回路２７の出力はＤＱＳバッファ２３ａにも供給され、これによってデータストローブ信号ＤＱＳの出力タイミングも制御される。尚、データストローブ信号ＤＱＳの生成回路は、周知の回路である。
図９は本発明の第３の実施形態を示すブロック図である。
第１の実施形態と異なる第３の実施形態の部分について主に説明する。本実施形態は、各バンクから出力されるパラレルなリードデータ（パラレルデータ）が互いに異なるＴＳＶ（ＤＡＴＡ）を介してインターフェースチップＩＦに供給される場合の好ましい実施形態である。本実施形態では、各コアチップＣＣ０〜ＣＣ７側のそれぞれに、複数のバンクが設定され、複数のバンクに夫々対応する複数のＴＳＶバッファ５４ｂ（５４ｂ０〜５４ｂ７）が設けられている。また、インターフェースチップＩＦ側にも複数のバンクに夫々対応する複数のＴＳＶバッファ２５ａ（２５ａ０〜２５ａ７）がバンクごとに設けられている。但し、各コアチップＣＣ０〜ＣＣ７側のＴＳＶバッファ５４ｂ（５４ｂ０〜５４ｂ７）の夫々の出力は、図２（ａ）に示したタイプのＴＳＶ１によってワイヤードオアされるので、インターフェースチップＩＦ側のＴＳＶバッファ２５ａ（２５ａ０〜２５ａ７）のセット数は、コアチップの枚数によらず一つのセット数である。
図９に示すように、コアチップ側のＴＳＶバッファ５４ｂ０〜５４ｂ７には、それぞれ複数のバンクに夫々対応する出力選択回路２００〜２０７が割り当てられている。出力選択回路２００〜２０７には、タイミング信号ＤＲＡＯｉ（ｉ＝０〜７）及びバンクアドレスＢＡＣＯＲＥが供給されており、バンクアドレスＢＡＣＯＲＥが当該バンクの値を示している場合に、タイミング信号ＤＲＡＯｉ（ｉ＝０〜７）を対応するデータ出力回路５４ｏ０〜５４ｏ７に供給する。これにより、選択されたバンクのリードデータが、ＴＳＶ（ＤＡＴＡ）を介してインターフェースチップＩＦに出力される。
一方、インターフェースチップＩＦ側においては、ＴＳＶバッファ２５ａ０〜２５ａ７がシリアル接続されている。つまり、所定のＴＳＶバッファ２５ａｊ（ｊ＝０〜６）の出力端が次段のＴＳＶバッファ２５ａｊ＋１の入力端に接続された構成を有している。ＴＳＶバッファ２５ａ７の出力は、リードライトバス２５ｂを介して入出力バッファ回路３３に接続される。ＴＳＶバッファ２５ａ０〜２５ａ７には、それぞれ入力選択回路３００〜３０７が割り当てられている。入力選択回路３００〜３０７には、タイミング信号ＤＲＡＯＩＦ及びバンクアドレスＢＡＩＦが供給されており、バンクアドレスＢＡＩＦが当該バンクの値又は、より前段のＴＳＶバッファに割り当てられた値を示している場合に、タイミング信号ＤＲＡＯＩＦを対応するデータ入力回路２５ｉ０〜２５ｉ７に供給する。例えば、コアチップからインターフェースチップへ出力されたバンク０のリードデータは、データ入力回路２５ｉ０とデータ入力回路２５ｉ１〜データ入力回路２５ｉ７を介して、リードライトバス２５ｂへ伝達される。対応する入力選択回路３００〜３０７はすべてアクティブである。コアチップからインターフェースチップへ出力されたバンク７のリードデータは、データ入力回路２５ｉ７のみを介して、リードライトバス２５ｂへ伝達される。対応する入力選択回路３０７のみがアクティブであり、残りの入力選択回路３００〜３０６はインアクティブである。尚、それぞれのデータ入力回路２５ｉ０〜２５ｉ７は、夫々対応する入力選択回路３００〜３０７がインアクティブの場合、データ入力回路２５ｉの出力はハイインピーダンスに制御される。つまり、前段のデータ入力回路２５ｉの出力端が、後段のデータ入力回路２５ｉの入力端に入力されるＴＳＶ（ＤＡＴＡ）のリードデータとバスファイトしない回路構成と制御になっている。これにより、コアチップＣＣ０〜ＣＣ７より供給されたリードデータが、最終的にインターフェースチップＩＦのリードライトバス２５ｂに出力される。
かかる構成により、各バンクから読み出されたリードデータが異なるＴＳＶ（ＤＡＴＡ）を介してインターフェースチップＩＦに供給され、インターフェースチップＩＦ内の同じリードライトバス２５ｂに供給されることになる。バンク毎に夫々設けられたデータ入力回路２５ｉ０〜２５ｉ７（クロックドレシーバ）は、それぞれコアチップが出力するタイミング信号ＤＲＡＯｉから生成されるタイミング信号ＤＲＡＯＩＦによって制御されるので、クロックドレシーバのラッチタイミングの精度が向上する。
図１０は本発明の第４の実施形態を示すブロック図である。
第３の実施形態と異なる第４の実施形態の部分について主に説明する。本実施形態は、各バンクから出力されるパラレルなリードデータ（パラレルデータ）が互いに異なるＴＳＶ（ＤＡＴＡ）を介してインターフェースチップＩＦに供給される場合の好ましい他の実施形態である。本実施形態においても、各コアチップＣＣ０〜ＣＣ７側のそれぞれに複数のバンクに夫々対応する複数のＴＳＶバッファ５４ｂ（５４ｂ０〜５４ｂ７）が設けられている。インターフェースチップＩＦ側にも複数のバンクに夫々対応する複数のＴＳＶバッファ２５ａ（２５ａ０〜２５ａ７）が設けられている。
図１０に示すように、本実施形態では、コアチップ側に設けられた出力選択回路２００〜２０７の出力がバッファＢＵＦｉｋ（ｉは０〜７のチップ番号、ｋは０〜７のバンク番号）に入力される。バッファＢＵＦｉｋの出力は対応するＴＳＶ（ＲＥＮ；クロック）にてバンクごとにワイヤードオアされ、イネーブル信号ＲＥＮｋ（ｋ＝０〜７）としてコアチップからインターフェースチップＩＦに供給される。ＢＵＦｉｋは対応するイネーブル信号ＥＮ０〜ＥＮ７によって選択的に活性化され、非活性状態においては出力がハイインピーダンスとなる。
インターフェースチップＩＦ側においては、ＴＳＶバッファ２５ａ０〜２５ａ７がシリアル接続されている点は図９に示した実施形態と同様であるが、入力選択回路４０７にバンクアドレスが入力されない点において、図９に示した実施形態と相違している。本実施形態における入力選択回路４０１〜４０７は、対応するイネーブル信号ＲＥＮ及びより前段のデータ入力回路に対応するイネーブル信号ＲＥＮを受けるＯＲゲート回路である。尚、入力選択回路４０１〜４０６は、不図示である。入力選択回路４０１の入力は、イネーブル信号ＲＥＮ０とＶＳＳが入力される。入力選択回路４０２の入力は、イネーブル信号ＲＥＮ０とＲＥＮ１が入力される。入力選択回路４０３の入力は、入力選択回路４０２の出力とイネーブル信号ＲＥＮ２が入力される。入力選択回路４０４の入力は、入力選択回路４０３の出力とイネーブル信号ＲＥＮ３が入力される。入力選択回路４０５の入力は、入力選択回路４０４の出力とイネーブル信号ＲＥＮ４が入力される。入力選択回路４０６の入力は、入力選択回路４０５の出力とイネーブル信号ＲＥＮ５が入力される。入力選択回路４０７の入力は、入力選択回路４０６の出力とイネーブル信号ＲＥＮ６が入力される。入力選択回路４０７の入力は、入力選択回路４０６の出力とイネーブル信号ＲＥＮ７が入力される。
かかる構成により、インターフェースチップＩＦ内で図９の様にバンクアドレスを用いなくても、選択されたバンクから出力されたリードデータがリードライトバス２５ｂに正しく供給されることになる。
図１１は本発明の第５の実施形態を示すブロック図である。
第１の実施形態と異なる第５の実施形態の部分について主に説明する。本実施形態は、コアチップが１枚のみである場合の好ましい実施形態である。図１１に示すようにコアチップＣＣが１枚のみである場合には、図５に示したバッファＢＵＦｉを用いる必要はなく、タイミング信号ＤＲＡＯをそのままインターフェースチップＩＦに供給し、インターフェースチップＩＦにおいてはこれをそのままデータ入力回路２５ｉに供給すればよい。
図１２は、上記各実施形態による半導体装置を用いたデータ処理システム５００の構成を示すブロック図である。
図１２に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１２においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ５３０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。データプロセッサ５２０にはＤＲＡＭ１０を制御するメモリコントローラが含まれており、データプロセッサ５２０からＤＲＡＭ１０にリードコマンドが発行され、ＤＲＡＭ１０からデータプロセッサ５２０にリードデータが出力される。
また、図１２には、簡単のためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１２に示すメモリシステムデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。
また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図１２に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
本発明の実施形態において、コントローラは、インターフェースチップにリードコマンドに関連するコマンドを発行する。コントローラからコマンドを受けたインターフェースチップは、複数のコアチップにリードコマンドを発行する。複数のコアチップのいずれかは、リードコマンドを受けてインターフェースチップにリードコマンドに対応するメモリセルアレイの情報であるリードデータを出力する。複数のコアチップのいずれかからリードデータを受けたインターフェースチップは、コントローラにそのリードデータを出力する。尚、コントローラが発行する前記コマンドは、所謂、周知の半導体装置を制御する業界団体で規定されるコマンド（システムとしてのリードコマンド）である。インターフェースチップがコアチップに発行するリードコマンドは、半導体チップ内部の制御信号である。リードデータにおいても同様である。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、夫々が同一機能の複数のコアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＰＲＡＭ（フェースチェンジランダムアクセスメモリ）、ＭＲＡＭ（マグネティックランダムアクセスメモリ）、フラッシュメモリなど）であっても構わない。更に、コアチップは半導体メモリ以外の機能である夫々が同一機能または異なる機能の複数の半導体チップであっても良い。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。
また、本願の基本的技術思想はこれに限られず、例えば、各コアチップは、夫々が同一機能の半導体メモリの複数のチップで開示をしたが、本願の基本的技術思想はこれに限られない夫々が同一機能または異なる機能の複数の機能のコアチップであっても良い。つまり、ＩＦチップ、コアチップはそれぞれ固有の機能のシリコンチップであっても良い。例えば、複数のコアチップは夫々が同一機能のＤＳＰチップであり、前記複数のコアチップに共通なインターフェースチップ（ＡＳＩＣ）を備えていても良い。コアチップ同士は同一機能を有し、同一マスクによって製造されていることが好ましい。しかし、同一ウェハ内における面内分布、ウェハの相違、ロットの相違などに起因して、製造後の特性が異なる可能性がある。更に、例えば、各コアチップは、それぞれ記憶機能を備えるも夫々異なる（第１コアチップはＤＲＡＭ、第２チップはＳＲＡＭ、第３チップは不揮発性メモリ、第４チップはＤＳＰ）機能であり、それぞれ異なる製造マスクで製造され、前記複数のコアチップに共通なインターフェースチップ（ＡＳＩＣ）を備えていても良い。
また、ＴＳＶを使用した構造のＣＯＣ（チップオンチップ）であれば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、本願発明が適用できる。また本願を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置にも適用できる。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であってもバイポーラ型トランジスタであっても良い。ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。ＦＥＴ以外のトランジスタであっても良い。バイポーラ型トランジスタを一部含んでいても良い。また、Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。
更に、各種回路（アンプ、ドライバ、レシーバ、ＦＩＦＯ、ＭＵＸ、ＤＱドライバ（ＤＱＳドライバ）、カウンタ、ＤＬＬ回路）等の回路形式は、実施例が開示する回路形式に限られない。
更に、ＴＳＶの構造は、問わない。更に、ＴＳＶバッファ（ドライバ、レシーバ）の回路形式は問わない。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１〜３ ＴＳＶ
４〜６ 内部回路
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ キャリブレーション端子
１７ａ，１７ｂ 電源端子
２１ クロック発生回路
２２ ＤＬＬ回路
２３ 入出力バッファ回路
２３ａ ＤＱＳバッファ
２４ キャリブレーション回路
２５ データラッチ回路
２５ａ ＴＳＶバッファ
２５ｂ リードライトバス
２５ｃ ＦＩＦＯ回路
２５ｉ データ入力回路
２５ｏ データ出力回路
２６，２７ ＦＩＦＯ制御回路
３１ コマンド入力バッファ
３２ コマンドデコーダ
３３ 不良チップ情報保持回路
４１ アドレス入力バッファ
４２ モードレジスタ
４３ パワーオン検出回路
４４ 層アドレス設定回路
４５ 層アドレスコントロール回路
４６ 層アドレス発生回路
４６ａ 層アドレスレジスタ
４６ｂ インクリメント回路
４６ｃ 転送回路
４７ 層アドレス比較回路
４７ａ 層アドレス選択回路
４７ｘ ロウアドレス比較回路
４７ｙ カラムアドレス比較回路
５０ メモリセルアレイ
５１ ロウデコーダ
５２ カラムデコーダ
５３ センス回路
５４ データコントロール回路
５４ａ リードライトバス
５４ｂ ＴＳＶバッファ
５４ｉ データ入力回路
５４ｏ データ出力回路
５５ 入出力回路
６１ ロウ制御回路
６２ カラム制御回路
６３ コントロールロジック回路
６３ａ ラッチ回路
６３ｂ，６３ｃ 制御回路
６３ｘ ロウコマンド制御回路
６３ｙ カラムコマンド制御回路
６４ モードレジスタ
６３ａ ＴＳＶバッファ
６３ｂ アドレス・コマンド制御回路
６３ｃ カラム制御回路
６３ｄ 出力制御回路
６５ コマンドデコーダ
７０ 内部電圧発生回路
７１ パワーオン検出回路
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８６ ＴＳＶの端部
８４ 裏面バンプ
８５ 表面バンプ
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００ タイミング制御回路
２００〜２０７ 出力選択回路
３００〜３０７ 入力選択回路
４０１〜４０７ 入力選択回路
５００ データ処理システム
５１０ システムバス
５２０ データプロセッサ
５４０ ストレージデバイス
５５０ デバイス
ＣＣ０〜ＣＣ７ コアチップ
ＩＣＭＤ 内部コマンド
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＴＳＶ 貫通電極
ＤＲＡＯｉ タイミング信号（コアチップ内）
ＤＲＡＯＩＦ タイミング信号（インターフェースチップ内）
ＢＵＦ バッファ

Claims (24)

  1. 並列な複数ビットであるパラレルデータを出力する少なくとも一つのコアチップと、
    前記コアチップより供給される前記パラレルデータを直列な複数ビットであるシリアルデータに変換して外部に出力するインターフェースチップと、を備え、
    前記コアチップは、前記パラレルデータの出力に同期したタイミング信号を前記インターフェースチップに出力するタイミング制御回路を含み、
    前記インターフェースチップは、前記コアチップ内で生成された前記タイミング信号に同期して前記パラレルデータを取り込むデータ入力回路を含む、ことを特徴とする半導体装置。
  2. 前記コアチップを複数備え、前記複数のコアチップが積層されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数のコアチップには、それぞれ基板を貫通する複数の貫通電極が設けられており、前記複数の貫通電極のうち、前記タイミング信号を伝送する貫通電極は各コアチップ間で互いに電気的に接続されている、ことを特徴とする請求項２に記載の半導体装置。
  4. 前記複数の貫通電極のうち、前記パラレルデータを伝送する貫通電極は各コアチップ間で互いに電気的に接続されている、ことを特徴とする請求項３に記載の半導体装置。
  5. 前記複数のコアチップと前記インターフェースチップが積層されている、ことを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
  6. 前記インターフェースチップは、更に、前記データ入力回路を介して取り込まれた前記パラレルデータをラッチするラッチ回路を含み、前記ラッチ回路は前記タイミング信号に同期してラッチ動作を行う、ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記コアチップは互いに排他制御の複数のバンクを含んでおり、各バンクからそれぞれ出力される前記パラレルデータが互いに異なる信号パスを介して前記インターフェースチップに供給される、ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 前記インターフェースチップ内においては、前記データ入力回路が前記複数のバンクごとに設けられている、ことを特徴とする請求項７に記載の半導体装置。
  9. 前記複数のデータ入力回路がシリアル接続されている、ことを特徴とする請求項８に記載の半導体装置。
  10. 前記複数のデータ入力回路のそれぞれは、前記コアチップ内で生成された前記タイミング信号に同期して、対応するバンクから又は、前記シリアル接続される前段のデータ入力回路から出力された前記パラレルデータを取り込む、ことを特徴とする請求項９に記載の半導体装置。
  11. 前記インターフェースチップは、更に、前記複数のバンクを選択するバンクアドレス及び前記コアチップ内で生成された前記タイミング信号を受けて、対応する前記複数のデータ入力回路を活性化させる複数の入力選択回路を含み、
    前記複数の入力選択回路は、供給された前記バンクアドレスが、それぞれ対応する前記データ入力回路に割り当てられたバンクアドレス又は前記シリアル接続される前段のデータ入力回路に割り当てられたバンクアドレスである場合に、前記コアチップ内で生成された前記タイミング信号に同期して、対応するデータ入力回路を活性化させる、ことを特徴とする請求項１０に記載の半導体装置。
  12. 前記コアチップは、更に、前記複数のバンクを選択するバンクアドレス及び前記コアチップ内で生成された前記タイミング信号を受けて、それぞれ出力選択信号を生成する複数の出力選択回路と、対応する前記出力選択信号に基づいて前記パラレルデータをそれぞれ出力する複数のデータ出力回路と、を含み、
    前記インターフェースチップは、更に、前記複数のデータ入力回路にそれぞれ割り当てられた複数の複数の入力選択回路を含み、
    前記複数の入力選択回路は、前記コアチップ内で生成された対応する出力選択信号又は前記シリアル接続される前段のデータ入力回路に対応する出力選択信号が活性化した場合に、対応するデータ入力回路を活性化させる、ことを特徴とする請求項１０に記載の半導体装置。
  13. 前記インターフェースチップは、更に、データストローブ信号を外部に出力するＤＱＳバッファを備え、
    前記ＤＱＳバッファは、前記外部に出力されるシリアルデータに同期して前記データストローブ信号を外部に出力する、ことを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
  14. 前記複数のコアチップのそれぞれは、更に、複数の情報を記憶するメモリセルアレイを備え、
    前記複数の情報のうち、一回の前記リードコマンドに関連するプリフェッチデータ数が、前記パラレルデータとして前記インターフェースチップに出力される、ことを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
  15. 前記インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、
    前記複数のコアチップは、前記第１の動作周波数よりも低い第２の動作周波数で前記インターフェースチップとのみ通信するバックエンド機能を有する、ことを特徴とする請求項１乃至１４のいずれか一項に記載の半導体装置。
  16. 並列な複数ビットであるパラレルデータを出力する少なくとも一つのコアチップと、前記コアチップより供給される前記パラレルデータを直列な複数ビットであるシリアルデータに変換して外部に出力するインターフェースチップとを備える半導体装置に制御方法であって、
    タイミング信号に同期して、前記コアチップから前記インターフェースチップに前記パラレルデータを出力し、
    前記コアチップ内で生成された前記タイミング信号に同期して、前記パラレルデータを前記インターフェースチップ内で取り込む、ことを特徴とする半導体装置の制御方法。
  17. 前記コアチップ内で生成された前記タイミング信号に同期して、前記インターフェースチップ内に取り込まれた前記パラレルデータをラッチする、ことを特徴とする請求項１６に記載の半導体装置の制御方法。
  18. 前記コアチップ内で生成された前記タイミング信号とは異なる外部から入力されるクロック信号に同期して、前記シリアルデータを外部に出力する、ことを特徴とする請求項１６又は１７に記載の半導体装置の制御方法。
  19. 前記外部に出力されるシリアルデータに同期して、前記コアチップ内で生成された前記タイミング信号とは異なるデータストローブ信号を外部に出力する、ことを特徴とする請求項１８に記載の半導体装置の制御方法。
  20. 前記コアチップは互いに排他制御の複数のバンクを含んでおり、各バンクから出力される前記パラレルデータを前記インターフェースチップの異なるデータ入力回路によって取り込む、ことを特徴とする請求項１６乃至１９のいずれか一項に記載の半導体装置の制御方法。
  21. 前記複数のデータ入力回路がシリアル接続されており、前記複数のデータ入力回路のそれぞれは、前記タイミング信号に同期して、対応するバンクから又は前記シリアル接続される前段のデータ入力回路から出力された前記パラレルデータを取り込む、ことを特徴とする請求項１６に記載の半導体装置の制御方法。
  22. 前記インターフェースチップは、前記複数のバンクを選択するバンクアドレス及び前記コアチップ内で生成された前記タイミング信号を受けて、対応する前記複数のデータ入力回路を活性化させ、
    供給された前記バンクアドレスが、それぞれ対応する前記データ入力回路に割り当てられたバンクアドレス又は前記シリアル接続される前段のデータ入力回路に割り当てられたバンクアドレスである場合に、前記コアチップ内で生成された前記タイミング信号に同期して、対応するデータ入力回路を活性化させる、ことを特徴とする請求項２１に記載の半導体装置の制御方法。
  23. 前記コアチップは、前記複数のバンクを選択するバンクアドレス及び前記コアチップ内で生成された前記タイミング信号を受けて生成される出力選択信号に基づいて、バンクごとに前記パラレルデータをそれぞれ出力し、
    前記インターフェースチップは、前記コアチップ内で生成された対応する出力選択信号又は前記シリアル接続される前段のデータ入力回路に対応する出力選択信号が活性化した場合に、対応するデータ入力回路を活性化させる、ことを特徴とする請求項２１に記載の半導体装置の制御方法。
  24. 請求項１乃至１５のいずれか一項に記載の半導体装置と、前記半導体装置に接続されたコントローラとを備え、
    前記コントローラは、前記インターフェースチップに前記リードコマンドに関連するコマンドを発行し、
    前記コントローラから前記コマンドを受けた前記インターフェースチップは、前記複数のコアチップに前記リードコマンドを発行し、
    前記複数のコアチップのいずれかは、前記リードコマンドを受けて前記インターフェースチップに前記リードコマンドに対応する前記パラレルデータを出力し、
    前記複数のコアチップのいずれかから前記パラレルデータを受けた前記インターフェースチップは、前記パラレルデータを前記シリアルデータに変換して前記コントローラに出力する、ことを特徴とするデータ処理システム。
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