JP2015141725A - 半導体装置及びこれを備える情報処理システム - Google Patents

半導体装置及びこれを備える情報処理システム Download PDF

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Abstract

【課題】積層型半導体装置におけるデータ転送のタイミングマージンを拡大する。【解決手段】バッファ回路ＢＵＦ３を含むコアチップＣＣ３と、コアチップＣＣ３に積層され、バッファ回路ＢＵＦ２を含むコアチップＣＣ２とを備える。バッファ回路ＢＵＦ３は、データ端子Ｄ１，Ｄ３及びメモリセルアレイＡＲＹに接続されたデータ端子Ｄ２を有する。バッファ回路ＢＵＦ２は、データ端子Ｄ３に接続されたデータ端子Ｄ４と、メモリセルアレイＡＲＹに接続されたデータ端子Ｄ５と、データ端子Ｄ６とを有する。データ端子Ｄ１はデータ端子Ｄ２，Ｄ３のいずれか一方に接続され、データ端子Ｄ４はデータ端子Ｄ５，Ｄ６のいずれか一方に接続される。本発明によれば、データ転送に用いる信号パスの寄生容量が大幅に減少する。これにより、データ転送時におけるタイミングマージンを従来に比べて拡大することが可能となる。【選択図】図８

Description

本発明は、半導体装置及びこれを備える情報処理システムに関し、特に、複数の半導体チップが積層されてなる半導体装置及びこれを備える情報処理システムに関する。
近年、１パッケージ当たりの記憶容量の増大を目的として、ＤＲＡＭ（Dynamic Random Access Memory）のフロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって構成された積層型半導体装置が提案されている（特許文献１〜３参照）。
このような積層型半導体装置によれば、バックエンド部が集積されたコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１コアチップ当たりの記憶容量を増大させることが可能となる。一方、フロントエンド部が集積されたインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体装置を提供することが可能となる。
この種の積層型半導体装置においては、プロセスばらつきや電圧ばらつきなどによってコアチップごとに動作タイミングが異なることがある。このため、コアチップからインターフェースチップへのリードデータの転送や、インターフェースチップからコアチップへのライトデータの転送において、データ転送のタイミングマージンが減少するという問題があった。
この点を考慮し、特許文献２，３に記載の半導体装置では、リードデータの出力タイミングやライトデータの受信タイミングを調整するためのバッファ回路を各コアチップに設け、これによってコアチップごとのタイミングのズレを解消している。
特開２０１２−２１６６５２号公報 特開２０１３−２０６２５５号公報 特開２０１１−８１８８５号公報
しかしながら、特許文献１〜３に記載の半導体装置においては、インターフェースチップのデータ入出力端子と複数のコアチップのデータ入出力端子とが共通接続された構成を有していることから、データ転送に用いる信号パスの寄生容量が大きいという問題があった。このため、タイミング調整用のバッファ回路を各コアチップに設けても、高速転送時においてはタイミングマージンが不足することがあった。
特に、貫通電極の数を減らすことを目的として、１回のリード／ライト動作によってコアチップとインターフェースチップとの間で送受信すべきデータを複数回に分けて転送する仕様においては、１つの信号パス当たりのデータ転送レートが大幅に増大することから、タイミングマージンの不足が顕著となるおそれがあった。
本発明の一側面による半導体装置は、データを記憶する第１のメモリセルアレイと、前記データをバッファリングする第１のバッファ回路を含む第１の半導体チップと、前記第１の半導体チップに積層され、データを記憶する第２のメモリセルアレイと、前記データをバッファリングする第２のバッファ回路を含む第２の半導体チップと、前記第１及び第２のバッファ回路を制御する制御回路と、を備え、前記第１のバッファ回路は、第１のデータ端子と、前記第１のメモリセルアレイに接続された第２のデータ端子と、第３のデータ端子とを有し、前記第２のバッファ回路は、前記第３のデータ端子に接続された第４のデータ端子と、前記第２のメモリセルアレイに接続された第５のデータ端子と、第６のデータ端子とを有し、前記制御回路は、前記第２及び第３のデータ端子のいずれか一方を前記第１のデータ端子に接続し、前記第５及び第６のデータ端子のいずれか一方を前記第４のデータ端子に接続することを特徴とする。
本発明の他の側面による半導体装置は、データ入出力端子と、第１の半導体基板と、前記第１の半導体基板上に形成された第１のメモリセルアレイ及び第１のバッファ回路と、前記第１の半導体基板を貫通して設けられた第１の貫通電極とを含む第１の半導体チップと、前記第１の半導体チップに積層され、第２の半導体基板と、前記第２の半導体基板上に形成された第２のメモリセルアレイ及び第２のバッファ回路と、前記第２の半導体基板を貫通して設けられた第２の貫通電極とを含む第２の半導体チップと、を備え、前記第１のバッファ回路と前記第２のバッファ回路は、前記第１又は第２の貫通電極を介して接続され、前記データ入出力端子に供給されるライトデータを前記第２のメモリセルアレイに書き込む際には、前記第１のバッファ回路、前記第１の貫通電極及び前記第２のバッファ回路を介して、前記ライトデータを前記第２のメモリセルアレイに供給し、前記第２のメモリセルアレイから読み出されたリードデータを前記データ入出力端子から出力する際には、前記第２のバッファ回路、前記第１の貫通電極及び前記第１のバッファ回路を介して、前記リードデータを前記データ入出力端子に供給することを特徴とする。
本発明による情報処理システムは、上述した半導体装置と、該半導体装置に接続された別の半導体チップとを備えることを特徴とする。
本発明によれば、各半導体チップに設けられたバッファ回路が縦続接続された構成を有していることから、データ転送に用いる信号パスの寄生容量が大幅に減少する。これにより、データ転送時におけるタイミングマージンを従来に比べて拡大することが可能となる。
本発明の好ましい実施の形態による半導体装置１０の構造を説明するための模式的な断面図である。 貫通電極ＴＳＶ１の構造を示す断面図である。 貫通電極ＴＳＶ２の構造を示す断面図である。 １チップ当たり４個の貫通電極ＴＳＶ２を循環接続した例を示す平面図である。 インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ３の回路構成を説明するためのブロック図である。 半導体装置１０のライト動作を説明するためのタイミング図である。 半導体装置１０のリード動作を説明するためのタイミング図である。 コアチップＣＣ３にアクセスする場合におけるバッファ回路ＢＵＦの動作を説明するための模式図である。 コアチップＣＣ２にアクセスする場合におけるバッファ回路ＢＵＦの動作を説明するための模式図である。 コアチップＣＣ１にアクセスする場合におけるバッファ回路ＢＵＦの動作を説明するための模式図である。 コアチップＣＣ０にアクセスする場合におけるバッファ回路ＢＵＦの動作を説明するための模式図である。 第１のプロトタイプによるインターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ３の回路構成を示すブロック図である。 第１のプロトタイプによる半導体装置のライト動作を説明するためのタイミング図である。 第１のプロトタイプによる半導体装置のリード動作を説明するためのタイミング図である。 半導体装置１０における４ビット分の信号パスの接続関係を説明するための模式図である。 第２のプロトタイプによる半導体装置における４ビット分の信号パスの接続関係を説明するための模式図である。 ８枚のコアチップＣＣ０〜ＣＣ７を積層した場合における４ビット分の信号パスの接続関係を説明するための模式図である。 第３のプロトタイプによる半導体装置における４ビット分の信号パスの接続関係を説明するための模式図である。 図１５に示した半導体装置の変形例を説明するための模式図である。 図１７に示した半導体装置の変形例を説明するための模式図である。 ワイドＩ／Ｏ型のＤＲＡＭの構成を説明するための平面図である。 各コアチップＣＣ０〜ＣＣ３を２チャネル構成とした例を示す図である。 半導体装置１０を備えた情報処理システムの第１例を示す模式図である。 半導体装置１０を備えた情報処理システムの第２例を示す模式図である。 半導体装置１０を備えた情報処理システムの第３例を示す模式図である。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
図１は、本発明の好ましい実施の形態による半導体装置１０の構造を説明するための模式的な断面図である。
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能を有し、同一の製造マスクを用いて製作された４枚のコアチップＣＣ０〜ＣＣ３と、コアチップＣＣ０〜ＣＣ３とは異なる製造マスクを用いて製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、インターポーザＩＰ上にフェースダウン方式で積層されている。フェースダウン方式とは、トランジスタなどの回路素子が形成された主面が下向き、つまり主面がインターポーザＩＰ側を向くように半導体チップを搭載する方式を指す。
ただし、本発明による半導体装置がこれに限定されるものではなく、各半導体チップをフェースアップ方式で積層しても構わない。フェースアップ方式とは、トランジスタなどの回路素子が形成された主面が上向き、つまり主面がインターポーザＩＰとは反対側を向くように半導体チップを搭載する方式を指す。さらには、フェースダウン方式で積層された半導体チップとフェースアップ方式で積層された半導体チップとが混在していても構わない。
これら半導体チップのうち、最上層に位置するコアチップＣＣ０を除く、コアチップＣＣ１〜ＣＣ３及びインターフェースチップＩＦには、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Substrate Via）が設けられている。積層方向から見た平面視で貫通電極ＴＳＶと重なる位置には、チップの主面側に表面バンプＦＢが設けられ、チップの裏面側に裏面バンプＢＢが設けられている。下層に位置する半導体チップの裏面バンプＢＢは、上層に位置する半導体チップの表面バンプＦＢに接合されており、これによって上下に隣接する半導体チップが電気的に接続されている。
本実施形態において最上層のコアチップＣＣ０に貫通電極ＴＳＶが設けられていないのは、フェースダウン方式で積層されているため、コアチップＣＣ０の裏面側にバンプ電極を形成する必要がないからである。このように最上層のコアチップＣＣ０に貫通電極ＴＳＶを設けない場合、他のコアチップＣＣ１〜ＣＣ３よりも最上層のコアチップＣＣ０の厚みを厚くすることが可能となるため、コアチップＣＣ０の機械的強度を高めることが可能となる。ただし、本発明において最上層のコアチップＣＣ０に貫通電極ＴＳＶを設けても構わない。この場合、全てのコアチップＣＣ０〜ＣＣ３を同一の工程で作製することが可能となる。
コアチップＣＣ０〜ＣＣ３は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。
一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、４枚のコアチップＣＣ０〜ＣＣ３に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。
インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された基板電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。インターポーザＩＰの上面ＩＰａのうち、基板電極９１が形成されていない部分はレジスト９０ａによって覆われている。また、インターポーザＩＰの裏面ＩＰｂのうち、外部端子ＳＢが形成されていない部分はレジスト９０ｂによって覆われている。図１には、５個の外部端子ＳＢのみを図示しているが、実際にはより多くの外部端子が設けられる。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラから見れば、半導体装置１０は１個のＳＤＲＡＭとして機能する。
積層されたコアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦの隙間には、アンダーフィル９４が充填され、これによって機械的強度が確保されている。インターポーザＩＰとインターフェースチップＩＦとの隙間には、ＮＣＰ（Non-Conductive Paste）９５が充填される。パッケージ全体はモールドレジン９６によって被覆されている。これにより、各チップが物理的に保護される。
コアチップＣＣ１〜ＣＣ３及びインターフェースチップＩＦに設けられた貫通電極ＴＳＶは、チップサイズの増加を抑える為、加工可能な最小ピッチ又はそれよりもやや広いピッチＰ０で配列されている。ピッチＰ０の値は例えば４０〜５０μｍ程度である。一方、インターポーザＩＰ上に設けられた基板電極９１は、インターポーザＩＰの配線ルールで許容される最小ピッチ又はそれよりもやや広いピッチＰ１（＞Ｐ０）で配列されている。ピッチＰ１の値は例えば７５〜１５０μｍ程度である。特に限定されるものではないが、Ｐ１＝Ｐ０×２とすることが好ましい。図１においては、コアチップＣＣ１〜ＣＣ３及びインターフェースチップＩＦのそれぞれにＴ１列〜Ｔ８列に配置された８つの貫通電極ＴＳＶを図示し、インターフェースチップＩＦにＴ１列及びＴ８列〜Ｔ１２列に配置された６つの表面バンプＦＢを図示しているが、実際にはより多くの貫通電極ＴＳＶ及び表面バンプＦＢが設けられる。図１に示すように、インターフェースチップＩＦに設けられた表面バンプＦＢには、インターポーザＩＰ上の基板電極９１に接合されるものと、インターポーザＩＰ上の基板電極９１に接合されないものとが含まれる。
コアチップＣＣ１〜ＣＣ３に設けられた一部の貫通電極ＴＳＶは、平面視で同じ位置に設けられた表面バンプＦＢ及び裏面バンプＢＢと接続されている。本実施形態においては、この種の貫通電極ＴＳＶを貫通電極ＴＳＶ１と表記することがある。図１に示すＴ１列及びＴ８列に属する貫通電極ＴＳＶは、いずれも貫通電極ＴＳＶ１である。
一方、コアチップＣＣ１〜ＣＣ３に設けられた他の貫通電極ＴＳＶは、平面視で同じ位置に設けられた裏面バンプＢＢと接続される一方、平面視で同じ位置に設けられた表面バンプＦＢには接続されていない。本実施形態においては、この種の貫通電極ＴＳＶを貫通電極ＴＳＶ２と表記することがある。図１では、コアチップＣＣ１〜ＣＣ３に設けられた複数の貫通電極ＴＳＶのうちＴ２列〜Ｔ７列のものが貫通電極ＴＳＶ２である。
また、インターフェースチップＩＦに設けられた貫通電極ＴＳＶの大部分についても、平面視で同じ位置に設けられた裏面バンプＢＢと接続される一方、平面視で同じ位置に設けられた表面バンプＦＢには接続されていない貫通電極ＴＳＶ２である。図１では、インターフェースチップＩＦに設けられた複数の貫通電極ＴＳＶのうちＴ２列〜Ｔ７列のものが貫通電極ＴＳＶ２である。
図２及び図３はそれぞれ、貫通電極ＴＳＶ１，ＴＳＶ２の構造を示す断面図である。
図２に示すように、貫通電極ＴＳＶ１は、シリコン基板８０、シリコン基板８０の表面に設けられた層間絶縁膜８１、及びシリコン基板８０の裏面に設けられたパッシベーション膜８３を貫通して設けられている。特に限定されるものではないが、貫通電極ＴＳＶ１はＣｕ（銅）からなる。シリコン基板８０の表面（図２では上側の表面）は、トランジスタなどのデバイスが形成されるデバイス形成面である。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図２に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。なお、絶縁リング８２は、二重ではなく一重であっても構わない。
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部は、裏面バンプＢＢで覆われている。裏面バンプＢＢは、図１に示すように、コアチップＣＣ１〜ＣＣ３においては上層のコアチップＣＣ０〜ＣＣ２に設けられた表面バンプＦＢと接し、インターフェースチップＩＦにおいてはコアチップＣＣ３に設けられた表面バンプＦＢと接する。特に限定されるものではないが、裏面バンプＢＢは、貫通電極ＴＳＶ１の表面を覆うＳｎＡｇ半田からなる。
シリコン基板８０の表面には、上述した層間絶縁膜８１を含む５層分の絶縁層が形成される。最上層は、パッシベーション膜８４である。パッシベーション膜８４を除く各層の表面には、シリコン基板８０の表面に近い側から順に配線層Ｌ１〜Ｌ４が形成される。配線層Ｌ１〜Ｌ４はそれぞれパッドＭ１〜Ｍ４を含んで構成される。このうちパッドＭ１は、貫通電極ＴＳＶ１のシリコン基板８０の表面側における端部と接触している。また、層間絶縁膜８１及びパッシベーション膜８４を除く各層には、シリコン基板８０の表面に近い側から順に各複数のスルーホール電極ＴＨ１〜ＴＨ３が設けられ、これによってパッドＭ１〜Ｍ４は互いに接続されている。
表面バンプＦＢは、パッシベーション膜８４を貫通するピラー部８６を通じて、パッドＭ４に接続される。したがって、表面バンプＦＢは、ピラー部８６、パッドＭ１〜Ｍ４、及びスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部に接続される。表面バンプＦＢは、図１に示すように、コアチップＣＣ１〜ＣＣ３においては下層のコアチップＣＣ２，ＣＣ３及びインターフェースチップＩＦに設けられた裏面バンプＢＢと接し、インターフェースチップＩＦにおいてはインターポーザＩＰ上の基板電極９１と接する。特に限定されるものではないが、表面バンプＦＢはＣｕ（銅）からなるピラー部８６を有している。ピラー部８６の表面は、Ｎｉ（ニッケル）とＡｕ（金）の積層構造を有している。表面バンプＦＢ及び裏面バンプＢＢの径は約２０μｍ程度である。
パッシベーション膜８４の表面は、表面バンプＦＢが形成された領域を除いてポリイミド膜８５で覆われている。尚、図示しない内部回路との接続は、配線層Ｌ１〜Ｌ３に設けられたパッドＭ１〜Ｍ３から引き出される内部配線（図示せず）を介して行われる。
このように、貫通電極ＴＳＶ１は、同一チップに関して平面視で同じ位置に設けられた表面バンプＦＢ及び裏面バンプＢＢと接続されている。貫通電極ＴＳＶ１は、各チップに共通接続されることから、例えば、電源供給用のパスとして用いられる。
これに対し、貫通電極ＴＳＶ２では、図３に示すように、同じ平面位置にあるパッドＭ２とパッドＭ３を接続するスルーホール電極ＴＨ２が設けられない。このため、同じ平面位置にある表面バンプＦＢと裏面バンプＢＢとは短絡されない。その他の点では、貫通電極ＴＳＶ２と貫通電極ＴＳＶ１とは同じ構造を有している。
貫通電極ＴＳＶ２は、循環的な接続を行うことにより、インターフェースチップＩＦと各コアチップＣＣ０〜ＣＣ３とを個別に接続する場合などに用いられる。
図４は、１チップ当たり４個の貫通電極ＴＳＶ２を循環接続した例を示す平面図である。
図４において実線で示しているのは表面バンプＦＢであり、破線で示しているのは裏面バンプＢＢである。図４に示すように、貫通電極ＴＳＶ２を循環的に接続すれば、各コアチップＣＣ０〜ＣＣ３の回路構成を互いに同一としつつ、インターフェースチップＩＦから各コアチップＣＣ０〜ＣＣ３に個別の情報を与えることができる。例えば、裏面バンプＢＢ０と表面バンプＦＢ１との間に内部回路Ａを接続した場合、インターフェースチップＩＦから最下層のコアチップＣＣ３の裏面バンプＢＢ０〜ＢＢ３に供給する信号は、それぞれコアチップＣＣ０〜ＣＣ３の内部回路Ａに選択的に供給されることになる。
このような循環的な接続について、本明細書では「スパイラル接続」と呼ぶことがある。特に限定されるものではないが、スパイラル接続は、リード／ライトデータの信号パスに用いることができる。
次に、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ３の回路構成について説明する。
図５は、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ３の回路構成を説明するためのブロック図である。尚、各コアチップＣＣ０〜ＣＣ３は基本的に同じ回路構成を有しているため、図５においてはコアチップＣＣ０，ＣＣ１の回路構成については図示を省略している。以下、特に区別しない場合には、コアチップＣＣ０〜ＣＣ３を単に「コアチップＣＣ」と総称することがある。
図５に示すように、インターフェースチップＩＦ及びコアチップＣＣには、リードデータ及びライトデータをバッファリングするバッファ回路が設けられている。具体的には、インターフェースチップＩＦにはバッファ回路ＢＵＦＩＦが設けられ、コアチップＣＣ２，ＣＣ３にはそれぞれバッファ回路ＢＵＦ２，ＢＵＦ３が設けられている。図示しないが、コアチップＣＣ０，ＣＣ１にもそれぞれバッファ回路ＢＵＦ０，ＢＵＦ１が設けられている。以下、特に区別しない場合には、バッファ回路ＢＵＦＩＦ，ＢＵＦ０〜ＢＵＦ３を単に「バッファ回路ＢＵＦ」と総称することがある。
バッファ回路ＢＵＦは、いずれもリードバッファ回路ＲＦＩＦＯとライトバッファ回路ＷＦＩＦＯを備え、これらの入力端には入力バッファが設けられ、出力端には出力バッファが設けられている。リードバッファ回路ＲＦＩＦＯ及びライトバッファ回路ＷＦＩＦＯは、いずれもファーストイン／ファーストアウト機能を有するＦＩＦＯ回路である。
より具体的に説明すると、インターフェースチップＩＦに設けられたリードバッファ回路ＲＦＩＦＯの出力端は、出力バッファＯＢＩＦ０を介してデータ入出力端子ＤＱに接続されている。出力バッファＯＢＩＦ０は、出力制御回路１０１によって生成されるタイミング信号ＯＵＴＥＮに基づいて活性化される。また、インターフェースチップＩＦに設けられたライトバッファ回路ＷＦＩＦＯの入力端は、入力バッファＩＢＩＦ０を介してデータ入出力端子ＤＱに接続されている。入力バッファＩＢＩＦ０は、入力制御回路１０２によって生成されるタイミング信号ＩＮＥＮに基づいて活性化される。
出力制御回路１０１は、コマンド端子ＣＭＤを介して供給されるリードコマンドに基づいて活性化される。コマンド端子ＣＭＤにリードコマンドが供給されると、リードコマンド生成回路１０３によってリード信号ＲＥＡＤＩＦが活性化する。リード信号ＲＥＡＤＩＦは、リードレイテンシ回路１０４を介して遅延され、リード信号ＲＥＡＤＬＡＴとして出力制御回路１０１に供給される。したがって、外部からリードコマンドが発行されると、リードレイテンシ回路１０４によって定義される所定の遅延時間が経過した後、出力バッファＯＢＩＦ０が活性化し、リードデータがデータ入出力端子ＤＱから出力されることになる。
入力制御回路１０２は、コマンド端子ＣＭＤを介して供給されるライトコマンドに基づいて活性化される。コマンド端子ＣＭＤにライトコマンドが供給されると、ライトコマンド生成回路１０５によってライト信号ＷＲＩＴＥＩＦが活性化する。ライト信号ＷＲＩＴＥＩＦは、ライトレイテンシ回路１０６を介して遅延され、ライト信号ＷＲＩＴＥＬＡＴとして入力制御回路１０２に供給される。したがって、外部からライトコマンドが発行されると、ライトレイテンシ回路１０６によって定義される所定の遅延時間が経過した後、入力バッファＩＢＩＦ０が活性化し、外部から入力されたライトデータがライトバッファ回路ＷＦＩＦＯに取り込まれることになる。
また、インターフェースチップＩＦに設けられたリードバッファ回路ＲＦＩＦＯの入力端は、入力バッファＩＢＩＦ１を介して貫通電極１１０に接続されている。貫通電極１１０はインターフェースチップＩＦに設けられており、上層のコアチップＣＣ３に含まれるバッファ回路ＢＵＦ３に接続されている。入力バッファＩＢＩＦ１は、コアチップＣＣ３のＴＳＶセレクタ回路２０１によって生成されるタイミング信号ＲＯＵＴ０に基づいて活性化される。タイミング信号ＲＯＵＴ０は、貫通電極１１１を介してインターフェースチップＩＦに供給される。
さらに、インターフェースチップＩＦに設けられたライトバッファ回路ＷＦＩＦＯの出力端は、出力バッファＯＢＩＦ１を介して貫通電極１１０に接続されている。出力バッファＯＢＩＦ１は、ライトタイミング制御回路１０７によって生成されるタイミング信号ＷＩＮＩＦに基づいて活性化される。
ライトタイミング制御回路１０７の動作は、ライト信号ＷＲＩＴＥＬＡＴによって制御される。ライトタイミング制御回路１０７は、ライト信号ＷＲＩＴＥＬＡＴが活性化すると、所定のタイミングでタイミング信号ＷＩＮＩＦを活性化させる。タイミング信号ＷＩＮＩＦは、貫通電極１１２を介してコアチップＣＣ３に供給され、タイミング信号ＷＩＮ０として入力バッファＩＢ３０を活性化させる。
また、インターフェースチップＩＦにはマルチプレクサ１０８が含まれている。マルチプレクサ１０８は、リード信号ＲＥＡＤＩＦに基づき、コマンド端子ＣＭＤに供給されたコマンドとライト信号ＷＲＩＴＥＬＡＴのいずれか一方を貫通電極１１３に出力する。貫通電極１１３は、コアチップＣＣ３に設けられたコマンドセレクタ２０３に接続されている。
以上がインターフェースチップＩＦの回路構成である。次に、コアチップＣＣの回路構成について説明する。
図５に示すように、コアチップＣＣにはデータを記憶するメモリセルアレイＡＲＹが設けられている。メモリセルアレイＡＲＹから読み出されたデータは、アンプ回路ＡＭＰを介して出力され、メモリセルアレイＡＲＹに書き込むべきデータは、アンプ回路ＡＭＰを介して入力される。
ここで、コアチップＣＣ３に設けられたバッファ回路ＢＵＦ３について説明する。バッファ回路ＢＵＦ３は、リードバッファ回路ＲＦＩＦＯ及びライトバッファ回路ＷＦＩＦＯを含む。そして、リードバッファ回路ＲＦＩＦＯの出力端は、出力バッファＯＢ３０を介して貫通電極１１０に接続されている。出力バッファＯＢ３０は、ＴＳＶセレクタ回路２０１によって生成されるタイミング信号ＲＯＵＴ０に基づいて活性化される。また、ライトバッファ回路ＷＦＩＦＯの入力端は、入力バッファＩＢ３０を介して貫通電極１１０に接続されている。入力バッファＩＢ３０は、インターフェースチップＩＦ内のライトタイミング制御回路１０７によって生成されるタイミング信号ＷＩＮ０に基づいて活性化される。
また、コアチップＣＣ３に設けられたリードバッファ回路ＲＦＩＦＯの入力端には、排他的に活性化される２つの入力バッファＩＢ３１，ＩＢ３２が接続されている。入力バッファＩＢ３１は、リードライトバスＲＷＢＳ０を介してアンプ回路ＡＭＰに接続されており、入力バッファＩＢ３２は貫通電極２１０に接続されている。貫通電極２１０はコアチップＣＣ３に設けられており、上層のコアチップＣＣ２に含まれるバッファ回路ＢＵＦ２に接続されている。
入力バッファＩＢ３１は、リードセレクタ回路２０２によって生成されるタイミング信号ＲＩＮ０に基づいて活性化される。また、入力バッファＩＢ３２は、コアチップＣＣ２のＴＳＶセレクタ回路３０１によって生成されるタイミング信号ＲＯＵＴ１に基づいて活性化される。タイミング信号ＲＯＵＴ１は、貫通電極２１１を介してコアチップＣＣ３に供給される。
ＴＳＶセレクタ回路２０１及びリードセレクタ回路２０２は、貫通電極１１３を介して供給されるリードコマンドによって制御される。貫通電極１１３を介してリードコマンドが供給されると、コマンドセレクタ２０３はリードコマンドをリードコマンド生成回路２０４に供給し、これに応答してリードコマンド生成回路２０４はリード信号ＲＥＡＤ０を生成する。リード信号ＲＥＡＤ０は、リードタイミング制御回路２０５に供給される。リードタイミング制御回路２０５は、リード信号ＲＥＡＤ０を受けると、所定のタイミングでＴＳＶセレクタ回路２０１及びリードセレクタ回路２０２を制御する。
ここで、ＴＳＶセレクタ回路２０１はリード信号ＲＥＡＤ０に応答して常に活性化される一方、リードセレクタ回路２０２の活性化の有無は、アドレス信号に依存する。具体的には、当該リードコマンドに対応するアドレス信号がコアチップＣＣ３を指定している場合には、リードセレクタ回路２０２は、所定のタイミングでリードイネーブル信号ＤＲＡＥ０を活性化させることによりアンプ回路ＡＭＰを駆動し、その後、タイミング信号ＲＩＮ０を活性化させることにより、入力バッファＩＢ３１を導通させる。これにより、コアチップＣＣ３のメモリセルアレイＡＲＹから読み出されたデータは、アンプ回路ＡＭＰ及び入力バッファＩＢ３１を介してリードバッファ回路ＲＦＩＦＯに供給される。
これに対し、当該リードコマンドに対応するアドレス信号がコアチップＣＣ３を指定していない場合には、リードセレクタ回路２０２は、リードイネーブル信号ＤＲＡＥ０及びタイミング信号ＲＩＮ０を非活性状態に維持する。これにより、コアチップＣＣ３のメモリセルアレイＡＲＹからは、データが読み出されることがない。
そして、コアチップＣＣ３のリードバッファ回路ＲＦＩＦＯに蓄積されたリードデータは、タイミング信号ＲＯＵＴ０に応答して貫通電極１１０に供給され、インターフェースチップＩＦ内の入力バッファＩＢＩＦ１を介してリードバッファ回路ＲＦＩＦＯに転送される。
さらに、コアチップＣＣ３に設けられたライトバッファ回路ＷＦＩＦＯの出力端には、排他的に活性化される２つの出力バッファＯＢ３１，ＯＢ３２が接続されている。出力バッファＯＢ３１は、リードライトバスＲＷＢＳ０を介してアンプ回路ＡＭＰに接続されており、出力バッファＯＢ３２は貫通電極２１０に接続されている。
出力バッファＯＢ３１は、ライトセレクタ回路２０６によって生成されるタイミング信号ＷＯＵＴ０に基づいて活性化される。また、出力バッファＯＢ３２は、ＴＳＶセレクタ回路２０７によって生成されるタイミング信号ＵＰ０に基づいて活性化される。タイミング信号ＵＰ０は、貫通電極２１２を介してコアチップＣＣ２に供給され、タイミング信号ＷＩＮ１として入力バッファＩＢ２０に供給される。
ＴＳＶセレクタ回路２０７及びライトセレクタ回路２０６は、貫通電極１１３を介して供給されるライトコマンドによって制御される。貫通電極１１３を介してライトコマンドが供給されると、コマンドセレクタ２０３はライトコマンドをライトコマンド生成回路２０８に供給し、これに応答してライトコマンド生成回路２０８はライト信号ＷＲＩＴＥ０を生成する。ライト信号ＷＲＩＴＥ０は、ライトタイミング制御回路２０９に供給される。ライトタイミング制御回路２０９は、ライト信号ＷＲＩＴＥ０を受けると、所定のタイミングでＴＳＶセレクタ回路２０７及びライトセレクタ回路２０６を制御する。
ここで、ライトセレクタ回路２０６の活性化の有無は、アドレス信号に依存する。具体的には、当該ライトコマンドに対応するアドレス信号がコアチップＣＣ３を指定している場合には、ライトセレクタ回路２０６は、所定のタイミングでタイミング信号ＷＯＵＴ０を活性化させることにより、出力バッファＯＢ３１を導通させる。その後、ライトイネーブル信号ＤＷＡＥ０を活性化させることによりアンプ回路ＡＭＰを駆動する。これにより、ライトバッファ回路ＷＦＩＦＯに蓄積されているデータは、出力バッファＯＢ３１及びアンプ回路ＡＭＰを介してメモリセルアレイＡＲＹに書き込まれる。
これに対し、当該ライトコマンドに対応するアドレス信号がコアチップＣＣ３を指定していない場合には、ライトセレクタ回路２０６は、ライトイネーブル信号ＤＷＡＥ０及びタイミング信号ＲＯＵＴ０を非活性状態に維持する。これにより、コアチップＣＣ３のメモリセルアレイＡＲＹには、データが書き込まれることがない。その代わりにＴＳＶセレクタ回路２０７がタイミング信号ＵＰを活性化させ、ライトバッファ回路ＷＦＩＦＯに蓄積されているデータが出力バッファＯＢ３２を介して貫通電極２１０に出力される。
上述の通り、タイミング信号ＵＰ０は、貫通電極２１２を介してコアチップＣＣ２に供給され、タイミング信号ＷＩＮ１として入力バッファＩＢ２０に供給される。このため、貫通電極２１０を介してコアチップＣＣ３からコアチップＣＣ２に転送されるデータは、入力バッファＩＢ２０を介してコアチップＣＣ２内のライトバッファ回路ＷＦＩＦＯに書き込まれる。
以上がコアチップＣＣ３の回路構成である。他のコアチップＣＣ０〜ＣＣ２についても上述したコアチップＣＣ３と同様の回路構成を有していることから、重複する説明は省略する。
そして、例えばコアチップＣＣ２を指定してリードコマンドが発行されると、コアチップＣＣ２に含まれるリードセレクタ回路３０２は、所定のタイミングでリードイネーブル信号ＤＲＡＥ１を活性化させることによりアンプ回路ＡＭＰを駆動し、その後、タイミング信号ＲＩＮ１を活性化させることにより、入力バッファＩＢ２１を導通させる。これにより、コアチップＣＣ２のメモリセルアレイＡＲＹから読み出されたデータは、アンプ回路ＡＭＰ及び入力バッファＩＢ２１を介してリードバッファ回路ＲＦＩＦＯに供給される。
コアチップＣＣ２のリードバッファ回路ＲＦＩＦＯに蓄積されたデータは、出力バッファＯＢ２０、貫通電極２１０及び入力バッファＩＢ３２を介して、コアチップＣＣ３のリードバッファ回路ＲＦＩＦＯに転送される。そして、コアチップＣＣ３のリードバッファ回路ＲＦＩＦＯに転送されたデータは、出力バッファＯＢ３０、貫通電極１１０及び入力バッファＩＢＩＦ１を介して、インターフェースチップＩＦのリードバッファ回路ＲＦＩＦＯに転送される。
一方、例えばコアチップＣＣ２を指定してライトコマンドが発行されると、コアチップＣＣ２に含まれるライトセレクタ回路３０６は、所定のタイミングでタイミング信号ＷＯＵＴ１を活性化させることにより、出力バッファＯＢ２１を導通させる。その後、ライトイネーブル信号ＤＷＡＥ１を活性化させることによりアンプ回路ＡＭＰを駆動する。これにより、ライトバッファ回路ＷＦＩＦＯに蓄積されているデータは、出力バッファＯＢ２１及びアンプ回路ＡＭＰを介してメモリセルアレイＡＲＹに書き込まれる。
以上が本実施形態による半導体装置１０の回路構成である。次に、本実施形態による半導体装置１０の動作について説明する。
図６は、本実施形態による半導体装置１０のライト動作を説明するためのタイミング図である。
図６に示す例では、ライトコマンド（Ｗ）が３回連続して投入されている。このうち、時刻ｔ１１，ｔ１３に投入されたライトコマンドは、コアチップＣＣ３を指定したライトコマンドであり、時刻ｔ１２に投入されたライトコマンドは、コアチップＣＣ２を指定したライトコマンドである。
まず、ライトコマンドが投入されると、その度に、インターフェースチップＩＦ内のライトコマンド生成回路１０５によってライト信号ＷＲＩＴＥＩＦが活性化する。さらに、ライト信号ＷＲＩＴＥＩＦは、ライトレイテンシ回路１０６によって遅延され、ライト信号ＷＲＩＴＥＬＡＴが生成される。ライトレイテンシ回路１０６による遅延量は、ＣＡＳライトレイテンシＣＷＬによって定義される。
ライト信号ＷＲＩＴＥＬＡＴが生成されると、入力制御回路１０２が活性化される。入力制御回路１０２が活性化されると、ストローブ端子ＷＤＱＳから入力されるストローブ信号に応答して入力バッファＩＢＩＦ０が活性化される。これにより、データ入出力端子ＤＱを介してバースト入力されるライトデータＡ〜Ｆは、この順にライトバッファ回路ＷＦＩＦＯに蓄積される。
かかる動作に同期して、ライトタイミング制御回路１０７によってタイミング信号ＷＩＮＩＦが活性化される。タイミング信号ＷＩＮＩＦは、出力バッファＯＢＩＦ１を活性化させるとともに、貫通電極１１２を介してコアチップＣＣ３に供給され、タイミング信号ＷＩＮ０として入力バッファＩＢ３０を活性化させる。
これにより、貫通電極１１０を介したライトデータＡ〜Ｆの転送が行われ、コアチップＣＣ３のライトバッファ回路ＷＦＩＦＯにライトデータＡ〜Ｆが順次蓄積される。かかる動作は、互いに隣接するインターフェースチップＩＦからコアチップＣＣ３への転送動作であり、そのタイミング制御がインターフェースチップＩＦによって行われていることから、十分なタイミングマージンを確保することが可能である。しかも、貫通電極１１０は他の貫通電極（例えば貫通電極２１０）からは切り離されているので、当該信号パスの寄生容量も小さい。
次に、コアチップＣＣ３のライトバッファ回路ＷＦＩＦＯにライトデータＡ，Ｂが蓄積されたタイミングで、タイミング信号ＷＯＵＴ０が活性化する。これにより、ライトデータＡ，Ｂがライトバッファ回路ＷＦＩＦＯからパラレルに読み出され、アンプ回路ＡＭＰを介してコアチップＣＣ３のメモリセルアレイＡＲＹにパラレルに書き込まれる。
次に、コアチップＣＣ３のライトバッファ回路ＷＦＩＦＯにそれぞれライトデータＣ，Ｄが蓄積されたタイミングで、タイミング信号ＵＰ０が活性化する。これにより、ライトデータＣ，Ｄがライトバッファ回路ＷＦＩＦＯからシリアルに読み出され、貫通電極２１０を介してコアチップＣＣ２に転送される。コアチップＣＣ２に転送されたライトデータＣ，Ｄは、タイミング信号ＷＩＮ１に応答してコアチップＣＣ２のライトバッファ回路ＷＦＩＦＯに順次蓄積される。
このようにして、貫通電極２１０を介したライトデータＣ，Ｄの転送が行われ、コアチップＣＣ２のライトバッファ回路ＷＦＩＦＯにライトデータＣ，Ｄが順次蓄積される。かかる動作は、互いに隣接するコアチップＣＣ３からコアチップＣＣ２への転送動作であり、そのタイミング制御がコアチップＣＣ３によって行われていることから、十分なタイミングマージンを確保することが可能である。しかも、貫通電極２１０は他の貫通電極（例えば貫通電極１１０）からは切り離されているので、当該信号パスの寄生容量も小さい。
そして、コアチップＣＣ２のライトバッファ回路ＷＦＩＦＯにライトデータＣ，Ｄが蓄積されたタイミングで、タイミング信号ＷＯＵＴ１が活性化する。これにより、ライトデータＣ，Ｄがライトバッファ回路ＷＦＩＦＯからパラレルに読み出され、アンプ回路ＡＭＰを介してコアチップＣＣ２のメモリセルアレイＡＲＹにパラレルに書き込まれる。
さらに、コアチップＣＣ３のライトバッファ回路ＷＦＩＦＯにライトデータＥ，Ｆが蓄積されたタイミングで、再びタイミング信号ＷＯＵＴ０が活性化する。これにより、ライトデータＥ，Ｆがライトバッファ回路ＷＦＩＦＯからパラレルに読み出され、アンプ回路ＡＭＰを介してコアチップＣＣ３のメモリセルアレイＡＲＹにパラレルに書き込まれる。
このように、ライト動作においては、ライトデータが下層のコアチップから順次転送されるとともに、あるコアチップにおけるライトデータの取り込みタイミングは、１つ下層のコアチップにて制御される。しかも、ライトデータの転送に用いる信号パスの寄生容量も小さい。これにより、ライトデータを高速に転送する場合であっても、十分なタイミングマージンを確保することが可能となる。
図７は、本実施形態による半導体装置１０のリード動作を説明するためのタイミング図である。
図７に示す例では、リードコマンド（Ｒ）が３回連続して投入されている。このうち、時刻ｔ２１，ｔ２３に投入されたリードコマンドは、コアチップＣＣ３を指定したリードコマンドであり、時刻ｔ２２に投入されたリードコマンドは、コアチップＣＣ２を指定したリードコマンドである。
まず、時刻ｔ２１，ｔ２３にリードコマンドが投入されると、その度に、コアチップＣＣ３内のリードセレクタ回路２０２によってリードイネーブル信号ＤＲＡＥ０が活性化する。一方、時刻ｔ２２にリードコマンドが投入されると、コアチップＣＣ２内のリードセレクタ回路３０２によってリードイネーブル信号ＤＲＡＥ１が活性化する。
リードイネーブル信号ＤＲＡＥ０が活性化すると、コアチップＣＣ３内のアンプ回路ＡＭＰが活性化し、メモリセルアレイＡＲＹから読み出されたパラレルなリードデータがバッファ回路ＢＵＦ３に供給される。同様に、リードイネーブル信号ＤＲＡＥ１が活性化すると、コアチップＣＣ２内のアンプ回路ＡＭＰが活性化し、メモリセルアレイＡＲＹから読み出されたパラレルなリードデータがバッファ回路ＢＵＦ２に供給される。
そして、コアチップＣＣ３内のバッファ回路ＢＵＦ３にリードデータＡ，Ｂが供給されたタイミングで、リードセレクタ回路２０２はタイミング信号ＲＩＮ０を活性化させる。これにより、リードデータＡ，ＢがコアチップＣＣ３のリードバッファ回路ＲＦＩＦＯに蓄積される。
次に、コアチップＣＣ２内のバッファ回路ＢＵＦ２にリードデータＣ，Ｄが供給されたタイミングで、リードセレクタ回路３０２はタイミング信号ＲＩＮ１を活性化させる。これにより、リードデータＣ，ＤがコアチップＣＣ２のリードバッファ回路ＲＦＩＦＯに蓄積される。
さらに、コアチップＣＣ３内のバッファ回路ＢＵＦ３にリードデータＥ，Ｆが供給されたタイミングで、リードセレクタ回路２０２はタイミング信号ＲＩＮ０を活性化させる。これにより、リードデータＥ，ＦがコアチップＣＣ３のリードバッファ回路ＲＦＩＦＯに蓄積される。
以上により、コアチップＣＣ３のライトバッファ回路ＷＦＩＦＯはリードデータＡ，Ｂ，Ｅ，Ｆが蓄積され、コアチップＣＣ２のリードバッファ回路ＲＦＩＦＯはリードデータＣ，Ｄが蓄積された状態となる。
そして、コアチップＣＣ３のＴＳＶセレクタ回路２０１は、タイミング信号ＲＯＵＴ０を連続的に活性化させ、リードバッファ回路ＲＦＩＦＯに蓄積されているリードデータを順次インターフェースチップＩＦにシリアルに転送する。この時、コアチップＣＣ２のリードバッファ回路ＲＦＩＦＯにリードデータＣ，Ｄが蓄積されたタイミングで、コアチップＣＣ２のＴＳＶセレクタ回路３０１は、タイミング信号ＲＯＵＴ１を２回活性化させる。これにより、コアチップＣＣ２のリードバッファ回路ＲＦＩＦＯに蓄積されているリードデータＣ，Ｄがシリアルに読み出され、貫通電極２１０を介してコアチップＣＣ３に転送される。
その結果、コアチップＣＣ３のリードバッファ回路ＲＦＩＦＯは、リードデータＡ〜Ｆをこの順にインターフェースチップＩＦへ転送することができる。そして、インターフェースチップＩＦのリードバッファ回路ＲＦＩＦＯに蓄積されたリードデータＡ〜Ｆは、リードコマンドの発行から所定の遅延時間が経過した後、出力制御回路１０１による制御のもと、ストローブ信号ＲＤＱＳとともに外部にバースト出力される。リード動作時におけるリードレイテンシ回路１０４による遅延量は、ＣＡＳレイテンシＣＬによって定義される。
このように、リード動作においては、リードデータが上層のコアチップから順次転送されるとともに、あるコアチップにおけるリードデータの取り込みタイミングは、１つ上層のコアチップにて制御される。しかも、リードデータの転送に用いる信号パスの寄生容量も小さい。これにより、リードデータを高速に転送する場合であっても、十分なタイミングマージンを確保することが可能となる。
図８〜図１１は、それぞれコアチップＣＣ３〜ＣＣ０にアクセスする場合におけるバッファ回路ＢＵＦの動作を説明するための模式図である。
図８〜図１１に示すように、各バッファ回路ＢＵＦは３つのデータ端子を有していると見なすことができる。具体的には、コアチップＣＣ３のバッファ回路ＢＵＦ３についてはデータ端子Ｄ１〜Ｄ３を有し、コアチップＣＣ２のバッファ回路ＢＵＦ２についてはデータ端子Ｄ４〜Ｄ６を有し、コアチップＣＣ１のバッファ回路ＢＵＦ１についてはデータ端子Ｄ７〜Ｄ９を有し、コアチップＣＣ０のバッファ回路ＢＵＦ０についてはデータ端子Ｄ１０〜Ｄ１２を有している。例えば、データ端子Ｄ１は図５に示す貫通電極１１０に接続された端子であり、データ端子Ｄ２はリードライトバスＲＷＢＳ０に接続された端子であり、データ端子Ｄ３は貫通電極２１０に接続された端子である。
これらデータ端子Ｄ１〜Ｄ１２のうち、データ端子Ｄ２，Ｄ５，Ｄ８，Ｄ１１は、アンプ回路ＡＭＰを介してそれぞれ対応するメモリセルアレイＡＲＹに接続されている。また、データ端子Ｄ３とデータ端子Ｄ４は貫通電極ＴＳＶを介して接続され、データ端子Ｄ６とデータ端子Ｄ７は貫通電極ＴＳＶを介して接続され、データ端子Ｄ９とデータ端子Ｄ１０は貫通電極ＴＳＶを介して接続されている。
そして、バッファ回路ＢＵＦ３においてはデータ端子Ｄ１がデータ端子Ｄ２，Ｄ３のいずれか一方に接続され、バッファ回路ＢＵＦ２においてはデータ端子Ｄ４がデータ端子Ｄ５，Ｄ６のいずれか一方に接続され、バッファ回路ＢＵＦ１においてはデータ端子Ｄ７がデータ端子Ｄ８，Ｄ９のいずれか一方に接続され、バッファ回路ＢＵＦ０においてはデータ端子Ｄ１０がデータ端子Ｄ１１，Ｄ１２のいずれか一方に接続される。
このような構成において、インターフェースチップＩＦからコアチップＣＣ３にアクセスする場合には、図８に示すように、バッファ回路ＢＵＦ３のデータ端子Ｄ１とＤ２が接続される。これにより、ライト動作においてはインターフェースチップＩＦから転送されるライトデータがバッファ回路ＢＵＦ３を介し、コアチップＣＣ３のメモリセルアレイＡＲＹに書き込まれる。一方、リード動作時においては、コアチップＣＣ３のメモリセルアレイＡＲＹから読み出されたリードデータがバッファ回路ＢＵＦ３を介し、インターフェースチップＩＦに出力される。
また、インターフェースチップＩＦからコアチップＣＣ２にアクセスする場合には、図９に示すように、バッファ回路ＢＵＦ３のデータ端子Ｄ１とＤ３が接続され、バッファ回路ＢＵＦ２のデータ端子Ｄ４とＤ５が接続される。これにより、ライト動作においてはインターフェースチップＩＦから転送されるライトデータがバッファ回路ＢＵＦ３，ＢＵＦ２を介し、コアチップＣＣ２のメモリセルアレイＡＲＹに書き込まれる。一方、リード動作時においては、コアチップＣＣ２のメモリセルアレイＡＲＹから読み出されたリードデータがバッファ回路ＢＵＦ２，ＢＵＦ３を介し、インターフェースチップＩＦに出力される。
さらに、インターフェースチップＩＦからコアチップＣＣ１にアクセスする場合には、図１０に示すように、バッファ回路ＢＵＦ３のデータ端子Ｄ１とＤ３が接続され、バッファ回路ＢＵＦ２のデータ端子Ｄ４とＤ６が接続され、バッファ回路ＢＵＦ１のデータ端子Ｄ７とＤ８が接続される。これにより、ライト動作においてはインターフェースチップＩＦから転送されるライトデータがバッファ回路ＢＵＦ３，ＢＵＦ２，ＢＵＦ１を介し、コアチップＣＣ１のメモリセルアレイＡＲＹに書き込まれる。一方、リード動作時においては、コアチップＣＣ１のメモリセルアレイＡＲＹから読み出されたリードデータがバッファ回路ＢＵＦ１，ＢＵＦ２，ＢＵＦ３を介し、インターフェースチップＩＦに出力される。
そして、インターフェースチップＩＦからコアチップＣＣ０にアクセスする場合には、図１１に示すように、バッファ回路ＢＵＦ３のデータ端子Ｄ１とＤ３が接続され、バッファ回路ＢＵＦ２のデータ端子Ｄ４とＤ６が接続され、バッファ回路ＢＵＦ１のデータ端子Ｄ７とＤ９が接続され、バッファ回路ＢＵＦ０のデータ端子Ｄ１０とＤ１１が接続される。これにより、ライト動作においてはインターフェースチップＩＦから転送されるライトデータがバッファ回路ＢＵＦ３，ＢＵＦ２，ＢＵＦ１，ＢＵＦ０を介し、コアチップＣＣ０のメモリセルアレイＡＲＹに書き込まれる。一方、リード動作時においては、コアチップＣＣ０のメモリセルアレイＡＲＹから読み出されたリードデータがバッファ回路ＢＵＦ０，ＢＵＦ１，ＢＵＦ２，ＢＵＦ３を介し、インターフェースチップＩＦに出力される。
図１２は、発明者らが発明を完成する過程で考えた第１のプロトタイプによるインターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ３の回路構成を示すブロック図である。
図１２に示す第１のプロトタイプでは、リードデータやライトデータを転送するための信号パスがインターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ３に対して共通に接続されている。このような構成は、図２に示した貫通電極ＴＳＶ１を当該信号パスに使用していることを意味する。
そして、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ３においては、当該信号パスにバッファ回路ＢＵＦＩＦ，ＢＵＦ０〜ＢＵＦ３が並列に接続されている。また、コアチップＣＣ０〜ＣＣ３内のバッファ回路ＢＵＦ０〜ＢＵＦ３には入力バッファＩＢ及び出力バッファＯＢが設けられるが、これらの動作は、全て同じコアチップＣＣ０〜ＣＣ３内の制御回路によって制御される。そして、入力バッファＩＢ及び出力バッファＯＢを制御する制御回路の動作タイミングは、全てインターフェースチップＩＦから供給される制御信号によって制御される。
また、インターフェースチップＩＦには、コマンドデコーダ１２１、リードタイミング制御回路１２２及び貫通電極１２３〜１２５が追加されている。さらに、コアチップＣＣには、リード制御回路２２１，３２１、ライト制御回路２２２，３２２及び貫通電極２２３〜２２５，３２３〜３２５が追加されている。
リードタイミング制御回路１２２は、貫通電極１２３，２２３，３２３を介して各コアチップＣＣ内のＴＳＶセレクタ２０１，３０１の動作を制御する。また、ライトタイミング制御回路１０７は、貫通電極１２４，２２４，３２４を介して各コアチップＣＣ内のＴＳＶセレクタ２０７，３０７の動作を制御する。さらに、ライトレイテンシ回路１０６から出力されるライト信号ＷＲＩＴＥＣＯＭＬＡＴは、貫通電極１２５，２２５，３２５を介して各コアチップＣＣ内のライト制御回路２２２，３２２を制御する。
このような構成においては、リードデータやライトデータを転送するための信号パスや、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ３に制御信号を供給するための信号パスの寄生容量が大きくなるため、積層されるコアチップＣＣの数が多くなるほど、タイミングマージンが減少する。
図１３は、第１のプロトタイプによる半導体装置のライト動作を説明するためのタイミング図である。
図１３に示す例では、図６に示した例と同様、ライトコマンド（Ｗ）が３回連続して投入されている。このうち、時刻ｔ１１，ｔ１３に投入されたライトコマンドは、コアチップＣＣ３を指定したライトコマンドであり、時刻ｔ１２に投入されたライトコマンドは、コアチップＣＣ２を指定したライトコマンドである。
第１のプロトタイプによる半導体装置の場合、インターフェースチップＩＦから貫通電極１１０，２１０，３１０へライトデータＡ〜Ｆが出力されると、これらライトデータＡ〜Ｆは全てのコアチップＣＣ０〜ＣＣ３に共通に供給される。そして、ライトデータＡ，Ｂ，Ｅ，ＦがコアチップＣＣ０〜ＣＣ３に供給されたタイミングでタイミング信号ＷＩＮ０が活性化し、ライトデータＣ，ＤがコアチップＣＣ０〜ＣＣ３に供給されたタイミングでタイミング信号ＷＩＮ１が活性化する。これらタイミング信号ＷＩＮ０，ＷＩＮ１の活性化タイミングは、インターフェースチップＩＦに設けられたライトタイミング制御回路１０７によって制御される。
これにより、ライトデータＡ，Ｂ，Ｅ，ＦについてはコアチップＣＣ３のライトバッファ回路ＷＦＩＦＯに取り込まれ、ライトデータＣ，ＤについてはコアチップＣＣ２のライトバッファ回路ＷＦＩＦＯに取り込まれる。
コアチップＣＣ３のライトバッファ回路ＷＦＩＦＯにライトデータＡ，Ｂ取り込まれると、タイミング信号ＷＯＵＴ０が活性化する。これにより、ライトデータＡ，Ｂがパラレルにアンプ回路ＡＭＰに供給され、コアチップＣＣ３のメモリセルアレイＡＲＹに書き込まれる。
また、コアチップＣＣ２のライトバッファ回路ＷＦＩＦＯにライトデータＣ，Ｄ取り込まれると、タイミング信号ＷＯＵＴ１が活性化する。これにより、ライトデータＣ，Ｄがパラレルにアンプ回路ＡＭＰに供給され、コアチップＣＣ２のメモリセルアレイＡＲＹに書き込まれる。
そして、コアチップＣＣ３のライトバッファ回路ＷＦＩＦＯにライトデータＥ，Ｆ取り込まれると、タイミング信号ＷＯＵＴ０が活性化する。これにより、ライトデータＥ，Ｆがパラレルにアンプ回路ＡＭＰに供給され、コアチップＣＣ３のメモリセルアレイＡＲＹに書き込まれる。
上述した動作においては、タイミング信号ＷＩＮ０，ＷＩＮ１のタイミングマージンが減少しやすい。これは、ライトデータＡ〜Ｆを転送する信号パスの寄生容量が大きいだけでなく、タイミング信号ＷＩＮ０，ＷＩＮ１の生成に関与するＴＳＶセレクタ回路２０７，３０７がインターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ３に共通接続されており、当該信号パスの寄生容量も大きいためである。これにより、ライト動作時におけるタイミングマージンが小さくなってしまう。図１３に示す例では、タイミング信号ＷＩＮ１のタイミングマージンがタイミング信号ＷＩＮ０に比べて不足していることが分かる。
これに対し、上述した本実施形態による半導体装置１０では、ライト動作時においてより大きなタイミングマージンを確保することが可能となる。
図１４は、第１のプロトタイプによる半導体装置のリード動作を説明するためのタイミング図である。
図１４に示す例では、図７に示した例と同様、リードコマンド（Ｒ）が３回連続して投入されている。このうち、時刻ｔ２１，ｔ２３に投入されたリードコマンドは、コアチップＣＣ３を指定したリードコマンドであり、時刻ｔ２２に投入されたリードコマンドは、コアチップＣＣ２を指定したリードコマンドである。
まず、コアチップＣＣ３のリードバッファ回路ＲＦＩＦＯにリードデータＡ，Ｂが蓄積されると、タイミング信号ＲＯＵＴ０が２回連続して活性化する。これにより、リードデータＡ，ＢがコアチップＣＣ３からシリアルにインターフェースチップＩＦに転送される。
次に、コアチップＣＣ２のリードバッファ回路ＲＦＩＦＯにリードデータＣ，Ｄが蓄積されると、タイミング信号ＲＯＵＴ１が２回連続して活性化する。これにより、リードデータＣ，ＤがコアチップＣＣ２からシリアルにインターフェースチップＩＦに転送される。
そして、コアチップＣＣ３のリードバッファ回路ＲＦＩＦＯにリードデータＥ，Ｆが蓄積されると、タイミング信号ＲＯＵＴ０が２回連続して活性化する。これにより、リードデータＥ，ＦがコアチップＣＣ３からシリアルにインターフェースチップＩＦに転送される。
上述した動作においては、インターフェースチップＩＦに到達するリードデータＡ〜Ｆのウィンドウ幅にばらつきが生じやすい。これは、リードデータＡ〜Ｆを転送する信号パスの寄生容量が大きいだけでなく、タイミング信号ＲＯＵＴ０，ＲＯＵＴ１の生成に関与するＴＳＶセレクタ回路２０１がインターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ３に共通接続されており、当該信号パスの寄生容量も大きいためである。これにより、リードデータのウィンドウ幅がばらついてしまう。図１４に示す例では、リードデータＤとリードデータＥが一部重なっており、この部分におけるウィンドウ幅が削られていることが分かる。
これに対し、上述した本実施形態による半導体装置１０では、リード動作時においても、より大きなウィンドウ幅を確保することが可能となる。
以上説明したように、本実施形態による半導体装置１０では、ライト動作においては、ライトデータが下層のコアチップから順次転送されるとともに、あるコアチップにおけるライトデータの取り込みタイミングは、１つ下層のコアチップ（又はインターフェースチップＩＦ）にて制御される。また、リード動作においては、リードデータが上層のコアチップから順次転送されるとともに、あるコアチップにおけるリードデータの取り込みタイミングは、１つ上層のコアチップにて制御される。しかも、リードデータやライトデータの転送に用いる貫通電極の寄生容量も小さい。これらにより、リードデータやライトデータを高速に転送する場合であっても、十分なタイミングマージン及びデータのウィンドウ幅を確保することが可能となる。
図１５は、半導体装置１０における４ビット分の信号パスの接続関係を説明するための模式図である。
図１５に示す例では、リードデータ及びライトデータを転送する信号パスがいわゆるスパイラル接続されている。したがって、これら４ビット分の信号パスＰ０〜Ｐ３は、それぞれ異なるコアチップＣＣ０〜ＣＣ３に割り当てられる。そして、各コアチップＣＣ０〜ＣＣ３においては、符号Ｂで示す平面位置に設けられた表面バンプＦＢと、符号Ｃで示す裏面バンプＢＢとの間にバッファ回路ＢＵＦ０〜ＢＵＦ３が挿入される。
このような構成によれば、信号パスＰ０〜Ｐ３ごとに寄生容量に僅かな差が生じるが、コアチップＣＣ０〜ＣＣ３ごとに異なる信号パスが割り当てられることから、あるコアチップＣＣを対象としたデータ転送中に、他のコアチップＣＣを対象としたデータ転送を並列に実行することが可能となる。
図１６は、第２のプロトタイプによる半導体装置における４ビット分の信号パスの接続関係を説明するための模式図である。
図１６に示す例においても、信号パスＰ０〜Ｐ３がいわゆるスパイラル接続されているが、バッファ回路ＢＵＦ０〜ＢＵＦ３が信号パスＰ０〜Ｐ３に挿入されることなく接続された構成を有している。このような構成の場合、信号パスＰ１〜Ｐ３は、当該信号パスと無関係なコアチップＣＣにも接続されることから、寄生容量が増大する。
これに対し、図１１に示した接続関係によれば、信号パスＰ１〜Ｐ３については、当該信号パスと無関係なコアチップＣＣとは接続されないことから、寄生容量を低減することが可能となる。
図１７は、８枚のコアチップＣＣ０〜ＣＣ７を積層した場合における４ビット分の信号パスの接続関係を説明するための模式図である。
図１７に示す例においても、リードデータ及びライトデータを転送する信号パスがスパイラル接続されている。そして、信号パスＰ０についてはコアチップＣＣ０，ＣＣ４に割り当てられ、信号パスＰ１についてはコアチップＣＣ１，ＣＣ５に割り当てられ、信号パスＰ２についてはコアチップＣＣ２，ＣＣ６に割り当てられ、信号パスＰ３についてはコアチップＣＣ３，ＣＣ７に割り当てられる。したがって、これら４ビット分の信号パスＰ０〜Ｐ３は、それぞれ２つのコアチップＣＣに割り当てられることになる。そして、各コアチップＣＣ０〜ＣＣ７においては、符号Ｂで示す平面位置に設けられた表面バンプＦＢと、符号Ｃで示す裏面バンプＢＢとの間にバッファ回路ＢＵＦ０〜ＢＵＦ７が挿入される。
図１８は、第３のプロトタイプによる半導体装置における４ビット分の信号パスの接続関係を説明するための模式図である。
図１８に示す例においても、信号パスＰ０〜Ｐ３がいわゆるスパイラル接続されているが、図１７に示す例とは異なり、バッファ回路ＢＵＦ０〜ＢＵＦ７が信号パスＰ０〜Ｐ３に挿入されることなく接続された構成を有している。このような構成の場合、信号パスＰ１〜Ｐ３は、当該信号パスと無関係なコアチップＣＣにも接続されることから、寄生容量が増大する。
これに対し、図１８に示した構成によれば、コアチップＣＣの積層数が多いにもかかわらず、信号パスＰ０〜Ｐ３の寄生容量を抑制することが可能となる。
図１９は図１５に示した半導体装置の変形例を説明するための模式図であり、図２０は図１７に示した半導体装置の変形例を説明するための模式図である。
図１９及び図２０に示す変形例では、インターフェースチップＩＦと最下層のコアチップＣＣ３又はＣＣ７が１つのマスターチップＭＣに集積された構成を有している。マスターチップＭＣは、インターフェースチップＩＦとコアチップＣＣの機能を兼ね備えており、他のコアチップＣＣ（或いはスレーブチップ）を制御する役割を果たす。このような構成によれば、より少ないチップ数で積層型の半導体装置を構成することが可能となる。
図２１は、いわゆるワイドＩ／Ｏ型のＤＲＡＭの構成を説明するための平面図である。
図２１に示すワイドＩ／Ｏ型のＤＲＡＭは、Ｘ方向およびＹ方向にマトリクス状に配置された４つのチャネルＣｈＡ〜ＣｈＤを有している。各チャネルＣｈＡ〜ＣｈＤは、それぞれが単独のＤＲＡＭとして動作可能な回路ブロックであり、したがって、４つの独立したＤＲＡＭが１チップ化された構成を有している。
本発明においては、図１に示したコアチップＣＣ０〜ＣＣ３の代わりに、このようなワイドＩ／Ｏ型のＤＲＡＭを用いることも可能である。この場合、インターフェースチップＩＦの代わりに、ワイドＩ／Ｏ型のＤＲＡＭを制御するコントロールチップを用いればよい。
ワイドＩ／Ｏ型のＤＲＡＭの主面には、複数の表面バンプＦＢが設けられており、その下部には貫通電極ＴＳＶが設けられている。これら表面バンプＦＢはそれぞれチャネルＣｈＡ〜ＣｈＤのいずれかに対応しており、図２１では、チャネルＣｈＡ〜ＣｈＤに対応する表面バンプＦＢをそれぞれ表面バンプＦＢａ〜ＦＢｄと表記している。各チャネルＣｈＡ〜ＣｈＤに割り当てられるデータ用の表面バンプＦＢの数は、それぞれ例えば１２８個と非常に多く、また、電源用の表面バンプＦＢなどもチャネルごとに多数必要であることから、チャネルＣｈＡ〜ＣｈＤごとに例えば３００個程度の表面バンプＦＢが設けられる。このため、チップ全体では、１０００個を超える表面バンプＦＢが用いられることになる。
これら表面バンプＦＢの中には、ダイレクトアクセス端子と呼ばれるテスト用の端子が含まれる。ただし、表面バンプＦＢのサイズは非常に微小であることから、テスタのプローブをダイレクトアクセス端子に接触させることは困難である。このため、各ダイレクトアクセス端子には、テスタのプローブを接触させるためのテストパッドＴＰがそれぞれ割り当てられている。テストパッドＴＰは、表面バンプＦＢよりも大きな平面サイズを有しており、これにより、テスタのプローブを接触させることが可能とされている。
図２２は、各コアチップＣＣ０〜ＣＣ３を２チャネル構成とした例を示す図である。
図２２に示す例では、コアチップＣＣ０にチャネルＣＨ５，ＣＨ７が割り当てられ、コアチップＣＣ１にチャネルＣＨ４，ＣＨ６７が割り当てられ、コアチップＣＣ２にチャネルＣＨ１，ＣＨ３が割り当てられ、コアチップＣＣ３にチャネルＣＨ０５，ＣＨ２が割り当てられている。そして、リードデータ及びライトデータの信号パスを図１５に示したようなスパイラル接続とすれば、チャネルＣＨ０〜ＣＨ７を並列動作させることが可能となる。本発明は、このようなタイプの半導体装置に適用することも可能である。
図２３は、半導体装置１０を備えた情報処理システムの第１例を示す模式図である。
図２３に示す情報処理システムは、インターポーザ５１０上に、上述した半導体装置１０とグラフィックチップＧＰＵが搭載された構成を有している。グラフィックチップＧＰＵは、半導体装置１０から入出力されるデータを用いて画像処理する半導体チップであり、図２３に示す例では半導体装置１０とは異なる平面に搭載されている。
かかる構成によれば、高速且つ大容量の半導体装置１０とグラフィックチップＧＰＵを近接して配置することができることから、グラフィックチップＧＰＵの画像処理能力を無駄なく発揮させることが可能となる。尚、半導体装置１０の代わりに、上述したワイドＩ／Ｏ型のＤＲＡＭの積層体を用いる場合には、積層体にさらにコントロールチップを積層しても構わないし、コントロールチップの機能をグラフィックチップＧＰＵに持たせれば、コントロールチップを設ける必要はない。
図２４は、半導体装置１０を備えた情報処理システムの第２例を示す模式図である。
図２４に示す情報処理システムは、半導体装置１０とグラフィックチップＧＰＵが積層された構成を有している。かかる構成によれば、高速且つ大容量の半導体装置１０とグラフィックチップＧＰＵとの接続を最短化することができることから、より高速なグラフィックチップＧＰＵを用いても、その画像処理能力を無駄なく発揮させることが可能となる。尚、半導体装置１０の代わりに、上述したワイドＩ／Ｏ型のＤＲＡＭの積層体を用いる場合には、積層体にさらにコントロールチップを積層しても構わないし、コントロールチップの機能をグラフィックチップＧＰＵに持たせれば、コントロールチップを設ける必要はない。
図２５は、半導体装置１０を備えた情報処理システムの第３例を示す模式図である。
図２５に示す情報処理システムは、回路基板５２０上に、半導体装置１０とプロセッサチップＣＰＵが搭載された構成を有している。プロセッサチップＣＰＵは、半導体装置１０から入出力されるプログラムを実行する半導体チップであり、図２５に示す例では半導体装置１０とは異なる平面に搭載されている。但し、半導体装置１０とプロセッサチップＣＰＵを積層することも可能である。
かかる構成によれば、高速且つ大容量の半導体装置１０とプロセッサチップＣＰＵを近接して配置することができることから、プロセッサチップＣＰＵのプログラム処理能力を無駄なく発揮させることが可能となる。尚、半導体装置１０の代わりに、上述したワイドＩ／Ｏ型のＤＲＡＭの積層体を用いる場合には、積層体にさらにコントロールチップを積層しても構わないし、コントロールチップの機能をプロセッサチップＣＰＵに持たせれば、コントロールチップを設ける必要はない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１０ 半導体装置
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３ パッシベーション膜
８４ パッシベーション膜
８５ ポリイミド膜
８６ ピラー部
９０ａ，９０ｂ レジスト
９１ 基板電極
９２ スルーホール電極
９３ 再配線層
９４ アンダーフィル
９６ モールドレジン
１０１ 出力制御回路
１０２ 入力制御回路
１０３ リードコマンド生成回路
１０４ リードレイテンシ回路
１０５ ライトコマンド生成回路
１０６ ライトレイテンシ回路
１０７ ライトタイミング制御回路
１０８ マルチプレクサ
１１０〜１１３，１２３〜１２５，２１０〜２１２，２２３〜２２５，３１０，３２３〜３２５，ＴＳＶ，ＴＳＶ１，ＴＳＶ２ 貫通電極
１２１ コマンドデコーダ
１２２ リードタイミング制御回路
２０１，３０１ ＴＳＶセレクタ回路
２０２，３０２ リードセレクタ回路
２０３，３０３ コマンドセレクタ
２０４，３０４ リードコマンド生成回路
２０５，３０５ リードタイミング制御回路
２０６，３０６ ライトセレクタ回路
２０７，３０７ ＴＳＶセレクタ回路
２０８，３０８ ライトコマンド生成回路
２０９，３０９ ライトタイミング制御回路
２２１，３２１ リード制御回路
２２２，３２２ ライト制御回路
５１０ インターポーザ
５２０ 回路基板
ＡＭＰ アンプ回路
ＡＲＹ メモリセルアレイ
ＢＢ 裏面バンプ
ＢＵＦＩＦ，ＢＵＦ０〜ＢＵＦ７ バッファ回路
ＣＣ０〜ＣＣ７ 各コアチップ
ＣＰＵ プロセッサチップ
Ｄ１〜Ｄ１２ データ端子
ＦＢ 表面バンプ
ＧＰＵ グラフィックチップ
ＩＢ 入力バッファ
ＩＦ インターフェースチップ
ＩＰ インターポーザ
Ｌ１〜Ｌ４ 配線層
Ｍ１〜Ｍ４ パッド
ＭＣ マスターチップ
ＯＢ 出力バッファ
Ｐ０〜Ｐ３ 信号パス
ＲＦＩＦＯ リードバッファ回路
ＲＷＢＳ リードライトバス
ＳＢ 外部端子
ＴＨ１〜ＴＨ３ スルーホール電極
ＴＰ テストパッド
ＷＦＩＦＯ ライトバッファ回路

Claims (20)

  1. データを記憶する第１のメモリセルアレイと、前記データをバッファリングする第１のバッファ回路を含む第１の半導体チップと、
    前記第１の半導体チップに積層され、データを記憶する第２のメモリセルアレイと、前記データをバッファリングする第２のバッファ回路を含む第２の半導体チップと、
    前記第１及び第２のバッファ回路を制御する制御回路と、を備え、
    前記第１のバッファ回路は、第１のデータ端子と、前記第１のメモリセルアレイに接続された第２のデータ端子と、第３のデータ端子とを有し、
    前記第２のバッファ回路は、前記第３のデータ端子に接続された第４のデータ端子と、前記第２のメモリセルアレイに接続された第５のデータ端子と、第６のデータ端子とを有し、
    前記制御回路は、前記第２及び第３のデータ端子のいずれか一方を前記第１のデータ端子に接続し、前記第５及び第６のデータ端子のいずれか一方を前記第４のデータ端子に接続することを特徴とする半導体装置。
  2. 前記制御回路は、前記第１のメモリセルアレイへのアクセスが行われる場合には前記第１のデータ端子と前記第２のデータ端子を接続し、前記第２のメモリセルアレイへのアクセスが行われる場合には前記第１のデータ端子と前記第３のデータ端子を接続し、前記第４のデータ端子と前記第５のデータ端子を接続することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のバッファ回路は、前記第２及び第３のデータ端子のいずれか一方に供給されるデータを前記第１のデータ端子に出力する第１のリードバッファ回路を含み、
    前記第２のバッファ回路は、前記第５及び第６のデータ端子のいずれか一方に供給されるデータを前記第４のデータ端子に出力する第２のリードバッファ回路を含むことを特徴とする請求項２に記載の半導体装置。
  4. 前記第１のバッファ回路は、前記第１のリードバッファ回路から出力されるデータを前記第１のデータ端子に供給する第１の出力バッファと、前記第２のデータ端子に供給されるデータを前記第１のリードバッファ回路に供給する第１の入力バッファと、前記第３のデータ端子に供給されるデータを前記第１のリードバッファ回路に供給する第２の入力バッファとをさらに含み、
    前記第２のバッファ回路は、前記第２のリードバッファ回路から出力されるデータを前記第４のデータ端子に供給する第２の出力バッファと、前記第５のデータ端子に供給されるデータを前記第２のリードバッファ回路に供給する第３の入力バッファと、前記第６のデータ端子に供給されるデータを前記第２のリードバッファ回路に供給する第４の入力バッファとをさらに含むことを特徴とする請求項３に記載の半導体装置。
  5. 前記制御回路は、前記第１及び第２の入力バッファを排他的に活性化させ、前記第３及び第４の入力バッファを排他的に活性化させることを特徴とする請求項４に記載の半導体装置。
  6. 前記制御回路は、前記第１の出力バッファ及び前記第１の入力バッファを制御する第１の制御ブロックと、前記第２の出力バッファ、前記第２の入力バッファ及び前記第３の入力バッファを制御する第２の制御ブロックとを含み、
    前記第１の制御ブロックは前記第１の半導体チップに設けられ、
    前記第２の制御ブロックは前記第２の半導体チップに設けられていることを特徴する請求項５に記載の半導体装置。
  7. 前記第１のバッファ回路は、前記第１のデータ端子に供給されるデータを前記第２及び第３のデータ端子のいずれか一方に出力する第１のライトバッファ回路を含み、
    前記第２のバッファ回路は、前記第４のデータ端子に供給されるデータを前記第５及び第６のデータ端子のいずれか一方に出力する第２のライトバッファ回路を含むことを特徴とする請求項２乃至６のいずれか一項に記載の半導体装置。
  8. 前記第１のバッファ回路は、前記第１のデータ端子に供給されるデータを前記第１のライトバッファ回路に供給する第５の入力バッファと、前記第１のライトバッファ回路から出力されるデータを前記第２のデータ端子に供給する第３の出力バッファと、前記第１のライトバッファ回路から出力されるデータを前記第３のデータ端子に供給する第４の出力バッファとをさらに含み、
    前記第２のバッファ回路は、前記第４のデータ端子に供給されるデータを前記第２のライトバッファ回路に供給する第６の入力バッファと、前記第２のライトバッファ回路から出力されるデータを前記第５のデータ端子に供給する第５の出力バッファと、前記第２のライトバッファ回路から出力されるデータを前記第６のデータ端子に供給する第６の出力バッファとをさらに含むことを特徴とする請求項７に記載の半導体装置。
  9. 前記制御回路は、前記第３及び第４の出力バッファを排他的に活性化させ、前記第５及び第６の出力バッファを排他的に活性化させることを特徴とする請求項８に記載の半導体装置。
  10. 前記制御回路は、前記第３の出力バッファ、前記第４の出力バッファ及び第６の入力バッファを制御する第３の制御ブロックと、前記第５の出力バッファ及び前記第６の出力バッファを制御する第４の制御ブロックとを含み、
    前記第３の制御ブロックは前記第１の半導体チップに設けられ、
    前記第４の制御ブロックは前記第２の半導体チップに設けられていることを特徴する請求項９に記載の半導体装置。
  11. 前記第１の半導体チップを構成する半導体基板及び前記第２の半導体チップを構成する半導体基板の少なくとも一方を貫通して設けられ、前記第３のデータ端子と前記第４のデータ端子を接続する貫通電極をさらに備えることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
  12. 前記第１及び第２の半導体チップに積層され、データを記憶する第３のメモリセルアレイと、前記データをバッファリングする第３のバッファ回路とを含む第３の半導体チップをさらに備え、
    前記第３のバッファ回路は、前記第６のデータ端子に接続された第７のデータ端子と、前記第３のメモリセルアレイに接続された第８のデータ端子と、第９のデータ端子とを有し、
    前記制御回路は、前記第８及び第９のデータ端子のいずれか一方を前記第７のデータ端子に接続することを特徴とする請求項１１に記載の半導体装置。
  13. 前記制御回路は、前記第３のメモリセルアレイへのアクセスが行われる場合には前記第１のデータ端子と前記第３のデータ端子を接続し、前記第４のデータ端子と前記第６のデータ端子を接続し、前記第７のデータ端子と前記第８のデータ端子を接続することを特徴とする請求項１２に記載の半導体装置。
  14. データ入出力端子と、
    第１の半導体基板と、前記第１の半導体基板上に形成された第１のメモリセルアレイ及び第１のバッファ回路と、前記第１の半導体基板を貫通して設けられた第１の貫通電極とを含む第１の半導体チップと、
    前記第１の半導体チップに積層され、第２の半導体基板と、前記第２の半導体基板上に形成された第２のメモリセルアレイ及び第２のバッファ回路と、前記第２の半導体基板を貫通して設けられた第２の貫通電極とを含む第２の半導体チップと、を備え、
    前記第１のバッファ回路と前記第２のバッファ回路は、前記第１又は第２の貫通電極を介して接続され、
    前記データ入出力端子に供給されるライトデータを前記第２のメモリセルアレイに書き込む際には、前記第１のバッファ回路、前記第１の貫通電極及び前記第２のバッファ回路を介して、前記ライトデータを前記第２のメモリセルアレイに供給し、
    前記第２のメモリセルアレイから読み出されたリードデータを前記データ入出力端子から出力する際には、前記第２のバッファ回路、前記第１の貫通電極及び前記第１のバッファ回路を介して、前記リードデータを前記データ入出力端子に供給することを特徴とする半導体装置。
  15. 前記データ入出力端子に供給されるライトデータを前記第１のメモリセルアレイに書き込む際、並びに、前記第１のメモリセルアレイから読み出されたリードデータを前記データ入出力端子から出力する際には、前記第１のバッファ回路と前記第２のバッファ回路との接続を遮断することを特徴する請求項１４に記載の半導体装置。
  16. 請求項１乃至１５のいずれか一項に記載の半導体装置と、前記半導体装置に接続された別の半導体チップとを備える情報処理システム。
  17. 前記別の半導体チップは、前記半導体装置の動作を制御することを特徴とする請求項１６に記載の情報処理システム。
  18. 前記半導体装置と前記別の半導体チップは互いに積層されていることを特徴とする請求項１７に記載の情報処理システム。
  19. 前記別の半導体チップは、前記半導体装置から入出力されるプログラムを実行するプロセッサチップであることを特徴とする請求項１６に記載の情報処理システム。
  20. 前記別の半導体チップは、前記半導体装置から入出力されるデータを用いて画像処理するグラフィックチップであることを特徴とする請求項１６に記載の情報処理システム。
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