JP2013134794A

JP2013134794A - 半導体装置

Info

Publication number: JP2013134794A
Application number: JP2011284332A
Authority: JP
Inventors: Kazuhiro Kurihara; 和弘栗原; Toru Ishikawa; 透石川
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2011-12-26
Filing date: 2011-12-26
Publication date: 2013-07-08
Also published as: US20130162275A1

Abstract

【課題】制御チップにより制御される半導体チップの内部信号を簡単な構成で自在にモニタリング可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、Ｎ個の単位領域に区分された半導体チップと、半導体チップの動作を制御する制御チップと、制御チップ用の複数の第１外部端子及び半導体チップ用の複数の第２外部端子ＴＥ２を備え、Ｎ個の単位領域は互いに異なるＮ個の第２外部端子ＴＥ２と、互いに共通のＮ本の内部配線とに接続される。各単位領域は、モニタ対象の１個の単位領域を選択する第１の選択情報と、モニタ対象のＮ個の内部信号を選択する第２の選択情報とを保持するレジスタ３０と、第１の選択情報に基づき活性化され、第２の選択情報に基づき選択されたＮ個の内部信号をＮ本の内部配線に出力し、対応する内部配線を経由して伝送される内部信号ＯＵＴ＜ｎ＞を、対応する１個の第２外部端子ＴＥ２に出力する回路部３１〜３４を備えている。
【選択図】図３

Description

本発明は、半導体装置に関し、特に制御チップによって制御される半導体チップを備えた半導体装置に関するものである。

一般に、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置においては、動作不良の解析等を目的とした各種試験を行う際、内部回路で用いる各種信号をモニタリングする必要がある。この場合、制御チップとＤＲＡＭ等の半導体チップとを含むシステムとしての半導体装置を想定すると、被制御側である半導体チップからの各種信号が所定の経路を経由して制御側である制御チップに送出されることになる。例えば、特許文献１には、半導体制御チップ（ロジックチップ１１）からアクセス経路を経由して制御チップにテスト用の信号を送出する構成が開示されている。また例えば、特許文献２には、データ保持回路の複数のノードの状態をテスト信号により選択し、それをモニタ端子からモニタ信号として出力する構成が開示されている。

特開２００４−１５８０９８号公報特開２００５−１４９５４８号公報

上述のシステムとしては、１個の制御チップと１又は複数の半導体チップとを含んで構成され、各々の半導体チップが外部との直接のインターフェースを持つことなく制御チップとのインターフェースを持つ形態が一般的である。このようなシステムの場合、半導体チップへのアクセスは制御チップを介してのみ行なわれるため、システムに不具合が起きた場合に、制御チップ又は半導体チップのいずれに問題があるのか、それぞれのチップの動作を確認することができないため、組み立て後に両チップからなる半導体装置を分解することなくその判定を行なうことが非常に難しいという問題がある。

上記課題を解決するために、本発明の半導体装置は、互いに独立に動作するＮ（Ｎは２以上の整数）個の単位領域に区分された半導体チップと、前記半導体チップの動作を制御する制御チップと、前記制御チップの端子群と電気的に接続される複数の第１外部端子と、前記半導体チップの端子群と電気的に接続される複数の第２外部端子とを含む複数の外部端子とを備え、前記Ｎ個の単位領域は、前記複数の第２外部端子のうち互いに異なるＮ個の第２外部端子と前記端子群を介してそれぞれ接続されるとともに、前記半導体チップ上の互いに共通のＮ本の内部配線とそれぞれ接続され、各々の前記単位領域は、前記複数の単位領域のうちモニタ対象とすべき１個の単位領域を選択する第１の選択情報と、複数の内部信号のうちモニタ対象とすべきＮ個の内部信号を選択する第２の選択情報とを保持するレジスタと、前記レジスタの前記第１の選択情報に基づいて選択的に活性化され、前記レジスタの前記第２の選択情報に基づいて選択された前記Ｎ個の内部信号を前記Ｎ本の内部配線に出力するとともに、前記Ｎ本の内部配線のうちの対応する１本の内部配線を経由して伝送される１個の内部信号を、対応する１個の前記第２外部端子に出力する回路部とを備えることを特徴としている。

本発明によれば、半導体装置の半導体チップはＮ個の単位領域に区分され、そのうちの選択された単位領域の複数の内部信号を、レジスタの選択情報に応じて多様な形態でＮ個の第２外部端子に出力可能に構成したので、通常は制御チップと半導体チップとの間でやり取りされる多数の内部信号を外部にて直接モニタリングすることができる。この場合、制御チップから半導体チップに送られる制御信号そのものをモニタリングすることに加え、多様な演算回路を経由したテスト用の信号をモニタリングすることで、半導体装置の不良解析等が容易になる。また、各単位領域の内部信号のモニタ用にＮ本の第２外部端子を共用することができるので、その分だけ接続構造を簡素化できるとともに、制御チップに内部信号の選択用のセレクタを設けることも不要となる。よって、全体の構成を複雑化することなく自在に内部信号のモニタリングが可能な半導体装置を実現することができる。

本実施形態の半導体装置１０の模式的な断面構造の例を示す図である。図１の半導体チップＣ０〜Ｃ３の各々の概念図である。図２の各チャネルに含まれるコマンドモニタ回路２４の構成例を示す図である。図３のコマンドモニタ回路２４に含まれる出力回路３３の回路構成例を示す図である。４つのチャネル０〜３のそれぞれのコマンドモニタ回路２４の接続関係を説明する図である。コマンドモニタ回路２４のレジスタ３０の設定例について説明する図である。レジスタ３０においてサブレジスタ＜２：０＞がパターン１００に設定される場合のモニタ動作の２つの例を示す図である。レジスタ３０においてサブレジスタ＜２：０＞がパターン００１に設定される場合のモニタ動作の例を示す図である。レジスタ３０においてサブレジスタ＜２：０＞がパターン０１１に設定される場合のモニタ動作の例を示す図である。本実施形態の半導体装置を含むシステムの構成例を示す図である。

以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下の各実施形態では、本発明の半導体装置の一例として、複数のＤＲＡＭチップと制御チップとを含む構成について説明する。なお、以下で説明する各実施形態は、本願の請求対象を限定するものではない。

図１は、本実施形態の半導体装置１０の模式的な断面構造の例を示す図である。本実施形態の半導体装置１０は、５つのチップが積層された構造を有する。すなわち、下層側から順に、１個の制御チップＣＳと、４個の半導体チップＣ０、Ｃ１、Ｃ２、Ｃ３が積層され、最下層部にパッケージ基板としてのインタポーザＩＰが配置されている。４個の半導体チップＣ０〜Ｃ３はいわゆるワイドＩＯＤＲＡＭのＤＲＡＭチップであって、互いに同一の機能及び構造を有し、同一の回路パターンを有している。制御チップＣＳは、例えば半導体装置１０を制御するＳＯＣ（System on Chip）であり、半導体チップＣ０〜Ｃ３のそれぞれの動作を制御するロジック回路を備えている。半導体装置１０は、全体がパッケージ内で一体的に樹脂封止されている。

また、図１に示すように、半導体装置１０には、その積層方向に延びる貫通電極である複数のＴＳＶ（Through-Silicon Via）が形成されている。そして、半導体装置１０のインタポーザＩＰの底面には複数の外部端子ＴＥが形成され、それぞれ対応するＴＳＶと電気的に接続されている。それぞれのＴＳＶは、半導体装置１０内の制御チップＣＳの端子群及び半導体チップＣ０〜Ｃ３の端子群と電気的に接続される。よって、半導体装置１０をパッケージ基板に実装した状態で、外部端子ＴＥとパッケージ基板上の回路との間で通信を行うことができる。なお、半導体装置１０の外部端子ＴＥには、通常動作時に制御チップＣＳと外部との通信に用いる複数の外部端子ＴＥ１や、通常動作時には使用されないがテスト時に半導体チップＣ０〜Ｃ３の内部信号のモニタ用に用いる複数の外部端子ＴＥ２が含まれる。なお、ＤＲＡＭで用いられるコマンド、アドレス、入出力データＩ／Ｏ（ＤＱ）、データストローブＤＱＳ等の信号は、制御チップＣＳからＴＳＶを介して供給され、テスト（試験）のための信号は、制御チップＣＳ内のロジック回路をスルーして外部端子ＴＥ２に接続される。

図２は、図１の半導体チップＣ０〜Ｃ３のいずれかの半導体チップＣｉ（ｉ＝０〜３）の概念図を示している。図２に示す半導体チップＣｉは、それぞれがＤＲＡＭとして機能する４つの単位領域であるチャネル０〜３を含んで構成される。つまり、図１の半導体装置１０を例にとると、その全体には全部で１６チャネル相当のＤＲＡＭが含まれることになる。図２に示すように、４つのチャネル０〜３のそれぞれは同一の内部回路２０を備えている。すなわち、各チャネルの内部回路２０には、チャネル内の動作を制御する制御回路２１と、データを記憶するメモリセルアレイ２２と、外部との間のデータ入出力を制御する入出力回路２３と、本実施形態において特徴的なコマンドモニタ回路２４が含まれる。なお、チャネル０のみ内部回路２０内の構成要素を図示しているが、チャネル１、２、３の各内部回路２０も同様の構成要素を含む。また、各チャネルの端部には、上述の複数のＴＳＶに接続される端子群２５が配置され、内部回路２０から端子群２５及びＴＳＶを経由して制御チップＣＳの端子群及び外部端子ＴＥとの電気的接続が可能となっている。

なお、図１においては、半導体装置１０が４個の半導体チップＣ０〜Ｃ３を含む例を示しているが、半導体チップの個数は４個には限られない。同様に、図２においては、１個の半導体チップＣｉが４個のチャネルＣ０〜Ｃ３を含む例を示しているが、チャネルの個数も４個には限られない。よって、半導体装置１０がＭ個（Ｍは１以上の整数）の半導体チップを含み、各半導体チップがＮ個（Ｎは１以上の整数）のチャネルを含む構成を採用してもよい。また、図１の半導体装置１０は、制御チップＣＳ及び半導体チップＣ０〜Ｃ３以外のチップを含んでいてもよい。

次に図３は、図２の各チャネルに含まれるコマンドモニタ回路２４の構成例を示している。図３に示すコマンドモニタ回路２４は、レジスタ３０、内部信号生成回路３１、セレクタ３２、出力回路３３、出力バッファ３４を含んでいる。レジスタ３０は、モニタ対象とすべきチャネルを選択的に活性化するための情報（第１の選択情報）及びモニタ対象とすべき内部信号群を選択するための情報（第２の選択情報）を含む所定のビット数の選択情報が保持されている。レジスタ３０に対する選択情報の設定は、例えば、制御チップＣＳから送られる所定のコマンドに基づいて行われる。制御チップＣＳは、例えば、特定の半導体チップＣｉに対する試験を実行する際、前述のコマンドを発行して半導体チップＣｉのうちの対応するレジスタ３０に所望の選択情報を設定することができる。なお、レジスタ３０の具体的な構成及び機能については後述する。

内部信号生成回路３１は、制御チップＣＳから複数の入力ノードＮ１を介して供給される複数の制御信号を用いて、複数の内部信号Ｓｉｎを生成する回路である。なお、複数の制御信号と同じ個数の内部信号生成回路３１が並列して設けられる。内部信号生成回路３１により生成される複数の内部信号Ｓｉｎは、外部でのモニタリングの目的に適合して定められる。セレクタ３２は、内部信号生成回路３１により生成される複数の内部信号Ｓｉｎをレジスタ３０に保持される選択情報に基づいて選択する。図３の例では、セレクタ３２により４つの内部信号Ｓｉｎが選択される。出力回路３３は、セレクタ３２により選択された内部信号Ｓｉｎを、レジスタ３０から供給されるチャネル選択信号ＣＳＥＬに応じて、４つの出力ノードＮ２を介して４つの出力信号ＯＵＴ＜０：３＞として出力する。なお、図３には示されないが、４つの内部信号Ｓｉｎに対応して、セレクタ３２及び出力回路３３はいずれも４個ずつ並列して設けられる。

ここで、図４は、図３のうち出力信号ＯＵＴ＜０＞を出力する出力回路３３の回路構成例を示している。図４において、内部信号ＳｉｎがＮＡＮＤゲート及びＮＯＲゲートに入力されるとともに、上述のチャネル選択信号ＣＳＥＬがインバータを介してＮＯＲゲートに入力される。かかる構成において、チャネル選択信号ＣＳＥＬがハイのときは、出力段のトランジスタ回路を介して出力信号ＯＵＴ＜０＞が出力される。一方、チャネル選択信号ＣＳＥＬがローのときは、出力段のトランジスタ回路から出力信号ＯＵＴ＜０＞は出力されない。なお、他の３つの出力信号ＯＵＴ＜１：３＞を出力する３つの出力回路３３についても同様の構成及び動作である。このようにして、出力信号ＯＵＴ＜０：３＞の出力の可否がチャネル選択信号ＣＳＥＬに応じて制御される。

図３に戻って、出力バッファ３４は、出力信号ＯＵＴ＜０：３＞のうち予め対応付けられた所定の出力信号ＯＵＴｎ（ｎは０〜３のいずれか）が入力ノードＮ３を介して入力され、それをバッファリングして、出力ノードＮ４を介して出力する。出力バッファ３４から出力ノードＮ４を介して出力される出力信号ＯＵＴｎは、端子群２５の端子とＴＳＶとを経由して、図１で説明した外部端子ＴＥ２に伝送されるので、外部からのモニタリングが可能となる。このように、コマンドモニタ回路２４の各ノードＮ１〜Ｎ４のうち、半導体装置１０の外部端子ＴＥ２に接続されるのは１個の出力ノードＮ４のみであり、他のノードＮ１〜Ｎ３は制御チップＣＳや内部配線には接続されるが、外部端子ＴＥ（ＴＥ１、ＴＥ２）には接続されない。

次に、図５を参照して、４つのチャネル０〜３のそれぞれのコマンドモニタ回路２４の接続関係について説明する。図５に示すように、各チャネルの複数の入力ノードＮ１には、制御チップＣＳからの複数の制御信号群Ｓ（０）〜Ｓ（３）がそれぞれ供給されている。また、各チャネルの出力ノードＮ４は、上述した経路に沿って外部端子ＴＥ２に接続されている。すなわち、４つのチャネル０〜３に対応付けられる４個の外部端子ＴＥ２（０）〜ＴＥ２（３）が存在する。これに対し、各チャネルの４つの出力ノードＮ２及び１つの入力ノードＮ３は、１個の半導体チップＣｉ上に形成された内部配線群を経由して相互に接続されている。

図５に示すように、各チャネルの４つの出力ノードＮ２は、４つのチャネル０〜３が共有する４本の内部配線Ｌ０〜Ｌ３に接続され、この４本の内部配線Ｌ０〜Ｌ３を経由して４つの出力信号ＯＵＴ＜０：３＞が伝送される。また、各チャネルの１つの入力ノードＮ３は、出力信号ＯＵＴ＜０：３＞の４本の内部配線Ｌ０〜Ｌ３のうち、チャネル毎に異なる１本の内部配線Ｌｎ（ｎ＝０〜３）に接続されている。図５の例では、チャネル０の入力ノードＮ３が出力信号ＯＵＴ＜０＞の内部配線Ｌ０に接続され、チャネル１の入力ノードＮ３が出力信号ＯＵＴ＜１＞の内部配線Ｌ１に接続され、チャネル２の入力ノードＮ３が出力信号ＯＵＴ＜２＞の内部配線Ｌ２に接続され、チャネル３の入力ノードＮ３が出力信号ＯＵＴ＜３＞の内部配線Ｌ３に接続されている。例えば、チャネル３がモニタ対象として選択されたと仮定すると、チャネル３のコマンドモニタ回路２４から出力された４つの出力信号ＯＵＴ＜０：３＞は、４本の内部配線Ｌ０〜Ｌ３を経由して４つのチャネル０〜３の４個のコマンドモニタ回路２４に振り分けられた後、４個の外部端子ＴＥ２（０）〜ＴＥ２（３）に伝送されることになる。

次に、図６を参照して、コマンドモニタ回路２４のレジスタ３０の設定例について説明する。本実施形態においては、５ビットの選択情報を保持するレジスタ３０が、モニタ対象のチャネルを選択する上位２ビット（第１の選択情報）のサブレジスタ＜４：３＞と、モニタ対象の信号群を選択する下位３ビット（第２の選択情報）のサブレジスタ＜２：０＞とにより構成されるものとする。図６（ａ）は、サブレジスタ＜４：３＞の設定例を示している。図６（ａ）に示すように、サブレジスタ＜４：３＞に対し、それぞれパターン００、０１、１０、１１を設定したとき、この順にモニタ対象のチャネル０、１、２、３が選択される。

また、図６（ｂ）は、サブレジスタ＜２：０＞の設定例を示している。図６（ｂ）に示すように、サブレジスタ＜２：０＞のパターンに応じて、選択されたチャネルに対するテスト時のコマンドモニタモードにおいてモニタすべき４つの信号が選択され、それぞれが４個の外部端子ＴＥ２（０）〜ＴＥ２（３）に割り当てられる。なお、サブレジスタ＜２：０＞のパターン０００は通常動作モード（すなわち、テスト時のコマンドモニタモードではないモード）として、各パターン１０１、１１０、１１１は未定義としてそれぞれ用意されているものとする。例えば、サブレジスタ＜２：０＞に対し、パターン００１を設定したときは４つの信号Ａ、Ｂ、Ｃ、Ｄがモニタ対象として選択され、パターン０１０を設定したときは４つの信号Ｅ、Ｆ、Ｇ、Ｈがモニタ対象として選択される。

また、サブレジスタ＜２：０＞のパターン０１１は、チャネル内のクロックＣＬＫのレベルに応じて異なる信号が選択される。すなわち、クロックＣＬＫがＬレベルの時間帯は信号群Ａ、Ｂ、Ｃ、Ｄが選択され、クロックＣＬＫがＨレベルの時間帯は信号群Ｅ、Ｆ、Ｇ、Ｈが選択される。さらに、サブレジスタ＜２：０＞のパターン１００は、クロックＣＬＫ、所定の入出力データＤＱｉ及びデータストローブ信号ＤＱＳｊ、その両者のＡＮＤ演算出力（ＤＱｉ＆ＤＱＳｊ）がそれぞれ選択される。この場合は、対応する内部信号生成回路３１にＡＮＤ回路を設ける必要がある。

なお、クロックＣＬＫ及びデータストローブ信号ＤＱＳｊは、いずれも制御チップＣＳから半導体チップＣｉに供給される。また、入出力データＤＱｉは、半導体チップＣｉ内のメモリセルアレイ２２から読み出されるデータによって供給される。

ここで、図６（ｂ）に示される信号Ａ〜Ｈとしては、多様な信号を用いることができる。例えば、制御チップＣＳから各半導体チップＣ０〜Ｃ３に送出されるコマンドを構成する制御信号群（例えば、ＲＡＳ、ＣＡＳ、ＷＥ等）や、制御チップＣＳから各半導体チップＣ０〜Ｃ３に送出されるアドレスの所定ビットを信号Ａ〜Ｈとして用いてもよい。この場合、図３の内部信号生成回路３１は例えばバッファ等により構成され、制御信号とこれに対応する内部信号Ｓｉが同一の波形となる。また、図３の内部信号生成回路３１が所定の論理演算を行う論理回路である場合、上記の制御信号群やアドレスとは異なる多様な内部信号Ｓｉｎを信号Ａ〜Ｈとして用いることができる。

次に、図７〜図９を参照して、図６のレジスタ３０の設定例に基づく具体的なモニタ動作について説明する。図７は、レジスタ３０においてサブレジスタ＜２：０＞がパターン１００に設定される場合のモニタ動作の２つの例を示している。図７（ａ）、（ｂ）の各例においては、所定周期のクロックＣＬＫと、データストローブ信号ＤＱＳｊと、入出力データＤＱｉと、内部信号生成回路３１におけるＡＮＤ演算出力ＤＱｉ＆ＤＱＳｊと、外部端子ＴＥ２（３）に伝送されるＡＮＤ演算出力ＤＱｉ＆ＤＱＳｊのそれぞれの波形が示されている。この場合、図７（ａ）と図７（ｂ）を比較すると、入出力データＤＱｉのデータが互いに反転しているため、ＡＮＤ演算出力ＤＱｉ＆ＤＱＳｊのデータも互いに異なっている。なお、外部端子ＴＥ２（３）における波形は、ＴＳＶ等の伝送線路の容量や各種回路の負荷の影響によって鈍った波形となっている。

まず、図７（ａ）においては、入出力データＤＱｉの位相に対応するＡＮＤ演算出力ＤＱｉ＆ＤＱＳｊのパルスにより、入出力データＤＱｉに対するデータストローブ信号ＤＱＳｊのホールド時間をモニタリングすることができる。一方、図７（ｂ）においては、入出力データＤＱｉの位相に対応するＡＮＤ演算出力ＤＱｉ＆ＤＱＳｊのパルスにより、入出力データＤＱｉに対するデータストローブ信号ＤＱＳｊのセットアップ時間をモニタリングすることができる。よって、ホールド時間とセットアップ時間のいずれをモニタリングするかに応じて、入出力データＤＱｉの所望のデータパターンを予めメモリセルアレイ２２に記憶させておく必要がある。

図８は、レジスタ３０においてサブレジスタ＜２：０＞がパターン００１に設定される場合のモニタ動作の例を示している。図８の例においては、制御チップＣＳから供給される信号Ａ及び信号Ｂの各波形と、外部端子ＴＥ２（０）に伝送される信号Ａの波形と、外部端子ＴＥ２（１）に伝送される信号Ｂの波形がそれぞれ示されている。なお、信号Ｃ、Ｄについては図示を省略している。この場合、モニタ対象のチャネルのコマンドモニタ回路２４では、内部信号生成回路３１で受信された信号Ａ、Ｂは、例えばバッファ等を介してセレクタ３２に出力される。それぞれの外部端子ＴＥ２（０）、ＴＥ２（１）に現れる信号Ａ、Ｂの波形は複数の回路及び伝送路を経由するため、伝送遅延及び波形の鈍りが生じることがわかる。

図９は、レジスタ３０においてサブレジスタ＜２：０＞がパターン０１１に設定される場合のモニタ動作の例を示している。図９の例においては、所定周期のクロックＣＬＫと、制御チップＣＳから供給される信号Ａ及び信号Ｅと、内部信号生成回路３１によってクロックＣＬＫのレベルに応じて信号Ａ又はＥをスイッチングした信号Ｓ（Ａ／Ｅ）と、外部端子ＴＥ２（０）に伝送される信号Ｓ（Ａ／Ｅ）のそれぞれの波形が示されている。この場合、信号Ｓ（Ａ／Ｅ）は、クロックＣＬＫがＬレベルのときは信号Ａを出力し、クロックＣＬＫがＨレベルのときは信号Ｅを出力するような論理で制御される。図９のモニタ動作においては、クロックＣＬＫのＬレベルのときに出力される４つの信号と、クロックＣＬＫのＨレベルのときに出力される４つの信号とを含めて、全部で８つの信号を同時にモニタリングすることが可能となる。

以上説明したように、本実施形態の構成及び制御を適用することにより、半導体チップＣ０〜Ｃ３内の多様な信号を自在に外部にてモニタリングすることができる。すなわち、レジスタ３０の選択情報に応じて選択された半導体チップＣｉ内の所定のチャネルにおいて、制御チップＣＳから供給される制御信号と同一波形の内部信号Ｓｉｎを出力することで制御信号そのものをモニタリングすることが可能となる。あるいは、２以上の制御信号の論理演算を行い、その結果を内部信号Ｓｉｎとして出力することや、さらには２以上の制御信号をクロックＣＬＫの位相に応じて選択的に内部信号Ｓｉｎとして出力することで、動作状況に応じた多様な信号をモニタリングすることが可能となり、半導体チップＣｉの不良解析に有用な動作情報を得ることができる。

また、本実施形態の構成及び制御を適用することにより、例えば、図３に示すチャネル０〜３の４つのコマンドモニタ回路２４が、それぞれの４つの出力信号ＯＵＴ＜０：３＞を外部出力するために４個の外部端子ＴＥ２を共用できるので、半導体装置１０の配線構造を簡素化することができる。すなわち、４つのコマンドモニタ回路２４を順次切り替えることで、１６個の出力信号ＯＵＴ＜０：３＞を順番に外部出力することができる。よって、半導体チップＣ０〜Ｃ３の内部配線Ｌ０〜Ｌ３を有効に活用し、半導体チップＣ０〜Ｃ３から外部端子ＴＥ２に至るＴＳＶの本数を抑制することが可能となる。また、制御チップＣＳ内に多数の信号を選択するセレクタを設ける必要がなくなるので、回路規模の低減が可能となる。

上述の実施形態によれば、上記従来の構成が開示された特許文献１、２を組み合わせて考えた場合の問題点も解決することができる。すなわち、従来の技術では、１又は複数の半導体チップの各単位領域に対応するモニタ用の端子を設ける場合には、回路規模の増大を招くことになっており、この場合、制御チップにモニタ対象の信号群を選択するセレクタを設け、半導体チップの各単位領域から伝送された信号群をセレクタによって選択する構成も採用可能であるが、かかる構成は、セレクタを別途配置することに加えて、半導体チップと制御チップとの間の内部配線が増加することは避けられない。このように、従来の技術では、制御チップ及び半導体チップを含む半導体装置において、構成を複雑にすることなく、モニタ用の信号を自在に取り出し可能な半導体装置を実現することは困難であったが、上述の実施形態によれば構成を複雑にすることなくモニタ用の信号を容易に取り出すことができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、本実施形態の内容に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。例えば、図１では１個の制御チップＣＳ及び４個の半導体チップＣ０〜Ｃ３を含む半導体装置１０を示したが、１個の制御チップＣＳ及び１個の半導体チップＣ０を含む半導体装置１０に対しても本発明を適用することができる。この場合においても、半導体チップＣ０内で図５に示す接続関係を採用することにより、複数のチャネルの多様な信号を簡素な構成でモニタリングする効果を得ることができる。

また、上記実施形態においては、記憶機能を有するＤＲＡＭ等の複数の半導体チップ１０を用いる場合を説明したが、本発明はこれには限定されず、記憶機能以外の多様な機能を有する複数の半導体チップを含む半導体装置に対して広く適用することができる。また、本発明が適用される半導体装置を構成する各種回路は、上記各実施形態で開示された回路形式には限定されず、多様な回路形式を採用することができる。

また、上記実施形態においては、４枚の半導体チップ（半導体チップＣ０〜Ｃ３）を積層した半導体装置１０を例に挙げたが、本発明は、半導体チップの積層枚数が、好適には、２枚以上の半導体装置に適用できるものであり、このように半導体チップの積層枚数が４枚以外の半導体装置においても、本実施形態で開示した構成を適用することができる。すなわち、このような半導体装置のうちで最上段に積層された半導体チップに貫通電極ＴＳＶ及び端子群を形成せず、最上段に積層された半導体チップの厚さを半導体装置内の他の半導体チップよりも厚くするという構成を適用することができる。

本発明は、多様な形態の半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、その他のメモリ等の多様な半導体装置に対して本発明を適用可能である。また、本発明を適用可能な半導体装置の製品形態やパッケージ形態としては、例えば、ＳＯＣ（System on Chip）、ＭＣＰ（Multi Chip Package）、ＰＯＰ（Package on Package）など、多様な形態を挙げることができる。

本発明の論理回路を構成するトランジスタとしては、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は第１導電型のトランジスタの代表例であり、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は第２導電型のトランジスタの代表例である。

本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、特許請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。

［システム］
以下、本実施形態の半導体装置１０についてシステムの視点から補足的に説明する。図１０は、図１に示す半導体装置１０のうち、半導体チップＣ０〜Ｃ３のいずれかであるメモリ装置１００と、制御チップＣＳであるコントローラ２００と、パッケージ基板であるインタポーザＩＰを含むシステムの構成例を示している。コントローラ２００は、メモリ装置１００の各チャネル０〜３をそれぞれ制御するためのコマンドＣＭＤ０〜ＣＭＤ３を出力する。また、コントローラ２００とメモリ装置１００は、各チャネルのインターフェース１００ａからデータＤ０〜Ｄ３をそれぞれ送受信する。なお、図１０の例では、各チャネルのインターフェース１００ａが１２８ビットである場合の例を示す。よって、メモリ装置１００の全体では、５１２ビットのデータを入出力することができる。図１０に示すように、データＤ０〜Ｄ３及びコマンドＣＭＤ０〜ＣＭＤ３を伝送する経路は、メモリ装置１００の端子群から複数のＴＳＶを経由してコントローラ２００の端子群に至り、コントローラ２００からインタポーザＩＰを介して外部インターフェースとの間で入出力される。

これに対し、各チャネル０〜３のモニタ用の内部信号を上述の４個の外部端子ＴＥ２（０）〜ＴＥ２（３）に伝送する経路は、メモリ装置１００の４個の端子から４本のＴＳＶを経由し、コントローラ２００内のロジック回路をスルーしてインタポーザＩＰの端子群に直結される。すなわち、各チャネル０〜３のモニタ用の内部信号がコントローラ２００には取り込まれず、インタポーザＩＰから外部インターフェースに送られる点が特徴的である。これにより、外部に設置した装置により、直接メモリ装置１００の内部信号をモニタリングすることができる。

なお、図１及び図１０では、パッケージ基板としてのインタポーザＩＰを示しているが、インタポーザＩＰを設けることなく、コントローラ２００（制御チップＣＳ）が外部インターフェースに直接接続される構成を採用してもよい。この場合であっても、各チャネル０〜３からのモニタ用の内部信号は、コントローラ２００のロジック回路をスルーして、外部インターフェースに伝送される。

以上、これまで説明した複数の実施例及びそれら実施例の組み合わせから得られる本願の技術思想及び態様を、システムの視点で以下に付記として記述する。

［付記１］
通常動作時に信号が入出力される第１の端子と、
テスト動作時に前記第１の端子に供給された信号を内部信号として出力する前記第１の端子とは異なる第２の端子と、を含む半導体チップを含む半導体装置。

[付記２]
前記半導体チップは、互いに独立して動作するＮ（Ｎは２以上の整数）個の単位領域に区分されていることを特徴とする付記１記載の半導体。

[付記３]
外部インターフェースからの信号を受けてコマンド信号を出力するコントローラと
前記コマンド信号を受けて動作する半導体チップであって、通常動作時には前記コマンド信号に応じて前記コントローラとの間で通信を行なうと共に、テスト動作時には前記コマンド信号に応じた結果を前記コントローラ内の制御回路を介さずに外部へ出力する半導体チップとを備えることを特徴とするシステム。

１０…半導体装置
２０…内部回路
２１…制御回路
２２…メモリセルアレイ
２３…入出力回路
２４…コマンドモニタ回路
２５…端子群
３０…レジスタ
３１…内部信号生成回路
３２…セレクタ
３３…出力回路
３４…出力バッファ
Ｃ０〜Ｃ３…半導体チップ
ＣＳ…制御チップ（コントローラ）
ＩＰ…インタポーザ
ＴＥ、ＴＥ１、ＴＥ２…外部端子

Claims

互いに独立に動作するＮ（Ｎは２以上の整数）個の単位領域に区分された半導体チップと、
前記半導体チップの動作を制御する制御チップと、
前記制御チップの端子群と電気的に接続される複数の第１外部端子と、前記半導体チップの端子群と電気的に接続される複数の第２外部端子とを含む複数の外部端子と、
を備え、
前記Ｎ個の単位領域は、前記複数の第２外部端子のうち互いに異なるＮ個の第２外部端子と前記端子群を介してそれぞれ接続されるとともに、前記半導体チップ上の互いに共通のＮ本の内部配線とそれぞれ接続され、
各々の前記単位領域は、
前記複数の単位領域のうちモニタ対象とすべき１個の単位領域を選択する第１の選択情報と、複数の内部信号のうちモニタ対象とすべきＮ個の内部信号を選択する第２の選択情報とを保持するレジスタと、
前記レジスタの前記第１の選択情報に基づいて選択的に活性化され、前記レジスタの前記第２の選択情報に基づいて選択された前記Ｎ個の内部信号を前記Ｎ本の内部配線に出力するとともに、前記Ｎ本の内部配線のうちの対応する１本の内部配線を経由して伝送される１個の内部信号を、対応する１個の前記第２外部端子に出力する回路部と、
を備えることを特徴とする半導体装置。
半導体チップと、
前記半導体チップの動作を制御する制御チップと、
前記制御チップの端子群と電気的に接続される複数の第１外部端子と、前記半導体チップの端子群と電気的に接続される複数の第２外部端子とを含む複数の外部端子と、
を備え、
前記半導体チップは、
少なくとも、前記半導体チップの複数の内部信号のうちＮ（Ｎは２以上の整数）個の内部信号を選択する選択情報を保持するレジスタと、
前記レジスタの前記選択情報に基づいて選択された前記Ｎ個の内部信号を、Ｎ本の内部配線を経由して前記複数の第２外部端子のうち対応するＮ本の第２外部端子に出力する回路部と、
を備えることを特徴とする半導体装置。
前記回路部は、
前記制御チップから供給される複数の制御信号を用いて、前記複数の内部信号を生成する内部信号生成回路と、
前記第２の選択情報に基づいて、前記複数の内部信号のうち前記Ｎ個の内部信号を選択するセレクタと、
前記第１の選択情報に基づいて、前記Ｎ個の内部信号を前記Ｎ本の内部配線にそれぞれ出力する出力回路と、
前記Ｎ本の内部配線のうちの対応する１本の内部配線を経由して伝送される１個の内部信号を、前記Ｎ個の第２外部端子のうちの１個の第２外部端子に出力する出力バッファと、
を含むことを特徴とする請求項１に記載の半導体装置。
前記内部信号生成回路は、前記複数の制御信号のうちの第１の信号と第２の信号との論理演算を行い、前記論理演算の結果を前記内部信号として出力する論理回路を含むことを特徴とする請求項３に記載の半導体装置。
前記内部信号生成回路は、前記制御信号と同一波形の前記内部信号を出力する回路を含むことを特徴とする請求項３に記載の半導体装置。
複数の前記半導体チップと前記制御チップが積層された構造を有し、前記複数の半導体チップ、前記制御チップ、前記複数の外部端子を積層方向に接続する複数の貫通電極が設けられていることを特徴とする請求項１に記載の半導体装置。