KR102295895B1 - 반도체 장치 및 시스템 - Google Patents

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Abstract

복수의 메모리 다이가 적층된 반도체 장치에 있어서, 일부의 메모리 다이가 정상적으로 동작하지 않는 경우에도, 반도체 장치를 불량화하는 일 없이 사용 가능하게 한다.
반도체 장치는, 복수의 메모리 다이와 논리 다이가 적층된 반도체 장치이며, 상기 논리 다이는, 상기 반도체 장치에 접속되는 메모리 장치용 메모리 인터페이스와, 상기 반도체 장치를 제어하는 제어 장치가 갖는 복수의 채널 각각에 접속된 스위치를 포함하는 스위치부를 갖고, 상기 스위치부는, 상기 복수의 채널 중 어느 것을, 상기 메모리 인터페이스 또는 상기 복수의 메모리 다이 중 어느 것에 접속하는 제1 스위치와, 상기 복수의 채널 중 다른 어느 것을, 서로 다른 상기 메모리 다이 중 어느 것에 접속하는 제2 스위치를 갖는다.

Description

반도체 장치 및 시스템{SEMICONDUCTOR MEMORY APPARATUS AND DATA PROCESSING SYSTEM}
본 발명은, 반도체 장치 및 시스템에 관한 것이다.
최근, 시스템의 고기능화에 수반하여, 시스템에 탑재되는 반도체 장치의 동작 주파수 및 대역 폭이 높아지는 경향이 있어, 3차원 실장 또는 2.5차원 실장과 같은 패키징 기술을 사용하여 복수의 다이를 고집적으로 실장하는 방법이 제안되어 있다. 이러한 종류의 방법에서는, 예를 들어 적층된 메모리 다이가, 실리콘 인터포저 등의 인터페이스를 통해 SoC(System on a Chip)에 접속된다(예를 들어, 특허문헌 1 참조).
적층된 복수의 메모리 다이는, 복수의 메모리 다이와 외부 사이에서 데이터 등을 입출력하는 입출력 회로 다이와 함께 인쇄 회로 기판에 탑재된다(예를 들어, 특허문헌 2 참조). 예를 들어, 복수의 메모리 다이는, 다이를 관통하여 마련되는 실리콘 관통 전극(TSV: Through Silicon Via)을 통해 서로 접속됨으로써 적층된다.
또한, 반도체 다이에 마련되는 복수의 메모리 셀 어레이의 각각에 대응하여 채널을 구성하고, 채널마다 다른 입출력 인터페이스를 설정 가능한 반도체 메모리 장치가 제안되어 있다(예를 들어, 특허문헌 3 참조).
일본 특허 공개 제2017-10605호 공보 일본 특허 공개 제2013-65393호 공보 일본 특허 공개 제2011-166147호 공보
복수의 메모리 다이를 적층하여 적층 메모리를 제조하는 경우, 메모리 다이의 다수의 관통 전극을, 다른 메모리 다이의 다수의 관통 전극에 정확하게 접속할 필요가 있다. 예를 들어, 메모리 다이마다 전용의 관통 전극이 마련되는 적층 메모리에 있어서 관통 전극의 접속 불량이 발생한 경우, 접속 불량이 발생한 관통 전극을 사용하는 메모리 다이에서는 동작 불량이 발생하지만, 다른 메모리 다이는 정상적으로 동작한다. 그러나 하나의 메모리 다이에서 동작 불량이 발생한 경우, 제조된 적층 메모리는 불량품으로서 취급되어, 폐기된다.
일 측면에서는, 본 발명은, 복수의 메모리 다이가 적층된 반도체 장치에 있어서, 일부의 메모리 다이가 정상적으로 동작하지 않는 경우에도, 반도체 장치를 불량화하는 일 없이 사용 가능하게 하는 것을 목적으로 한다.
일 관점에 따르면, 반도체 장치는, 복수의 메모리 다이와 논리 다이가 적층된 반도체 장치이며, 상기 논리 다이는, 상기 반도체 장치에 접속되는 메모리 장치용 메모리 인터페이스와, 상기 반도체 장치를 제어하는 제어 장치가 갖는 복수의 채널의 각각에 접속된 스위치를 포함하는 스위치부를 갖고, 상기 스위치부는, 상기 복수의 채널 중 어느 것을, 상기 메모리 인터페이스 또는 상기 복수의 메모리 다이 중 어느 것에 접속하는 제1 스위치와, 상기 복수의 채널 중 다른 어느 것을, 서로 다른 상기 메모리 다이 중 어느 것에 접속하는 제2 스위치를 갖는 것을 특징으로 한다.
일 측면에서는, 본 발명은, 복수의 메모리 다이가 적층된 반도체 장치에 있어서, 일부의 메모리 다이가 정상적으로 동작하지 않는 경우에도, 반도체 장치를 불량화하는 일 없이 사용 가능하게 할 수 있다.
도 1은 일 실시 형태에 있어서의 반도체 장치의 일례를 나타내는 도면이다.
도 2는 도 1의 적층 메모리의 조립 공정에서의 최종 시험의 결과와, 적층 메모리의 출하 형태의 일례를 나타내는 설명도이다.
도 3은 다른 실시 형태에 있어서의 반도체 장치가 탑재되는 시스템 인 패키지의 일례를 나타내는 측면도이다.
도 4는 도 3의 적층 메모리의 일례를 나타내는 블록도이다.
도 5는 도 4의 적층 메모리의 레이아웃의 개요의 일례를 나타내는 설명도이다.
도 6은 도 5의 논리 다이의 레이아웃의 개요의 일례를 나타내는 설명도이다.
도 7은 도 3의 시스템 인 패키지의 일례를 나타내는 블록도이다.
도 8은 도 3의 시스템 인 패키지의 다른 예를 나타내는 블록도이다.
도 9는 도 3의 시스템 인 패키지의 다른 예를 나타내는 블록도이다.
도 10은 도 3의 시스템 인 패키지의 다른 예를 나타내는 블록도이다.
도 11은 도 3의 시스템 인 패키지의 다른 예를 나타내는 블록도이다.
도 12는 도 3의 CPU의 일례를 나타내는 블록도이다.
도 13은 다른 실시 형태에 있어서의 반도체 장치가 탑재되는 시스템 인 패키지의 일례를 나타내는 블록도이다.
도 14는 다른 실시 형태에 있어서의 반도체 장치가 탑재되는 시스템 인 패키지의 일례를 나타내는 측면도이다.
이하, 도면을 사용하여 실시 형태를 설명한다. 각 도면에 있어서, 신호선을 나타내는 선은, 복수 개의 신호선을 통합하여 나타내는 경우가 있다.
예를 들어, 실리콘 기판 상에 미세한 소자나 배선을 사용하여 반도체 회로를 형성하는 반도체 집적 회로에 있어서, 논리 집적 회로와 메모리 집적 회로는, 서로 다른 반도체 제조 기술을 사용하여 제조된다. 예를 들어, 논리 집적 회로와 메모리 집적 회로는 각각 별도의 칩으로서 제조되고, 논리 집적 회로 칩과 메모리 집적 회로 칩은, 전기 신호에 의해 접속됨으로써 시스템 등으로서 사용된다. 논리 집적 회로와 메모리 집적 회로의 집적도가 향상되는 것에 수반하여, 논리 집적 회로와 메모리 집적 회로 사이의 접속은, 보다 광대역이 요구되게 되었다.
또한, 예를 들어 반도체 칩(다이)은, 미세 배선 기판 상에 실장되어 IC(Integrated Circuit) 패키지로서 부품화되고, IC 패키지를 프린트 기판에 실장함으로써 전자 기기가 제조된다. IC 패키지를 프린트 기판에 접속하는 단자 수에는 한계가 있으므로, 논리 집적 회로와 메모리 집적 회로의 접속 대역을 확장하려면, 메모리 집적 회로를 포함하는 메모리 패키지의 수를 증가시켜, 신호를 고속화하는 것이 바람직하다. 단, 예를 들어 다수의 메모리 패키지를 메모리 패키지에 탑재하고, 논리 집적 회로와의 사이에서 고속 신호를 전송하는 경우, 소비 전력이 커진다고 하는 문제가 있다.
예를 들어, 복수의 메모리 집적 회로 칩을 적층하여 단일의 IC 패키지에 실장하고, 칩간의 접속 거리를 짧게 하여 배선 부하를 저감시킴으로써, 소비 전력을 삭감할 수 있다. 또한, 적층한 복수의 메모리 집적 회로 칩을 논리 집적 회로 칩 위에 얹음으로써, 논리 집적 회로 칩과 메모리 집적 회로 칩 사이의 접속 거리를 최단으로 할 수 있다. 그러나 메모리 집적 회로 칩보다 소비 전력이 큰 논리 집적 회로 칩에서 발생한 열이 메모리 집적 회로 칩에 전달되면, 메모리 집적 회로 칩의 냉각성에 문제가 발생할 우려가 있다. 이하에서는, 적층한 복수의 메모리 집적 회로 칩은, 삼차원 적층 메모리 또는 적층 메모리라고도 칭한다.
냉각 문제를 해결할 방법으로서, 소비 전력이 큰 논리 집적 회로 칩을, IC 패키지 내에서 삼차원 적층 메모리에 인접하여 배치하는, 이른바 2.5차원 실장이라고 불리는 방법이 있다. 2.5차원 실장용 삼차원 적층 메모리에서는, 메모리 집적 회로 칩의 바로 아래에 배치되는 논리 집적 회로 칩과의 인터페이스용 칩은, 저소비 전력의 입출력 인터페이스와 소규모의 논리 회로만을 탑재함으로써, 소비 전력을 낮추고 있다.
이하에서는, 인터페이스용 칩은, 논리 다이라고 불린다. 또한, 논리 집적 회로 칩과 논리 다이를 IC 패키지의 배선보다 고밀도, 저소비 전력으로 접속하기 위해, 배선만을 형성한 실리콘 기판 상에 논리 집적 회로와 삼차원 적층 메모리를 실장하는 실리콘 인터포저 기술이 사용되어도 된다. 예를 들어, 논리 다이와 논리 집적 회로 칩 사이를 접속하는 신호선의 수는 1000을 초과한다.
신호선의 수가 많기 때문에, 채널이라고 불리는 논리적으로 독립된 복수의 그룹으로 나뉘어져 있어도 된다. 채널은, 논리 다이의 논리 집적 회로와 인접하는 측에 배치되고, 논리 다이와 삼차원 적층 메모리는, 논리 다이의 중앙 부분에 마련되는 관통 비아에 의해 전기적으로 접속되어도 된다.
이러한, 삼차원 적층 메모리 기술에서는, 각 채널은 전용 관통 비아에 의해, 적층된 메모리 집적 회로 칩 중 특정 칩과, 특정 영역이 일대일로 접속되는 경우가 있다. 예를 들어, IC 패키지 내에 실장되는 메모리 칩 및 삼차원 적층 메모리에 사용되는 메모리 칩에 있어서, 실리콘 기판 등의 반도체 기판에 메모리 회로를 형성하는 기술은 공통되어 있다. 또한, 메모리 모듈 및 삼차원 적층 메모리에서는, 이들 메모리에 액세스하는 논리 집적 회로측의 사양에 맞추어, 데이터의 참조 입도의 기준은, 예를 들어 64바이트인 경우가 많다. 이 때문에, IC 패키지 내에 실장되는 메모리 칩, 삼차원 적층 메모리 및 메모리 모듈은, 공통점이 많지만, 신호 인터페이스를 서로 변환하거나 혼재하거나 하는 것은 용이하지 않다.
예를 들어, 메모리 모듈에서는, 어드레스의 전송 빈도의 2배의 빈도로 데이터를 전송하는 DDR(Double Data Rate) 방식에 의한 고속 신호 전송 기술이 사용되지만, 삼차원 적층 메모리에서는, 어드레스와 데이터의 전송 빈도는 동일하다. 또한, 논리 집적 회로가 어드레스를 출력하고 나서 데이터가 전송될 때까지의 타이밍은, 데이터의 판독과 기입 시에 상이하다. 또한, 어느 메모리 칩도, 공통의 입출력 회로를 통해 액세스되는 복수의 뱅크를 갖고 있다. 이 때문에, 뱅크마다 판독과 기입 어드레스의 출력 타이밍을 관리하고, 게다가 뱅크 사이에서의 어드레스나 데이터의 출력이 충돌하지 않도록 제어될 필요가 있다.
또한, 2.5차원 실장용 삼차원 적층 메모리는, 논리 다이 및 메모리 칩에 관통 비아를 천공하여 상하의 다이를 전기적으로 접속하지만, 이러한 종류의 삼차원 적층 기술은, 제조 불량이 발생하기 쉬운 문제가 있다.
도 1은, 일 실시 형태에 있어서의 반도체 장치의 일례를 나타낸다. 도 1에 나타내는 반도체 장치(100)는, 적층된 복수의 메모리 다이 MEM(MEM1, MEM2)과 논리 다이 LOG를 포함한다. 메모리 다이 MEM 및 논리 다이 LOG는, 예를 들어 각 다이에 형성된 관통 전극 TE를, 도 1에 동그라미 표시로 나타낸 범프를 통해 서로 접속함으로써 전기적 및 기계적으로 접속된다. 이하에서는, 반도체 장치(100)는 적층 메모리(100)라고도 칭해진다.
적층되는 복수의 메모리 다이 MEM은, 예를 들어 서로 동일한 품종이며, 평면으로 보아 레이아웃상에서 동일한 위치에 관통 전극 TE를 갖는다. 또한, 메모리 다이 MEM1과 논리 다이 LOG를 접속하는 관통 전극 TE의 위치는, 평면으로 보아 메모리 다이 MEM2와 논리 다이 LOG를 접속하는 관통 전극 TE의 위치와는 다르다. 도 1에 있어서, 메모리 다이 MEM1, MEM2 내의 파선은, 사용되지 않는 관통 전극 TE를 나타낸다.
각 메모리 다이 MEM은, 예를 들어 DRAM(Dynamic Random Access Memory)의 메모리 셀 어레이를 갖는다. 그러나 각 메모리 다이 MEM은, SRAM(Static Random Access Memory), 플래시 메모리, MRAM(Magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 또는 강유전체 메모리의 메모리 셀 어레이를 가져도 된다. 또한, 메모리 다이 MEM의 수는, 3개 이상이어도 된다.
논리 다이 LOG는, 스위치부(10), 프로그램부(20) 및 메모리 모듈 인터페이스(30)를 갖는다. 메모리 모듈 인터페이스(30)는, 메모리 인터페이스의 일례이다. 논리 다이 LOG는, 메모리 다이 MEM2와 접속한 상태에서, 메모리 다이 MEM2의 관통 전극 TE에 대응하는 위치에 관통 전극 TE를 갖는다.
스위치부(10)는, 적층 메모리(100)에 대해 데이터를 판독 기입하는 CPU(Central Processing Unit)(200)에 포함되는 도시하지 않은 입출력 인터페이스부에 접속된다. 예를 들어, CPU(200)는, 메모리 액세스용의 2개의 채널 CH(CH1, CH2)를 갖고 있다. 스위치부(10)의 스위치(10a)는, CPU(200)의 채널 CH1을 메모리 다이 MEM1 또는 메모리 모듈 인터페이스(30)에 접속한다. 스위치부(10)의 스위치(10b)는, CPU(200)의 채널 CH2를 메모리 다이 MEM1 또는 메모리 다이 MEM2에 접속한다. CPU(200)는, 적층 메모리(100)를 제어하는 제어 장치의 일례이다. 스위치(10a)는 제1 스위치의 일례이고, 스위치(10b)는 제2 스위치의 일례이다.
또한, 적층 메모리(100)에 대해 데이터를 판독 기입하는 다른 프로세서나 SoC(System on a Chip) 등의 로직 칩이, CPU(200) 대신에 적층 메모리(100)에 접속되어도 된다. 적층 메모리(100)와 CPU(200)에 의해 시스템(SYS)이 구축된다.
프로그램부(20)는, 적층된 복수의 메모리 다이 MEM이 정상적으로 동작하는지에 기초하여, 스위치부(10)의 전환 상태가 프로그램된다. 예를 들어, 프로그램부(20)의 프로그램은, 적층 메모리(100)의 시험 공정에서 실시된다. 프로그램부(20)는, 프로그램된 상태에 따라서, 스위치(10a, 10b)의 접속 상태를 전환하는 전환 신호를 출력한다. 예를 들어, 프로그램부(20)는, 프로그램 상태에 따라서 전환 신호의 논리를 설정하는 퓨즈 또는 불휘발성 메모리 셀을 포함한다.
메모리 모듈 인터페이스(30)는, CPU(200)에 액세스시키는 메모리 모듈(300)에 접속되고, CPU(200)가 출력하는 액세스 커맨드에 기초하여, 메모리 모듈(300)에 액세스하여, 데이터를 판독 기입한다. 또한, 메모리 모듈 인터페이스(30)는, CPU(200)가 출력하는 액세스 커맨드, 어드레스 또는 데이터를, 메모리 모듈(300)의 입출력 사양에 맞추어 변환하는 기능을 가져도 된다. 메모리 모듈 인터페이스(30)는, 메모리 장치의 일례이다.
CPU(200)의 채널 CH1은, 메모리 다이 MEM1 또는 메모리 모듈(300)에 대해 데이터를 판독 기입하는 겸용 채널로서 기능한다. CPU(200)의 채널 CH2는, 메모리 다이 MEM1 또는 메모리 다이 MEM2에 대해 데이터를 판독 기입하는 전용 채널로서 기능한다.
적층 메모리(100)는, 시험에 통과한 메모리 다이 MEM1, MEM2와 시험에 통과한 논리 다이 LOG를 적층함으로써 제조된다. 즉, 적층 메모리(100)에 적층된 메모리 다이 MEM1, MEM2 및 논리 다이 LOG의 각각의 동작은 보증되어 있다. 메모리 다이 MEM1, MEM2 및 논리 다이 LOG를 범프에 의해 서로 접속하는 조립 공정에 있어서, 범프 등의 접속 불량이 발생한 경우, 적층 메모리(100)는, 조립 후의 시험 공정에서 실시되는 최종 시험에서 실패한다.
그러나 이 실시 형태에서는, 최종 시험에서 메모리 다이 MEM1 또는 메모리 다이 MEM2 중 어느 것이 정상적으로 동작하는 것이 확인된 적층 메모리(100)는, 프로그램부(20)가 프로그램됨으로써, 메모리 모듈(300)과의 겸용품으로서 출하된다. 혹은, 최종 시험에서 메모리 다이 MEM1, MEM2의 접속 불량이 검출된 경우, 적층 메모리(100)는, 메모리 모듈 인터페이스(30)만을 사용하는 메모리 모듈 인터페이스 부품으로서 출하된다.
도 2는, 도 1의 적층 메모리(100)의 조립 공정에서의 최종 시험의 결과와, 적층 메모리(100)의 출하 형태의 일례를 나타낸다. 도 2의 메모리 다이 MEM1, MEM2의 란에 있어서, ○는, 최종 시험에서 통과한 것을 나타내고, ×는, 최종 시험에서 실패한 것을 나타낸다. 또한, 논리 다이 LOG 단체에 의한 시험의 통과에 의해, 메모리 모듈 인터페이스(30)가 정상적으로 동작하는 것은 보증되어 있다.
적층 메모리(100)에 포함되는 모든 메모리 다이 MEM1, MEM2가 통과한 경우, 스위치부(10)는, 채널 CH1을 메모리 다이 MEM1에 접속하고, 채널 CH2를 메모리 다이 MEM2에 접속하도록 전환된다. 그리고 적층 메모리(100)는, 적층 메모리(고속 메모리 모드품)로서 출하된다.
메모리 다이 MEM1이 통과하고, 메모리 다이 MEM2가 실패한 경우, 스위치부(10)는, 채널 CH1을 메모리 모듈 인터페이스(30)에 접속하고, 채널 CH2를 메모리 다이 MEM1에 접속하도록 전환된다. 그리고 적층 메모리(100)는, 겸용품(혼재 메모리 모드품)으로서 출하된다.
메모리 다이 MEM1이 실패하고, 메모리 다이 MEM2가 통과한 경우, 스위치부(10)는, 채널 CH1을 메모리 모듈 인터페이스(30)에 접속하고, 채널 CH2를 메모리 다이 MEM2에 접속하도록 전환된다. 그리고 적층 메모리(100)는, 겸용품(혼재 메모리 모드품)으로서 출하된다. 혼재 메모리 모드품에서는, CPU(200)는, 메모리 다이 MEM과 메모리 모듈(300) 모두에 액세스할 수 있다.
적층 메모리(100)에 포함되는 모든 메모리 다이 MEM1, MEM2가 실패한 경우, 스위치부(10)는, 채널 CH1을 메모리 모듈 인터페이스(30)에 접속하고, 채널 CH2를 오픈으로 하도록 전환된다. 그리고 적층 메모리(100)는 메모리 모듈 인터페이스 부품(메모리 모듈 모드품)으로서 출하된다. 또한, 채널 CH2는, 출력 노드 중 어느 것에 접속되어도 된다.
이상, 도 1 및 도 2에 나타내는 실시 형태에서는, CPU(200)의 채널 CH를 메모리 다이 MEM 또는 메모리 모듈 인터페이스(30) 중 어느 것에 접속하는 스위치부(10)를 논리 다이 LOG에 마련한다. 이에 의해, 메모리 다이 MEM1, MEM2 중 한쪽 또는 양쪽이 동작하지 않는 경우에도, 적층 메모리(100)를 혼재 메모리 모드 또는 메모리 모듈 모드로서 사용할 수 있어, 적층 메모리(100)를 파기하지 않고 출하할 수 있다. 이 결과, 메모리 다이 MEM1, MEM2가 모두 동작하지 않으면 출하할 수 없는 경우에 비해, 적층 메모리(100)의 파기율을 삭감할 수 있어, 적층 메모리(100)의 제조 비용을 삭감할 수 있다.
도 3은, 다른 실시 형태에 있어서의 반도체 장치가 탑재되는 시스템 인 패키지의 일례를 나타낸다. 도 1에 나타낸 요소와 동일 또는 마찬가지의 요소에 대해서는, 동일한 부호를 붙이고, 상세한 설명은 생략한다.
도 3에 나타내는 시스템 인 패키지(SiP)는, 복수의 메모리 다이 MEM(MEM1, MEM2, MEM3, MEM4)와 논리 다이 LOG를 적층한 적층 메모리(102)와, CPU(202)와, 실리콘 인터포저(40)와, 패키지 기판(50)을 갖는다. 적층 메모리(102)는, 반도체 장치의 일례이다. 또한, 메모리 다이 MEM의 적층 수는, 2층 이상이면 된다. CPU(202)는, 적층 메모리(102)를 제어하는 제어 장치의 일례이다. 이하에서는, 적층 메모리(102) 및 CPU(202)는, 디바이스라고 칭해지는 경우가 있다. 시스템 인 패키지(SiP)는, 시스템의 일례이다.
예를 들어, 각 메모리 다이 MEM 및 논리 다이 LOG는, 각각 TSV(Through-Silicon Via)를 갖고 있고, 메모리 다이 MEM과 논리 다이 LOG는, 범프와 TSV를 통해 서로 접속된다. TSV는, 관통 전극의 일례이다. 도 3은, 시스템 인 패키지(SiP)를 옆에서 본 상태를 나타내고 있고, 범프는, 동그라미 표시로 표기된다. 논리 다이 LOG는, CPU(202)에 대해 신호를 입출력하기 위한 입출력 인터페이스부 PHY를 갖고 있다. 논리 다이 LOG의 스위치부(12)는, 도 4에서 설명한다.
CPU(202)는, 논리 다이 LOG에 대해 신호를 입출력하기 위한 입출력 인터페이스부 PHY를 갖고 있다. CPU(202)의 입출력 인터페이스부 PHY와 논리 다이 LOG의 입출력 인터페이스부 PHY는, 실리콘 인터포저(40)를 통해 서로 접속되어 있다. 또한, CPU(202) 대신에 다른 프로세서나 로직 칩이, 실리콘 인터포저(40)를 통해 적층 메모리(102)에 접속되어도 된다.
적층 메모리(102)의 논리 다이 LOG는, 범프를 통해 실리콘 인터포저(40)에 접속되고, CPU(202)는, 범프를 통해 실리콘 인터포저(40)에 접속된다. 논리 다이 LOG의 외부 단자(범프)의 일부 및 CPU(202)의 외부 단자(범프)의 일부는, 실리콘 인터포저(40)를 통해 패키지 기판(50)에 접속된다. 패키지 기판(50)에 있어서, 도 3의 하측에 나타내는 범프는, 예를 들어 도시하지 않은 정보 처리 장치 등(서버 등)의 마더 보드(60) 등에 접속된다. 도 4에 나타내는 메모리 모듈(300)은, 마더 보드(60), 패키지 기판(50) 및 실리콘 인터포저(40)를 통해, 논리 다이 LOG에 접속된다.
도 4는, 도 3의 적층 메모리(102)의 일례를 나타낸다. 도 1과 동일 또는 마찬가지의 요소에 대해서는, 동일한 부호를 붙이고, 상세한 설명은 생략한다. 메모리 다이 MEM 내의 파선은, 사용되지 않는 TSV를 나타낸다. 또한, 도 4에서는, 도 3에 나타낸 입출력 인터페이스부 PHY를 포함하는 인터페이스 영역의 기재를 생략한다. 예를 들어, 인터페이스 영역은, 논리 다이 LOG에 있어서, 스위치부(12)의 CPU(202)측에 마련되어도 되고, 스위치부(12)와 중복되는 영역에 마련되어도 된다. 각 메모리 다이 MEM은, CPU(202)의 채널 CH에 각각 대응하는 2개의 메모리 영역 MA(MA1, MA2)를 갖는다. 메모리 영역 MA에 대해서는, 도 5에서 설명한다.
이 실시 형태의 논리 다이 LOG는, 도 1에 나타낸 논리 다이 LOG와 마찬가지로, 스위치부(12)와 프로그램부(22)와 2개의 메모리 모듈 인터페이스(30(30a, 30b))를 갖는다. 스위치부(12)는, CPU(202)가 갖는 8개의 채널에 각각 접속된 8개의 스위치(12a, 12b, 12c, 12d, 12e, 12f, 12g, 12h)를 갖는다. 스위치(12a, 12e)는 제1 스위치의 일례이고, 스위치(12b, 12c, 12d, 12f, 12g, 12h)는 제2 스위치의 일례이다.
스위치(12a)는, 채널 CH1을 메모리 다이 MEM1의 메모리 영역 MA1 또는 메모리 모듈 인터페이스(30a)에 접속시킨다. 스위치(12b)는, 채널 CH2를 메모리 다이 MEM1, MEM2의 메모리 영역 MA1 중 어느 것에 접속시킨다. 스위치(12c)는, 채널 CH3을 메모리 다이 MEM2, MEM3의 메모리 영역 MA1 중 어느 것에 접속시킨다. 스위치(12d)는, 채널 CH4를 메모리 다이 MEM3, MEM4의 메모리 영역 MA1 중 어느 것에 접속시킨다.
스위치(12e)는, 채널 CH5를 메모리 다이 MEM1의 메모리 영역 MA2 또는 메모리 모듈 인터페이스(30b)에 접속시킨다. 스위치(12f)는, 채널 CH6을 메모리 다이 MEM1, MEM2의 메모리 영역 MA2 중 어느 것에 접속시킨다. 스위치(12g)는, 채널 CH7을 메모리 다이 MEM2, MEM3의 메모리 영역 MA2 중 어느 것에 접속시킨다. 스위치(12h)는, 채널 CH8을 메모리 다이 MEM3, MEM4의 메모리 영역 MA2 중 어느 것에 접속시킨다.
프로그램부(22)는 스위치(12a-12h)의 접속 상태를 전환하는 전환 신호를 출력한다. 예를 들어, 프로그램부(22)는, 도 1에 나타낸 프로그램부(20)와 마찬가지로, 프로그램 상태에 따라서 전환 신호의 논리를 설정하는 퓨즈 또는 불휘발성 메모리 셀을 포함한다.
메모리 모듈 인터페이스(30(30a, 30b))는, 도 1에 나타낸 메모리 모듈 인터페이스(30)와 마찬가지로, CPU(202)가 출력하는 액세스 커맨드 및 어드레스에 기초하여, 메모리 모듈(300)에 액세스하여, 데이터를 판독 기입한다.
예를 들어, 메모리 모듈(300)은, 복수의 DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory)을 포함하고, DDR 인터페이스에 의해 동작한다. 예를 들어, 메모리 모듈 인터페이스(30)는, CPU(202)가 출력하는 SDR 형식의 기입 액세스 커맨드 및 기입 데이터를 DDR 형식으로 변환하여 메모리 모듈(300)에 출력하는 변환부(32)를 가져도 된다. 변환부(32)는, CPU(202)가 출력하는 SDR 형식의 판독 액세스 커맨드에 기초하여 메모리 모듈(300)로부터 출력되는 DDR 형식의 판독 데이터를 SDR 형식으로 변환하여 CPU(202)에 출력해도 된다. 변환부(32)에 의해, 메모리 다이 MEM과 다른 인터페이스의 메모리 모듈(300)이 적층 메모리(102)에 접속되는 경우에도, 공통의 채널 CH를 통해 메모리 모듈(300)에 액세스할 수 있다.
변환부(32)에 의해, CPU(202)로부터 출력되는 기입 데이터는, 비트 수가 2분의 1로 변환되고, 전송 속도가 2배로 변환되어 메모리 모듈(300)에 출력된다. 마찬가지로, 메모리 모듈(300)로부터의 판독 데이터는, 비트 수가 2배로 변환되고, 전송 속도는 2분의 1로 변환되어 CPU(202)에 출력된다. 예를 들어, CPU(202)와 메모리 모듈 인터페이스(30) 사이에서 전송되는 데이터는 128비트이고, 메모리 모듈 인터페이스(30)와 메모리 모듈(300) 사이에서 전송되는 데이터는 64비트이다.
또한, 적층 메모리(102)는, 도 2에 나타낸 출하 형태와 마찬가지로, 모든 메모리 다이 MEM이 정상적으로 동작하는 경우, 적층 메모리(고속 메모리 모드품)로서 출하되고, 일부의 메모리 다이 MEM이 정상적으로 동작하지 않는 경우, 겸용품(혼재 메모리 모드품)으로서 출하된다. 또한, 적층 메모리(102)는, 모든 메모리 다이 MEM이 정상적으로 동작하지 않는 경우, 메모리 모듈 인터페이스 부품(메모리 모듈 모드품)으로서 출하된다.
도 5는, 도 4의 적층 메모리(102)의 레이아웃의 개요의 일례를 나타낸다. 각 메모리 다이 MEM1-MEM4 및 논리 다이 LOG는, 다이의 중앙 부분에 도 5의 세로 방향을 따라, TSV를 형성하는 관통 비아 영역을 갖는다. 또한, 각 메모리 다이 MEM1-MEM4는, 예를 들어 도 5의 상측에 메모리 영역 MA1을 갖고, 도 5의 하측에 메모리 영역 MA2를 갖는다. 예를 들어, 각 메모리 영역 MA1, MA2는, 하나의 채널 CH에 대응하고, 8개의 뱅크 BK를 갖는다. 관통 비아 영역에 형성되는 TSV는, 각 메모리 다이 MEM의 메모리 영역 MA1, MA2마다 독립되어 있다.
논리 다이 LOG에 있어서, 입출력 인터페이스부 PHY를 포함하는 인터페이스 영역은, 도 5의 상측에 채널 CH1, CH2, CH3, CH4의 인터페이스를 갖고, 도 5의 하측에 채널 CH5, CH6, CH7, CH8의 인터페이스를 갖는다. 또한, 도 5에서는, 스위치부(12)의 기재를 생략하고 있다.
도 6은, 도 5의 논리 다이 LOG의 레이아웃의 개요의 일례를 나타낸다. 도 6의 가로 방향으로 연장되는 굵은 실선은, 신호선을 나타내고, 인터페이스 영역 내의 굵은 파선 프레임은, 스위치부(12)의 스위치(12a-12h)를 나타낸다. 또한, 스위치부(12)는, 인터페이스 영역과는 다른 영역에 마련되어도 된다.
관통 비아 영역은, 각 메모리 다이 MEM1-MEM4의 메모리 영역 MA1, MA2마다 독립적으로 마련된다. 스위치(12a)로부터의 2개의 배선(실제로는, 다수의 배선)은, 메모리 모듈 인터페이스(30a)와 메모리 다이 MEM1의 메모리 영역 MA1에 접속되는 TSV를 포함하는 관통 비아 영역에 접속된다.
채널 CH1에 접속된 스위치(12a)로부터의 2개의 배선은, 메모리 다이 MEM1의 메모리 영역 MA1에 접속되는 TSV를 포함하는 관통 비아 영역과, 메모리 다이 MEM2의 메모리 영역 MA1에 접속되는 TSV를 포함하는 관통 비아 영역에 접속된다. 채널 CH2에 접속된 스위치(12b)로부터의 2개의 배선은, 메모리 다이 MEM1의 메모리 영역 MA1에 접속되는 TSV를 포함하는 관통 비아 영역과, 메모리 다이 MEM2의 메모리 영역 MA1에 접속되는 TSV를 포함하는 관통 비아 영역에 접속된다.
채널 CH3에 접속된 스위치(12c)로부터의 2개의 배선은, 메모리 다이 MEM2의 메모리 영역 MA1에 접속되는 TSV를 포함하는 관통 비아 영역과, 메모리 다이 MEM3의 메모리 영역 MA1에 접속되는 TSV를 포함하는 관통 비아 영역에 접속된다. 채널 CH4에 접속된 스위치(12d)로부터의 2개의 배선은, 메모리 다이 MEM3의 메모리 영역 MA1에 접속되는 TSV를 포함하는 관통 비아 영역과, 메모리 다이 MEM4의 메모리 영역 MA1에 접속되는 TSV를 포함하는 관통 비아 영역에 접속된다.
채널 CH5-CH6에 각각 접속되는 스위치(12e-12h) 각각으로부터의 2개의 배선은, 메모리 영역 MA2에 접속되는 것을 제외하고, 스위치(12a-12d) 각각으로부터 2개의 배선과 마찬가지로 접속된다.
도 6에 나타내는 배선 레이아웃에 의해, 메모리 다이 MEM1, MEM2, MEM3 각각은, 스위치부(12)를 통해 2개의 채널 CH 중 어느 것에 접속할 수 있다. 이에 의해, 2개의 채널 CH 중 한쪽에 접속된 관통 비아 영역에 접속 불량이 있는 경우에도, 메모리 다이 MEM을 채널 중 다른 쪽에 접속시킴으로써, 메모리 다이 MEM에 액세스할 수 있다. 즉, 관통 비아 영역에 접속 불량을 구제할 수 있다.
도 7은, 도 3의 시스템 인 패키지(SiP)의 일례를 나타낸다. 도 7에 나타내는 적층 메모리(102)는, 모든 메모리 다이 MEM1-MEM4가 정상적으로 동작한다. 이 경우, 적층 메모리(102)는, 도 2에 나타낸 고속 메모리 모드품으로서 프로그램부(22)가 프로그램되고, 스위치(12a-12h)가 도 7에 나타내는 상태로 전환되어 출하된다. 도 7에 있어서, 굵은 실선으로 나타내는 신호선은, CPU(202)의 채널 CH 중 어느 것에 접속된 신호선이며, 스위치부(12)에 의해 선택된 유효한 신호선을 나타낸다.
모든 메모리 다이 MEM1-MEM4가 정상적으로 동작하는 고속 메모리 모드품에서는, 시스템 인 패키지(SiP)에 메모리 모듈(300)(도 4)은 접속되지 않는다. 이 경우, 도 3에 나타낸 실리콘 인터포저(40), 패키지 기판(50) 및 마더 보드(60)는, 메모리 모듈(300)에 접속되는 배선을 포함하지 않아도 된다. 그리고 CPU(202)는, 적층 메모리(102)의 메모리 다이 MEM1-MEM4에 대해 데이터의 판독 기입을 실행한다.
도 8은, 도 3의 시스템 인 패키지(SiP)의 다른 예를 나타낸다. 도 8에 나타내는 ×표는, 메모리 다이 MEM 중 어느 것과 논리 다이 LOG 사이에 접속 불량이 있는 것을 나타내고 있고, 메모리 다이 MEM4의 TSV에 불량이 있는 것을 나타내는 것은 아니다.
도 8에 나타내는 적층 메모리(102)는, 메모리 다이 MEM3의 메모리 영역 MA1과 논리 다이 LOG 사이의 채널 CH4에 대응하는 관통 비아 영역에 접속 불량이 있어, 채널 CH4를 사용하는 경우, 메모리 다이 MEM3의 메모리 영역 MA1을 정상적으로 액세스할 수 없다. 그러나 스위치(12c)를 통해 채널 CH3에 메모리 다이 MEM3의 메모리 영역 MA1을 접속함으로써, CPU(202)는, 메모리 다이 MEM3의 메모리 영역 MA1에 액세스할 수 있다. 이 때문에, 도 7과 마찬가지로, 적층 메모리(102)를 모든 메모리 다이 MEM1-MEM4가 정상적으로 동작하는 고속 메모리 모드품으로서 출하할 수 있다. 이 때문에, 도 8에 있어서도, 시스템 인 패키지(SiP)에 메모리 모듈(300)(도 4)은 접속되지 않는다.
도 9는, 도 3의 시스템 인 패키지(SiP)의 다른 예를 나타낸다. 도 9에 나타내는 적층 메모리(102)는, ×표로 나타내는 바와 같이, 메모리 다이 MEM2의 메모리 영역 MA1과 논리 다이 LOG 사이의 채널 CH2에 대응하는 관통 비아 영역에 접속 불량이 있다. 이 때문에, 채널 CH2를 사용하는 경우, 메모리 다이 MEM2의 메모리 영역 MA1을 정상적으로 액세스할 수 없다. 또한, 메모리 다이 MEM2의 메모리 영역 MA1을 채널 CH3에 접속하는 경우, 채널 CH4에 메모리 다이 MEM3, MEM4의 메모리 영역 MA1 중 한쪽밖에 접속할 수 없다. 이 경우, 모든 메모리 다이 MEM1-MEM4의 메모리 영역 MA1에 액세스할 수 없다.
이 때문에, 적층 메모리(102)는, 도 2에 나타낸 겸용품(혼재 메모리 모드품)으로서 프로그램부(22)가 프로그램되고, 스위치(12a-12h)가 도 9에 나타내는 상태로 전환되어 출하된다. 겸용품인 경우, 시스템 인 패키지(SiP)에 메모리 모듈(300)이 접속된다. CPU(202)는, 메모리 다이 MEM1, MEM3, MEM4와 메모리 모듈(300) 양쪽에 액세스할 수 있다.
예를 들어, 메모리 영역 MA2에 대응하는 스위치(12a-12d)의 상태와, 메모리 영역 MA2에 대응하는 스위치(12e-12h)의 상태는, 동일한 상태로 설정된다. 그러나 관통 비아 영역에 불량이 없는 메모리 영역 MA1에 대응하는 스위치(12e-12h)의 상태는, 도 8의 스위치(12e-12h)의 상태와 동일한 상태로 설정되어도 된다. 이 경우, 메모리 모듈(300)은 1개밖에 접속할 수 없지만, CPU(202)는, 모든 메모리 다이 MEM1-MEM4의 메모리 영역 MA2에 액세스할 수 있다.
도 10은, 도 3의 시스템 인 패키지(SiP)의 다른 예를 나타낸다. 도 10에 나타내는 적층 메모리(102)는, ×표로 나타내는 바와 같이, 메모리 다이 MEM1의 메모리 영역 MA2와 논리 다이 LOG 사이의 채널 CH5, CH6에 대응하는 관통 비아 영역에 접속 불량이 있다. 또한, 메모리 다이 MEM2의 메모리 영역 MA2와 논리 다이 LOG 사이의 채널 CH6에 대응하는 관통 비아 영역에 접속 불량이 있다.
이 경우, 적층 메모리(102)는, 도 9와 마찬가지로, 도 2에 나타낸 겸용품(혼재 메모리 모드품)으로서 프로그램부(22)가 프로그램되고, 스위치(12a-12h)가 도 10에 나타내는 상태로 전환되어 출하된다. 시스템 인 패키지(SiP)에는, 메모리 모듈(300)이 접속된다.
또한, 도 10에서는, 스위치(12b, 12f)는, 오픈 상태로 설정되지만, 메모리 다이 MEM1, MEM2 중 어느 것에 접속되는 상태로 설정되어도 된다. 또한, 관통 비아 영역에 불량이 없는 메모리 영역 MA1에 대응하는 스위치(12a-12d)의 상태는, 도 8의 스위치(12a-12d)의 상태와 동일한 상태로 설정되어도 된다. 이 경우, 메모리 모듈(300)은 1개밖에 접속할 수 없지만, CPU(202)는, 모든 메모리 다이 MEM1-MEM4의 메모리 영역 MA1에 액세스할 수 있다.
도 11은, 도 3의 시스템 인 패키지(SiP)의 다른 예를 나타낸다. 도 11에 나타내는 적층 메모리(102)는, ×표로 나타내는 바와 같이, 모든 메모리 다이 MEM1-MEM4의 모든 메모리 영역 MA1, MA2와 논리 다이 LOG 사이의 관통 비아 영역에 접속 불량이 있다.
이 경우, 적층 메모리(102)는, 도 2에 나타낸 메모리 모듈 인터페이스 부품(메모리 모듈 모드품)으로서 프로그램부(22)가 프로그램되어, 스위치(12a-12h)가 도 11에 나타내는 상태로 전환되어 출하된다. 시스템 인 패키지(SiP)에는, 메모리 모듈(300)이 접속된다. 또한, 도 11에서는, 스위치(12b, 12c, 12d, 12f, 12g, 12h)는, 오픈 상태로 설정되지만, 메모리 다이 MEM1, MEM2 중 어느 것에 접속되는 상태로 설정되어도 된다.
도 12는, 도 3의 CPU(202)의 일례를 나타낸다. CPU(202)는, 연산부, 메모리 어드레스 생성부 및 레지스터 파일 등을 포함하는 CPU 코어(70)와, 적층 메모리(102)용 메모리 액세스 컨트롤러(72)와, 메모리 모듈(300)용 메모리 액세스 컨트롤러(74)를 갖는다. 또한, CPU(202)는, 선택부(76) 및 입출력 인터페이스부 PHY를 갖는다. 메모리 액세스 컨트롤러(72)는, 제1 메모리 액세스 제어부의 일례이고, 메모리 액세스 컨트롤러(74)는 제2 메모리 액세스 제어부의 일례이다.
메모리 액세스 컨트롤러(72)는, 도 2에 나타낸 고속 메모리 모드품 또는 혼재 메모리 모드품의 적층 메모리(102)에 액세스하는 경우에 사용된다. 예를 들어, 메모리 액세스 컨트롤러(72)는, CPU 코어(70)로부터의 지시에 기초하여, 메모리 액세스 요구를 선택부(76)에 출력한다. 메모리 액세스 컨트롤러(74)는, 도 2에 나타낸 혼재 메모리 모드품 또는 메모리 모듈 모드품의 적층 메모리(102)에 액세스하는 경우에 사용된다. 예를 들어, 메모리 액세스 컨트롤러(74)는, CPU 코어(70)로부터의 지시에 기초하여, 메모리 액세스 요구를 선택부(76)에 출력한다. 메모리 액세스 컨트롤러(72)가 출력하는 메모리 액세스 요구는, 제1 메모리 액세스 요구의 일례이고, 메모리 액세스 컨트롤러(74)가 출력하는 메모리 액세스 요구는, 제2 메모리 액세스 요구의 일례이다.
선택부(76)는, 메모리 액세스 요구에 포함되는 액세스 어드레스에 기초하여, 미리 액세스 어드레스마다 할당된 채널 CH의 신호선(제어 신호선, 어드레스 신호선, 데이터 신호선 등)을 선택하고, 선택한 신호선에 메모리 액세스 요구를 출력한다. 또한, 선택부(76)의 기능을, 메모리 액세스 컨트롤러(72, 74) 각각에 포함해도 된다. 이 경우, 메모리 액세스 컨트롤러(72)는, 채널 CH1-CH8 중 어느 것에 메모리 액세스 요구를 출력하고, 메모리 액세스 컨트롤러(74)는, 채널 CH1 또는 채널 CH5에 메모리 액세스 요구를 출력한다.
이 실시 형태에서는, CPU(202)는, 2종류의 메모리 액세스 컨트롤러(72, 74)를 내장한다. 이 때문에, CPU(202)를, 도 2에 나타낸 고속 메모리 모드품, 혼재 메모리 모드품 및 메모리 모듈 모드품 중 어느 적층 메모리(102)에도 접속할 수 있다. 이 결과, 고속 메모리 모드품, 혼재 메모리 모드품 및 메모리 모듈 모드품마다 CPU(202)를 개발하는 경우에 비해, CPU(202)의 개발 비용을 삭감할 수 있다.
이상, 도 3 내지 도 12에 나타내는 실시 형태에 있어서도, 도 1 및 도 2에 나타내는 실시 형태와 마찬가지로, 메모리 다이 MEM 중 어느 것 또는 전부가 동작하지 않는 경우에도, 적층 메모리(102)를, 혼재 메모리 모드 또는 메모리 모듈 모드로서 사용할 수 있다. 이에 의해, 모든 메모리 다이 MEM이 동작하지 않으면 출하할 수 없는 경우에 비해, 적층 메모리(102)의 파기율을 삭감할 수 있어, 적층 메모리(102)의 제조 비용을 삭감할 수 있다.
또한, 도 3 내지 도 12에 나타내는 실시 형태에서는, 스위치부(12)를 통해 메모리 다이 MEM을 2개의 채널 CH 중 어느 것에 접속할 수 있으므로, 관통 비아 영역의 일부에 접속 불량이 있는 경우에도, 접속 불량을 구제할 수 있다. 각 메모리 다이 MEM1-MEM3에, 2개의 채널 CH에 각각에 대응하는 TSV를 마련함으로써, 신호의 전송 경로를 독립시킬 수 있어, 공통의 TSV에 의해 신호 경로를 공통으로 하는 경우에 비해, 내 노이즈성을 향상시킬 수 있다.
논리 다이 LOG의 메모리 모듈 인터페이스(30)에 변환부(32)를 마련함으로써, 공통의 채널 CH를 통해, 메모리 다이 MEM과 다른 인터페이스의 메모리 모듈(300)에 액세스할 수 있다.
CPU(202)는, 적층 메모리(102)의 액세스에 사용하는 메모리 액세스 컨트롤러(72)와, 메모리 모듈(300)의 액세스에 사용하는 메모리 액세스 컨트롤러(74)를 갖는다. 이에 의해, CPU(202)를, 고속 메모리 모드품, 혼재 메모리 모드품 및 메모리 모듈 모드품 중 어느 적층 메모리(102)에도 접속할 수 있어, CPU(202)의 개발 비용을 삭감할 수 있다.
도 13은, 다른 실시 형태에 있어서의 반도체 장치가 탑재되는 시스템 인 패키지의 일례를 나타낸다. 도 1 및 도 4에 나타낸 요소와 동일 또는 마찬가지의 요소에 대해서는, 동일한 부호를 붙이고, 상세한 설명은 생략한다.
도 13에 나타내는 시스템 인 패키지(SiP)는, 메모리 다이 MEM1-MEM4 및 논리 다이 LOG에 마련되는 TSV의 구성이 도 4와 다르고, 논리 다이 LOG에 셀렉터 SEL이 마련되는 점이 도 4와 다르다. 시스템 인 패키지(SiP)의 그 밖의 구성은, 도 4에 나타낸 시스템 인 패키지(SiP)와 마찬가지이다.
논리 다이 LOG에 있어서, 각 셀렉터 SEL은, 각 채널 CH1-CH8에 대응하고 있고, 스위치부(12)와 메모리 다이 MEM4 사이에 마련된다. 각 셀렉터 SEL은, 스위치부(12)에 의해 선택된 채널 CH의 신호선을 선택하여 메모리 다이 MEM4에 접속된다. 이에 의해, 각 메모리 다이 MEM 및 논리 다이 LOG에 형성하는 TSV의 개수를 도 4에 비해 반감할 수 있다. TSV의 개수를 저감시킴으로써, 적층 메모리(102)의 제조 공정에서의 접속 불량의 발생 빈도를 저감시킬 수 있어, 적층 메모리(102)의 수율을 향상시킬 수 있다. 또한, 반사 등의 노이즈의 영향을 무시할 수 있는 경우, 논리 다이 LOG에 셀렉터 SEL을 마련하지 않고, 셀렉터 SEL에 의해 선택되는 신호선을 직접 접속해도 된다(와이어드 오어 접속).
도 14는, 다른 실시 형태에 있어서의 반도체 장치가 탑재되는 시스템 인 패키지(SiP)의 일례를 나타낸다. 도 1, 도 3 및 도 4에 나타낸 요소와 동일 또는 마찬가지의 요소에 대해서는, 동일한 부호를 붙이고, 상세한 설명은 생략한다.
도 14에 나타내는 시스템 인 패키지(SiP)는, 도 1에 나타낸 메모리 모듈 인터페이스 부품(메모리 모듈 모드품)을 위해 전용으로 개발되어, 논리 다이 LOG에는, 메모리 다이 MEM이 접속되어 있지 않다. 이와 같이, 논리 다이 LOG 및 CPU(202)를 유용하여, 메모리 모듈(300)에 액세스하는 시스템 인 패키지(SiP)를 제조함으로써, 시스템 인 패키지(SiP)의 개발 비용을 삭감할 수 있어, 개발 기간을 삭감할 수 있다.
이상의 상세한 설명에 의해, 실시 형태의 특징점 및 이점은 명확해질 것이다. 이것은, 특허청구범위가 그 정신 및 권리 범위를 일탈하지 않는 범위에서 전술한 바와 같은 실시 형태의 특징점 및 이점에까지 이르는 것을 의도하는 것이다. 또한, 당해 기술분야에 있어서 통상의 지식을 갖는 사람이라면, 모든 개량 및 변경에 용이하게 상도할 수 있을 것이다. 따라서, 발명성을 갖는 실시 형태의 범위를 전술한 것에 한정할 의도는 없으며, 실시 형태에 개시된 범위에 포함되는 적당한 개량물 및 균등물에 의존하는 것도 가능하다.
10: 스위치부
10a, 10b: 스위치
20: 프로그램부
30: 메모리 모듈 인터페이스
40: 실리콘 인터포저
50: 패키지 기판
60: 마더 보드
70: CPU 코어
72, 74: 메모리 액세스 컨트롤러
76: 선택부
100, 102: 적층 메모리(반도체 장치)
200, 202: CPU
300, 302: 메모리 모듈
LOG: 논리 다이
MEM: 메모리 다이
SEL: 셀렉터
TE: 관통 전극

Claims (8)

  1. 복수의 메모리 다이와 논리 다이가 적층된 반도체 장치이며,
    상기 논리 다이는,
    상기 반도체 장치의 외부에 접속되는 메모리 장치용의 메모리 인터페이스와,
    상기 반도체 장치를 제어하는 제어 장치가 갖는 복수의 채널 각각에 접속된 스위치를 포함하는 스위치부를 갖고,
    상기 스위치부는,
    상기 복수의 채널 중 어느 것을, 상기 메모리 인터페이스 또는 상기 복수의 메모리 다이 중 어느 것에 접속하는 제1 스위치와,
    상기 복수의 채널 중 다른 어느 것을, 상기 제1 스위치에 접속되는 것과는 다른 상기 메모리 다이 중 어느 것에 접속하는 제2 스위치를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    적층된 상기 복수의 메모리 다이는, 상기 복수의 메모리 다이 각각에 마련되는 관통 전극을 통해, 메모리 다이마다 상기 논리 다이에 접속되고,
    상기 복수의 메모리 다이 중 어느 것은, 서로 다른 관통 전극을 통해, 서로 다른 상기 스위치에 접속되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    적층된 상기 복수의 메모리 다이는, 상기 복수의 메모리 다이 각각에 마련되는 관통 전극을 통해, 메모리 다이마다 상기 논리 다이에 접속되고,
    상기 복수의 메모리 다이 중 어느 것은, 공통의 관통 전극을 통해, 서로 다른 상기 스위치에 접속되는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 메모리 장치는, DDR 인터페이스에 의해 동작하고,
    상기 메모리 인터페이스는, 상기 제어 장치가 출력하는 상기 메모리 장치에 대한 메모리 액세스 요구를, DDR 인터페이스로 변환하는 변환부를 갖는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    적층된 상기 복수의 메모리 다이가 정상적으로 동작하는지에 기초하여, 상기 스위치부의 전환 상태가 프로그램되는 프로그램부를 갖는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    적층된 상기 복수의 메모리 다이가 정상적으로 동작하는지에 기초하여, 상기 스위치부의 전환 상태가 프로그램되는 프로그램부를 갖는 것을 특징으로 하는 반도체 장치.
  7. 복수의 메모리 다이와 논리 다이가 적층된 반도체 장치와, 상기 반도체 장치를 제어하는 제어 장치를 갖는 시스템이며,
    상기 논리 다이는,
    상기 반도체 장치의 외부에 접속되는 메모리 장치용의 메모리 인터페이스와,
    상기 반도체 장치를 제어하는 제어 장치가 갖는 복수의 채널 각각에 접속된 스위치를 포함하는 스위치부를 갖고,
    상기 스위치부는,
    상기 복수의 채널 중 어느 것을, 상기 메모리 인터페이스 또는 상기 복수의 메모리 다이 중 어느 것에 접속하는 제1 스위치와,
    상기 복수의 채널 중 다른 어느 것을, 상기 제1 스위치에 접속되는 것과는 다른 상기 메모리 다이 중 어느 것에 접속하는 제2 스위치를 갖는 것을 특징으로 하는 시스템.
  8. 제7항에 있어서,
    상기 제어 장치는,
    상기 메모리 다이의 액세스를 제어하는 제1 메모리 액세스 제어부와,
    상기 메모리 인터페이스를 통해 상기 반도체 장치에 접속되는 상기 메모리 장치의 액세스를 제어하는 제2 메모리 액세스 제어부와,
    상기 제1 메모리 액세스 제어부가 생성하는 제1 메모리 액세스 요구 및 상기 제2 메모리 액세스 제어부가 생성하는 제2 메모리 액세스 요구를 상기 복수의 채널 중 어느 것에 출력할지를 선택하는 선택부를 갖는 것을 특징으로 하는 시스템.
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