KR101903520B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 컨트롤러, 메모리, 노멀 라인, 테스트 라인 및 경로 설정부를 포함한다. 상기 노멀 라인은 상기 컨트롤러와 상기 메모리가 통신하기 위해 구비된다. 상기 테스트 라인은 상기 메모리의 테스트 동작을 위해 구비된다. 상기 경로 설정부는 접근 모드에 따라 상기 노멀 라인 및 상기 테스트 라인 중 하나를 상기 메모리와 접속시킨다.

Description

반도체 장치 {SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 더욱 구체적으로는 시스템-인-패키지(SIP: System-in-Package) 반도체 장치에 관한 것이다.
반도체 산업에서 집적 회로에 대한 패키징(packaging) 기술은 소형화에 대한 요구를 만족시키기 위해 지속적으로 발전하고 있으며, 각각 다른 기능을 갖는 복수의 반도체 칩을 단일의 패키지에 밀봉하여 시스템을 실현하는 시스템 인 패키지(System In Package, SIP)가 주목 받고 있다.
메모리를 적층하기 전에는 메모리의 노멀 핀(PIN)을 사용하여 메모리의 테스트가 가능하지만, 컨트롤러와 메모리를 적층한 후, 시스템 인 패키지 상태에서는 오직 컨트롤러를 통해서만 메모리의 불량 유무를 테스트 할 수 있는데, 이때 불량이 발생할 경우, 불량의 원인이 컨트롤러에 기인한 것인지 또는 메모리에 기인한 것인지 정확히 판별할 수 없다. 따라서, 시스템 인 패키지 상태에서 메모리만을 별도로 테스트 하기 위한 직접 접근 핀(Direct Access PIN)을 따로 사용하여, 메모리와 시스템 인 패키지의 외부 접근 핀을 직접 연결하는 직접 접근 모드(Direct Accesee mode)로 메모리를 테스트한다.
도 1은 종래기술에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면이다. 상기 반도체 장치는 시스템 인 패키지로 구성된다. 도 1에서, 상기 시스템 인 패키지는 기판(10), 인터포저(20), 컨트롤러(30), 제 1 및 제 2 메모리(40, 50)를 포함한다. 상기 기판(10)은 외부 회로와 통신하기 위한 제 1 및 제 2 접근 핀(11, 12)을 구비한다. 상기 기판(10)은 노멀 동작에서 상기 컨트롤러(30)로 억세스 하기 위한 제 1 접근 핀(11)을 구비하고, 테스트 동작에서 상기 제 1 및 제 2 메모리(40, 50)로 직접 억세스 하기 위한 제 2 접근 핀(12)을 구비한다. 상기 제 1 및 제 2 접근 핀(11, 12)은 각각 외부 회로가 상기 반도체 장치를 억세스하기 위한 외부 접근 핀에 해당한다. 또한, 상기 제 2 접근 핀(12)은 외부 회로가 상기 컨트롤러(30)를 매개로 하지 않고, 상기 메모리(40, 50)를 직접 억세스하기 위한 직접 접근 핀에 해당한다.
상기 인터포저(20)는 상기 제 1 접근 핀(11)과 상기 제 1 및 제 2 메모리(40, 50) 사이, 상기 제 2 접근 핀(12)과 컨트롤러(30) 사이 및 상기 컨트롤러(30)와 상기 제 1 및 제 2 메모리(40, 50) 사이의 연결을 형성하는 배선들을 포함할 수 있다.
상기 컨트롤러(30)는 노멀 동작에서 상기 제 1 접근 핀(11)을 통해 입력되는 외부 신호들(예를 들어, 커맨드, 어드레스, 데이터 신호 등)를 수신한다. 상기 컨트롤러(30)는 상기 제 1 및 제 2 메모리(40, 50)를 제어하기 위해, 상기 수신된 외부 신호들을 상기 제 1 및 제 2 메모리(40, 50)로 전송한다. 상기 외부 신호들은 상기 컨트롤러(30)와 상기 메모리(40, 50)에 각각 구비되는 송수신 회로를 통해 전송될 수 있다. 또는, 메모리(40, 50)로부터 출력되는 신호를 메모리 컨트롤러(30)가 수신하고, 상기 수신된 신호를 상기 제 1 접근 핀(11)을 통해 외부로 출력할 수 있다.
상기 제 1 및 제 2 메모리(40, 50)는 상기 제 2 접근 핀(12)을 통해 입력되는 신호를 직접 수신하므로, 컨트롤러(30)를 매개로 하지 않고 테스트가 수행될 수 있다. 그러나, 상기 메모리는 상기 제 2 접근 핀(12) 및 인터포저(20)를 통해 외부에서 입력되는 신호를 수신하기 위한 직접 수신 범프(41, 51)를 추가로 구비해야 한다. 상기 직접 수신 범프(41, 51)는 메모리의 사이즈를 증가시켜 집적화에 불리함으로 작용한다.
본 발명은 직접 접근 모드 및 일반 접근 모드에서 신호가 전송되는 경로를 공유할 수 있는 반도체 장치를 제공하는 것으로 그 목적으로 한다.
본 발명의 일 실시예에 따른 반도체 장치는 컨트롤러; 메모리; 상기 컨트롤러와 상기 메모리가 통신하기 위한 노멀 라인; 상기 메모리의 테스트 동작을 위한 테스트 라인; 및 접근 모드에 따라 상기 노멀 라인 및 상기 테스트 라인 중 하나를 상기 메모리와 접속시키는 경로 설정부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 기판; 상기 기판 상에 배치되는 인터포저; 상기 기판 상에 배치되는 컨트롤러; 상기 기판 상에 배치되는 메모리; 및 상기 인터포저 내부에 배치되고, 접근 모드에 따라서 상기 컨트롤러와 상기 기판의 직접 접근 핀을 선택적으로 상기 메모리에 접속시키는 경로 설정부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는 접근 모드에 따라서 컨트롤러와 직접 접근 핀 중 하나를 메모리에 접속시키는 경로 설정부를 포함하고, 상기 접근 모드는, 상기 메모리를 상기 직접 접근 핀에 연결하여 상기 메모리를 테스트하는 직접 접근 모드; 및 상기 메모리를 상기 컨트롤러와 연결하여 구동시키는 일반 접근 모드를 포함한다.
본 발명에 의하면 직접 접근 모드에서 요구되었던 메모리 내부의 TSV 나, 직접 접근 범프 등이 필요치 않게 되어 넷 다이(net die)를 개선할 수 있다.
도 1은 종래기술에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면이다. 도 3에서, 상기 반도체 장치는 기판(10), 상기 기판(10) 상에 배치되는 인터포저(20), 상기 기판(10) 상에 배치되는 컨트롤러(30) 및 상기 기판(10) 상에 배치되는 복수개의 메모리(40, 50)를 포함한다. 상기 기판(10), 인터포저(20), 컨트롤러(30) 및 메모리(40, 50)는 단일 패키지로 패키징되어 시스템 인 패키지(1, System In package, SIP)를 구성할 수 있다. 도 2에서, 반도체 장치가 2개의 메모리(40, 50)를 포함하는 것을 예시하였지만 메모리의 개수를 한정하려는 것은 아니다. 또한, 상기 컨트롤러(30)와 상기 메모리(40, 50)는 기판 상에서 서로 수평하게 배치되는 것을 예시하였으나, 특별히 배치 위치를 한정하는 것은 아니다.
상기 인터포저(20)는 상기 반도체 장치의 외부 회로(미도시) 및 컨트롤러(30) 사이, 외부 회로 및 메모리(40, 50) 사이, 및 상기 컨트롤러(30)와 상기 메모리(40, 50) 사이의 통신을 가능하게 하는 논리 회로들을 포함하는 칩으로서 로직 다이에 해당할 수 있고, 상기 통신들을 가능하게 하기 위해 상기 외부 회로와 컨트롤러(30) 사이의 신호 라인들, 상기 외부 회로와 메모리(40, 50) 사이의 신호 라인들 및 상기 컨트롤러(30)와 메모리(40, 50) 사이의 신호 라인들을 포함할 수 있다. 상기 신호 라인은 상기 반도체 장치의 노멀 동작을 위해 노멀 신호들이 전송되는 노멀 라인(NALine)과 상기 반도체 장치의 테스트 동작을 위해 테스트 관련 신호들이 전송되는 테스트 라인(DALine)을 포함한다.
상기 노멀 라인(NALine)은 상기 컨트롤러(30)와 상기 메모리(40, 50) 사이를 연결한다. 상기 노멀 라인(NALine)은 상기 컨트롤러(30)와 상기 메모리(40, 50) 사이의 통신을 가능하게 한다. 상기 컨트롤러(30)는 상기 반도체 장치의 기판(10)에 구비되는 제 1 접근 핀(11)을 통해 상기 외부 회로, 예를 들어 외부 컨트롤러(CPU, 미도시)로부터 메모리(40, 50)의 노멀 동작을 위한 신호들, 예를 들어 커맨드 신호, 어드레스 신호 또는 데이터 신호 등을 수신할 수 있다. 상기 컨트롤러(30)는 상기 노멀 동작을 위한 신호들을 상기 노멀 라인(NALine)을 통해 상기 메모리(40, 50)로 전송할 수 있다. 또한, 상기 메모리(40, 50)로부터 출력되는 신호는 상기 노멀 라인(NALine)을 통해 상기 컨트롤러(30)로 전송될 수 있으며, 메모리(40, 50)로부터 전송된 신호는 상기 제 1 접근 핀(11)을 통해 상기 외부 회로로 출력될 수 있다.
상기 테스트 라인(DALine)은 상기 외부 회로와 상기 메모리(40, 50) 사이를 연결한다. 상기 테스트 라인(DALine)은 메모리의 테스트 동작을 위한 신호를 전송할 수 있다. 상기 반도체 장치는 외부 회로, 예를 들어 테스트 장비에 의해 직접 억세스 될 수 있으며, 상기 테스트 라인(DALine)은 상기 테스트 장비로부터 메모리(40, 50)의 테스트 동작을 위한 신호들을 전송한다. 상기 테스트 장비는 상기 상기 반도체 장치의 기판(10)에 구비되는 제 2 접근 핀(12)을 통해 상기 테스트 동작을 위한 신호를 상기 테스트 라인(DALine)으로 인가하고, 상기 테스트 라인(DALine)을 통해 전송되는 신호는 직접 메모리(40, 50)로 전송될 수 있다. 또한, 메모리(40, 50)로부터 출력되는 테스트 관련 신호들은 상기 테스트 라인(DALine)을 통해 전송되고, 상기 제 2 접근 핀(12)을 통해 상기 테스트 장비로 출력될 수 있다.
본 발명의 실시예에서, 상기 반도체 장치는 경로 설정부(100)를 포함한다. 상기 경로 설정부(100)는 접근 모드에 따라 상기 노멀 라인(NALine) 및 상기 테스트 라인(DAline) 중 하나를 상기 메모리(40, 50)로 접속시킨다. 즉, 상기 경로 설정부(100)는 접근 모드에 따라 상기 컨트롤러(30) 및 상기 제 2 접근 핀(12) 중 하나를 상기 메모리(40, 50)와 접속시킨다. 상기 상기 접근 모드는 일반 접근 모드 및 직접 접근 모드를 포함한다. 상기 일반 접근 모드는 상기 메모리(40, 50)의 노멀 동작을 위한 동작 모드에 해당하고, 상기 직접 접근 모드는 상기 메모리(40, 50)의 테스트 동작을 위한 동작 모드이다. 상기 경로 설정부(100)는 상기 일반 접근 모드에서 상기 노멀 라인(NALine)을 상기 메모리(40, 50)와 접속시키고, 상기 직접 접근 모드에서 상기 테스트 라인(DALine)을 상기 메모리(40, 50)와 접속시킨다. 따라서, 상기 메모리(40, 50)는 상기 경로 설정부(100)에 의해 상기 노멀 라인(NALine) 및 상기 테스트 라인(DALine)과 접속하는 범프를 별도로 구비할 필요가 없다. 즉, 상기 메모리(40, 50)는 공유 범프(43, 53)를 이용하여 상기 노멀 라인(NALine) 및 테스트 라인(DALine)과 접속될 수 있다.
상기 경로 설정부(100)는 복수개의 먹스부를 포함한다. 상기 복수개의 먹스부는 노멀 라인(NALine)과 테스트 라인(DALine)에 연결되며, 접근 모드에 따라 상기 노멀 라인(NALine) 및 테스트 라인(DALine) 중 하나를 상기 메모리(40, 50)로 접속시킨다. 상기 접근 모드는 접근 모드 제어신호(Mode_D/N)에 의해 지정될 수 있고, 상기 접근 모드 제어신호(Mode_D/N)는 한정하는 것은 아니지만 테스트 모드 신호에 의해 구현될 수 있다. 예를 들어, 상기 접근 모드 제어신호(Mode_D/N)가 제 1 레벨이면 상기 먹스부는 상기 노멀 라인(NALine)을 상기 메모리(40, 50)로 접속시킬 수 있고, 상기 접근 모드 제어신호(Mode_D/N)가 제 2 레벨이면 상기 먹스부는 상기 테스트 라인(DALine)을 상기 메모리(40, 50)로 접속시킬 수 있다. 상기 먹스부, 노멀 라인(NALine) 및 테스트 라인(DALine)의 개수는 각각 4개씩으로 예시되었지만, 개수를 한정하는 것은 아니며, 어플리케이션에 따라 상기 개수는 다양하게 변화될 수 있다.
상기 메모리(40, 50)는 적층되는 복수개의 집적 회로 칩을 포함할 수 있고, 상기 복수개의 집적 회로 칩은 관통 비아와 같은 연결 수단을 통해 서로 적층 연결될 수 있다. 또한, 상기 메모리(40, 50)는 일반 접근 블록(Normal Access Block)과 직접 접근 블록(Direct Access Block)을 포함할 수 있다. 상기 일반 접근 블록(Normal Access Block)은 상기 노멀 라인(NALine)을 통해 전송되는 신호를 수신하여 메모리(40, 50)의 노멀 동작을 수행하는 블록이고, 상기 직접 접근 블록(Direct Access Block)은 상기 테스트 라인(DALine)을 통해 전송되는 신호를 수신하여 메모리(40, 50)의 테스트 동작을 수행하는 블록이다.
본 발명의 실시예에 따른 반도체 장치는 접근 모드에 따라 상기 노멀 라인(NALine)을 통해 전송되는 신호 및 상기 테스트 라인(DALine)을 통해 전송되는 신호를 동일한 범프(43, 53)를 통해 수신할 수 있다. 따라서, 직접 접근 모드에서 사용되었던 범프의 개수를 감소시킬 수 있고, 메모리의 면적확보에 유리하다.
일반 접근 모드에서 상기 결로 설정부(100)는 상기 노멀 라인(NALine)을 상기 메모리(40, 50)와 접속시킨다. 따라서, 상기 메모리(40, 50)는 상기 노멀 라인(NALine)을 통해 전송되는 신호, 즉, 컨트롤러(30)가 외부 컨트롤러로부터 수신한 신호를 수신하여 노멀 동작을 수행할 수 있다. 직접 접근 모드에서 상기 경로 설정부(100)는 상기 테스트 라인(DALine)을 상기 메모리(40, 50)와 접속시킨다. 따라서, 상기 메모리(40, 50)는 상기 테스트 라인(DALine)을 통해 전송되는 신호, 즉, 테스트 장비로부터 테스트 동작을 위한 신호를 수신하여 테스트 동작을 수행할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 시스템 인 패키지 10: 기판
11: 제 1 접근 핀 12: 제 2 접근 핀
20: 인터포저 30: 컨트롤러
40: 제 1 메모리 50: 제 2 메모리
100: 경로 설정부

Claims (9)

  1. 컨트롤러;
    메모리;
    상기 컨트롤러와 상기 메모리가 통신하기 위한 노멀 라인;
    상기 메모리의 테스트 동작을 위한 테스트 라인; 및
    접근 모드에 따라 상기 노멀 라인 및 상기 테스트 라인 중 하나를 상기 메모리와 접속시키는 경로 설정부를 포함하고,
    상기 컨트롤러, 상기 메모리 및 상기 경로 설정부는 단일 패키지에 포함되는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 테스트 라인은 상기 반도체 장치 외부의 회로와 상기 메모리 사이를 직접 접속시키는 반도체 장치.
  3. 삭제
  4. 기판;
    상기 기판 상에 배치되는 인터포저;
    상기 기판 상에 배치되는 컨트롤러;
    상기 기판 상에 배치되는 메모리; 및
    상기 인터포저 내부에 배치되고, 접근 모드에 따라서 상기 컨트롤러와 상기 기판의 직접 접근 핀을 선택적으로 상기 메모리에 접속시키는 경로 설정부를 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 접근 모드는, 상기 메모리를 상기 직접 접근 핀에 연결하여 상기 메모리를 직접 테스트 하는 직접 접근 모드; 및
    상기 메모리를 상기 컨트롤러와 연결하여 구동시키는 일반 접근 모드를 포함하는 반도체 장치.
  6. 접근 모드에 따라서 컨트롤러와 직접 접근 핀 중 하나를 메모리에 접속시키는 경로 설정부를 포함하고,
    상기 경로 설정부는 상기 메모리의 공유 범프와 연결되며,
    상기 접근 모드는, 상기 메모리를 상기 직접 접근 핀에 연결하여 상기 메모리를 테스트하는 직접 접근 모드; 및
    상기 메모리를 상기 컨트롤러와 연결하여 구동시키는 일반 접근 모드를 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 메모리는 적층된 복수 개의 집적회로 칩을 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 메모리는 상기 직접 접근 모드에서 상기 경로 설정부로부터 전송된 신호를 수신하여 테스트 동작을 수행하는 직접 접근 블록; 및
    상기 일반 접근 모드에서 상기 경로 설정부로부터 전송된 신호를 수신하여 노멀 동작을 수행하는 일반 접근 블록을 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 일반 접근 모드에서 상기 컨트롤러는 외부 컨트롤러와 통신하는 반도체 장치.
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